JP2008098461A - 半導体装置 - Google Patents

Abstract

【課題】高温下での書き換えにより生ずる不良因子の発生量及び拡散を緩和する。
【解決手段】電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされる不揮発性メモリセル(ＭＣ)がマトリクス配置されたメモリアレイ(ＡＲＹ＿Ｄ)を半導体基板に有する。前記メモリアレイは、高温で書換えられた不揮発性メモリセルの近傍で半導体基板に生じた不純物溜りが高温で放置されることによって拡散されるのを緩和する拡散緩和領域(ＳＰＣ)を、不揮発性メモリセルの配列に対して規則的に有する。上記不純物溜りの拡散を緩和することができる。拡散した不純物溜りによる不所望な閾値電圧の低下を緩和することができる。
【選択図】図１

Description

本発明は電気的に書換え可能な複数の不揮発性メモリセルを備えた半導体装置、例えばプログラム格納用のフラッシュメモリとデータ格納用のフラッシュメモリとを備えたマイクロコンピュータに適用して有効な技術に関する。

フラッシュメモリ等の電気的に書換え可能な不揮発性メモリはプログラムメモリやデータメモリに広く利用されておいる。フラッシュメモリのメモリセル構造には、ソースとドレインの間のチャネル形成領域の上に電荷蓄積膜とメモリゲートとを絶縁膜を介して重ねたスタックドゲート構造、更には、ソースとドレインの間のチャネル形成領域の上に電荷蓄積膜とメモリゲートの積層構造と、コントロールゲートとを絶縁膜を介して直列的に配置したスプリットゲート構造がある。スタックドゲート構造において電荷蓄積膜はポリシリコンからなるフローティングゲート、或いは窒化シリコン膜のような電荷トラップ膜である。窒化シリコン膜を備えたメモリセル構造をＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）構造とも称する。この種の不揮発性メモリセルは、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされる。特に制限されないが、本明細書において、前記閾値電圧を高くすることを「書込み」、低くすることを「消去」と称する。消去及び書込みの性質上、消去及び書込み回数には限界があり、また、消去又は書込みによって記憶されたデータの保持性能には所定の限界がある。データ保持性能を一般にリテンション性能と称する。尚、ＭＯＮＯＳ構造について記載された文献の例として特許文献１がある。

特開２００２−１６８２１９号公報

本発明者は高温下に放置された不揮発性メモリセルのリテンション性能について検討した。即ち、ＭＯＮＯＳ構造を用いた不揮発性メモリのリテンション性能について通常の使用と異なる加速実験を行ったところ、１５０°Ｃの高温で書換えを行った後、１５０°Ｃの高温で放置する実験を行ったところ、実際に書換え処理をしていない隣接メモリブロックにてリテンション性能が若干ながら悪化する結果を得た。例えば、図２は、ＭＯＮＯＳ構造を用いた不揮発性メモリの特定のメモリマットに対して前記高温下において消去及び書込みを非常に多い回数である３００００回繰り返した後、高温で放置したときのリテンション性能を示す。右側の特性は消去及び書込み直後であり、順次左側に向かうほど高温放置時間が長くされたときの特性線を示す。横軸の閾値電圧Ｖｔｈ＝１は基準値を意味する。縦軸は全ビット数に対する累積ビット数をパーセントで示す。同図より、高温放置時間が増えるに従って特性線の正規分布の一部が折れ曲がる現象が確認された（ＤＭ部分）。この折れ曲がり部（ＤＭ部分）と正常部のリテンション性能を比較すると図３のようになり、ＤＭ部分は放置時間が長くなるに従って書込み状態の閾値電圧の落ち込み量が大きくなることがわかった。この現象が発生したときのメモリブロックの状態をＦＢＭ(フェール・ビット・マップ)で示すと図４のようになる。ここではメモリブロックとして一括消去ブロックを想定する。メモリブロックは消去及び書込みによるデータの書換え動作において当該メモリブロックの全体が消去される。ＦＢＭが示されたメモリブロックに隣接するメモリブロック（ＰＥ）に対して前記高温下で消去及び書込みを３００００回繰り返してデータの書き換えを行い、黒部分と白部分の分布によってＦＢＭを示したモリブロック(ＮＰＥ)に対してデータの書き換えを行わずに高温放置した。同図のＦＢＭは、図２の正規分布の１％部分における閾値電圧分布を示し、黒部分は閾値電圧の低いメモリセル、白部分は閾値電圧の高いメモリセルを意味する。Ａは放置時間０、Ｂは放置時間１００、Ｃは放置時間７００の時のＦＢＭを示し、放置時間が増えるに従って、高温書き換えが行われた隣接メモリブロック（ＰＥ）に近い場所で閾値電圧の低下が集中してくる。このような閾値電圧の不所望な低下はデータリテンション性能を悪化させる。

なお、少なくとも１２５°Ｃでの加速試験では、データリテンション性能を悪化させる結果は、得られていない。

この結果から、将来的には、実際の使用において、さらなる信頼性を高めるため、またはさらなる消去および書き込み回数を増加させるためには、データリテンションの問題を考慮しておくのが望ましいことがわかった。

本発明者はこの問題点を対策するために上記局部的な閾値電圧低下を発生するモデルについて考察した。図５には上記局部的な閾値電圧低下による不良発生モデルを示す。ＭＯＮＯＳ構造の不揮発性メモリセルを一例とする。ＣＧはコントロールゲート、ＭＧはメモリゲート、ＳｉＮはシリコン窒化膜のような電荷トラップ膜である。図５には高温下で書き換えが行われたメモリブロック（ＰＥ）に配置されたメモリセル（書換えセル）とこれに隣接して高温放置されたメモリブロック（ＮＰＥ）のメモリセル（非書換えセル）との境界部分が示される。書換えセルの近傍では高温での書換えにより生じたホットキャリアダメージによりシリコン基板中等に「不良因子溜り」が形成される。不良因子は例えば水素（Ｈ）等の不純物と考えられる。「不良因子溜り」は高温で放置されるに従って３次元的に拡散し、また、「不良因子溜り」が高温で放置されると、「不良因子溜り」が「シリコン基板に蓄積状態の正孔」と「書込み状態の書換えセルからの負バイアス」で反応し「正の固定電荷」が形成される。このようにして形成された固定電荷が高温下で別のメモリセルに入り込むことにより当該別のメモリセルの閾値電圧が不所望に低下すると考えられる。

不良因子による閾値電圧の低下現象は実際に書換えを行なった書換えセルにおいて発生するが、拡散現象により隣接した非書換えセルにも影響を与える。したがって、非書き換えセルであっても、そのような不所望な閾値電圧の低下の影響を周りから累積的に受けることにより、リテンション性能が極端に低下する虞がある。また、上記不良因子の発生量は書換え時の温度及び書換え回数に依存するため、高温書き換え後の高温放置を考慮すると、書き換え保障回数を向上させることも難しくなる。例えば数万回の書換えを保証する刷不揮発性メモリにおいて、自らのセルを数万回書換えた後、隣接したセルを数万回書換えると、自ら発生させた不良因子と隣接セルから拡散してきた不良因子が合わさり非常に大きな閾値電圧の落込みが発生するまた、不良因子は書換えセルが密集しているほど溜り易くなることが明らかになった。上記現象はＮＢＴＩに類似するが原因は全く異なる。ＮＢＴＩ現象は、メモリトランジスタのゲート電極に対して基板の電位が負の状態でチップの温度が高まると、p型メモリトランジスタのしきい値電圧の絶対値が次第に大きくなっていく現象であり、メモリトランジスタの動作速度は時間がたつにつれて遅くなる。

本発明の目的は、高温下での書き換えた後の高温放置による閾値電圧の不所望な低下を緩和することができる半導体装置を提供することなる。

本発明の別の目的は、高温下での書き換えにより生ずる不良因子の発生量及び拡散を緩和することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体装置は、電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされる不揮発性メモリセル(ＭＣ)がマトリクス配置されたメモリアレイ(ＡＲＹ＿Ｄ)を半導体基板に有する。前記メモリアレイは、高温で書換えられた不揮発性メモリセルの近傍で半導体基板に生じた不純物溜りが高温で放置されることによって拡散されるのを緩和する拡散緩和領域（ＳＰＣ，ＳＰＣ＿ＰＲ）を、不揮発性メモリセルの配列に対して規則的に有する。上記不純物溜りの拡散を緩和することができる。拡散した不純物溜りによる不所望な閾値電圧の低下を緩和することができる。

本発明の具体的な形態として、前記メモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック（ＢＬＫ０〜ＢＬＫｎ）間に、前記ブロック間で半導体基板中を不純物溜りが拡散するのを緩和する拡散緩和領域を有する。少なくとも、前記一括処理対象とされるブロック間での不純物溜りの拡散を緩和することが可能である。

〔２〕本発明の別の観点による半導体装置は、電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされる不揮発性メモリセルがマトリクス配置されたメモリアレイを半導体基板に有する。前記メモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に第1のスペース（８ワード線分）を有し、前記第1のスペースは、当該第1のスペースの間に配置され隣接する不揮発性メモリセル間の第２スペース（１ワード線分）よりも大きくされる。少なくとも、前記一括処理対象とされるブロック間での不純物溜りの拡散を緩和することが可能である。

一つの具体的な形態として、前記第1のスペースは、前記不揮発性メモリセルと同じトランジスタ構造を持ち同じピッチで配列された複数のダミー不揮発性メモリセル（ＤＭＣ）を有する。繰り返し同じ回路パターンが配置されるメモリアレイにおいて部分的にパターンが途切れることによって生ずる露光プロセス等のプロセス精度低下を抑制することができる。前記ダミー不揮発性メモリセルは、閾値電圧が高くされる動作、閾値電圧が低くされる動作、及び読出し動作の何れの動作も非選択とされる。

更に具体的な形態として、前記ブロックは前記不揮発性メモリセルの選択端子に接続されたワード線を複数本含み、前記ブロック内で前記第１のスペースに挟まれた領域はワード線２ｎ本分の幅を有し、前記第１のスペースは少なくともワード線ｎ本分の幅を有する。第１のスペースはワード線本数換算で正規の不揮発性メモリセル群に対して１／２以上の空間を形成し、少なくともこの関係を満足することにより、不純物溜りの拡散を緩和する効果を得られることが実証された。

更に具体的な形態として、前記メモリアレイは前記ワード線に沿った複数個の不揮発性メモリセル単位に前記ワード線と交差する方向に延在された動作電源配線を有する。３次元的に拡散しようとする不純物溜りに対して動作電源配線はワード線に沿った方向への拡散を緩和し、また、書換え対象とされる不揮発性メモリセルの密集を緩和し、不純物溜りの発生量の緩和に資することができる。

〔３〕本発明の別の観点による半導体装置は、電気的に書換え可能な複数の不揮発性メモリセルを備えプログラムの格納に利用されるプログラムメモリアレイ（ＡＲＹ＿Ｐ）と、電気的に書換え可能な複数の不揮発性メモリセルを備えデータの格納に利用されるデータメモリアレイ(ＡＲＹ＿Ｄ)と、を半導体基板に有する。前記不揮発性メモリセルは、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされる。前記データメモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に、前記ブロック間で半導体基板中を不純物溜りが拡散するのを緩和する拡散緩和領域を有し、前記プログラムメモリは不揮発性メモリセルのブロック間に前記拡散緩和領域を備えていない。書き換えが頻繁に行われるデータメモリアレイに対して拡散緩和領域を配置することにより上記不純物溜りの拡散と不所望な閾値電圧の低下を緩和することができ、情報記憶の信頼性を向上させることができる。殆ど書換えが行われないプログラムメモリアレイに対しては拡散緩和領域を配置しないから、拡散緩和領域によるチップ面積の増大を必要最小限にして上記信頼性向上を実現することができる。

具体的な一つの形態として、前記データメモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に第1のスペースを有し、前記第1のスペースは、当該第1のスペースの間に配置されて隣接する不揮発性メモリセル間の第２スペースよりも大きくされ、前記プログラムメモリは不揮発性メモリセルのブロック間に前記第１スペースを備えていない。

更に具体的な形態として、前記プログラムメモリアレイが保有するプログラムをフェッチして実行し、プログラムの実行において前記データメモリアレイの読出し又は書込みを行う中央処理装置を有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、高温下での書き換えた後の高温放置による閾値電圧の不所望な低下を緩和することができる。また、高温下での書き換えにより生ずる不良因子の発生量及び拡散を緩和することができる。

図６には本発明に係る半導体装置の一例としてマイクロコンピュータが例示される。マイクロコンピュータ(ＭＣＵ)１は単結晶シリコン等の１個の半導体チップに相補型ＭＯＳ集積回路製造技術を用いて形成される。マイクロコンピュータ１は、特に制限されないが、代表的に示された中央処理装置（ＣＰＵ）２、ランダムアクセスメモリ（ＲＡＭ）３、プログラムフラッシュメモリ（ＦＬＡＳＨ＿Ｐ）４、及びデータフラッシュメモリ（ＦＬＡＳＨ＿Ｄ）５を有し、それらは内部バス６に共通接続される。プログラムフラッシュメモリ（ＦＬＡＳＨ＿Ｐ）４はプログラムを格納し、データフラッシュメモリ（ＦＬＡＳＨ＿Ｄ）５はデータを格納し、何れも電気的に書換え可能にされる。ＣＰＵ２はＦＬＡＳＨ＿Ｐ４が保有するプログラムに従って命令をフェッチし、フェッチした命令を解読して実行する。命令実行に際してＣＰＵ２はＦＬＡＳＨ＿Ｄ５からデータを読み出し、或いはデータの書き換えを行う。

ＦＬＡＳＨ＿Ｐ４及びＦＬＡＳＨ＿Ｄは電気的に書換え可能な不揮発性メモリセルをマトリクス配置した別々のメモリアレイＡＲＹ＿Ｐ１０、ＡＲＹ＿Ｄ１１を有する。メモリアレイＡＲＹ＿Ｐ１０、ＡＲＹ＿Ｄ１１が有する不揮発性メモリセルは相互に同一である。例えば図７の（Ａ）に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリセルは、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲート（ＣＧ）とメモリゲート（ＭＧ）を有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域（ＳｉＮ）が配置されて構成される。選択ゲート側のソース又はドレイン領域はビット線(ＢＬ)に接続され、メモリゲート側のソース又はドレイン領域はソース線(ＳＬ)に接続される。メモリセルの閾値電圧（Ｖｔｈ）を下げる消去を行うにはＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によってウェル領域（ＷＥＬＬ）から電荷トラップ領域（ＳｉＮ）に正電荷（ホール）を注入する。或いは上記高電界によって電荷トラップ領域（ＳｉＮ）からウェル領域（ＷＥＬＬ）に電子を放出させてもよい。前記消去処理はメモリゲートを共有する複数メモリセルを単位とする一括処理とされる。メモリセルの閾値電圧（Ｖｔｈ）を上げる書込み処理を行なうにはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧が低ければメモリセルはオン状態にされ、閾値電圧が高ければオフ状態にされる。メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、図７の（Ｂ），（Ｃ）に例示されるスタックドゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート（ＦＧ）とコントロールゲート（ＷＬ）がスタックされて構成される。図７の（Ｂ）はホットキャリア書込み方式によって閾値電圧を上げ、ウェル領域（ＷＥＬＬ）への電子の放出によって閾値電圧を下げる。図７の（Ｃ）はＦＮトンネル書込み方式によって閾値電圧を上げ、ビット線（ＢＬ）への電子の放出によって閾値電圧を下げる。

図１の（Ｂ）にはＦＬＡＳＨ＿Ｄ５におけるメモリアレイＡＲＹ＿Ｄの平面的な構成が示され、（Ａ）にはＣＲＳ部分の部分的な断面構造が例示される。ＢＬＬ０〜ＢＬＫｎは消去単位ブロックである。消去単位ブロックの間と各消去ブロック内には所定ピッチで拡散緩和領域ＳＰＣが配置される。ＭＡＴは拡散緩和領域ＳＰＣで挟まれて配置されたメモリセル配置領域である。拡散緩和領域ＳＰＣは半導体基板中を図５で説明した不純物溜りとしての不良因子溜りが拡散するのを緩和する領域であり、基本的にはその前後に配置された不揮発性メモリセル間の距離を離すための空間とされ、製品寿命の期間内に不良因子が隣接領域ＭＡＴに到達し無い距離が確保されている。図１において、拡散緩和領域ＳＰＣはエワード線ＷＬに沿った方向に延在され、ビット線に交差される。図１の（Ｂ）においてＭＣは不揮発性メモリセルであり、ｐ型ウエル領域（Ｐ−ＷＥＬＬ）に形成されておいる。ＢＦＣＴは不良因子溜りである。拡散緩和領域ＳＰＣを規則的に配置することにより、隣接する領域ＭＡＴへ不良因子溜りＢＦＣＴが拡散するのを抑制することが可能になる。

不良因子の発生量は書換える不揮発性メモリセルの密度に依存し、密度が大きければ不良因子溜りＢＦＣＴも大きくなる。これにより、領域ＭＡＴの大きさも重要になる。不良因子の拡散距離は不良因子の発生量が増えると伸びるから、拡散緩和領域ＳＰＣはある程度の大きさが無ければならない。しかしながら、領域ＭＡＴを小さくし且つ拡散緩和領域ＳＰＣを大きくするほどメモリアレイＡＲＹ＿Ｄのチップ占有面積が増大し、保証すべき製品寿命を満足する範囲で最適化することが必要である。この最適解を求めるために実測データより図８に例示される結果を得た。図８において横軸は領域ＭＡＴの面積、縦軸は拡散緩和領域ＳＰＣの幅（ビット線方向の長さ）を示す。これによれば、例えば高温放置において不良因子が隣の流域に到達するまでに１００００時間を保証する場合、領域ＭＡＴをワード線本１６本分の大きさ（４キロバイト分の大きさ）とすると、拡散緩和領域ＳＰＣはワード線本数８本の大きさ（２キロバイト分の大きさ）にすれば良いことが解る。領域ＭＡＴと拡散緩和領域ＳＰＣの大きさの比率が２：１になる。図９には前記比率と不良因子が隣の領域に到達する時間との関係が整理して示される。保証すべき製品寿命を満足するために保証すべき不良因子の到達時間として１００００時間を目安とすれば、領域ＭＡＴと拡散緩和領域ＳＰＣの大きさの比率を２：１とすればよいことが解る。

図１０にはメモリアレイＡＲＹ＿Ｄの更に具体的な例が示される。ブロックＢＬＫ０〜ＢＬＫｎの間には階層センスアンプやカラム系選択回路等の周辺回路ＰＲＦＬが配置される。周辺回路ＰＲＦＬとブロックＢＬＫ０〜ＢＬＫｎの間には同じく拡散緩和領域ＳＰＣ＿ＰＲが配置され、不良因子が周辺回路のロジックトランジスタの閾値電圧を不所望に変更する虞を未然に防止することについてもある程度考慮している。実際にはそのような考慮は不要であるかもしれない。周辺回路ＰＲＦＬを挟む領域ＭＡＴの間には当該周辺回路によって相互間の不良因子の伝達が阻むスペースがある程度確保されるので、拡散緩和領域ＳＰＣ＿ＰＲの幅はＳＰＣの幅よりも小さくてよい。ワード線ＷＬに沿って部分的に配置されえた領域ＶＳＬはメモリゲート、コントロールゲート、およびソース線を駆動するための動作電源配線の領域であり、例えばビット線６４本毎に配置される。この領域ＶＳＬは３次源的に拡散しようとする不良因子がワード線方向に拡散するのを抑制する働きがある。

図１１にはプログラム用のメモリアレイＡＲＹ＿Ｐのレイアウトが例示される。プログラム用のメモリアレイＡＲＹ＿Ｐには拡散緩和領域ＳＰＣ，ＳＰＣ＿ＰＲを配置しない。従って記憶容量に対するチップ占有面積はプログラム用のメモリアレイＡＲＹ＿Ｐの方がデータ用のメモリアレイＡＲＹ＿Ｄよりも格段に小さくされている。殆ど書換えが行われないプログラムメモリアレイに対しては拡散緩和領域を配置しないから、拡散緩和領域によるチップ面積の増大を必要最小限にして上記信頼性向上を実現することができる。

図１２には拡散緩和領域ＳＰＣの具体的な回路構成が例示され、図１３にはその部分の断面構造が例示される。拡散緩和領域ＳＰＣには例えば正規の不揮発性メモリセルと同じ配列でダミーセルを配置する。ダミーセルＤＭＣは不揮発性メモリセルと同じトランジスタ構成を備え、メモリゲート（ＭＧ）、コントロールゲート（ＣＧ）、ソース（ＳＣ）、及びドレイン（ＤＲ）を有する。図１２において代表的にビット線ＳＢＬ（ｎ）、ＳＢＬ（ｎ＋１）、ＳＢＬ（ｎ＋２）が例示され、それらビット線は一括消去ブロックＢＬＫ（ｉ）内において領域ＭＡＴに共通化される。領域ＭＡＴ（ｎ）に代表的に示されたメモリセルＭＣのソースは対応するソース線ＳＬ（ｎ）に、メモリゲートは対応するワード線としてのメモリゲート線ＭＧ（ｎ）に、コントロールゲートは対応するコントロールゲート線ＣＧ（ｎ）に接続される。領域ＭＡＴ（ｎ＋１）に代表的に示されたメモリセルＭＣのソースは対応するソース線ＳＬ（ｎ＋１）に、メモリゲートは対応するワード線としてのメモリゲート線ＭＧ（ｎ＋１）に、コントロールゲートは対応するコントロールゲート線ＣＧ（ｎ＋１）に接続される。ダミーセルＤＭＣのドレインＤＲはビット線に接続されずフローティングにされ、ダミーセルＤＮＣソースＳＣ、メモリゲートＭＧ及びコントロールゲートＣＧは夫々回路のグランド電位ＶＳＳ（ＧＮＤ）に結合される。ダミーセルは書込み、消去及び読出しの何れの動作も非選択になる。拡散緩和領域ＳＰＣにダミーセルＤＭＣを配置することにより、繰り返し同じメモリセルパターンが配置されるメモリアレイにおいて部分的にパターンが途切れることによって生ずる露光プロセス等のプロセス精度低下を抑制することができる。

図１４にはメモリアレイの周囲を取り囲むようにダミーセルＤＭＣを配置した構成が例示される。図１１の構成において領域ＭＡＴの周囲にダミーセルＤＭＣを配置する。このダミーセル領域ＡＲＤは域領域ＭＡＴの端においてパターンの連続性が失われないようにするための考慮である。このダミーセル領域ＡＲＤは拡散緩和領域ＳＰＣにとは異なる。

図１５には拡散緩和領域ＳＰＣの配置について別の例を示す。今まで説明したように複数ワード線毎にワード線に沿って配置する（Ａ）の場合に限定されず、（Ｂ）のように複数ビット線毎にビット線に沿って配置してもよい。或いは（Ｃ）のように（Ａ）と（Ｂ）を組み合わせて格子状に拡散緩和領域ＳＰＣを配置してもよい。

図１６には拡散緩和領域ＳＰＣの別の構造が例示される。（Ａ）はトレンチ溝ＳＰＣ＿ＧＲＶを用いて不良因子の拡散を抑制する。（Ｂ）は不良因子を電気的に吸い上げるための電極ＳＰＣ＿ＲＭによって拡散緩和領域を形成する電極ＳＰＣ＿ＲＭに電源電圧等の所定の電圧Ｖｂを印加する配線ＬＩＮが接続される。

図１７には本発明の効果を確認した実験例が示される。特定のメモリ領域ＢＬＫに対して１５０°Ｃで１０００００回書き換えを行った後、１５０°Ｃの高温で放置したときの隣接メモリ領域ＢＬＫにおけるリテンション性能が例示される。リテンション時間１は基準時間である。拡散緩和領域ＳＰＣによる対策を行った場合、未対策のものに比べて優れたデータ保持性能を得ることができた。

不良因子による閾値電圧の低下現象を対策することにより、高温書込み後の高温下での放置によるリテンション性能の低下を抑制でき、そのような不良因子に起因して書換え回数の保証が阻まれる事態の回避が可能になる。例えば、数万回の書換えを保証する不揮発性メモリにおいて、自らのセルを数万回書換えた後、隣接したセルを数万回書換えても、自ら発生させた不良因子と隣接セルから拡散してきた不良因子が相乗的に作用して閾値電圧が大きく落込み無事態の発生が抑制されるさらに、ワード線本数換算で２：１の割合でメモリ領域ＭＡに対して拡散緩和領域ＳＰＣを配置するから不慮因子の発生量も抑えることができ、当該不良因子による不所望な閾値電圧の低下を効果的に抑制することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記不良因子による不所望な閾値電圧の変動に対する対策はメモリアレイやその周辺回路だけでなく、隣接するその他のｐチャンネル型ＭＯＳトランジスタに対して行ってもよい。半導体集積回路はマイクロコンピュータに限定されず、画像処理、暗号化復号処理、通信処理等を行なうその他のデータ処理ＬＳＩ、更には単体のフラッシュメモリＬＳＩにも本発明を適用することができる。

また、高温として１５０°Ｃを例にしたが、この温度に限定されるものではなく、他の温度範囲のものに対しても、本発明を適用してもよい。

データフラッシュメモリにおけるメモリアレイの平面的な構成と部分的な断面構造を例示する説明図である。 ＭＯＮＯＳ構造を用いた不揮発性メモリの特定のメモリマットに対して高温下において消去及び書込みを繰り返した後、高温で放置したときのリテンション性能を示す特性図である。 高温放置時間が増えるに従って特性線の正規分布の一部が折れ曲がる現象においてその折れ曲がり部と正常部のリテンション挙動を比較する説明図である。 高温下における書換え後に高温で放置したときのリテンション性能の低下が発生したときのメモリブロックの状態をフェール・ビット・マップで示す説明図である。 高温下における書換え後に高温で放置したときの局部的な閾値電圧低下による不良発生モデルを示す説明図である。 本発明に係る半導体装置の一例であるマイクロコンピュータのブロック図である。 不揮発性メモリセルの構造と動作電圧を例示する説明図である。 保証すべき製品寿命を満足する範囲で領域ＭＡＴに対する拡散緩和領域ＳＰＣの大きさを最適化するための最適解を求めたときの実測データを示すン説明図である。 領域ＭＡＴと拡散緩和領域ＳＰＣの大きさの比率と不良因子が隣の領域に到達する時間との関係を整理して示した説明図である。 データ用フラッシュメモリのメモリアレイのレイアウトについて例示する平面図である。 プログラム用フラッシュメモリのメモリアレイのレイアウトについて例示する平面図である。 拡散緩和領域ＳＰＣにダミーセルを配置したときの回路図である。 拡散緩和領域ＳＰＣにダミーセルを配置したときの部分縦断面図である。 メモリアレイの周囲を取り囲むようにダミーセルＤＭＣを配置した構成を例示する平面図である。 拡散緩和領域ＳＰＣの配置について別の例を示す説明図である。 拡散緩和領域ＳＰＣの別の構造を例示する縦断面図である。 本発明の効果を確認した実験例を示す説明図である。

符号の説明

ＭＣ 不揮発性メモリセル
ＤＭＣ ダミーセル
ＳＰＣ 拡散緩和領域
ＢＬＫ０〜ＢＬＫｎ 消去単位ブロック
１ マイクロコンピュータ
２ 中央処理装置（ＣＰＵ）
３ ＲＡＭ
４ プログラムフラッシュメモリ（ＦＬＡＳＨ＿Ｐ）
５ データフラッシュメモリ（ＦＬＡＳＨ＿Ｄ）
ＡＲＹ＿Ｐ プログラム用メモリアレイ
ＡＲＹ＿Ｄ データ用メモリアレイ
ＭＡＴ ＳＰＣで挟まれたメモリ領域拡散緩和領域
ＳＰＣ＿ＰＲ 周辺回路ＰＲＦＬとメモリ領域ＭＡＴとの間の拡散緩和領域
ＰＲＦＬ 周辺回路

Claims (14)

1. 電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされる不揮発性メモリセルがマトリクス配置されたメモリアレイを半導体基板に有する半導体装置であって、前記メモリアレイに、高温で書換えられた不揮発性メモリセルの近傍で半導体基板に生じた不純物溜りが高温で放置されることによって拡散されるのを緩和する拡散緩和領域を、不揮発性メモリセルの配列に対して規則的に設けた半導体装置。
2. 電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされる不揮発性メモリセルがマトリクス配置されたメモリアレイを半導体基板に有する半導体装置であって、
   前記メモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に、前記ブロック間で半導体基板中を不純物溜りが拡散するのを緩和する拡散緩和領域を有する、半導体装置。
3. 電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされる不揮発性メモリセルがマトリクス配置されたメモリアレイを半導体基板に有する半導体装置であって、
   前記メモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に第1のスペースを有し、前記第1のスペースは、当該第1のスペースの間に配置され隣接する不揮発性メモリセル間の第２スペースよりも大きくされた、半導体装置。
4. 前記第1のスペースは、前記不揮発性メモリセルと同じトランジスタ構造を持ち同じピッチで配列された複数のダミー不揮発性メモリセルを有する、請求項３記載の半導体装置。
5. 前記ダミー不揮発性メモリセルは、閾値電圧が高くされる動作、閾値電圧が低くされる動作、及び読出し動作の何れの動作も非選択とされる、請求項４記載の半導体装置。
6. 前記ブロックは前記不揮発性メモリセルの選択端子に接続されたワード線を複数本含み、
   前記ブロック内で前記第１のスペースに挟まれた領域はワード線２ｎ本分の幅を有し、前記第１のスペースは少なくともワード線ｎ本分の幅を有する、請求項４記載の半導体装置。
7. 前記メモリアレイは前記ワード線に沿った複数個の不揮発性メモリセル単位に前記ワード線と交差する方向に延在された動作電源配線を有する、請求項６記載の半導体装置。
8. 電気的に書換え可能な複数の不揮発性メモリセルを備えプログラムの格納に利用されるプログラムメモリアレイと、電気的に書換え可能な複数の不揮発性メモリセルを備えデータの格納に利用されるデータメモリアレイと、を半導体基板に有する半導体装置であって、
   前記不揮発性メモリセルは、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされ、
   前記データメモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に、前記ブロック間で半導体基板中を不純物溜りが拡散するのを緩和する拡散緩和領域を有し、前記プログラムメモリは不揮発性メモリセルのブロック間に前記拡散緩和領域を備えていない、半導体装置。
9. 電気的に書換え可能な複数の不揮発性メモリセルを備えプログラムの格納に利用されるプログラムメモリアレイと、電気的に書換え可能な複数の不揮発性メモリセルを備えデータの格納に利用されるデータメモリアレイと、を半導体基板に有する半導体装置であって、
   前記不揮発性メモリセルは、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされ、電荷蓄積領域の電子を中和し若しくは放出することによって閾値電圧が低くされ、
   前記データメモリアレイは、少なくとも、前記電荷蓄積領域の電子を中和し若しくは放出する一括処理の対象とされる不揮発性メモリセルのブロック間に第1のスペースを有し、前記第1のスペースは、当該第1のスペースの間に配置されて隣接する不揮発性メモリセル間の第２スペースよりも大きくされ、前記プログラムメモリは不揮発性メモリセルのブロック間に前記第１スペースを備えていない、半導体装置。
10. 前記プログラムメモリアレイが保有するプログラムをフェッチして実行し、プログラムの実行において前記データメモリアレイの読出し又は書込みを行う中央処理装置を有する請求項８又は９記載の半導体装置。
11. 前記第1のスペースは、前記不揮発性メモリセルと同じトランジスタ構造を持ち同じピッチで配列された複数のダミー不揮発性メモリセルを有する、請求項９記載の半導体装置。
12. 前記ダミー不揮発性メモリセルは、閾値電圧が高くされる動作、閾値電圧が低くされる動作、及び読出し動作の何れの動作も非選択とされる、請求項１１記載の半導体装置。
13. 前記ブロックは前記不揮発性メモリセルの選択端子に接続されたワード線を複数本含み、
    前記第１のスペースはワード線ｎ本分の幅を有し、前記ブロック内で前記第１のスペースに挟まれた領域はワード線２ｎ本分の幅を有する、請求項１１記載の半導体装置。
14. 前記メモリアレイは前記ワード線に沿った複数個の不揮発性メモリセル単位に前記ワード線と交差する方向に延在された動作電源配線を有する、請求項１３記載の半導体装置。

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