JP2009016801A - 不揮発性半導体装置 - Google Patents

Abstract

【課題】選択トランジスタの大きさを縮めることができる不揮発性半導体装置を提供する。
【解決手段】半導体基板と、半導体基板上に形成される複数のメモリセルと、半導体基板上で該メモリセルと異なる層に形成される少なくとも一つの選択トランジスタと、を備え、少なくとも一つの選択トランジスタは、選択トランジスタにデータラインまたは電源ラインを連結する第１コンタクトと、選択トランジスタとメモリセルとを連結する第２コンタクトと、を備え、選択トランジスタの活性層は酸化物を含む不揮発性半導体装置。
【選択図】図２

Description

本発明は不揮発性半導体装置に係り、特に選択トランジスタの大きさを縮めることができる不揮発性半導体装置に関する。

電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されない状態でもデータを保存できる特徴を持ち、代表的なものとしてフラッシュメモリがある。

フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎトンネリングメカニズムによってプログラムされるか、または消去される。

セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高い高電圧を印加することによって行われる。このような消去バイアス条件によれば、フローティングゲートとバルクとの大きい電圧差によりこれら間に強い電界が形成され、その結果、フローティングゲートに存在する電子はＦ−Ｎトンネリング効果によってバルクに放出される。この時、消去されたセルトランジスタの臨界電圧は低くなる。

セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。このようなバイアス条件下で、電子がＦ−Ｎトンネリング効果によってセルトランジスタのフローティングゲートに注入される。この時にプログラムされたセルトランジスタの臨界電圧は高くなる。フローティングゲートに電子が注入された状態をプログラム状態といい、フローティングゲートに電子がなくなった状態を消去状態という。プログラム状態の臨界電圧は０より大きくて、消去状態の臨界電圧は０より小さい。

このようなセルトランジスタにデータを書き込み／読み出しするか、所定の電圧を供給するために、選択トランジスタが用いられる。半導体装置の大きさを縮めるためには、セルトランジスタと選択トランジスタとの大きさを縮めなければならない。ところが、選択トランジスタに流れる漏れ電流のために、選択トランジスタの大きさを縮めるには限界がある。

本発明が解決しようとする技術的課題は、メモリセルと異なる層に形成される選択トランジスタを備え、前記選択トランジスタにデータラインまたは電源ラインを連結するコンタクトを備える不揮発性半導体装置を提供するところにある。

本発明が解決しようとする他の技術的課題は、選択トランジスタの活性層を酸化物で具現する不揮発性半導体装置を提供するところにある。

前記技術的課題を達成するための本発明による不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成される複数のメモリセルと、前記半導体基板上で前記メモリセルと異なる層に形成される少なくとも一つの選択トランジスタと、を備え、前記少なくとも一つの選択トランジスタは、前記選択トランジスタにデータラインまたは電源ラインを連結する第１コンタクトと、前記選択トランジスタと前記メモリセルとを連結する第２コンタクトと、を備える。

前記第１コンタクトは、前記半導体基板の第１ドーピング領域を通じて、前記選択トランジスタにデータラインまたは電源ラインを連結する。

前記技術的課題を達成するための本発明による不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成される複数のメモリセルと、前記半導体基板上に形成され、酸化物を含む活性層を備える少なくとも一つの選択トランジスタと、を備え、前記少なくとも一つの選択トランジスタは、前記メモリセルと異なる層に形成される。前記少なくとも一つの選択トランジスタは、前記メモリセルより上位層に位置する。

前記技術的課題を達成するための本発明による不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成される複数のワードラインパターンと、前記半導体基板上に形成される少なくとも一つの選択ラインパターンと、を備え、前記少なくとも一つの選択ラインパターンの活性層は酸化物を含み、前記少なくとも一つの選択ラインパターンは、前記ワードラインパターンと異なる層に形成される。前記ワードラインパターンは、メモリセルトランジスタの役割を行い、前記少なくとも一つの選択ラインパターンは、前記メモリセルトランジスタをデータラインまたは電源ラインに連結または遮断する選択ライントランジスタの役割を行う。

前記技術的課題を達成するための本発明による不揮発性半導体装置は、複数のメモリセルと、前記メモリセルをデータラインに連結または遮断する少なくとも一つの選択トランジスタと、を備え、前記少なくとも一つの選択トランジスタは、制御ゲートと、酸化物を含む活性層と、を備える。

本発明による不揮発性半導体装置は、ＮＡＮＤフラッシュメモリセルである。

本発明による不揮発性半導体装置は、メモリセルと異なる層に形成される選択トランジスタを備え、前記選択トランジスタにデータラインまたは電源ラインを連結するコンタクトを備えることによって、選択トランジスタの大きさを縮めることができる。選択トランジスタの活性層を酸化物で具現することによって、同じ長さを持つ選択トランジスタのターンオフ電流を低めることができる。それにより、選択トランジスタの大きさを縮めることができる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図１は、本発明による半導体装置の一部を示す平面図である。

図１を参照すれば、本発明による半導体装置は、少なくとも一つの選択ラインパターンＧＳＬＰ、ＳＳＬＰ及び複数のワードラインパターンＷＰ１〜ＷＰｎを備える。選択ラインパターンＧＳＬＰ、ＳＳＬＰとワードラインパターンＷＰ１〜ＷＰｎとは半導体基板上に形成される。それぞれの選択ラインパターンＧＳＬＰ、ＳＳＬＰとその側に形成されるドーピング領域（図示せず）とは選択トランジスタの役割を行う。それぞれのワードラインパターンＷＰ１〜ＷＰｎとその側に形成されるドーピング領域（図示せず）とは、メモリセルトランジスタの役割を行う。選択トランジスタは、メモリセルトランジスタをデータラインまたは電源ラインに連結または遮断する。それにより、メモリセルトランジスタから／にデータを読み出し／書き込みできる。また、メモリセルトランジスタに所定の電圧を印加できる。

本発明による半導体装置で、少なくとも一つの選択ラインパターンＧＳＬＰ、ＳＳＬＰと複数のワードラインパターンＷＰ１〜ＷＰｎとは、半導体基板上で相異なる層に形成されても、同じ層に形成されてもよい。

図２は、本発明の第１実施形態による半導体装置の一部を示す断面図である。図２は、図１のＩ−Ｉ’線の断面図である。

図２を参照すれば、選択ラインパターンＧＳＬＰ、ＳＳＬＰには、第１コンタクト２４０＿３、２４０＿１及び第２コンタクト２４０＿４、２４０＿２が連結されうる。第１コンタクト２４０＿３、２４０＿１は選択ラインパターンＧＳＬＰ、ＳＳＬＰにデータラインまたは電源ラインを連結する。第２コンタクト２４０＿４、２４０＿２は選択ラインパターンＧＳＬＰ、ＳＳＬＰとワードラインパターンＷＰ１〜ＷＰｎとを連結する。第１コンタクト２４０＿３、２４０＿１は、半導体基板２３０上に形成される第１ドーピング領域２６０、２５０を通じて、選択ラインパターンＧＳＬＰ、ＳＳＬＰにデータラインまたは電源ラインを連結できる。

本発明による不揮発性半導体装置は、メモリセルと異なる層に形成される選択ラインパターンＧＳＬＰ、ＳＳＬＰを備え、選択ラインパターンＧＳＬＰ、ＳＳＬＰにデータラインまたは電源ラインを連結する第１コンタクト２４０＿３、２４０＿１を備える。それにより、選択ラインパターンＧＳＬＰ、ＳＳＬＰで具現される選択トランジスタの大きさを縮めることができるという長所がある。

以下では、ビットラインをデータラインの例として挙げ、共通ソースラインを電源ラインの例として挙げて、本発明による半導体装置を説明する。しかし、本発明による半導体装置のデータラインと電源ラインとは、ビットラインと共通ソースラインに限定されない。

選択ラインパターンＧＳＬＰ、ＳＳＬＰは、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとを備えることができる。接地選択ラインパターンＧＳＬＰは接地選択トランジスタを具現し、ストリング選択ラインパターンＳＳＬＰはストリング選択トランジスタを具現する。接地選択ラインパターンＧＳＬＰで具現される接地選択トランジスタは、ワードラインパターンＷＰ１〜ＷＰｎで具現されるメモリセルトランジスタを共通ソースラインＣＳＬに連結または遮断する。ストリング選択ラインパターンＳＳＬＰで具現されるストリング選択トランジスタは、ワードラインパターンＷＰ１〜ＷＰｎで具現されるメモリセルトランジスタをビットラインＢＬ１、ＢＬ２に連結または遮断する。ビットラインＢＬ１、ＢＬ２はビットライン対を形成しても、独立的にビットラインの役割を行ってもよい。

図２を参照すれば、半導体基板２３０上に接地選択ラインパターンＧＳＬＰ、ワードラインパターンＷＰ１〜ＷＰｎ及びストリング選択ラインパターンＳＳＬＰが形成される。接地選択ラインパターンＧＳＬＰは制御ゲート２２５と活性層２２０とを備え、ストリング選択ラインパターンＳＳＬＰも制御ゲート２１５と活性層２１０とを備えることができる。接地選択ラインパターンＧＳＬＰの活性層２２０とストリング選択ラインパターンＳＳＬＰの活性層２１０とは酸化物を含むことができる。

接地選択ラインパターンＧＳＬＰ、ワードラインパターンＷＰ１〜ＷＰｎ及びストリング選択ラインパターンＳＳＬＰの両側面にはドーピング領域２５０〜２５６、２６０〜２６６がそれぞれ形成される。例えば、接地選択ラインパターンＧＳＬＰの両側面にはドーピング領域２６０、２６２が形成され、ストリング選択ラインパターンＳＳＬＰの両側面にはドーピング領域２５０、２５２が形成される。ドーピング領域２５０〜２５６、２６０〜２６６は、接地選択ラインパターンＧＳＬＰ、ワードラインパターンＷＰ１〜ＷＰｎ及びストリング選択ラインパターンＳＳＬＰによって共有される。例えば、ワードラインパターンＷＰ１の一側面のドーピング領域２６２は、ワードラインパターンＷＰ１と接地選択ラインパターンＧＳＬＰによって共有される。また、ワードラインパターンＷＰ１の他側面のドーピング領域２６４は、ワードラインパターンＷＰ１とワードラインパターンＷＰ２とによって共有される。

ワードラインパターン（例えば、ＷＰ１）の両側面に形成されるドーピング領域２６２、２６４とワードラインパターンＷＰ１とは、メモリセルトランジスタの役割を行う。すなわち、ワードラインパターンＷＰ１の制御ゲートＣＧ１とフローティングゲートＦＧ１とはメモリセルトランジスタのゲートの役割を行い、ワードラインパターンＷＰ１の一側面に形成されるドーピング領域２６２と他側面に形成されるドーピング領域２６４とは、メモリセルトランジスタのソースとドレインとの役割を行う。

接地選択ラインパターンＧＳＬＰの両側面に形成されるドーピング領域２６０、２６２と接地選択ラインパターンＧＳＬＰとは、接地選択トランジスタの役割を行う。すなわち、接地選択ラインパターンＧＳＬＰの制御ゲート２２５と活性層２２０とは接地選択トランジスタのゲートの役割を行い、接地選択ラインパターンＧＳＬＰの一側面に形成されるドーピング領域２６０と他側面に形成されるドーピング領域２６２とは、接地選択トランジスタのソースとドレインとの役割を行う。ストリング選択ラインパターンＳＳＬＰの両側面に形成されるドーピング領域２５０、２５２とストリング選択ラインパターンＳＳＬＰとは、ストリング選択トランジスタの役割を行う。すなわち、ストリング選択ラインパターンＳＳＬＰの制御ゲート２１５と活性層２１０とはストリング選択トランジスタのゲートの役割を行い、ストリング選択ラインパターンＳＳＬＰの一側面に形成されるドーピング領域２５０と他側面に形成されるドーピング領域２５２とは、ストリング選択トランジスタのソースとドレインの役割を行う。

本発明の第１実施形態による半導体装置で、接地選択ラインパターンＧＳＬＰの活性層２２０とストリング選択ラインパターンＳＳＬＰの活性層２１０とは酸化物を含む。すなわち、接地選択トランジスタとストリング選択トランジスタとの活性層２２０、２１０は酸化物で具現される。それにより、本発明の第１実施形態による半導体装置は、接地選択トランジスタとストリング選択トランジスタとのターンオフ電流を低めることができるという長所がある。

図３Ａは、酸化物で具現された活性層を備えるトランジスタの伝達特性を示すグラフである。

図３Ｂは、ポリシリコンで具現された活性層を備えるトランジスタの伝達特性を示すグラフである。

図３Ａを参照すれば、酸化物で具現された活性層を備えるトランジスタは、１ｐＡのターンオフ電流を持つ。一方、図３Ｂを参照すれば、ポリシリコンで具現された活性層を備えるトランジスタは、１０ｐＡのターンオフ電流を持つ。したがって、本発明の第１実施形態による半導体装置でのように、接地選択トランジスタとストリング選択トランジスタとの活性層２２０、２１０が酸化物で具現されれば、接地選択トランジスタとストリング選択トランジスタとのターンオフ電流を低めることができる。すなわち、同じ長さを持つ選択トランジスタのターンオフ電流を低めることができ、それにより、選択トランジスタの大きさを縮めることができるという長所がある。

また、接地選択トランジスタとストリング選択トランジスタとの活性層２２０、２１０を酸化物で具現すれば、製造工程が簡単になるという長所がある。さらに説明すれば、トランジスタの活性層をポリシリコンで具現するためには、ドーピング工程と活性化のための熱工程とを経ねばならない。しかし、トランジスタの活性層を酸化物で具現する場合には、このようなドーピング工程と熱工程とが不要なので、製造工程が簡単になるという長所がある。

再び図２を参照すれば、半導体基板上で、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとは、複数のワードラインパターンＷＰ１〜ＷＰｎと相異なる層に形成されうる。例えば、図２には、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとがワードラインパターンＷＰ１〜ＷＰｎより上位層に配置される例が図示されている。しかし、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとは、ワードラインパターンＷＰ１〜ＷＰｎより下位層に配置されることもある。また、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰのうち一つのパターンのみ、ワードラインパターンＷＰ１〜ＷＰｎと異なる層に配置されてもよい。

本発明の第１実施形態による半導体装置は、少なくとも一つのコンタクト２４０＿１、２４０＿２、２４０＿３、２４０＿４を備えることができる。少なくとも一つのコンタクト２４０＿１、２４０＿２、２４０＿３、２４０＿４は、少なくとも一つの選択トランジスタ（例えば、接地選択トランジスタまたはストリング選択トランジスタ）の活性層をデータライン（例えば、ビットライン）または電源ライン（例えば、共通ソースライン）に連結する。さらに説明すれば、図２で接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとは、ワードラインパターンＷＰ１〜ＷＰｎと相異なる層に形成される。この場合、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとは、半導体基板上に形成されるドーピング領域２５０〜２５６、２６０〜２６６とも異なる層に形成される。このように異なる層に形成される構成要素を互いに連結させるために、本発明の第１実施形態による半導体装置は、少なくとも一つのコンタクト２４０＿１、２４０＿２、２４０＿３、２４０＿４を備える。少なくとも一つのコンタクト２４０＿１、２４０＿３は、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとをビットラインまたは共通ソースラインに連結させる。または、少なくとも一つのコンタクト２４０＿１、２４０＿３は接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰをメモリセルトランジスタに連結させる。

さらに説明すれば、第１コンタクト２４０＿１は、ストリング選択トランジスタとビットラインＢＬ１とを連結し、第２コンタクト２４０＿２は、ストリング選択トランジスタとメモリセルトランジスタとを連結する。第１コンタクト２４０＿１は、半導体基板２３０のドーピング領域２５０を通じて、ストリング選択トランジスタとビットラインＢＬ１とを連結できる。第２コンタクト２４０＿２は、ドーピング領域２５２を通じて、ストリング選択トランジスタとメモリセルトランジスタとを連結できる。また、第３コンタクト２４０＿３は、接地選択トランジスタと共通ソースラインＣＳＬとを連結し、第４コンタクト２４０＿４は、接地選択トランジスタとメモリセルトランジスタとを連結する。第３コンタクト２４０＿３は、半導体基板２３０のドーピング領域２６０を通じて、接地選択トランジスタと共通ソースラインＣＳＬとを連結できる。第４コンタクト２４０＿４は、ドーピング領域２６２を通じて、接地選択トランジスタとメモリセルトランジスタとを連結できる。

図４は、本発明の第２実施形態による半導体装置の一部を示す断面図である。

本発明の第２実施形態による半導体装置については、本発明の第１実施形態による半導体装置と異なる点を中心として説明する。

図２に図示された本発明の第１実施形態による半導体装置では、第１コンタクト４４０＿１は、ドーピング領域２５０を通じてストリング選択トランジスタとビットラインＢＬ１とを連結し、第３コンタクト４４０＿３は、ドーピング領域２６０を通じて接地選択トランジスタと共通ソースラインＣＳＬとを連結する。一方、図４を参照すれば、本発明の第２実施形態による半導体装置では、第１コンタクト４４０＿１はストリング選択トランジスタとビットラインＢＬ１とを直接連結し、第３コンタクト４４０＿３は、接地選択トランジスタと共通ソースラインＣＳＬとを直接連結する。それにより、本発明の第２実施形態による半導体装置は、ストリング選択トランジスタ、メモリセルトランジスタ及び接地選択トランジスタで構成されるストリングの長さを縮めることができる。

図５は、本発明の第３実施形態による半導体装置の一部を示す断面図である。

本発明の第３実施形態による半導体装置については、本発明の第１実施形態と第２実施形態とによる半導体装置と異なる点を中心として説明する。

本発明の第１実施形態による半導体装置と本発明の第２実施形態による半導体装置とでは、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとが、複数のワードラインパターンＷＰ１〜ＷＰｎと相異なる層に形成される。一方、本発明の第３実施形態による半導体装置では、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとが、複数のワードラインパターンＷＰ１〜ＷＰｎと同じ層に形成される。一方、本発明の第３実施形態による半導体装置でも、接地選択ラインパターンＧＳＬＰとストリング選択ラインパターンＳＳＬＰとの活性層５１０、５２０は酸化物で形成される。それにより、本発明の第３実施形態による半導体装置も選択トランジスタのターンオフ電流を低めることができ、簡単な製造工程によって生成できる。

以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明は、フラッシュメモリなどの不揮発性半導体装置関連の技術分野に好適に用いられる。

本発明による半導体装置の一部を示す平面図である。 本発明の第１実施形態による半導体装置の一部を示す断面図である。 酸化物で具現された活性層を備えるトランジスタの伝達特性を示すグラフである。 ポリシリコンで具現された活性層を備えるトランジスタの伝達特性を示すグラフである。 本発明の第２実施形態による半導体装置の一部を示す断面図である。 本発明の第３実施形態による半導体装置の一部を示す断面図である。

符号の説明

２１０、２２０ 活性層
２１５、２２５ 制御ゲート
２３０ 半導体基板
２４０＿３、２４０＿１ 第１コンタクト
２４０＿４、２４０＿２ 第２コンタクト
２５０〜２５６、２６０〜２６６ ドーピング領域
ＣＧ１〜ＣＧｎー１ ワードラインパターンＷＰ１〜ＷＰｎ−１の制御ゲート
ＦＧ１〜ＦＧｎー１ ワードラインパターンＷＰ１〜ＷＰｎ−１のフローティングゲート
ＧＳＬＰ、ＳＳＬＰ 選択ラインパターン
ＷＰ１〜ＷＰｎ ワードラインパターン

Claims (30)

1. 半導体基板と、
   前記半導体基板上に形成される複数のメモリセルと、
   前記半導体基板上で前記メモリセルと異なる層に形成される少なくとも一つの選択トランジスタと、を備え、
   前記少なくとも一つの選択トランジスタは、前記選択トランジスタにデータラインまたは電源ラインを連結する第１コンタクトと、
   前記選択トランジスタと前記メモリセルとを連結する第２コンタクトと、を備えることを特徴とする不揮発性半導体装置。
2. 前記第１コンタクトは、前記半導体基板の第１ドーピング領域を通じて、前記選択トランジスタにデータラインまたは電源ラインを連結することを特徴とする請求項１に記載の不揮発性半導体装置。
3. 前記少なくとも一つの選択トランジスタは、前記メモリセルをビットラインに連結または遮断する第１選択トランジスタと、前記メモリセルを共通ソースラインに連結または遮断する第２選択トランジスタと、を備えることを特徴とする請求項１に記載の不揮発性半導体装置。
4. 前記半導体基板の第１ドーピング領域を通じて、前記第１選択トランジスタと前記ビットラインとを連結する第１コンタクトと、
   前記第１選択トランジスタと前記メモリセルとを連結する第２コンタクトと、をさらに備えることを特徴とする請求項３に記載の不揮発性半導体装置。
5. 前記半導体基板の第１ドーピング領域を通じて、前記第２選択トランジスタと前記共通ソースラインとを連結する第３コンタクトと、
   前記第２選択トランジスタと前記メモリセルとを連結する第４コンタクトと、をさらに備えることを特徴とする請求項３に記載の不揮発性半導体装置。
6. 半導体基板と、
   前記半導体基板上に形成される複数のワードラインパターンと、
   前記半導体基板上で前記メモリセルと異なる層に形成される少なくとも一つの選択ラインパターンと、
   前記選択ラインパターンにデータラインまたは電源ラインを連結する第１コンタクトと、
   前記選択ラインパターンに前記メモリセルを連結する第２コンタクトと、を備えることを特徴とする不揮発性半導体装置。
7. 前記第１コンタクトは、前記半導体基板のドーピング領域を通じて、前記選択ラインパターンにデータラインまたは電源ラインを連結することを特徴とする請求項６に記載の不揮発性半導体装置。
8. 半導体基板と、
   前記半導体基板上に形成される複数のメモリセルと、
   前記半導体基板上に形成され、酸化物を含む活性層を備える少なくとも一つの選択トランジスタと、を備え、
   前記少なくとも一つの選択トランジスタは、前記メモリセルと異なる層に形成されることを特徴とする不揮発性半導体装置。
9. 前記少なくとも一つの選択トランジスタは、前記メモリセルより上位層に位置することを特徴とする請求項８に記載の不揮発性半導体装置。
10. 前記少なくとも一つの選択トランジスタの活性層をデータラインまたは電源ラインに連結する少なくとも一つのコンタクトを備えることを特徴とする請求項８に記載の不揮発性半導体装置。
11. 前記少なくとも一つの選択トランジスタは、前記メモリセルをビットラインに連結または遮断する第１選択トランジスタと、前記メモリセルを共通ソースラインに連結または遮断する第２選択トランジスタと、を備えることを特徴とする請求項８に記載の不揮発性半導体装置。
12. 前記第１選択トランジスタと前記ビットラインとを連結する第１コンタクトと、
    前記第１選択トランジスタと前記メモリセルとを連結する第２コンタクトと、をさらに備えることを特徴とする請求項１１に記載の不揮発性半導体装置。
13. 前記第１コンタクトは、前記半導体基板の第１ドーピング領域を通じて、前記第１選択トランジスタと前記ビットラインとを連結することを特徴とする請求項１２に記載の不揮発性半導体装置。
14. 前記第１コンタクトは、前記第１選択トランジスタと前記ビットラインとを直接連結することを特徴とする請求項１２に記載の不揮発性半導体装置。
15. 前記第２選択トランジスタと前記共通ソースラインとを連結する第３コンタクトと、
    前記第２選択トランジスタと前記メモリセルとを連結する第４コンタクトと、をさらに備えることを特徴とする請求項１１に記載の不揮発性半導体装置。
16. 前記第３コンタクトは、前記半導体基板の第１ドーピング領域を通じて、前記第２選択トランジスタと前記共通ソースラインとを連結することを特徴とする請求項１５に記載の不揮発性半導体装置。
17. 前記メモリセルは、ＮＡＮＤフラッシュメモリセルであることを特徴とする請求項８に記載の不揮発性半導体装置。
18. 複数のメモリセルと、
    前記メモリセルをデータラインに連結または遮断する少なくとも一つの選択トランジスタと、を備え、
    前記少なくとも一つの選択トランジスタは、制御ゲートと、
    酸化物を含む活性層と、を備えることを特徴とする不揮発性半導体装置。
19. 前記少なくとも一つの選択トランジスタは、前記メモリセルをビットラインに連結または遮断する第１選択トランジスタと、前記メモリセルを共通ソースラインに連結または遮断する第２選択トランジスタと、を備えることを特徴とする請求項１８に記載の不揮発性半導体装置。
20. 前記少なくとも一つの選択トランジスタは、前記メモリセルと同じ層に形成されることを特徴とする請求項１８に記載の不揮発性半導体装置。
21. 前記少なくとも一つの選択トランジスタは、前記メモリセルと異なる層に形成されることを特徴とする請求項１８に記載の不揮発性半導体装置。
22. 前記活性層は、前記制御ゲート下に位置することを特徴とする請求項１８に記載の不揮発性半導体装置。
23. 半導体基板と、
    前記半導体基板上に形成される複数のワードラインパターンと、
    前記半導体基板上に形成される少なくとも一つの選択ラインパターンと、を備え、
    前記少なくとも一つの選択ラインパターンの活性層は酸化物を含み、前記少なくとも一つの選択ラインパターンは、前記ワードラインパターンと異なる層に形成されることを特徴とする不揮発性半導体装置。
24. 前記少なくとも一つの選択ラインパターンは、前記ワードラインパターンより上位層に位置することを特徴とする請求項２３に記載の不揮発性半導体装置。
25. 前記ワードラインパターンは、メモリセルトランジスタの役割を行い、
    前記少なくとも一つの選択ラインパターンは、前記メモリセルトランジスタをデータラインまたは電源ラインに連結または遮断する選択ライントランジスタの役割を行うことを特徴とする請求項２３に記載の不揮発性半導体装置。
26. 前記少なくとも一つの選択ラインパターンの活性層を前記データラインまたは前記電源ラインに連結する少なくとも一つのコンタクトを備えることを特徴とする請求項２３に記載の不揮発性半導体装置。
27. 前記少なくとも一つの選択ラインパターンは、前記ワードラインパターンをビットラインに連結または遮断するストリング選択ラインパターンと、前記ワードラインパターンを共通ソースラインに連結または遮断する接地選択ラインパターンと、を備えることを特徴とする請求項２３に記載の不揮発性半導体装置。
28. 前記ストリング選択ラインパターンと前記ビットラインとを連結する第１コンタクトと、
    前記ストリング選択ラインパターンと前記ワードラインパターンとを連結する第２コンタクトと、
    前記接地選択ラインパターンと前記共通ソースラインとを連結する第３コンタクトと、
    前記接地選択ラインパターンと前記ワードラインパターンとを連結する第４コンタクトと、を備えることを特徴とする請求項２７に記載の不揮発性半導体装置。
29. 前記第１コンタクトは、前記半導体基板のドーピング領域を通じて、前記ストリング選択ラインパターンと前記ビットラインとを連結し、
    前記第３コンタクトは、前記半導体基板のドーピング領域を通じて、前記接地選択ラインパターンと前記共通ソースラインとを連結することを特徴とする請求項２８に記載の不揮発性半導体装置。
30. 前記第１コンタクトは、前記ストリング選択ラインパターンと前記ビットラインとを直接連結することを特徴とする請求項２８に記載の不揮発性半導体装置。

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