JP2005354074A - 不揮発性メモリ素子及びその駆動方法 - Google Patents
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Abstract
【解決手段】 不揮発性メモリ素子は、半導体基板と、半導体基板に形成される主ゲート絶縁膜と、主ゲート絶縁膜の両側の半導体基板に各々形成される第1、第2の電子貯蔵部と、主ゲート絶縁膜および第1、第2の電子貯蔵部上に形成される主ゲート電極と、主ゲート絶縁膜及び第1、第2の電子貯蔵部の両側の半導体基板内に形成されるソース/ドレイン領域とを含んで構成される。
【選択図】 図2
Description
図1は従来技術に係る単一トランジスタ積層型セル構造を示す図である。
図1によれば、従来技術による単一トランジスタ積層型不揮発性メモリセルは、半導体基板11と、半導体基板11の一領域に積層されるトンネル酸化膜12、フローティングゲート(floating gate)13、誘電体膜14、及びコントロールゲート15からなる積層型ゲートと、積層型ゲートの両側面に形成される絶縁膜スペーサ16と、積層型ゲートと絶縁膜スペーサ16の間に形成される絶縁膜17とを含む。
プログラムの際は、チャンネル熱電子注入(channel hot electron injection)方式で電子をフローティングゲート13に注入して、しきい値電圧を増加させる。また、消去の際には、F/Nトンネリング方式で電子をフローティングゲート13から半導体基板11に取り出して、しきい値電圧を下げる。
第一に、単一トランジスタ積層型不揮発性メモリセルは、データ消去時にしきい値電圧が0V以下となる過消去を許容しない。これは、ビットライン上のいずれか一つのセルが過消去されると、他のセルの状態を読み取ることができないためであり、過消去は必ず避けるべきである。
しかしながら、この方法はテストに多くの時間が所要され、過消去されたセルのしきい値電圧を補償するための複雑な回路が追加に必要であるため、消去の過程が非常に複雑になるという問題がある。
よって、電流の流れ及び遮断の状態を読み取ることにより、1と0の2つのレベルのロジック状態に対応して、1セル当たり1ビットのデジタルデータを貯蔵できる。
しかしながら、単一トランジスタ積層型不揮発性メモリセルは、しきい値電圧が少なくとも0V以上であり、高い値を有するため、セル電流が少なくて、リード速度の改善が難しい。
かかるモメリアレイでは、ドレイン電圧によるフローティングゲートへのカップリングのため、単位ブロックトランジスタの導通、パンチスルー(Punch Through)、又は高い電流漏れが発生する。このため、プログラム電流が増加し、チャージ・ポンピング(charge Pumping)回路を増やさなければならない。また、かかる現象はチャンネルの幅が狭いほど、増幅するため、セルサイズを小さくすることが難しくなる。
しかしながら、この方法は選択ゲートトランジスタのための追加面積が必要であるため、セルサイズの縮小が難しい。
また、本発明の他の目的は、広いしきい値電圧ウインドウを有する不揮発性メモリ素子を提供することにある。
さらに、本発明の他の目的は、過消去に対応するための追加面積を不要とし、不揮発性メモリ素子の集積度を向上させることにある。
また、第1、第2の電子貯蔵部のうち何れか一方を消去するバイアス条件は、ゲートには一定の負の電圧を印加し、消去する第1または第2の電子貯蔵部に隣接したソース/ドレイン領域にはグラウンド電圧又は一定の正の電圧を印加し、消去しない第1または第2の電子貯蔵部に隣接したソース/ドレイン領域はフローティングさせ、また半導体基板にはフローティング又はグラウンド電圧を印加することに特徴がある。
第一に、主ゲート電極が選択ゲートと同様の役割を果たすため、過消去が起こらない不揮発性メモリ素子を具現できる。
よって、過消去されたセルを検出するための別途のテスト時間、過消去されたセルのしきい値電圧を上げるための追加回路が不要であり、消去動作が非常に簡単で、しきい値電圧ウインドウを広げることができる。
図2は本発明の一実施形態に係る不揮発性メモリ素子を示した図である。
本発明の不揮発性メモリ素子は一つのトランジスタを2つに分けて、1セル当たり2ビットを使用できるようにしている。また、制御ゲート機能と選択ゲート機能とを並行する主ゲート電極を構成することで、別途に選択ゲートを構成しなくても済む技術であり、より詳しい構造は以下の通りである。
ここで、第1の電子貯蔵部33はトンネル酸化層33a、ポテンシャル井戸層33b、及びカップリング酸化層33cから構成され、第2の電子貯蔵部34はトンネル酸化膜34a、ポテンシャル井戸層34b、及びカップリング酸化層34cから構成されており、2ビットを貯蔵できるように構成されている。
さらに、主ゲート電極35の表面、及び高濃度のソース/ドレイン領域39の表面にサリサイド膜40が形成される。
例えば、トンネル酸化層33a,34a及びカップリング酸化膜33c,34cは、SiO2、Al2O3、Y2O3Sなどで構成し、ポテンシャル井戸層33b,34bはHfO2、ZrO2、BaZrO2、BaTiO2、Ta2O5、ZrSiO4、ランタン系酸化膜または窒化膜などで構成する。
また、かかる電位の変化に従って、電流を流せるか、または遮断することにより、ポテンシャル井戸層33b、34bの各々に、1ビットの不揮発性メモリ素子を具現できる。よって、1つのトランジスタで2ビットを具現できる。
説明の前に、ソース/ドレイン領域39と称した不純物拡散層は、一方はソース領域として、他方はドレイン領域として固定されたのではなく、印加されるバイアス電圧値に応じて、ソース領域またはドレイン領域として決定されるのである。よって、以下ではソース/ドレイン領域と称さず、第1の電子貯蔵部33に近い不純物拡散層はVsd1と、第2の電子貯蔵部34に近い不純物拡散層はVsd2とする。
主ゲート電極35とVsd1の各々に、一定の正の電圧(+)Vg pgm、(+)Vsd pgmを印加し、半導体基板31はVsd2と接地(ground)する。これにより、Vsd2からVsd1に電子が流れ、Vsd1の付近でチャンネル電子が熱電子となる。また、垂直電界により電子が第1の電子貯蔵部33のポテンシャル井戸層33bに注入され、第1の電子貯蔵部33がプログラムされる。
主ゲート電極35とVsd2の各々に、一定の正の電圧(+)Vg pgm、(+)Vsd pgmを印加させ、半導体基板31はVsd1と接地する。これにより、Vsd1からVsd2に電子が流れ、Vsd2の付近でチャンネル電子が熱電子となる。また、垂直電界により電子が第2の電子貯蔵部34のポテンシャル井戸層34bに注入され、第2の電子貯蔵部34がプログラムされる。
主ゲート電極35に一定の負の電圧(−)Vg ersを印加し、Vsd1及びVsd2には接地電圧又は一定の正の電圧(+)Vsd ersを印加する。また半導体基板31は接地またはフローティングさせる。
これにより、第1、第2の電子貯蔵部33,34のポテンシャル井戸層33b,34bに貯蔵されていた電子は、F/NトンネリングしてVsd1及びVsd2の方に抜け出るか、またはVsd1及びVsd2からポテンシャル井戸層33b、34bにホットホール注入(Hot Hole Injection:HHI)されて消去される。
図7は本発明に係るプログラム状態の電子貯蔵部33を読み取る過程を示した図であり、図8は本発明に係る消去状態の第1の電子貯蔵部33を読み取る過程を示した図である。
よって、第1の電子貯蔵部33が過消去された状態であっても、第1の電子貯蔵部33の消去状態を正確に読み取ることができる。即ち、本発明の主ゲート電極35は制御ゲートの機能だけではなく、選択ゲートの機能も果たしているため、過消去の問題を解決することができる。
このような読み取り方法は、第2の電子貯蔵部33を読み取る過程に適用できる。
図9は本発明に係る第1、第2の貯蔵部が全てプログラムされた状態において、第2の電子貯蔵部のデータを読み取る過程を示した図である。
この際、正の電圧が印加されるVsd1がドレインであり、負の電圧が印加されるVsd2はソースである。
32 主ゲート酸化膜
33a,34a トンネル酸化層
33b,34b ポテンシャル井戸層
33c,34c カップリング酸化層
35 主ゲート電極
36 側壁スペーサ
37 ポリ酸化膜
38 LDD領域
39 ソース/ドレイン領域
40 サリサイド膜
Claims (15)
- 半導体基板と、
前記半導体基板に形成される主ゲート絶縁膜と、
前記主ゲート絶縁膜の両側の半導体基板に各々形成される第1、第2の電子貯蔵部と、
前記主ゲート絶縁膜および第1、第2の電子貯蔵部上に形成される主ゲート電極と、
前記主ゲート絶縁膜及び第1、第2の電子貯蔵部の両側の半導体基板内に形成されるソース/ドレイン領域とを含んで構成されることを特徴とする不揮発性メモリ素子。 - 前記第1、第2の電子貯蔵部の各々は、トンネル酸化層、ポテンシャル井戸層、及びカップリング酸化層が積層された構造を有することを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記ポテンシャル井戸層は、前記トンネル酸化層及びカップリング酸化層よりエネルギーバンドギャップの小さい物質からなることを特徴とする請求項2に記載の不揮発性メモリ素子。
- 前記ポテンシャル井戸層は、前記トンネル酸化層及びカップリング酸化層より誘電率が大きく、かつ、トラップ密度が小さい物質からなることを特徴とする請求項2に記載の不揮発性メモリ素子。
- 前記トンネル酸化膜及びカップリング酸化層は、SiO2、Al2O3、Y2O3のうち何れか一つからなることを特徴とする請求項2に記載の不揮発性メモリ素子。
- 前記ポテンシャル井戸層は、HfO2、ZrO2、BaZrO2、BaTiO2、Ta2O5、ZrSiO4、ランタン系酸化膜または窒化膜のうち何れか一つからなることを特徴とする請求項2に記載の不揮発性メモリ素子。
- 前記主ゲート電極及びソース/ドレイン領域の表面に形成されるシリサイド層をさらに含むことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 半導体基板に形成される主ゲート絶縁膜と、前記主ゲート絶縁膜の両側の半導体基板に各々形成される第1、第2の電子貯蔵部と、前記主ゲート絶縁膜および前記第1、第2の電子貯蔵部上に形成される主ゲート電極と、前記主ゲート絶縁膜及び第1、第2の電子貯蔵部の両側の半導体基板内に形成されるソース/ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、
所定のプログラムバイアス条件に従って、前記ソース領域からドレイン領域に電子が流れ、ドレイン領域の付近でチャンネル電子が熱電子となり、ドレイン領域付近の垂直電界により、電子が前記第1の電子貯蔵部または第2の電子貯蔵部に注入される方式でプログラム動作を行うことを特徴とする不揮発性メモリ素子の駆動方法。 - 前記プログラムバイアス条件は、
前記主ゲート電極及びドレイン領域には一定の正の電圧を印加し、前記ソース領域及び半導体基板には接地電圧を印加することを特徴とする請求項8に記載の不揮発性メモリ素子の駆動方法。 - 半導体基板に形成される主ゲート絶縁膜と、前記主ゲート絶縁膜の両側の半導体基板に各々形成される第1、第2の電子貯蔵部と、前記主ゲート絶縁膜および前記第1、第2の電子貯蔵部上に形成される主ゲート電極と、前記主ゲート絶縁膜及び第1、第2の電子貯蔵部の両側の半導体基板内に形成されるソース/ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、
所定の消去バイアス条件に従って、前記第1、第2の電子貯蔵部に貯蔵された電子がF/Nトンネリングして、前記ソース/ドレイン領域に抜け出る方式、又は前記ソース/ドレイン領域の熱正孔が前記第1、第2の電子貯蔵部に注入されて、第1、第2の電子貯蔵部に貯蔵されている電子と結合する方式で、前記第1、第2の電子貯蔵部を同時に、または一部を消去することを特徴とする不揮発性メモリ素子の駆動方法。 - 前記第1、第2の電子貯蔵部を同時に消去するバイアス条件は、
前記ゲートには一定の負の電圧を印加し、前記ソース/ドレイン領域にはグラウンド電圧又は一定の正の電圧を印加し、また半導体基板にはフローティング(Floating)またはグラウンド電圧を印加することを特徴とする請求項10に記載の不揮発性メモリ素子の駆動方法。 - 前記第1、第2の電子貯蔵部のうち何れか一つを消去するバイアス条件は、
前記ゲートに一定の負の電圧を印加し、消去する第1または第2の電子貯蔵部に隣接したソース/ドレイン領域にはグラウンド電圧または一定の正の電圧を印加し、消去しない第1または第2の電子貯蔵部に隣接したソース/ドレイン領域はフローティングさせ、また前記半導体基板にはフローティング又はグラウンド電圧を印加することを特徴とする請求項10に記載の不揮発性メモリ素子の駆動方法。 - 半導体基板に形成される主ゲート絶縁膜と、前記主ゲート絶縁膜の両側の半導体基板に各々形成される第1、第2の電子貯蔵部と、前記主ゲート絶縁膜および前記第1、第2の電子貯蔵部上に形成される主ゲート電極と、前記主ゲート絶縁膜及び第1、第2の電子貯蔵部の両側の半導体基板内に形成されるソース/ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、
所定のリードバイアス条件に従って、前記ソース/ドレイン領域の間に電流が流れると、消去状態と認識し、電流が流れないと、プログラム状態と認識するリバースバイアス方式で、前記第1又は第2の電子貯蔵部に対するデータ読み取り動作を行うことを特徴とする不揮発性メモリ素子の駆動方法。 - 前記リードバイアス条件は、
前記読み取りのための第1又は第2の電子貯蔵部の反対側のソース/ドレイン領域及び主ゲート電極には一定の正の電圧を印加し、前記読み取ろうとする第1又は第2の電子貯蔵部に隣接したソース/ドレイン領域及び半導体基板には接地電圧を印加することを特徴とする請求項13に記載の不揮発性メモリ素子の駆動方法。 - 消去された第1又は第2の電子貯蔵部に対する読み取り動作を行う場合、前記主ゲート電極の下部半導体基板の電位は、読み取ろうとする第1又は第2の電子貯蔵部の反対側のソース/ドレイン領域に印加する正の電圧により決定され、主ゲート電極に印加する正の電圧によりソース/ドレイン領域間に電流が流れることになり、該当電子貯蔵部の消去状態を認識することを特徴とする請求項14に記載の不揮発性メモリ素子の駆動方法。
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