KR101070755B1 - 멀티 펑션 비휘발성 메모리 소자 및 그의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000000903 blocking effect Effects 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000002159 nanocrystal Substances 0.000 claims description 6
- 239000004054 semiconductor nanocrystal Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 230000005641 tunneling Effects 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- High Energy & Nuclear Physics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 반도체 기판, 반도체 기판 상에 형성된 터널 옥사이드, 터널 옥사이드의 상면에 서로 분리되어 형성된 제 1 전하 포획 영역들, 터널 옥사이드 내에, 제 1 전하 포획 영역들과 오버랩되지 않도록 형성된 제 2 전하 포획 영역, 제 1 전하 포획 영역들과 제 1 전하 포획 영역들 사이에 노출된 터널 옥사이드 상에 형성된 블로킹 옥사이드 및 블로킹 옥사이드 상에 형성된 콘트롤 게이트를 포함한다.
멀티 펑션, 비휘발성, 메모리
Description
본 발명은 멀티 펑션 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 다양한 구동 전압으로 전하를 포획하거나 소거시킬 수 있는 전하 포획 영역을 형성함으로써, 다양한 구동 전압으로 데이터를 기입하거나 소거할 수 있는 멀티 펑션 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 전원 전압이 공급되지 않더라도 저장되어 있는 데이터를 손상시키지 않고 보존할 수 있다. 따라서, 비휘발성 메모리 소자는 디지털 스틸 카메라, 휴대폰, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player) 등의 정보 통신 장치에 널리 이용되고 있다.
이러한 비휘발성 메모리 소자는 정보 통신 장치가 저전력화되고, 다기능화됨에 따라서, 낮은 구동 전압, 높은 신뢰성, 대용량화 및 고집적화가 요구되고 있다.
그런데, 종래의 비휘발성 메모리 소자는 구동 전압이 높아서, 저전력화가 힘들고, 다기능화를 구현하는데 어려움이 있었다.
따라서 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 다양한 구동 전압으로 전하를 포획하거나 소거시킬 수 있는 전하 포획 영역을 형성함으로써, 다양한 구동 전압으로 데이터를 기입하거나 소거할 수 있는 멀티 펑션 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 멀티 펑션 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 터널 옥사이드, 상기 터널 옥사이드의 상면에 서로 분리되어 형성된 제 1 전하 포획 영역들, 상기 터널 옥사이드 내에, 상기 제 1 전하 포획 영역들과 오버랩되지 않도록 형성된 제 2 전하 포획 영역, 상기 제 1 전하 포획 영역들과 제 1 전하 포획 영역들 사이에 노출된 상기 터널 옥사이드 상에 형성된 블로킹 옥사이드 및 상기 블로킹 옥사이드 상에 형성된 콘트롤 게이트를 포함한다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 상기 제 2 전하 포획 영역이 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 상기 제 2 전하 포획 영역은 실리콘질화막 또는 비정질 폴리 실리콘으로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 상기 제 2 전하 포획 영역은 상기 터널 옥사이드 내에서 상기 반도체 기판으로부터 1 nm ~ 4 nm 높이로 이격되어 형성된 것이 바람직하다.
상기와 같은 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 제 1 옥사이드층을 형성하는 단계, 상기 제 1 옥사이드층의 상면에 서로 분리하여 제 1 전하 포획층들을 형성하는 단계, 상기 제 1 옥사이드층 내에, 상기 제 1 전하 포획층들과 오버랩되지 않도록 제 2 전하 포획 영역을 형성하는 단계, 상기 제 1 전하 포획층들과 제 1 전하 포획층들 사이에 노출된 상기 제 1 옥사이드층 상에 제 2 옥사이드층를 형성하는 단계, 상기 제 2 옥사이드층 상에 콘트롤 게이트층을 형성하는 단계 및 상기 제 1 옥사이드층, 상기 제 1 전하 포획층, 상기 제 2 옥사이드층, 상기 콘트롤 게이트층을 각각 식각하여 터널링 옥사이드, 제 1 전하 포획 영역들, 블로킹 옥사이드, 콘트롤 게이트를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자의 제조 방법은 상기 제 2 전하 포획 영역을 형성하는 단계에서, 상기 제 2 전하 포획 영역은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자의 제조 방법은 상기 제 2 전하 포획 영역을 형성하는 단계에서, 상기 제 2 전하 포획 영역은 실리콘질화막 또는 비정질 폴리 실리콘으로 형성되는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자의 제조 방법은 상기 제 2 전하 포획 영역을 형성하는 단계에서, 상기 제 2 전하 포획 영역은 상기 제 1 옥사이드층 내에서 상기 반도체 기판으로부터 1 nm ~ 4 nm 높이로 이격되어 형성되는 것이 바람직하다.
본 발명의 실시예들에 따른 멀티 펑션 비휘발성 메모리 소자는 다양한 구동 전압으로 전하를 포획하거나 소거시킬 수 있는 전하 포획 영역을 형성함으로써, 다양한 구동 전압으로 데이터를 기입하거나 소거할 수 있다.
본 발명의 실시예들에 따른 멀티 펑션 비휘발성 메모리 소자의 제조 방법은 상술한 멀티 펑션 비휘발성 메모리 소자를 용이하게 제조할 수 있다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기 로 한다. 기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자의 단면도이다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 도 1에 도시된 것처럼, 반도체 기판(1000), 터널 옥사이드(1101), 제 1 전하 포획 영역들(1211, 1221), 제 2 전하 포획 영역(1300), 블로킹 옥사이드(1401) 및 콘트롤 게이트(1501)를 포함한다.
이러한 터널 옥사이드(1101)는 반도체 기판(1000) 상에 형성되며, 제 1 전하 포획 영역들(1211, 1221)은 터널 옥사이드(1101)의 상면에 서로 분리되어 형성된다.
또한, 제 2 전하 포획 영역(1300)은 터널 옥사이드(1101) 내에, 제 1 전하 포획 영역들(1211, 1221)과 오버랩되지 않도록 형성된다. 여기에서, 제 2 전하 포획 영역(1300)은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
한편, 제 2 전하 포획 영역(1300)은 상기 터널 옥사이드(1101) 내에서 상기 반도체 기판(1000)으로부터 1 nm ~ 4 nm 높이(H)로 이격되어 형성될 수 있다.
또한, 블로킹 옥사이드(1401)는 제 1 전하 포획 영역들(1211, 1221) 과 제 1 전하 포획 영역들(1211, 1221) 사이에 노출된 터널 옥사이드(1101) 상에 형성되며, 콘트롤 게이트(1501)는 블로킹 옥사이드(1401) 상에 형성된다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자는 터널 옥사이드(1101) 내에 제 1 전하 포획 영역들(1211, 1221)과 오버랩되지 않도록 제 2 전하 포획 영역(1300)이 형성됨으로써, 제 1 전하 포획 영역들(1211, 1221)에 인가되는 구동 전압보다는 낮은 구동 전압으로 제 2 전하 포획 영역(1300)에 데이터를 기입하거나 소거할 수 있다.
도 2a 내지 도 2e를 참조하여, 본 발명의 일 실시예에 따른 멀티 펑션비휘발성 메모리 소자의 제조 방법에 대해서 설명한다.
먼저, 도 2a에 도시된 것처럼, 반도체 기판(1000) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등으로 SiO2의 제 1 옥사이드층(1100)을 2 nm ~ 15 nm 두께로 형성한다.
다음으로, 도 2b에 도시된 것처럼, 제 1 옥사이드층(1100)의 상면에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등으로 SiN 막을 2 nm ~ 10 nm 형성한 후에, 식각 공정으로 SiN막을 서로 분리하여 제 1 전하 포획층들(1210, 1220)을 형성한다.
다음으로, 도 2c에 도시된 것처럼, 제 1 옥사이드층(1100) 내에, 이온 주입(ion implantation) 공정 등으로 제 1 전하 포획층들(1210, 1220)과 오버랩되지 않도록 제 2 전하 포획 영역(1300)을 형성한다.
여기에서, 제 2 전하 포획 영역(1300)은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막(SiN) 또는 비정질 폴리 실리콘으로 형성될 수 있다.
한편, 제 2 전하 포획 영역(1300)은 상기 제 1 옥사이드층(1100) 내에서 상기 반도체 기판(1000)으로부터 1 nm ~ 4 nm 높이(H)로 이격되어 형성될 수 있다.
다음으로, 제 1 전하 포획층들(1210, 1220)과 제 1 전하 포획 영역들(1210, 1220) 사이에 노출된 제 1 옥사이드층(1100) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등으로 SiO2의 제 2 옥사이드층(1400)를 제 1 전하 포획층으로부터 3 nm ~ 10 nm 두께로 형성하고, 제 2 옥사이드층(1400) 상에 화학 기상 증착 공정 등으로 비정질 폴리 실리콘의 콘트롤 게이트층(1500)을 형성한다.
다음으로, 제 1 옥사이드층(1100), 제 1 전하 포획층들(1210, 1220), 제 2 옥사이드층(1400), 콘트롤 게이트층(1500)을 각각 식각하여 터널 옥사이드(1101), 제 1 전하 포획 영역들(1211, 1221), 블로킹 옥사이드(1401), 콘트롤 게이트(1501)를 형성하고, 불순물을 이온 주입 공정으로 주입하여 소오스(1611)와 드레인(1621)을 형성한다.
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.
오히려, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다.
따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 메모리 소자의 단면도.
도 2a 내지 도 2e는 도 1의 멀티 펑션 비휘발성 메모리 소자의 제조 공정 단면도들.
Claims (8)
- 반도체 기판;상기 반도체 기판 상에 형성된 터널 옥사이드;상기 터널 옥사이드의 상면에 서로 분리되어 형성된 제 1 전하 포획 영역들;상기 터널 옥사이드 내에, 상기 제 1 전하 포획 영역들과 오버랩되지 않도록 형성된 제 2 전하 포획 영역;상기 제 1 전하 포획 영역들과 제 1 전하 포획 영역들 사이에 노출된상기 터널 옥사이드 상에 형성된 블로킹 옥사이드; 및상기 블로킹 옥사이드 상에 형성된 콘트롤 게이트를 포함하는 멀티 펑션 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제 2 전하 포획 영역은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제 2 전하 포획 영역은 실리콘질화막 또는 비정질 폴리 실리콘으로 형 성된 것을 특징으로 하는 멀티 펑션 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제 2 전하 포획 영역은 상기 터널 옥사이드 내에서 상기 반도체 기판으로부터 1 nm ~ 4 nm 높이로 이격되어 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 메모리 소자.
- 반도체 기판 상에 제 1 옥사이드층을 형성하는 단계;상기 제 1 옥사이드층의 상면에 서로 분리하여 제 1 전하 포획층들을 형성하는 단계;상기 제 1 옥사이드층 내에, 상기 제 1 전하 포획층들과 오버랩되지 않도록 제 2 전하 포획 영역을 형성하는 단계;상기 제 1 전하 포획층들과 제 1 전하 포획층들 사이에 노출된 상기 제 1 옥사이드층 상에 제 2 옥사이드층를 형성하는 단계;상기 제 2 옥사이드층 상에 콘트롤 게이트층을 형성하는 단계; 및상기 제 1 옥사이드층, 상기 제 1 전하 포획층, 상기 제 2 옥사이드층, 상기 콘트롤 게이트층을 각각 식각하여 터널링 옥사이드, 제 1 전하 포획 영역들, 블로킹 옥사이드, 콘트롤 게이트를 형성하는 단계를 포함하는 멀티 펑션 비휘발성 메모 리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 2 전하 포획 영역을 형성하는 단계에서, 상기 제 2 전하 포획 영역은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되는 것을 특징으로 하는 멀티 펑션 비휘발성 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 2 전하 포획 영역을 형성하는 단계에서, 상기 제 2 전하 포획 영역은 실리콘질화막 또는 비정질 폴리 실리콘으로 형성되는 것을 특징으로 하는 멀티 펑션 비휘발성 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 2 전하 포획 영역을 형성하는 단계에서, 상기 제 2 전하 포획 영역은 상기 제 1 옥사이드층 내에서 상기 반도체 기판으로부터 1 nm ~ 4 nm 높이로 이격되어 형성되는 것을 특징으로 하는 멀티 펑션 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090037790A KR101070755B1 (ko) | 2009-04-29 | 2009-04-29 | 멀티 펑션 비휘발성 메모리 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090037790A KR101070755B1 (ko) | 2009-04-29 | 2009-04-29 | 멀티 펑션 비휘발성 메모리 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100118866A KR20100118866A (ko) | 2010-11-08 |
| KR101070755B1 true KR101070755B1 (ko) | 2011-10-07 |
Family
ID=43405047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090037790A KR101070755B1 (ko) | 2009-04-29 | 2009-04-29 | 멀티 펑션 비휘발성 메모리 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101070755B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101357849B1 (ko) * | 2012-03-21 | 2014-02-06 | 인텔렉추얼디스커버리 주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100577311B1 (ko) | 2004-06-09 | 2006-05-10 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 및 그 구동방법 |
| KR100672998B1 (ko) | 2005-02-14 | 2007-01-24 | 삼성전자주식회사 | 불휘발성 메모리 소자, 그 구동 방법 및 형성 방법 |
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2009
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