CN101236970B - 半导体元件与记忆体及其操作方法 - Google Patents

Abstract

本发明有关于一种半导体元件与记忆体及其操作方法。该记忆体，其适用于嵌入式记忆体中。此记忆体包括，基底、栅极、电荷陷入闸介电层、源极以及漏极。其中，栅极配置在基底上方。电荷陷入闸介电层配置于栅极与基底之间。源极与漏极分别配置于栅极两侧的基底中。本发明能够于同一系统上同时制作金氧半导体电晶体与记忆体，且在制程产生制作上较为简易，而可提高制程良率。本发明还公开了该记忆体的操作方法和包括该记忆体的半导体元件。

Description

半导体元件与记忆体及其操作方法

技术领域

本发明是有关于一种积体电路元件，且特别是有关于一种半导体元件以及与一般的逻辑元件的电晶体结构相似的一种记忆体及其操作方法。

背景技术

在各种半导体元件中，具有可进行资料的存入、读取、抹除等动作，且具有存入的资料可在断电后也不会消失的优点的记忆体，已成为个人电脑和电子设备所广泛采用的一种记忆体元件。

一般来说，半导体元件为了达到降低成本，简化制程步骤的需求，将记忆体区(Memory Region)与逻辑电路区(Logic Circuit Region)的元件整合在同一系统上已逐渐成为一种趋势，其即为所谓的嵌入式记忆体(Embedded Memory)。更详细而言，现有的嵌入式记忆体结构，是将用以做为记忆体的电晶体与用以做为逻辑元件的电晶体，都形成于同一个晶片上。

然而，对现有的嵌入式记忆体而言，在记忆体区与逻辑电路区制作电晶体的制程中，两种不同的电晶体制程是有所差异的。由于，做为记忆体的电晶体具有二层多晶硅层以当作控制栅极与浮置栅极，而做为逻辑元件的电晶体只具有一层多晶硅层以当作栅极，二者的结构并不相同。而且，用以做为记忆体的电晶体与用以做为逻辑元件的电晶体本身对于特性的要求并不相同。因此，将会造成嵌入式记忆体的制程产生制作上的困难，影响制程良率。

发明内容

本发明的目的就是在提供一种半导体元件，能够于同一系统上同时制作金氧半导体电晶体与记忆体，且在制程产生制作上较为简易，而可提高制程良率。

本发明的另一目的就是在提供一种记忆体及其操作方法，此记忆体能够适用于嵌入式记忆体中，且可具有储存资料的功能。

本发明提出一种半导体元件，其包括基底、金氧半导体电晶体以及记忆体。其中，基底，具有第一掺杂类型，该基底具有一逻辑电路区与一记忆体区。金氧半导体电晶体配置在逻辑电路区中。此金氧半导体电晶体包括基底、位于基底中的漏极与源极、位于漏极与源极之间的基底上方的栅极，以及位于栅极与基底之间的闸介电层。另外，记忆体配置在记忆体区中，且记忆体具有与金氧半导体电晶体相同材料的堆叠结构。此记忆体包括基底、位于基底中的漏极与一极、该漏极与该源极具有第二掺杂类型，位于漏极与源极之间的基底上方的栅极，以及位于栅极与基底之间且与该栅极以及该基底接触的一单层电荷陷入闸介电层。

依照本发明的实施例所述的半导体元件，上述的单层电荷陷入闸介电层的厚度介于20埃至200埃之间。单层电荷陷入闸介电层包括掺杂氧化硅层、氮化氧化硅层、沉积氧化硅层、氮氧化硅层或氮化硅层。

依照本发明的实施例所述的半导体元件，上述的栅极例如是N型掺杂多晶硅层或P型掺杂多晶硅层。另外，栅极还可以是金属栅极。

依照本发明的实施例所述的半导体元件，上述的源极与漏极相同，其例如是N型掺杂区或P型掺杂区。

依照本发明的实施例所述的半导体元件，上述的记忆体为单次可程式化记忆体或者是可反复抹除/程式化记忆体。

本发明另提出一种记忆体，其适用于嵌入式记忆体中。此记忆体包括，基底、栅极、单层电荷陷入闸介电层、源极以及漏极。其中，基底具有第一掺杂类型，栅极配置在基底上方。单层电荷陷入闸介电层配置于栅极与基底之间且与栅极与该基底接触，，所述的单层电荷陷入闸介电层包括掺杂氧化硅层、氮化氧化硅层、氮氧化硅层或氮化硅层。源极与漏极，具有第二掺杂类型，分别配置于栅极两侧的基底中。

依照本发明的实施例所述的记忆体，上述的单层电荷陷入闸介电层的厚度介于20埃至200埃之间。

依照本发明的实施例所述的记忆体，上述的栅极例如是N型掺杂多晶硅层或P型掺杂多晶硅层。另外，栅极还可以是金属栅极。

依照本发明的实施例所述的记忆体，上述的源极与漏极相同，其例如是N型掺杂区或P型掺杂区。

依照本发明的实施例所述的记忆体，上述的记忆体为单次可程式化记忆体或者是可反复抹除/程式化记忆体。

本发明又提出一种记忆体的操作方法。此记忆体包括一基底，具有第一掺杂类型，位于基底中的漏极与源极、该漏极与该源极具有第二掺杂类型，位于漏极与源极之间的基底上方的栅极，以及位于栅极与基底之间且与该栅极与该基底接触的单层电荷陷入闸介电层，所述的单层电荷陷入闸介电层包括掺杂氧化硅层、氮化氧化硅层、氮氧化硅层或氮化硅层。本发明的操作方法为先进行抹除操作，使电洞注入单层电荷陷入闸介电层中以抹除记忆体。然后，再进行程式化操作，以使电洞由单层电荷陷入闸介电层拉出至基底程式化记忆体。上述的抹除操作为对栅极施加第一栅极电压，漏极施加第一漏极电压，源极施加第一源极电压，基底施加第一基底电压。程式化操作为对栅极施加第二栅极电压，漏极施加第二漏极电压，源极施加第二源极电压，基底施加第二基底电压。

依照本发明的实施例所述的记忆体的操作方法，上述的第一栅极电压 介于-14伏特至-20伏特之间。第二栅极电压介于14伏特至20伏特之间。第一漏极电压、该第一源极电压、该第一基底电压为0伏特。第二漏极电压、该第二源极电压、该第二基底电压为0伏特。

依照本发明的实施例所述的记忆体的操作方法，上述的单层电荷陷入闸介电层的厚度介于20埃至200埃之间。

依照本发明的实施例所述的记忆体的操作方法，上述的栅极例如是N型掺杂多晶硅层或P型掺杂多晶硅层。另外，栅极还可以是金属栅极。

依照本发明的实施例所述的记忆体的操作方法，上述的源极与漏极相同，其例如是N型掺杂区或P型掺杂区。

依照本发明的实施例所述的记忆体的操作方法，上述的记忆体为单次可程式化记忆体或者是可反复抹除/程式化记忆体。

本发明的记忆体的栅极与基底之间配置有电荷陷入闸介电层，其是用来当作是记忆体的电荷陷入层，以使记忆体具有储存资料的功能。另一方面，由于本发明的记忆体的结构与一般的逻辑元件的电晶体相似，因此可适用于嵌入式记忆体中。换句话说，本发明的结构可于晶片上同时制作逻辑元件的电晶体与本发明的记忆体，以提高制程良率，且可使制程较为简单。

附图说明

图1为依照本发明的一实施例所绘示的记忆体的剖面示意图。

图2A为绘示本发明的记忆体的抹除操作的示意图。

图2B为绘示本发明的记忆体的程式化操作的示意图。

图3为绘示本发明的记忆体操作时的电容-电压关系图。

100：记忆体

102：基底

104：栅极

106：电荷陷入闸介电层

108a：源极

108b：漏极

310、320：曲线

具体实施方式

在现有的积体电路中，将记忆体区与逻辑电路区的元件整合在同一系统上，会存在有制作上的困难，而影响制程良率。因此，本发明提出一种半导体元件，以解决上述的问题。本发明的半导体元件包括，配置在逻辑电路区的金氧半导体电晶体以及配置在记忆体区的记忆体。其中，金氧半导体电晶体包括基底、位于基底中的漏极与源极、位于漏极与源极之间的 基底上方的栅极，以及位于栅极与基底之间的闸介电层。另外，记忆体包括基底、位于基底中的漏极与源极、位于漏极与源极之间的基底上方的栅极，以及位于栅极与基底之间的电荷陷入闸介电层。

特别是，由于记忆体具有与金氧半导体电晶体相同材料的堆叠结构，因此本发明的半导体元件在制作上较为简易，而可提高制程良率。

另外，本发明的半导体元件中的金氧半导体电晶体为一般的金氧半导体电晶体，其为本领域的技术人员所熟知，因此不再赘述。以下，以图1说明本发明的半导体元件中的记忆体。

图1为依照本发明的一实施例所绘示的记忆体的剖面示意图。

请参照图1，本实施的记忆体100包括基底102、栅极104、电荷陷入闸介电层(charge-trapping gate dielectric layer)106、源极108a与漏极108b。其中，基底102例如是P型硅基底。栅极104配置于基底102上方。栅极104例如是N型掺杂多晶硅层或P型掺杂多晶硅层。另外，栅极104还可例如是金属栅极，其材质例如是一般金属栅极所使用的金属、金属合金或金属硅化物。源极108a与漏极108b分别配置于栅极104两侧的基底102中。源极108a与漏极108b例如是N型掺杂区。

在另一实施例中，记忆体100的基底102例如是N型硅基底，而源极108a与漏极108b例如是P型掺杂区。

本实施例的电荷陷入闸介电层106配置于栅极104与基底102之间。电荷陷入闸介电层106的厚度介于20埃至200埃之间，较佳是厚度为90埃左右。由于电荷陷入闸介电层106是使用纯度较差的薄膜，因此电荷陷入闸介电层106可具有使电荷陷入的功用。电荷陷入闸介电层106例如是掺杂氧化硅层、氮化氧化硅层或沉积氧化硅层。亦即是，电荷陷入闸介电层106例如是以离子植入方式、氮化方式或沉积方式所形成的氧化硅层。上述的沉积方式例如是化学气相沉积法(CVD)。当然，电荷陷入闸介电层106还可例如是氮氧化硅层或氮化硅层。

特别要说明的是，本实施例的记忆体100是利用电荷陷入闸介电层106来当作是记忆体100的电荷陷入层，使记忆体具有储存资料的功能。另一方面，一般的逻辑元件的电晶体是，在基底与栅极之间配置有一层以热氧化法所形成的氧化硅层，而本实施例的记忆体100于栅极104与基底102之间配置有一层电荷陷入闸介电层106。由上述可知，本实施例的记忆体100的结构与一般的逻辑元件的电晶体相似，因此本实施例的记忆体100可适用于嵌入式记忆体(Embedded Memory)中。换句话说，本发明可于同一系统上同时制作一般逻辑元件的电晶体与本发明的记忆体，如此可提高制程良率，且可使制程较为简单。

另外，本发明的记忆体可当作是单次可程式化记忆体。当然，本发明 的记忆体还可当作是可反复抹除/程式化记忆体。

接着，以上述实施例的记忆体100来说明本发明的记忆体的操作方法。本发明的记忆体的操作方法是先进行抹除(erase)操作(如图2A所示)，然后再进行程式化(program)操作(如图2B所示)。

首先，请参照图2A，其所绘示为本发明的记忆体的抹除操作的示意图。对记忆体100进行抹除操作时，对栅极104施加一第一栅极电压Vg1，其例如是-14伏特至-20伏特之间；对源极108a施加一第一源极电压Vs1，其例如是0伏特；对漏极108b施加一第一漏极电压Vd1，其例如是0伏特；对基底102施加一第一基底电压Vsub1，其例如是0伏特。如此，在进行抹除操作时，电洞会由基底102注入电荷陷入闸介电层106，而抹除记忆体100。

接着，请参照图2B，其所绘示为本发明的记忆体的程式化操作的示意图。对记忆体100进行程式化操作时，对栅极104施加一第二栅极电压Vg2，其例如是14伏特至20伏特之间；对源极108a施加一第二源极电压Vs2，其例如是0伏特；对漏极108b施加一第二漏极电压Vd2，其例如是0伏特；对基底102施加一第二基底电压Vsub2，其例如是0伏特。如此，在进行程式化操作时，电洞会由电荷陷入闸介电层106拉出至基底102，而程式化记忆体100。

以下，利用操作记忆体时的电容-电压关系图来说明本发明的记忆体可具有记忆功能。

请参照图3，其所绘示为本发明的记忆体操作时的电容-电压关系图。图中的曲线310是表示记忆体进行抹除操作时的电容-电压曲线(Capacitance-Voltage Cure，简称C-V曲线)。上述的抹除操作是以第一栅极电压Vg1为-18伏特，第一源极电压Vs1、第一漏极电压Vd1、第一基底电压Vsub1为0伏特的条件下进行。如此，可将电洞注入电荷陷入闸介电层106中，以降低记忆体的临界电压。另外，图中的曲线320是表示记忆体进行程式化操作时的C-V曲线。上述的程式化操作是以第二栅极电压Vg2为18伏特，第二源极电压Vs2、第二漏极电压Vd2、第二基底电压Vsub2为0伏特的条件下进行。如此，可从电荷陷入闸介电层106中将电洞拉出，而使记忆体的临界电压增加。因此可知，本发明的记忆体再施加电压后可进行抹除与程式化的操作。

综上所述，由于本发明的记忆体的结构与一般的逻辑元件的电晶体相似，因此可适用于嵌入式记忆体中。换句话说，本发明可于同一系统上同时制作一般逻辑元件的电晶体与本发明的记忆体，以提高制程良率，且可使制程较为简单。而且，本发明的记忆体可当作是单次可程式化记忆体或者是可反复抹除/程式化记忆体。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (3)

1.一种半导体元件，其特征在于包括：

一基底，具有第一掺杂类型，该基底具有一逻辑电路区与一记忆体区；

一金氧半导体电晶体，配置在该逻辑电路区中，该金氧半导体电晶体包括一基底、位于该基底中的一漏极与一源极、位于该漏极与该源极之间的该基底上方的一栅极，以及位于该栅极与该基底之间的一闸介电层；以及

一记忆体，配置在该记忆体区中，

其中该记忆体具有与该金氧半导体电晶体相同材料的堆叠结构，该记忆体包括一基底、位于该基底中的一漏极与一源极、该漏极与该源极具有第二掺杂类型，位于该漏极与该源极之间的该基底上方的一栅极，以及位于该栅极与该基底之间且与该栅极以及该基底接触的一单层电荷陷入闸介电层。

2.根据权利要求1所述的半导体元件，其特征在于其中所述的单层电荷陷入闸介电层的厚度介于20埃至200埃之间。

3.根据权利要求1所述的半导体元件，其特征在于其中所述的单层电荷陷入闸介电层包括掺杂氧化硅层、氮化氧化硅层、沉积氧化硅层、氮氧化硅层或氮化硅层。

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