KR20050070129A - 정보 기억 소자 및 그 제조 방법 및 메모리 어레이 - Google Patents

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KR20050070129A
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도시카즈 시마다
나쓰키 요코야마
??리 오다
노부요시 고시다
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도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬
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Abstract

본 발명은 부유 게이트층의 기계적 동작에 의해 정보의 읽고 쓰기를 행할 수 있는 정보 기억 소자를 개시하는데, 이 정보 기억 소자에서, 게이트 절연막은, 공동(6)을 가지고, 또한 공동(6) 내에, 트랜지스터의 채널 측으로 굽혀져 안정되는 상태와 게이트(7) 측으로 굽혀져 안정되는 상태의 2개의 안정 휨 상태를 가지는 부유 게이트층(5)을 가지며, 부유 게이트층(5)에 미리 축적되어 있는 전자(또는 정공(8))와 외부 전계의 쿨롱의 힘에 의하여, 부유 게이트층(5)의 안정 휨 상태를 변화시켜, 변화된 부유 게이트층(5)의 상태를 채널 전류에 의해 판독함으로써, 정보의 기입 및 판독을 행한다.

Description

정보 기억 소자 및 그 제조 방법 및 메모리 어레이{INFORMATION STORAGE ELEMENT, MANUFACTURING METHOD THEREOF, AND MEMORY ARRAY}
본 발명은, 반도체 기억 장치 중 플래시 EEPROM(electrically erasable and programmable read only memory)형 불휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 부유 게이트층의 기계적 상태 변화에 의해 정보의 읽고 쓰기를 행하는 부분에 특징이 있는 정보 기억 소자 및 그 제조 방법 및 메모리 어레이에 관한 것이다.
종래에, 불휘발성 기억 소자의 하나로서 플래시 메모리가 알려져 있다. 이 플래시 메모리에 있어서의 메모리 셀은, 기판 상에 터널 산화막을 통하여 부유 게이트가 형성되고, 또한 게이트 절연막을 통하여 제어 게이트가 형성된 적층 구조로 되어 있다. 이 메모리 셀에 대한 동작 제어에 있어서, 기입 시에는 제어 게이트와 드레인의 전압차를 이용하여 드레인으로부터 부유 게이트에 전자(또는 정공)를 주입한다.
한편, 소거 시에는 동일하게 제어 게이트와 드레인 사이의 전압 제어에 의해 부유 게이트 중의 전자(또는 정공)를 드레인에 방출한다. 기판을 p형으로 하고, 소스 및 드레인을 n형으로 하면, 부유 게이트에 전자가 있는 경우에는 채널이 오프 상태로 되고, 부유 게이트에 전자가 없는 경우에는 채널이 온 상태로 되므로 불휘발성 메모리로서 동작한다.
종래의 플래시 메모리로서, FLOTOX(floating-gate tunnel oxide)형이나 MNOS(metal nitride oxide semiconductor)형 등이 알려져 있다. FLOTOX형은, 반도체 기판의 표층 부분에 형성한 채널부에 터널 산화막(제1 게이트 절연막), 부유 게이트(플로팅 게이트), 층간 절연막(제2 게이트 절연막) 및 제어 게이트(컨트롤 게이트)를 순차적으로 중첩시킨 구조를 가져, 고전압의 인가에 의해 상기 부유 게이트에 전하를 축적하고, 또는 상기 채널부로 개방하여 전하 축적 상태와 소거 상태를 발생시켜, 이 전하 축적 상태와 소거 상태를 이용하여 1비트의 정보의 기입, 판독을 행한다. MNOS형은, 산화막(산화 실리콘막)과 질화막(나이트라이드막)으로 구성되는 2층의 절연막의 계면 트랩에 전하를 축적하는 구조로 되어 있다.
또, 이들 전기적 기억 방법에 대하여, 본 발명에 기술적으로 가장 가까운 기계적 기억 방법을 검토한 예로서는, 기계식 진자에 의한 불휘발성 메모리 등이 있다(예를 들면, Physical Review Letters, Vo1.87, p.096101-I (2001) 참조).
플래시 메모리 전체에 대하여는, 각종 잡지 등에 기재되어 있다(예를 들면, 공업 조사회 발행 「전자 재료」 1993년 4월호, p32, 또는 쇼와 59년 11월 30일, 주식회사 오옴사 발행, 사단법인 전자 통신 학회편의 「LSI 핸드북」p485 참조).
그러나, 상기와 같은 플래시 메모리에 있어서는, 부유 게이트에 기입을 행할 때 흐르는 부유 게이트와 드레인 사이의 전류에 의해 전류 경로상의 재료가 열화되어버려, 소자의 읽고 쓰기 회수에 한도가 생긴다. 즉, 몇번이고 기입을 행하고 있는 중에 부유 게이트와 드레인 사이에 리크 전류 경로가 형성되고, 이로써 부유 게이트에 축적한 전자나 정공이 드레인으로 흐르기 시작해버려 기억 소자로서 동작할 수 없게 된다는 문제가 있다.
본 발명은 이하의 상세한 설명 및 본 발명의 실시예를 나타내는 첨부 도면에 의하여, 더욱 잘 이해된다. 그리고, 첨부 도면에 나타내는 실시예는 본 발명을 특정하는 것이 아니고, 설명 및 이해를 용이하게 하는 것이다.
도 1은 본 발명의 제1 실시예의 정보 기억 소자의 단면도이며, (a)는 초기화, (b)는 오프 상태, (c)는 온 상태를 나타낸다.
도 2는 본 발명의 정보 기억 소자의 동작 특성을 계산하기 위한 설명도이다.
도 3은 본 발명의 정보 기억 소자의 동작 속도를 계산하기 위한 물리적 파라미터를 나타낸 도면이다.
도 4는 본 발명의 정보 기억 소자의 디바이스 파라미터와 계산으로 구한 동작 속도를 나타낸 도면이다.
도 5는 본 발명의 정보 기억 소자의 드레인 전류의 게이트 전압 의존성을 나타낸 도면이다.
도 6은 본 발명의 정보 기억 소자의 온·오프 상태에 있어서의 드레인 전류의 드레인 전압 의존성을 나타낸 도면이다.
도 7은 본 발명의 부유 게이트층의 단면 구조도이며, (a)는 제1 실시예의 부유 게이트의 구조도, (b)는 제2 실시예의 부유 게이트의 구조도, (c)는 제3 실시예의 부유 게이트의 구조 도면이다.
도 8은 본 발명의 정보 기억 소자의 제조 방법을 나타내는 단계 개략도이다.
도 9는 본 발명에 관한 정보 기억 소자를 이용한 메모리 어레이를 나타낸 도면이다.
도 10은 본 발명의 메모리 어레이를 이용한 정보 처리 장치의 블록도이다.
본 발명은 이와 같은 과제를 해결하는 것이며, 부유 게이트층의 기계적동작에 의해 정보의 기입을 행할 수 있는 정보 기억 소자 및 그 제조 방법 및 메모리 어레이를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명의 정보 기억 소자는, 반도체 기판, 소스, 드레인, 게이트 및 게이트 절연막을 구비하는 반도체 트랜지스터에 있어서, 상기 게이트 절연막은 공동을 가지고, 상기 공동 내에, 상기 트랜지스터의 채널 측으로 굽혀져 안정되는 상태와 게이트 측으로 굽혀져 안정되는 상태의 2개의 안정 휨 상태를 가지는 부유 게이트층을 가지고, 상기 부유 게이트층의 2개의 안정 휨 상태에 의해 정보를 기억하는 것을 특징으로 한다.
이 구성의 정보 기억 소자는, 다음과 같이 동작한다. 즉, 게이트와 드레인 사이에 초기화 전압을 인가하여, 부유 게이트층에 전하를 주입하는 동시에, 부유 게이트층의 2개의 안정 휨 상태 중 한쪽의 안정 휨 상태를 형성하여 초기화한다. 다음에, 부유 게이트의 주입 전하를 변화시키는 일 없이 안정 휨 상태를 변화시키기 위하여, 초기화 전압보다 작은 기입 전압을 인가한다. 이 전압의 크기를 선택하여, 부유 게이트의 안정 휨 상태를 변화시키거나 변화시키지 않음으로써, 정보를 기입한다. 부유 게이트의 안정 휨 상태가, 채널 측으로의 휨 상태이면, 부유 게이트의 주입 전하에 의한 전계의 채널에 대한 영향이 크고, 게이트 측으로의 휨 상태이면, 부유 게이트의 주입 전하에 의한 전계의 채널에 대한 영향이 작기 때문에, 소스·드레인간 전류의 대소를 검출함으로써, 기입된 정보를 판독할 수 있다.
예를 들면, 부유 게이트가 처음에, 채널 측으로 굽혀져 안정적으로 있는 것으로 하고, 드레인에 정, 게이트에 부의 초기화 전압을 인가하면, 부유 게이트에 홀이 주입되는 동시에, 부유 게이트는, 주입된 홀 전하와 드레인으로부터 게이트로 향하는 전계의 쿨롱(coulomb) 상호 작용력에 의하여, 게이트 측으로 굽혀져 안정하게 된다. 다음에, 드레인에 부, 게이트에 정의 기입 전압을 인가하면, 부유 게이트에 주입된 홀 전하가 변화하지 않기 때문에, 홀 전하와 게이트로부터 드레인으로 향하는 전계의 쿨롱 상호 작용력에 의하여, 부유 게이트는 게이트 측으로 굽혀져 안정하게 된다. 홀 전하를 가지는 부유 게이트가 채널에 가까워지므로, 채널의 도전율이 변화되고, 소스·드레인 전류치가 변화한다.
본 발명의 정보 기억 소자의 게이트 절연막은 산화 실리콘으로 되어 있는 것이 바람직하다. 상기 부유 게이트층은, 바람직하게는, 결정 실리콘 입자를 포함한 산화 실리콘층이다. 이 구성에 의하면, 결정 실리콘의 전자 친화력 및 이온화 에너지가 크기 때문에, 부유 게이트에 주입된 전하가 양호하게 유지되고, 기입 전압에 의해 변화하는 일이 없다.
또, 부유 게이트층은, 2개의 산화 실리콘층 사이에 다결정 실리콘 박막층이 협지된 구조이라도 된다. 또, 다결정 실리콘 박막층을 협지시킨 2개의 산화 실리콘층의 막두께가 상이하게 되어 있어도 된다. 이 구성에 의하면, 부유 게이트의 탄성률을 휨 방향을 따라 다르게 할 수 있어, 예를 들면 기입 속도를 빠르게 할 수 있다.
또 이 부유 게이트층은, 바람직하게는, 산화 실리콘층에 질화 실리콘층을 적 층한 구조이다. 이 구성에 의하면, 산화 실리콘층과 질화 실리콘층의 계면의 결함 준위에 전하가 유지되므로, 부유 게이트에 주입된 전하가 양호하게 유지되고, 기입 전압에 의해 변화하는 일이 없다.
상기 구성의 정보 기억 소자에 의하면, 부유 게이트의 기계적 동작에 의해 기입을 행하므로, 종래의 플래시 메모리와 같이, 부유 게이트에 기입을 행할 때 흐르는 부유 게이트와 드레인간의 전류에 의해 전류 경로상의 재료가 열화되는 일이 없어진다.
다음에, 본 발명의 정보 기억 소자의 제조 방법을 설명한다. 본 발명의 정보 기억 소자를 제조하는데 있어서는, 반도체 기판, 소스, 드레인, 게이트 및 게이트 절연막을 구비하는 반도체 트랜지스터에 있어서, 상기 게이트 절연막이, 공동을 가지고 있고, 상기 공동 내에 상기 트랜지스터의 채널 측으로 굽혀져 안정되는 상태와 게이트 측으로 굽혀져 안정되는 상태의 2개의 안정 휨 상태를 가지는 부유 게이트층을 가지고 있으며, 상기 게이트 절연막이, 상기 반도체 기판 상에, 고온 프로세스에 의해 제1 산화 실리콘층을 형성하고, 상기 트랜지스터의 채널 영역에 대응하는 영역의 상기 제1 산화 실리콘층을 에칭하여 얇게 하여, 상기 공동에 대응하는 오목부 영역을 형성하는 단계, 상기 제1 산화 실리콘층 상에, 저온 프로세스에 의해 제1 질화 실리콘층을 형성하고, 상기 제1 질화 실리콘층을 상기 오목부 영역에만 남기는 단계, 상기 제1 질화 실리콘층 상에, 상기 부유 게이트층을 상기 고온 프로세스보다 낮은 온도에서 형성하는 단계, 상기 부유 게이트층 상에, 저온 프로세스에 의해 제2 질화 실리콘층을 형성하고, 상기 제2 질화 실리콘층을 에칭하여 상기 오목부 영역에 대응하는 영역에만 남기는 단계, 상기 제2 질화 실리콘층 상에, 고온 프로세스에 의해 제2 산화 실리콘층을 형성하고, 상기 제2 산화 실리콘층, 상기 부유 게이트층, 및 상기 제1 산화 실리콘 층으로 이루어지는 다층 구조체를, 상기 게이트 절연막의 형상으로 에칭하는 단계, 상기 게이트 절연막의 형상으로 에칭된 다층 구조체로부터, 상기 제1 및 제2 질화 실리콘층을 에칭에 의해 제거함으로써 상기 공동을 형성하는 단계, 및 상기 다층 구조체를 어닐링하여, 상기 부유 게이트를 굽히는 단계를 거쳐 제조되는 것을 특징으로 한다.
상기 구성에 있어서, 고온 프로세스에 의한 제1 산화 실리콘층을 형성하는 단계는, 바람직하게는, 1000oC 이상의 열산화 방법 또는 900oC 이상의 고온 CVD법이다. 또, 저온 프로세스에 의한 제1, 및 제2 질화 실리콘층을 형성하는 단계는, 바람직하게는, 실온 플라즈마 CVD법에 따른다.
또, 부유 게이트층을 상기 고온 프로세스보다 낮은 온도에서 형성하는 단계는, 700oC 이하의 CVD법에 의해 형성할 수 있다. 이 때, 바람직하게는, 원료 가스의 유량 제어, 및 원료 가스의 온도 또는 및 CVD 반응 용기의 온도의 제어에 의하여, 산화막 중에 Si 결정 미립자가 매립된 구조의 부유 게이트층이 형성된다. 또, 상기 부유 게이트층의 형성 단계는, CVD법에 의해 제1 산화 실리콘층을 형성하고, 이 제1 산화 실리콘층 상에, 원료 가스의 유량 제어, 및 원료 가스의 온도 또는 및 CVD 반응 용기의 온도의 제어에 의하여, 산화막 중에 Si 결정 미립자가 매립된 구조의 층을 형성하고, 이 층 상에 CVD법에 의해 제2 산화 실리콘층을 형성하고, 상기 제1 산화 실리콘층의 두께와 상기 제2 산화 실리콘층의 두께를 다르게 하는 것을 특징으로 한다. 또, 상기 부유 게이트층의 형성 단계는, 바람직하게는, CVD법에 의해 산화 실리콘층을 형성하고, 이 산화 실리콘층 상에 CVD법에 의해 질화 실리콘층을 형성한다.
또, 게이트 절연막의 형상으로 에칭된 구조체로부터, 제1 및 제2 질화 실리콘층을 에칭에 의해 제거하여 상기 공동을 형성하는 단계는, 상기 구조체의 질화 실리콘층의 노출된 측면으로부터 행하는 불화수소산에 의한 에칭이면 된다. 또, 구조체를 어닐링하여, 부유 게이트를 굽히는 단계는, 300oC 이하의 어닐링이라도 된다.
이 제조 방법에 의하면, 게이트 절연막이, 공동을 가지고, 이 공동내에 트랜지스터의 채널 측으로 굽혀져 안정되는 상태와 게이트 측으로 굽혀져 안정되는 상태의 2개의 안정 휨 상태를 가지는 부유 게이트층을 가지는 게이트 절연막을 형성할 수 있다.
이 형성 메카니즘은 다음과 같이 생각할 수 있다. 즉, 절연막을 구성하는 제1 및 제2 산화 실리콘층은, 어닐링 전에 있어서는, 형성시의 고온 프로세스 온도에서 안정적인 구조, 즉, 어닐링 온도에서 안정적인 구조로부터 보면, 응력을 포함한 팽창된 구조를 가지고 있다. 또, 부유 게이트를 구성하는 산화 실리콘층도 마찬가지로, 어닐링 전에 있어서는, 형성시의 프로세스 온도에서 안정적인 구조, 즉, 어닐링 온도에서 안정적인 구조로부터 보면, 응력을 포함한 팽창된 구조를 가지고 있지만, 형성시의 프로세스 온도가, 제1 및 제2 산화 실리콘층의 형성시의 프로세스 온도보다 낮으므로, 팽창한 구조의 팽창의 정도는, 제1 및 제2 산화 실리콘층에 비교하여 작다.
제1 및 제2 산화 실리콘층, 및 부유 게이트를 구성하는 산화 실리콘층으로 구성되는 구조체를 어닐링하면, 각각의 층은 응력이 해방되어 어닐링 온도에서 안정적인 구조로 변화되고, 수축하지만, 제1 및 제2 산화 실리콘층 쪽이, 부유 게이트를 구성하는 산화 실리콘층보다 팽창의 정도가 크기 때문에, 보다 크게 수축한다. 그러므로, 절연막을 구성하는 제1 및 제2 산화 실리콘층보다 부유 게이트 쪽이 길게 되어, 부유 게이트가 공동 내에서 굽혀지게 된다고 생각할 수 있다.
또는, 다음과 같이도 생각할 수 있다. 즉, 어닐링을 행하여 부유 게이트층을 열팽창시키면, 산화 실리콘의 열팽창율은 양(+)이므로 이 열처리와 중공으로 유지된 공동의 영향으로 충분히 체적이 완화될 때까지 팽창한다. 부유 게이트층은 막두께 방향의 팽창은 충분히 작으므로 근사적으로 채널 길이 방향으로 길이가 성장하는 것으로 생각할 수 있다. 이 때 부유 게이트층을 유지하는 게이트 절연막이나 그것을 유지하는 기판의 팽창은 상대적으로 충분히 체적이 크기 때문에 부유 게이트의 팽창에 비하면 무시할 수 있어, 부유 게이트층에는 탄성 에너지적으로 유리한 2중 안정 상태가 생긴다고 생각할 수 있다.
또한, 본 발명의 메모리 어레이는, 상술된 정보 기억 소자를 기억 셀로 한 메모리 어레이인 것을 특징으로 한다. 이와 같은 구성의 메모리 어레이에서는, 정보의 읽고 쓰기가 부유 게이트의 기계적 동작에 의해 가능하므로 리크 전류에 근거하는 소자의 열화가 없고, 고속이고 신뢰성이 높은 메모리가 된다.
이하, 본 발명의 바람직한 실시예에 대하여, 실질적으로 동일 또는 대응하는 부재에는 동일 부호를 이용하여 도면을 참조하면서 상세하게 설명한다. 본 실시예에서는 축적 캐리어를 정공으로서 하고 있지만, 이것이 전자이더라도 온과 오프 상태를 반전하여 생각하면 완전히 동일한 것이 성립된다. 또 본 실시예에서는 부유 게이트층의 양단을 지지한, 이른바 양단 지지 빔 구조의 예에 대하여 설명하지만, 부유 게이트층의 일단만 지지한, 이른바 편단 지지 빔 구조라도 동일한 것이 성립된다.
먼저, 본 발명의 정보 기억 소자의 제1 실시예에 대하여 설명한다.
도 1은 본 발명에 따른 제1 실시예의 정보 기억 소자의 단면도이다. 동작 원리를 설명하는 목적으로 초기화 상태 (a), 오프 상태 (b), 온 상태 (c)로 나누어져 나타내어져 있다.
본 발명의 정보 기억 소자는, 반도체 기판 상에 소스, 드레인 및 게이트를 구비하고, 게이트 절연막 중에 부유 게이트를 가지고 있고, 이 부유 게이트가 게이트 절연막 중의 공간 내에 유지되어 형성되어 있다. 구체적으로는, 도 1의 (a)를 참조하여, p형 실리콘 기판(1)에 n형의 소스(2)및 드레인(3)이 형성되고, 이 표면에 산화 실리콘(SiO2)으로 이루어지는 게이트 절연막(4) 및 게이트 절연막(4)의 중심부 부근에 부유 게이트층(5)이 형성되어 있다. 이 부유 게이트층(5)은, 실리콘 미립자(직경 10~10Onm)를 포함한 산화 실리콘으로 이루어지고, 이 실리콘 미립자 중에 전자나 정공 등의 캐리어를 축적해 둘 수 있다. 본 실시예에서는 실리콘 미립자를 가지는 산화 실리콘을 예로 하였으나, 뒤의 실시예에서 설명하듯이, 캐리어를 축적할 수 있는 다른 적층 구조이라도 상관 없다.
이 부유 게이트층(5)의 주위(양단의 피지지부를 제외함), 도면에서는 위와 아래에 중공(대기나 질소 등의 기체)으로 구성되는 공동(6)이 존재하고, 부유 게이트층(5)과 게이트 절연막(4) 사이에 간격이 존재한다. 부유 게이트층(5)의 채널 길이 방향의 길이는, 채널 길이(O.1~1μm)에 대하여 약간 커지도록 형성되어 있다. 이와 같이 함으로써 부유 게이트층의 탄성 에너지는 위와 아래 어느 쪽으로 약간 구부러지는 것이 이득이 있는, 이른바 이중 안정 상태로 된다.
예를 들면, 부유 게이트층(5)이 공동(6)내에서 게이트(7)측으로 굽혀진 상태, 즉 도면에 있어서 위로 구부러진 볼록 모양의 부유 게이트층(5)에 아래로 향한 힘을 가하면, 힘이 어떤 값 이상이면 부유 게이트층(5)은 공동(6)내에서 채널 측으로 굽혀진 상태, 즉 도면에 있어서 아래로 굽혀진 오목 모양으로 변화한다. 아래로 굽혀진 오목 모양으로부터 위로 굽혀진 볼록 모양으로의 변화도 이것의 역이다. 기계적 상태 변화의 근원이 되는 채널 길이 방향으로 긴 부유 게이트층의 형성 방법은 후에 설명한다. 이상과 같은 특징을 가지는 게이트 절연막(4)의 표면에는, 금속(또는 폴리 실리콘)으로 이루어지는 게이트 전극(7)이 형성되어 소자를 구성한다.
다음에, 본 발명에 따른 정보 기억 소자의 정보의 읽고 쓰기에 대하여 설명한다.
도 1의 (a)는 소자 형성 후 1회만 행하는 초기화의 모양을 나타낸 도면이다. 소스 전압을 Vs, 드레인 전압을 Vd, 게이트 전압을 Vg로 하고, Vs=OV로 하여 Vg와 Vd 사이에, Vg≪Vd로 되는 충분히 큰 전압(초기화 전압)을 인가한다. 이렇게 하면 기판(1)으로부터 게이트 절연막(4)을 통한 터널 전류에 의해 부유 게이트층(5)에 정공(8)이 축적된다. 축적된 정공은, 그 후에 Vg와 Vd 사이에 이 초기화 전압보다 충분히 작은 전압만 인가하고 있는 한 축적된 상태를 유지한다.
다음에 오프 상태(도 1의 (b))를 실현하기 위해서는, 상기 초기화 전압보다 작고, 또한 부유 게이트층(5)의 오목 모양을 볼록 모양으로 바꾸기에 충분한 Vg-Vd간 전압(오프화 전압: Vg<Vd)을 인가한다. 이로써 부유 게이트층(5)은 볼록 모양으로 되어, 부유 게이트층(5) 내에 축적되어 있는 정공(8)과 채널의 평균 거리가 크게 되어, 채널이 정공(8)으로부터 받는 정전계는 감소한다. 이 전계 감소에 의하여, p형 채널은 오프 상태로 된다.
한편, 온 상태(도 1의 (c))는 상기 오프화 전압과 역방향인 Vg-Vd간 전압(온화 전압: Vg>Vd)을 인가하여 부유 게이트층(5)을 오목 모양으로 함으로써 실현된다. 이렇게 하면 부유 게이트층(5)이 변위량(9)만큼 채널에 접근하여, 정공(8)으로부터 채널로의 전계가 증가하여 온 상태로 되어, Vs-Vd간 전류(Id)가 흐르므로 그것을 판독함으로써 메모리로서 기능한다.
다음에, 본 발명에 따른 정보 기억 소자의 동작 속도에 대하여 도 2를 이용하여 설명한다. 도 2의 (a)의 굵은 선은 본 발명의 부유 게이트층을 1차원적으로 나타낸 모식도이다. 부유 게이트층의 막두께가 충분히 작고, 또 도면의 깊이 방향(채널폭 방향)의 변화를 무시할 수 있는 경우에, 이와 같은 1차원 모델로 취급할 수 있다. 가로축(x)은 채널 길이 방향, 세로축(z)은 기판 수직 방향의 높이를 나타낸다. 채널 길이를 Lo, 부유 게이트층의 전체 길이를 L로 하면, 부유 게이트층은 도 2의 (a)에 나타낸 바와 같은 곡선으로 된다(볼록 모양의 예). 이 때 부유 게이트층과 x축의 간격 △z는, L과 Lo가 거의 같은 경우에, 근사적으로 다음 식(1)으로 표현된다.
여기에서, T는 온도, κ는 부유 게이트층의 선팽창율로서, κ=(1/L0)·(dL0 /dT)이다. 후술하는 바와 같이 온도 T에는 소자 제작 프로세스의 열처리 온도를 적용한다.
이와 같이 볼록 모양으로 된 부유 게이트층의 역학적 포텐셜 에너지를 근사적으로 그리면 도 2의 (b)와 같이 된다. z=±△z에서 탄성 에너지가 가장 낮은 안정 상태가 존재하고, 그곳으로부터 변위하는 경우에는 왜곡에 의한 에너지 손실이 생기기 때문에 포텐셜 에너지가 증대한다. 실제로는, z=0와 ±△z 근방에서는 조화 진동자형 포텐셜(도 2의 (b) 중, 점선으로 나타냄)로 되지만, 간단하게 하기 위해 선형(직선) 포텐셜로 근사화 하였다.
이 포텐셜 높이를 구하기 위해 다음과 같이 생각한다. 부유 게이트층에 z 방향으로 힘(F)을 가하면 △z가 작게 되는데, 즉 부유 게이트층의 길이가 △L만큼 감소한다. 이 때 다음 식(2)의 관계가 성립된다.
여기에서, α는 부유 게이트층의 단위 면적당 압축 비율, S는 부유 게이트층의 표면적(채널 길이×채널폭)이다.
포텐셜 에너지의 높이(φ)는, 부유 게이트층이 똑바로 될(L=L0) 때까지 이동한 거리 △z와 그 사이에 가한 힘(F)의 곱(수행된 일)과 같다. 따라서, 아래의 식(3)이 성립된다.
힘(F)으로 부유 게이트층을 누르고 있는 동안, 탄성에 의한 힘(f)가 작용한다. f는 포텐셜(φ)의 경사에 상당하기 때문에 아래 식(4)으로서 표현된다.
이 힘(f)는, z=+△z로부터 0의 사이는 F에 대하여 반발력으로서 작용하여, z=0으로부터 -z의 사이는 합력으로서 작용한다. 부유 게이트층을 볼록 모양으로부터 오목 모양으로 바꾸는 데에는, 게이트 전극에 전압(Vg)을 가함으로써 부유 게이트층 내의 축적 전하(Q)에 전계를 가한다. 게이트 전극과 부유 게이트층의 간격을 d로 하면, 이 때의 부유 게이트층의 운동 방정식은 아래와 같은 식(5) 및 식(6)으로 된다.
여기에서, m은 부유 게이트층의 총질량이다(피지지 부분을 제외한다). 이 운동 방정식을 풀면 부유 게이트층이 +△z로부터 -△z까지 이동하는데 필요한 시간 trw가 식(7)과 같이 구해진다.
부유 게이트층의 재료로서 산화 실리콘을 생각하면, 물리적 파라미터는 도 3과 같다.
이것을 이용하여 실제의 디바이스 파라미터를 채널 길이 1μm와 O.1μm의 대표적인 2개의 경우에 대하여 계산하면, 도 4와 같이 된다.
동작 속도는 채널 길이 1μm의 경우 2.lGHz, 채널 길이 0.1μm의 경우에 21 GHz, 및 종래의 전기적 기억형의 플래시 메모리와 비교하여 충분히 빠른 동작 속도를 얻을 수 있다. 따라서 본 발명의 기계적 플래시 메모리인 정보 기억 소자는 전자의 출입에 의한 재료 열화의 문제를 피하면서, 빠른 동작 속도를 실현할 수 있다.
도 5 및 도 6은 본 발명의 정보 기억 소자에 있어서의 전송 특성의 개략도이다. 도 5는 게이트 전압(Vg)에 의한 정보의 재기입 과정을 나타낸 도면이다.
최초에, 부유 게이트층은 볼록 모양이며 정공이 축적되어 있는 것으로 한다. 또한 디바이스 사이즈 등의 파라미터는 도 5의 구조예 1과 같은 것으로 한다. 게이트 전압(Vg)를 마이너스 측으로부터 플러스 측으로 더하여 가면, 부유 게이트층에 더해진 전계가 탄성력을 이기는 임계점(약 6V)에서 부유 게이트층이 볼록 모양으로부터 오목 모양으로 바뀐다. 이로써 오프 상태에 있던 채널이 온 상태로 되어, 드레인 전류(Id)가 흐른다.
다음에, Vg를 플러스로부터 마이너스 측으로 더하여 가면, 반전의 임계점(약 -6V)에서 부유 게이트층이 오목 모양으로부터 볼록 모양으로 바뀌어 채널이 오프로 된다. 이 과정의 전류 변화는 도 5와 같이 히스테리시스 곡선으로 되기 때문에, Vg를 ±20V 정도로 전환시키면 메모리로서 동작하는 것이 가능하다.
도 6은 온·오프 각각의 상태에 있어서의 드레인 전류의 드레인 전압(Vd) 의존성을 나타낸다. 오프 상태에서는 Vd를 더하여도 채널이 형성되지 않으므로 Id가 흐르지 않지만(리크 전류는 1×10-15(A) 정도), 온 상태에서는 채널이 완전히 열린 상태이므로 큰 Id가 흐른다. 따라서, 이 전류를 측정함으로써 기억된 정보를 판독할 수 있다.
다음에, 본 발명의 부유 게이트층의 상세한 구조를 설명한다. 기계적 상태 변화의 근원이 되는 채널 길이 방향으로 긴 부유 게이트층은, 산화 실리콘 등 종래에도 이용되어 온 재료의 열팽창을 이용하여 자체 조직적으로 형성된다. 이들 재료의 단면도를 도 7의 (a)~(c)에 나타낸다.
도 7의 (a)는 본 발명의 제1 실시예에 따른 부유 게이트층이다. 이 제1 실시예의 부유 게이트층(5)에서는, 산화 실리콘(51)내에 직경이 약 수 10nm 정도의 실리콘 결정입자(10)가 매립된 구조를 가진다. 이 실리콘 결정입자(10)는 최근의 제막 기술의 발전에 의하여, 화학 기상 반응 퇴적법(CVD법) 중의 원료 가스의 유량 제어, 원료 가스나 반응 용기의 온도 제어에 의해 비교적 용이하게 퇴적할 수 있다. 이 실리콘 결정입자(10)는 직경이 1nm~50nm 정도가 바람직하다. 또, 이 CVD법은, 700oC 이하의 기판 온도에서 가능하다.
반응 원료 가스 중에서 구형의 실리콘 입자를 형성하여, 그대로 반응 원료 가스 중에서 표면을 산화시키고 나서 기판 상에 퇴적시키거나, 구형 실리콘 입자인 채로 일단 기판 상에 퇴적하고, 후의 열처리로 표면을 산화함으로써 산화 실리콘에 덮인 결정 실리콘 입자를 얻음으로써 형성된다.
부유 게이트층은 막두께(tox)가 0.1~100nm, 길이(L)가 0.1~1μm, 폭(W)이 0.1~1μm이며, 이 부유 게이트층의 길이(L) 및 폭(W)은 채널 길이(L)와 채널폭(W)에 대응하고 있다. 부유 게이트층의 크기는 다른 실시예에도 마찬가지이다.
이와 같은 구조를 가지면, 절연체인 산화 실리콘 중에 반도체인 결정 실리콘이 고립되기 때문에, 산화 실리콘을 터널 전류에 의해 통과한 전자(또는 정공(8))는 결정 실리콘 중에 축적된다. 축적된 전자(또는 정공(8))는 최초의 터널 전류를 발생시킨 전압 이상의 전압이 더해지지 않는 한, 반영구적으로 결정 실리콘 중에 축적된 상태로 되기 때문에, 본 발명의 부유 게이트층으로서 최적인 구조이다.
도 7의 (b)는 본 발명의 제2 실시예에 관한 부유 게이트층의 단면 구조를 나타낸다. 이 제2 실시예의 부유 게이트층(5)에서는, 산화 실리콘(51)의 사이에 다결정 실리콘 박막층(11)을 삽입한 구조를 가진다. 이 다결정 실리콘 박막층(11)의 막두께(tsi)는 부유 게이트층의 막두께에 의존하지만, 제1 실시예에 있어서의 실리콘 결정입자와 같은 정도의 1~50nm이라도 된다. 도 7의 (b)에서, d는 다결정 실리콘 박막층(11)의 상면 측의 산화 실리콘의 막두께를 나타내고,하면 측의 산화 실리콘 막두께와 차이를 가지도록 형성하고 있다. 이 때 반도체 박막의 높이 위치를 산화 실리콘 막두께의 중심으로부터 벗어나게 함으로써 탄성 에너지의 휨 방향에 관한 이방성을 갖게 할 수 있다. 이와 같이 함으로써 부유 게이트층의 휨 방향에 관한 탄성 정수를 바꾸는 것이 가능하므로, 메모리 소자의 재기입 속도 등의 동작 속도를 제어할 수 있다.
도 7의 (c)는 본 발명의 제3 실시예에 따른 부유 게이트층의 단면 구조도이다. 이것은 산화 실리콘막(51)과 질화 실리콘막(12)의 2 종류의 절연체를 중첩시킨 구조를 가진다. 이와 같은 구조로 하면 소자 제작 때의 프로세스가 다른 경우와 비교하여 간단하고 용이하게 되기 때문에 저비용화할 수 있다. 이 경우 2개의 절연층 계면의 결함(13)이 전자(또는 정공)를 축적한다. 그리고, 이 제3 실시예에 있어서도, 제2 실시예와 마찬가지로 절연층 계면의 위치를 위쪽 또는 아래쪽으로 어긋나게 함으로써 탄성 에너지에 이방성을 갖게 할 수 있다.
다음에 본 발명의 정보 기억 소자의 제조 방법에 대하여 설명한다. 도 8은 본 발명의 정보 기억 소자의 제조 방법을 나타내는 공정 개략도이다.
먼저, 도 8의 (a)를 참조하면, p형 실리콘 기판(1) 상에 n형 불순물을 이온 주입 또는 확산에 의해 도입하고, n형의 소스(2)와 드레인(3)을 형성한다. 그 위에 산화 실리콘막(4)을 열산화 또는 고온 CVD법에 의해 채널 상부의 막두께가 작게 되도록 패터닝하여 형성한다. 열산화 온도는 100OoC 이상, 고온 CVD법은 900oC 이상이다. 또한 그 위에 기판 온도를 낮게 하여, 예를 들면 실온 정도로 플라즈마 CVD법에 의해 질화 실리콘층(14)을 퇴적한다.
다음에, 도 8의 (b)를 참조하면, 질화 실리콘층(14) 표면을 CMP(화학적 기계적 연마법)에 의해 연마하여 산화 실리콘막(4)이 노출할 때까지 평탄화한다.
또한 도 8의 (c)를 참조하면, 연마된 표면에 CVD법에 의해 부유 게이트층(5)을 퇴적한다. 본 발명의 제1 실시예의 경우에, 이 부유 게이트층(5)은 도 7의 (a)에 나타낸 구조를 가진다. 이 부유 게이트층(5) 상에 플라즈마 CVD법에 의해 질화 실리콘층(14)을 채널부만 남도록 패터닝하여 형성한다. 또한 그 위에 고온 CVD법에 의해 산화 실리콘막(4)을 퇴적한다.
다음에 도 8의 (d)를 참조하면, 채널부의 주변만 남도록 산화 실리콘막(4), 부유 게이트층(5)을 패터닝한다. 이 때 채널부의 주변만을 남긴 도 8의 (d)에 나타내는 단면(다른 쪽의 단면도 마찬가지)이 노출된다.
도 8의 (e)를 참조하면, 마지막으로 패터닝한 기판을 예를 들면 HF(불화수소산) 수용액에 담그어, 질화 실리콘층(14)만 선택적으로 에칭함으로써 공동(6)을 부유 게이트층(5)의 위와 아래에 형성한다. 이 때 질화 실리콘층(14)은 저온에서 플라즈마 CVD법에 의해 형성하고 있으므로, 공핍, 수소 결합, 결함을 많이 포함한다. 따라서, 불화수소산에 의한 웨트 에칭에도 질화 실리콘층은 부유 게이트층(5)의 위와 아래에 존재하는 산화 실리콘층보다 빨리 에칭된다. 이로써 사실상 질화 실리콘층만 선택적으로 없앨 수 있다.
그 후, 어닐링 노를 이용하여, 기판 전체에 300oC 정도로 어닐링 처리를 한다. 절연막을 구성하는 제1 및 제2 산화 실리콘층(4)은, 어닐링 전에 있어서는, 형성시의 고온 프로세스 온도에서 안정적인 구조, 즉, 어닐링 온도에서 안정적인 구조로부터 보면, 응력을 가진 팽창된 구조를 가지고 있다. 또, 부유 게이트(5)를 구성하는 산화 실리콘층도 마찬가지로, 어닐링 전에 있어서는, 형성시의 프로세스 온도에서 안정적인 구조, 즉, 어닐링 온도에서 안정적인 구조로부터 보면 응력을 가진 팽창된 구조를 가지고 있지만, 형성시의 프로세스 온도가, 제1 및 제2 산화 실리콘층(4)의 형성 프로세스 온도보다 낮기 때문에, 팽창의 정도는, 제1 및 제2 산화 실리콘층에 비하여 작다. 제1, 제2 산화 실리콘층(4), 및 부유 게이트(5)를 구성하는 산화 실리콘층으로 구성되는 구조체를 어닐링하면, 각각의 층은 응력이 해방되어 어닐링 온도에서 안정적인 구조로 변화되어, 수축되지만, 제1 및 제2 산화 실리콘층(4) 쪽이, 부유 게이트(5)를 구성하는 산화 실리콘층보다, 팽창의 정도가 크기 때문에, 더욱 크게 수축된다. 그러므로, 절연막을 구성하는 제1 및 제2 산화 실리콘층(4)보다, 부유 게이트(5)를 구성하는 산화 실리콘층 쪽이 길게 되어, 부유 게이트(5)가 공동(6)내에서 굽혀지게 된다고 생각된다.
또는, 산화 실리콘의 열팽창율은 양(+)이므로, 이 열처리와 중공으로 유지된 공동(6)의 영향으로 충분히 체적이 완화될 때까지 팽창한다. 부유 게이트층은 채널 길이 O.1~1μm에 대하여 막두께를 수십 nm로 하면, 막두께 방향의 팽창은 충분히 작으므로 근사적으로 채널 길이 방향으로 길이가 성장한다고 생각해도 된다. 이 때 부유 게이트층(5)을 유지하는 게이트 절연막(4)이나 그것을 유지하는 기판(1)의 팽창은 상대적으로 충분히 체적이 크기 때문에 부유 게이트의 팽창에 비하면 무시할 수 있다. 그러므로 부유 게이트층(5)에는 탄성 에너지적으로 유리한 2중 안정 상태가 생긴다고 생각할 수 있다.
이와 같이 구성되는 본 실시예의 메모리 셀인 정보 기억 소자는, 비록 도 9에 나타낸 바와 같이 어레이형으로 접속되어, 각각의 메모리 셀을 구성하는 트랜지스터에 있어서, 행 방향으로 배열되어 있는 트랜지스터의 게이트가 공통으로 각각의 워드선(WD1~WDn)에, 열 방향으로 배열되어 있는 트랜지스터의 드레인이 공통으로 각각의 데이터선(DL1~DLm)에, 또 모든 트랜지스터의 소스가 공통 소스선(SL)에 각각 접속되어 있다. 이와 같이 하여 본 발명의 정보 기억 소자를 어레이형으로 배열함으로써 메모리 어레이가 형성된다.
본 발명의 정보 기억 소자인 메모리 셀을 내장한 마이크로컴퓨터의 블록도를 도 10에 나타낸다. 시스템 버스에 대하여 입력부 및 출력부에서 접속된 마이크로컴퓨터 내부에서는, 주된 연산을 담당하는 연산부에 접속된 메모리부가 구성되어 있다. 본 발명의 메모리 셀을 이 메모리부에 내장함으로써 고속, 고신뢰성의 마이크로컴퓨터를 형성할 수 있게 된다.
이상의 설명으로부터 이해할 수 있는 바와 같이, 본 발명의 정보 기억 소자에 의하면, 정보의 기억이, 부유 게이트에 대한 전자의 출입에 의해서가 아니라, 미리 부유 게이트층에 축적되어 있는 전자(또는 정공)에 외부로부터 전압을 인가함으로써 부유 게이트층의 기계적 상태를 변화시켜, 변화된 부유 게이트층 상태를 채널 전류에 의해 판독함으로써 행해질 수 있다는 효과를 가진다. 따라서, 이 기계적 상태 변화에 의하면 부유 게이트에 대한 전자(또는 정공)의 출입은 소자 형성 후 1회만 행하면 되고, 그 후의 읽고 쓰기는 부유 게이트층의 기계적 동작에 의해서만 행하여 전자의 출입이 필요하지 않기 때문에 종래의 플래시 메모리에서 볼 수 있던 소자 열화의 문제를 해소할 수 있다.
또한 본 발명의 정보 기억 소자의 제조 방법에서는, 부유 게이트를 게이트 절연막 중에 공간을 통하여 제조할 수 있는 동시에, 부유 게이트에 탄성 이중 안정 상태를 발생시켜 형성할 수 있다는 효과를 가진다.
또한 본 발명의 메모리 어레이에서는, 정보의 읽고 쓰기가 부유 게이트의 기계적 동작에 의해 가능하므로 전류로 인한 소자의 열화가 없고, 고속 및 고신뢰성의 메모리로 되는 효과를 가진다.

Claims (16)

  1. 반도체 기판, 소스, 드레인, 게이트 및 게이트 절연막을 구비하는 반도체 트랜지스터에 있어서,
    상기 게이트 절연막은 공동을 가지고 있고,
    상기 공동 내에, 상기 트랜지스터의 채널 측으로 굽혀져 안정되는 상태와 상기 게이트 측으로 굽혀져 안정되는 상태의 2개의 안정 휨 상태를 가지는 부유 게이트층을 가지고 있고, 상기 부유 게이트층의 2개의 안정 휨 상태에 의해 정보를 기억하는 것을 특징으로 하는 정보 기억 소자.
  2. 제1항에 있어서,
    상기 게이트 절연막은 산화 실리콘으로 되어 있는 것을 특징으로 하는 정보 기억 소자.
  3. 제1항에 있어서,
    상기 부유 게이트층은, 결정 실리콘 입자를 포함하는 산화 실리콘층인 것을 특징으로 하는 정보 기억 소자.
  4. 제1항에 있어서,
    상기 부유 게이트층은, 2개의 산화 실리콘층 사이에 다결정 실리콘 박막층이 협지된 구조인 것을 특징으로 하는 정보 기억 소자.
  5. 제4항에 있어서,
    상기 다결정 실리콘 박막층을 협지시킨 2개의 상기 산화 실리콘층의 막두께가 상이한 것을 특징으로 하는 정보 기억 소자.
  6. 제1항에 있어서,
    상기 부유 게이트층은, 산화 실리콘층에 질화 실리콘층을 적층한 구조인 것을 특징으로 하는 정보 기억 소자.
  7. 반도체 기판, 소스, 드레인, 게이트 및 게이트 절연막을 구비하는 반도체 트랜지스터에 있어서, 상기 게이트 절연막이, 공동을 가지고 있고, 상기 공동 내에 상기 트랜지스터의 채널 측으로 굽혀져 안정되는 상태와 게이트 측으로 굽혀져 안정되는 상태의 2개의 안정 휨 상태를 가지는 부유 게이트층을 가지고 있으며,
    상기 게이트 절연막이,
    상기 반도체 기판 상에, 고온 프로세스에 의해 제1 산화 실리콘층을 형성하고, 상기 트랜지스터의 채널 영역에 대응하는 영역의 상기 제1 산화 실리콘층을 에칭하여 얇게 하여, 상기 공동에 대응하는 오목부 영역을 형성하는 단계,
    상기 제1 산화 실리콘층 상에, 저온 프로세스에 의해 제1 질화 실리콘층을 형성하고, 상기 제1 질화 실리콘층을 상기 오목부 영역에만 남기는 단계,
    상기 제1 질화 실리콘층 상에, 상기 부유 게이트층을 상기 고온 프로세스보다 낮은 온도에서 형성하는 단계,
    상기 부유 게이트층 상에, 저온 프로세스에 의해 제2 질화 실리콘층을 형성하고, 상기 제2 질화 실리콘층을 에칭하여 상기 오목부 영역에 대응하는 영역에만 남기는 단계,
    상기 제2 질화 실리콘층 상에, 고온 프로세스에 의해 제2 산화 실리콘층을 형성하고, 상기 제2 산화 실리콘층, 상기 부유 게이트층, 및 상기 제1 산화 실리콘 층으로 이루어지는 다층 구조체를, 상기 게이트 절연막의 형상으로 에칭하는 단계,
    상기 게이트 절연막 형상으로 에칭된 다층 구조체로부터, 상기 제1 및 제2 질화 실리콘층을 에칭에 의해 제거함으로써 상기 공동을 형성하는 단계, 및
    상기 다층 구조체를 어닐링하여, 상기 부유 게이트를 굽히는 단계
    에 의해 얻어지는 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 고온 프로세스에 의한 상기 제1 산화 실리콘층의 형성 단계는, 1000oC 이상의 열산화 방법 또는 900oC 이상의 고온 CVD법에 따르는 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 저온 프로세스에 의한 상기 제1 및 제2 질화 실리콘층의 형성 단계는, 실온 플라즈마 CVD법에 따르는 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 부유 게이트층을 상기 고온 프로세스보다 낮은 온도에서 형성하는 단계는, 700oC 이하의 CVD법에 따르는 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 700oC 이하의 CVD법에 의해 상기 부유 게이트층을 형성하는 단계는, 원료 가스의 유량 제어, 및 원료 가스의 온도 및 또는 CVD 반응 용기의 온도의 제어에 의하여, 산화막 중에 Si 결정 미립자가 매립된 구조의 부유 게이트층을 형성하는 단계인 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 700oC 이하의 CVD법에 의해 상기 부유 게이트층을 형성하는 단계는, CVD법에 의해 상기 제1 산화 실리콘층을 형성하고, 상기 제1 산화 실리콘층 상에, 원료 가스의 유량 제어, 및 원료 가스의 온도 또는 및 CVD 반응 용기의 온도의 제어에 의하여, 산화막 중에 Si 결정 미립자가 매립된 구조의 층을 형성하고, 상기 층 상에 CVD법에 의해 상기 제2 산화 실리콘층을 형성하고, 상기 제1 산화 실리콘층의 두께와 상기 제2 산화 실리콘층의 두께를 다르게 하는 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 700oC 이하의 CVD법에 의해 상기 부유 게이트층을 형성하는 단계는, CVD법에 의해 산화 실리콘층을 형성하고, 상기 산화 실리콘층 상에 CVD법에 의해 질화 실리콘층을 형성하는 단계인 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  14. 제7항에 있어서,
    상기 게이트 절연막의 형상으로 에칭된 구조체로부터, 상기 제1 및 제2 질화 실리콘층을 에칭에 의해 제거함으로써 상기 공동을 형성하는 단계는, 상기 구조체의 질화 실리콘층의 노출된 측면으로부터 행하는 불화수소산에 의한 에칭인 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  15. 제7항에 있어서,
    상기 구조체를 어닐링하여, 상기 부유 게이트를 굽히는 단계는, 300oC 이하에서의 어닐링인 것을 특징으로 하는 정보 기억 소자의 제조 방법.
  16. 청구항 1에 기재된 정보 기억 소자를 기억 셀로 한 것을 특징으로 하는 메모리 어레이.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829607B1 (ko) * 2006-10-23 2008-05-14 삼성전자주식회사 전기적-기계적 비휘발성 메모리 장치 및 그 제조 방법
KR101337101B1 (ko) * 2009-09-25 2013-12-05 가부시끼가이샤 도시바 불휘발성 반도체 메모리

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4189549B2 (ja) * 2002-11-29 2008-12-03 独立行政法人科学技術振興機構 情報記憶素子及びその製造方法並びにメモリアレイ
US20050130420A1 (en) * 2003-12-10 2005-06-16 Huang Chih Y. Cleaning method using ozone DI process
US7927933B2 (en) * 2005-02-16 2011-04-19 Imec Method to enhance the initiation of film growth
KR100834829B1 (ko) * 2006-12-19 2008-06-03 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
JP2009129981A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置
US7859040B2 (en) * 2008-07-10 2010-12-28 Seagate Technology Llc Non-volatile memory
JP2013201185A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR102551443B1 (ko) * 2012-05-10 2023-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1559312A (en) * 1976-08-26 1980-01-16 Philips Nv Photosensitive device arrangements and systems and photosensitive elements therefor
US4577215A (en) * 1983-02-18 1986-03-18 Rca Corporation Dual word line, electrically alterable, nonvolatile floating gate memory device
US4931411A (en) * 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
JPH07118511B2 (ja) * 1989-01-17 1995-12-18 株式会社東芝 不揮発性半導体記憶装置
US4953928A (en) * 1989-06-09 1990-09-04 Synaptics Inc. MOS device for long-term learning
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
US5427968A (en) * 1994-04-13 1995-06-27 United Microelectronics Corp. Split-gate flash memory cell with separated and self-aligned tunneling regions
JP3667357B2 (ja) * 1994-05-10 2005-07-06 横河電機株式会社 マイクロ・アクチュエータ
US5482879A (en) * 1995-05-12 1996-01-09 United Microelectronics Corporation Process of fabricating split gate flash memory cell
JPH09213191A (ja) * 1996-02-06 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> 静電型可動接点素子および静電型可動接点集積回路
JPH09318474A (ja) * 1996-05-29 1997-12-12 Tokai Rika Co Ltd センサの製造方法
JPH104149A (ja) * 1996-06-14 1998-01-06 Oki Electric Ind Co Ltd 半導体記憶装置および製造方法
KR100244268B1 (ko) * 1997-04-02 2000-02-01 김영환 비휘발성 메모리 소자 및 제조 방법
US6069392A (en) * 1997-04-11 2000-05-30 California Institute Of Technology Microbellows actuator
KR19980042429A (ko) * 1997-11-14 1998-08-17 가나이쯔도무 메모리 디바이스
JP3442994B2 (ja) * 1998-04-08 2003-09-02 日本電信電話株式会社 半導体装置及びその製造方法
US6194272B1 (en) * 1998-05-19 2001-02-27 Mosel Vitelic, Inc. Split gate flash cell with extremely small cell size
JP2000031397A (ja) * 1998-07-10 2000-01-28 Toshiba Corp 半導体装置
KR20000051783A (ko) * 1999-01-26 2000-08-16 윤종용 비휘발성 메모리 소자
US6225162B1 (en) * 1999-07-06 2001-05-01 Taiwan Semiconductor Manufacturing Company Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application
US6498086B1 (en) * 2001-07-26 2002-12-24 Intel Corporation Use of membrane properties to reduce residual stress in an interlayer region
JP4189549B2 (ja) * 2002-11-29 2008-12-03 独立行政法人科学技術振興機構 情報記憶素子及びその製造方法並びにメモリアレイ
US7294877B2 (en) * 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
TW200518337A (en) * 2003-06-09 2005-06-01 Nantero Inc Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
WO2005017967A2 (en) * 2003-08-13 2005-02-24 Nantero, Inc. Nanotube device structure and methods of fabrication
US7256090B2 (en) * 2003-12-31 2007-08-14 Dongbu Electronics Co., Ltd. Method for fabricating semiconductor device
US20050167734A1 (en) * 2004-01-20 2005-08-04 The Regents Of The University Of California Flash memory devices using large electron affinity material for charge trapping
US20060022264A1 (en) * 2004-07-30 2006-02-02 Leo Mathew Method of making a double gate semiconductor device with self-aligned gates and structure thereof
KR100590568B1 (ko) * 2004-11-09 2006-06-19 삼성전자주식회사 멀티 비트 플래시 메모리 소자 및 동작 방법
KR20060070716A (ko) * 2004-12-21 2006-06-26 한국전자통신연구원 유기 메모리 소자 및 제조 방법
US7348618B2 (en) * 2005-03-30 2008-03-25 Intel Corporation Flash memory cell having reduced floating gate to floating gate coupling
JP4405427B2 (ja) * 2005-05-10 2010-01-27 株式会社東芝 スイッチング素子

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829607B1 (ko) * 2006-10-23 2008-05-14 삼성전자주식회사 전기적-기계적 비휘발성 메모리 장치 및 그 제조 방법
KR101337101B1 (ko) * 2009-09-25 2013-12-05 가부시끼가이샤 도시바 불휘발성 반도체 메모리
US8742489B2 (en) 2009-09-25 2014-06-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

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KR100733051B1 (ko) 2007-06-27
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