KR101337101B1 - 불휘발성 반도체 메모리 - Google Patents

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Abstract

불휘발성 반도체 메모리로서, 반도체 기판의 채널 영역 상에 형성된 제1 게이트 절연막과, 제1 게이트 절연막 중에 형성된, 쿨롱 블록케이드 조건을 충족시키는 제1 도전성 미립자를 포함하는 제1 미립자층과, 제1 게이트 절연막 상에 형성된 전하 축적부와, 전하 축적부 상에 형성된 제2 게이트 절연막과, 제2 게이트 절연막 중에 형성된, 제1 도전성 미립자와는 평균 입경이 상이하고,쿨롱 블록케이드 조건을 충족시키는 제2 도전성 미립자를 포함하는 제2 미립자층과, 제2 게이트 절연막 상에 형성된 게이트 전극을 구비하였다.

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은, 반도체 기판의 채널 영역과 게이트 전극 사이에 전하 축적부를 갖는 불휘발성 반도체 메모리에 관한 것이다.
최근, MONOS형의 불휘발성 반도체 메모리의 발전형으로서, 터널 산화막 중에 Si 미결정 등의 도전성 미립자를 포함하는 미립자층을 삽입한 구조의 불휘발성 반도체 메모리가 개발되고 있다(예를 들면, 특허 문헌 1 참조). 이 메모리는, 쿨롱 블록케이드(Coulomb Blockade) 조건을 충족시키는 Si 미결정을 터널 산화막 사이에 끼운 이중 터널 접합을 개재하여, Si 표면과 Si 질화막(전하 축적층) 중의 트랩 준위 사이에서 터널 전류에 의해 전하의 입출이 가능한 구조로 되어 있다.
그리고, 기억 유지 시에는, Si 미결정의 쿨롱 블록케이드 효과와 양자 감금에 의한 에너지 장벽 ΔE에 의해, 정보 전하의 터널이 차단된다. 이 때문에, 기억 유지 특성을 exp(ΔE/kBT)에 따라서 지수 함수적으로 개선할 수 있다. 한편, 기입·소거시에는, 적당한 기입·소거 전압이 걸리는 것에 의해, 에너지 장벽 ΔE의 영향을 받지 않고 정보 전자가 터널할 수 있다. 이 때문에, 고속인 기입·소거가 가능하다.
그런데, 이 종류의 반도체 메모리의 미세화를 도모하기 위해서는 각 층의 박막화가 필요하다. 그러나, 전하 축적층에 축적된 전하를 게이트 전극측에 방출시키지 않기 위해서 블록 절연막을 충분히 두껍게 할 필요가 있어, 터널 절연막에 비해 블록 절연막의 박막화가 어렵다고 하는 문제가 있었다. 또한, 용량을 늘리기 위해서는 다값화가 유효하지만, 미립자를 이용한 메모리에서는 다값화가 어렵다고 하는 문제가 있었다.
한편, 미립자 자체에 전하를 축적시키는 불휘발성 반도체 메모리가 제안되어 있다(예를 들면, 특허 문헌 2 참조). 그러나, 이 종류의 반도체 메모리에서는, 미립자 자체에 전하를 축적시키기 위해서, 미립자의 입경 및 분산을 고도로 제어할 필요가 있어, 신뢰성이 낮다고 하는 문제가 있었다.
특허 문헌1: 일본 특허 공개 2003-078050호 공보 특허 문헌2: 일본 특허 공개 2003-318293호 공보
본 발명의 목적은, 블록층 등의 절연막의 막 두께를 얇게 할 수 있어, 미세화에 알맞은 구조의 불휘발 반도체 메모리를 제공하는 것에 있다.
본 발명의 일 양태에 따른 불휘발성 반도체 메모리는, 반도체 기판의 채널 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 중에 형성된, 쿨롱 블록케이드 조건을 충족시키는 제1 도전성 미립자를 포함하는 제1 미립자층과, 상기 제1 게이트 절연막 상에 형성된 전하 축적부와, 상기 전하 축적부 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 중에 형성된, 상기 제1 도전성 미립자와는 평균 입경이 상이하고, 쿨롱 블록케이드 조건을 충족시키는 제2 도전성 미립자를 포함하는 제2 미립자층과, 상기 제2 게이트 절연막 상에 형성된 게이트 전극을 구비한 것을 특징으로 한다.
본 발명에 따르면, 전하 축적부의 채널측뿐만 아니라 게이트 측의 절연막 중에도 미립자층을 형성하는 것에 의해, 블록층 등의 절연막의 막 두께를 얇게 할 수 있고, 이에 의해 소자의 미세화를 도모할 수 있다.
도 1은 제1 실시 형태에 따른 불휘발성 반도체 메모리의 소자 구조를 도시하는 단면도.
도 2는 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 3은 제1 실시 형태의 불휘발성 반도체 메모리에 있어서의 에너지 밴드도.
도 4는 제1 실시 형태의 변형예의 소자 구조를 도시하는 단면도.
도 5는 제2 실시 형태에 따른 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 6은 제2 실시 형태의 불휘발성 반도체 메모리에 있어서의 에너지 밴드도.
도 7은 제2 실시 형태의 변형예의 소자 구조를 도시하는 단면도.
도 8은 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 9는 제3 실시 형태의 불휘발성 반도체 메모리에 있어서의 에너지 밴드도.
도 10은 제3 실시 형태의 변형예의 소자 구조를 도시하는 단면도.
도 11은 제4 실시 형태에 따른 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 12는 제4 실시 형태의 불휘발성 반도체 메모리에 있어서의 에너지 밴드도.
도 13은 제4 실시 형태의 변형예의 소자 구조를 도시하는 단면도.
도 14는 제5 실시 형태에 따른 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 15는 제5 실시 형태의 불휘발성 반도체 메모리에 있어서의 에너지 밴드도.
도 16은 Si 미결정 직경과 리크 전류의 관계를 도시하는 특성도.
도 17은 제5 실시 형태의 변형예의 소자 구조를 도시하는 단면도.
도 18은 제6 실시 형태에 따른 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 19는 제6 실시 형태의 변형예의 소자 구조를 도시하는 단면도.
이하, 본 발명의 상세를 도시한 실시 형태에 의해 설명한다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리(전하 축적부의 상하에서 입경이 상이한 MONOS형 메모리)의 소자 구조를 도시하는 단면도이다. 또한, 이하에서는 1개의 메모리의 구성을 설명했지만, 이 메모리를 스위칭 소자 등과 조합해서 복수 배치함으로써, 반도체 기억 장치를 구성할 수 있다.
p형 Si 기판(100)의 표면부에는, 채널 영역(101)을 사이에 끼우도록 n형 불순물로 이루어지는 소스/드레인 영역(102, 103)이 형성되어 있다. 기판(100)의 채널 영역(101) 상에는, 터널 절연막(제1 게이트 절연막)(110)이 형성되어 있다. 이 터널 절연막(110)은, 기판(100)의 표면상에 두께 1㎚의 열 산화막(SiO2)(111)을 개재해서 직경 1.5㎚ 정도의 Si 나노 미결정(제1 도전성 미립자)(112a)으로 이루어지는 Si 미결정층(제1 미립자층)(112)을 형성하고, 그 위에 두께 1㎚의 열 산화막(113)을 형성함으로써 구성되어 있다. 미결정층(112)에 있어서의 Si 나노 미결정(112a)은, 쿨롱 블록케이드 조건(전자 1개의 충전 에너지가 열 요동(Heat fluctuation)보다도 큰 것)을 충족시키는 미소 결정이다.
터널 절연막(110) 상에는, Si 질화막으로 이루어지는 두께 5㎚의 전하 축적층(120)이 형성되어 있다. 전하 축적층(120) 상에는, 블록 절연막(제2 게이트 절연막)(130)이 형성되어 있다. 이 블록 절연막(130)은, 전하 축적층(120) 상에 두께 1㎚의 열 산화막(131)을 개재해서 직경 1㎚ 정도의 Si 나노 미결정(제2 도전성 미립자)(132a)으로 이루어지는 Si 미결정층(제2 미립자층)(132)을 형성하고, 그 위에 두께 1㎚의 열 산화막(133)을 형성함으로써 구성되어 있다.
블록 절연막(130) 상에는, 두께 200㎚의 n+형 폴리 Si막으로 이루어지는 게이트 전극(140)이 형성되어 있다. 이러한 구성에 의해, 저전압 고속 기입을 유지하면서 기억 유지 개선을 가능하게 하는, 미세화에 유리한 불휘발성 반도체 메모리로 되어 있다.
다음으로, 본 실시 형태의 불휘발성 반도체 메모리의 제조 방법에 대해서, 도 2(a)∼도 2(e)를 참조하여 설명한다.
우선, 도 2(a)에 도시하는 바와 같이, Si 기판(100) 상에 두께 Tox=1㎚의 열 산화막(111)을 형성하고, 그 위에 CVD 장치로 아몰퍼스 실리콘(a-Si)층(116)을 2㎚ 퇴적한다. 계속해서, a-Si층(116)의 표면에, 열 산화에 의해 두께 1㎚의 산화막(113)을 형성한다. 이에 의해, a-Si층(116)의 두께는 1.5㎚이 되고, a-Si층(116)은 상하 양측이 두께 1㎚의 산화막(111, 113) 사이에 끼워진 상태로 된다.
다음으로, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, 도 2(b)에 도시하는 바와 같이, a-Si층(116)은 a-Si막 두께 정도의 크기의 다수의 Si 나노 미결정(제1 도전성 미립자)(112a)으로 분리되고, Si 나노 미소 결정군으로 이루어지는 Si 미결정층(112)이 형성된다. 이에 의해, Si 미결정층(112)을 산화막(111, 113) 사이에 끼운 터널 절연막(제1 게이트 절연막)(110)이 형성된다.
다음으로, 도 2(c)에 도시하는 바와 같이, 터널 절연막(110) 상에, LPCVD로 두께 5㎚의 Si 질화막으로 이루어지는 전하 축적층(120)을 형성한다. 계속해서, 전하 축적층(120) 상에 두께 1㎚의 SiO2 등의 산화막(131)을 LPCVD로 형성하고, 그 위에 CVD 장치로 a-Si층(136)을 1.5㎚ 퇴적하고, 또한 열 산화에 의해 a-Si층(136)의 표면에 1㎚의 산화막(133)을 형성한다. 이에 의해, a-Si층(136)의 두께는 1㎚이 되고, a-Si층(136)은 상하 양측이 두께 1㎚의 산화막(131, 133) 사이에 끼워진 상태로 된다. 또한, 산화막은 반드시 SiO2에만 한정되는 것이 아니라, 미량의 질소를 포함하는 것이어도 된다.
다음으로, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, 도 2(d)에 도시하는 바와 같이, a-Si층(136)은 a-Si막 두께 정도의 크기의 다수의 Si 나노 미결정(제2 도전성 미립자)(132a)으로 분리되고, Si 나노 미결정군으로 이루어지는 Si 미결정층(제2 미립자층)(132)이 형성된다. 이에 의해, Si 미결정층(132)을 산화막(131, 133) 사이에 끼운 블록 절연막(130)이 형성된다.
여기서, a-Si막 두께 정도의 크기의 결정이 생긴 후에는, 표면 에너지가 최소로 되는 결정 상태를 유지하려고 하는 경향에 의해, 가로 방향의 결정 성장은 얇은 Si 나노 막 두께에서는 일어나기 어렵다. 따라서, 질소 어닐링 조건의 조정에 의해, 막 두께 정도를 전형적 크기로 하는 Si 나노 미결정(112a, 132a)의 입경 제어가 가능하다. 그리고, 막 두께에 의해 전형적 크기가 결정되므로, 하측의 Si 나노 미결정(112a)의 전형적인 크기는 1.5㎚, 상측의 Si 나노 미결정(132a)의 전형적인 크기는 1㎚이 된다.
다음으로, 도 2(e)에 도시하는 바와 같이, 블록 절연막(130) 상에, 게이트 전극(140)으로 되는 두께 200㎚의 n+형 폴리 Si층을 CVD로 퇴적한다. 계속해서, 도시하지 않은 레지스트 패턴을 마스크로 각층을 선택 에칭함으로써, 게이트 전극부를 형성한다. 이 후에는, 인을 도즈량 1×1015㎝-2, 입사 에너지 5KeV로 주입하고, 1000℃, 10초의 고속 어닐링에 의해, 소스/드레인 영역(102, 103)으로 되는 n+형 확산층을 형성하는 것에 의해, 상기 도 1에 도시하는 구조가 얻어진다.
다음으로, 본 실시 형태의 구조의 메모리가 미세화를 유리하게 하는 이유를, 도 3(a) 및 도 3(b)의 에너지 밴드도를 기초로 설명한다. 도 3(a)는 기억 유지 상태, 도 3(b)는 기입 전압 인가 상태를 나타내고 있다.
Si 미결정에 있어서의 에너지 배리어 ΔE는, Si 미결정의 입경이 작은 쪽이 크다. 따라서, 도 3(a)에 도시하는 바와 같이, 하측 Si 나노 미결정(112a)의 ΔE1 쪽이, 상측 Si 나노 미결정(132a)의 ΔE보다도 작다.
기입 시에는, 도 3(b)에 도시하는 바와 같이, 채널로부터 전하 축적층(120)의 전자 트랩에의 주입에 있어서, 적절한 기입 전압을 거는 것에 의해, 전자가 하측 Si 나노 미결정(112a)의 ΔE1을 넘음으로써 고속 기입이 가능하다. 한편, 전하 축적층(120) 중의 정보 전자는, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 전자는 상측의 Si 나노 미결정(132a)을 넘을 수 없다. 이 때문에, Si 미결정층(132)이 블록층으로서 기능한다.
도 3에서는, 전하 축적부인 실리콘 질화막(120) 중의 전자 트랩은, 진공 레벨로부터 보아 실리콘의 전도대 단(端)과 동일한 에너지를 갖도록 도시하고 있지만, 실제는 그 주변에 분포하고 있다. 그 경우에서도 많은 전자 트랩 준위는, 실리콘의 전도대 단 근방이나, 실리콘의 전도대 단보다도 낮은 에너지를 갖고 있고, 입경 소 쪽이, 입경 대의 것보다도 에너지 배리어가 높은 것에는 변함이 없고, 입경 소의 Si 미결정층이 있는 측을 블록층으로 할 수 있는 것에 변함은 없다.
마찬가지로 소거 시에는, 상기 기입과 반대 방향에 동일한 전압을 거는 것에 의해, 입경이 큰 쪽을 터널층, 작은 쪽을 블록층으로 하는 소거가 가능하다. 한편, 데이터 유지에 있어서는, 양측에 Si 미결정층(112, 132)에 의한 에너지 장벽 ΔE1, ΔE가 존재하기 때문에, 통계역학으로부터 exp(ΔE/kBT)에 따라서 장시간 기억 유지가 가능하다. 따라서 본 실시 형태에서는, 터널 절연막(110)뿐만 아니라, 블록 절연막(130)에 있어서도 대폭적인 박막화가 가능하여, 메모리 소자 미세화의 유리한 구조가 된다.
또한, 본 실시 형태에서는, 채널측의 Si 나노 미결정(112a) 쪽이 게이트 측의 Si 나노 미결정(132a)보다도 큰 입경으로 하고 있지만, 반대로 채널측 쪽이 게이트 측보다도 작은 것으로 해도 된다. 이 경우, 게이트와 전하 축적부간의 정보 전하 주입/방출을 상하 반대로 하고, 채널과 전하 축적부 사이를 블록층으로 할 수 있으므로, 마찬가지로 미세화에 유리한 메모리 구조가 된다.
또한, 본 실시 형태에서는, 산화막(111, 113, 131, 133)은 모두 얇은 1㎚의 막 두께로 하고 있지만, 각각의 Si 미결정층을 상하에 끼우는 적어도 한 쪽의 산화막이 1㎚ 정도의 얇은 것이면, 다른 한쪽은 두꺼운 것이어도 된다.
일례로서 산화막(113과 133)이 두꺼운 4㎚인 예를, 도 4에 도시한다. 이러한 두꺼운 산화막은, 예를 들면 LPCVD로 산화막을 적층시킴으로써 형성 가능하다. 도 4와 같은 경우, 기입 시에는 적당한 기입 전압을 거는 것에 의해, 보다 낮은 하측 Si 나노 미결정(112a)의 ΔE1을 넘음으로써 고속 기입 가능하다. 한편, 전하 축적부 중의 정보 전자는, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(132a)을 넘을 수 없다. 따라서 이 경우도, Si 미결정층(132)이 블록층으로서 기능하게 된다.
소거 시에는 밸런스 밴드 측의 정공에서 보면, 정공에 대해서도 Si 미결정 중으로 에너지 배리어가 형성되는 것도, 또한 에너지 배리어가 입경 소의 것 정도 높은 것도 마찬가지이다. 이 때문에, 적당한 소거 전압을 거는 것에 의해, 보다 낮은 하측 Si 나노 미결정(112a)의 ΔE1 hole를 정공이 넘음으로써 소거 가능하다. 한편, 전하 축적부 중의 정공은, ΔEhole가 ΔE1 hole보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(132a)을 넘을 수 없다. 이 때문에, Si 미결정층(132)이 소거에 있어서의 블록층으로서 기능한다. 도 4는, 도면 부호 111과 131을 얇게 또한 도면 부호 113과 133을 두껍게 하고 있지만, 도면 부호 111과 131을 두껍게 또한 도면 부호 113과 133을 얇게 해도 마찬가지로, 입경이 작은 측을 블록층으로서 기능시킬 수 있다.
이와 같이 전하 축적층(120)의 상하에서 입경이 상이한 Si 나노 미결정(112a, 132a)을 갖고, 또한 각 Si 미결정층(112, 132)을 상하에 끼우는 적어도 한쪽의 산화막, 예를 들면 도면 부호 111, 131을 1㎚ 정도의 얇은 것으로 함으로써, 블록층을 박막화한 미세화에 유리한 메모리 구조를 얻을 수 있다.
즉, 채널과 게이트 사이에 전하 축적부를 갖는 메모리 장치에 있어서, 채널과 전하 축적부 사이, 및 게이트와 전하 축적부 사이에, 도전성 나노 미립자층을 각각 형성한다. 또한, 한쪽의 도전성 미립자의 입경을 보다 미소화함으로써 에너지 배리어를 높게 하고, 지수 함수적으로 전류 리크를 억제함으로써, 입경이 보다 작은 미립자층을 블록층으로서 이용할 수 있다. 이에 의해, 미세화에 유리한 메모리 구조를 실현할 수 있다.
(제2 실시 형태)
도 5(a)∼도 5(c)는, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 메모리(전하 축적부의 상하에서 입경이 상이한 부유 게이트 메모리)의 제조 공정을 도시하는 단면도이다.
Si 기판(200) 상에 두께 Tox=1㎚의 열 산화막(211)을 형성하고, 그 위에 CVD 장치로 a-Si층을 2㎚ 퇴적한다. 그 후, a-Si층의 표면에 열 산화에 의해 1㎚의 SiO2 등의 산화막(212)을 형성하고, 두께 1.5㎚의 a-Si층이, 상하 양측이 두께 1㎚의 산화막(211, 213) 사이에 끼워져 있는 구조로 한다.
다음으로, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, a-Si층은, a-Si막 두께 정도의 크기의 Si 나노 미소 결정(제1 도전성 미립자)(212a)으로 이루어지는 Si 미결정층(제1 미립자층)(212)이 되고, 상기 도 2(b)와 마찬가지의 구조가 생긴다. 그 위에 LPCVD로 3㎚의 산화막을 적층해서 Si 미결정층(212) 상의 산화막(213)을 합계 4㎚로 한 후, CVD 장치로 a-Si층을 2㎚ 퇴적한다. 계속해서, 열 산화에 의해 a-Si층의 표면에 1㎚의 산화막(115)을 형성하고, 두께 1.5㎚의 a-Si층이, 상하 양측이 산화막(213, 215) 사이에 끼워져 있는 구조로 한다. 그 후, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, 도 5(a)에 도시하는 바와 같이, 상측 a-Si층은, a-Si막 두께 정도의 크기의 Si 나노 미소 결정(제1 도전성 미립자)(214a)으로 이루어지는 Si 미결정층(제1 미립자층)(214)이 된다. 이에 의해, 산화막(211), Si 미결정층(212), 산화막(213), Si 미결정층(214), 산화막(215)으로 이루어지는 터널 절연막(제1 게이트 절연막)(210)이 형성된다.
다음으로, 도 5(b)에 도시하는 바와 같이, LPCVD로 부유 게이트(220)가 되는 10㎚의 폴리 Si막을 형성한다. 계속해서, 부유 게이트(220) 상에, 열 산화로 1㎚의 산화막(231)을 형성한 후, CVD 장치로 a-Si층을 1.5㎚ 퇴적하고, 열 산화에 의해 a-Si층의 표면에 1㎚의 산화막(233)을 형성한다. 이에 의해, 폴리 Si 상의 a-Si층의 두께는 1㎚이 되고, 상하 양측이 두께 1㎚의 산화막(231, 233) 사이에 끼워지게 된다.
다음으로, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, 폴리 Si 상의 a-Si층은 1㎚ 사이즈의 Si 나노 미결정(제2 도전성 미립자)(232a)으로 이루어지는 Si 미결정층(제2 미립자층)(232)이 된다. 그 위에 LPCVD로 3㎚의 SiO2 등의 산화막을 적층해서 Si 미결정층(232) 상의 산화막(233)을 합계 4㎚으로 한 후, CVD 장치로 a-Si층을 1.5㎚ 퇴적한다. 계속해서, 열 산화에 의해 a-Si층의 표면에 1㎚의 산화막(235)을 형성하고, 두께 1㎚의 a-Si층이, 상하 양측이 산화막(233, 235) 사이에 끼워져 있는 구조로 한다. 그 후, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, 최상층 상측 a-Si층은, a-Si막 두께 정도의 크기의 Si 나노 미결정(제2 도전성 미립자)(234a)으로 이루어지는 Si 미결정층(제2 미립자층)(234)이 된다. 이에 의해, 산화막(231), Si 미결정층(232), 산화막(233), Si 미결정층(234), 산화막(235)으로 이루어지는 전극간 절연막(제2 게이트 절연막)(230)이 형성된다.
여기서, a-Si막 두께 정도의 크기의 결정이 생긴 후에는, 표면 에너지가 최소로 되는 결정 상태를 유지하려고 하는 경향에 의해, 가로 방향의 결정 성장은 얇은 Si 나노 막 두께에서는 일어나기 어렵다. 따라서, 질소 어닐링 조건의 조정에 의해, 막 두께 정도를 전형적 크기로 하는 Si 나노 미결정(212a, 214a, 232a, 234a)의 입경 제어가 가능하다.
다음으로, 도 5(c)에 도시하는 바와 같이, 전극간 절연막(230) 상에, 게이트 전극(240)이 되는 두께 200㎚의 n+형 폴리 Si층을 CVD로 퇴적한 후, 레지스트 패턴을 마스크로 한 선택 에칭에 의해 게이트 전극부를 형성한다. 그 후, 인을 도즈량 1×1015㎝-2, 입사 에너지 5KeV로 주입하고, 1000℃, 10초의 고속 어닐링에 의해 소스/드레인 영역(202, 203)이 되는 n+형 확산층을 형성한다. 이에 의해, 저전압 고속 기입을 유지하면서 기억 유지 개선을 가능하게 하는, 미세화에 유리한 부유 게이트형 메모리를 형성할 수 있었다.
다음으로, 본 실시 형태의 구조의 메모리가 미세화를 유리하게 하는 이유를, 도 6(a) 및 도 6(b)의 에너지 밴드도를 기초로 설명한다. 도 6(a)는 기억 유지 상태, 도 6(b)는 기입 전압 인가 상태를 나타내고 있다.
Si 미결정에 있어서의 에너지 배리어 ΔE는, Si 미결정의 입경이 작은 쪽이 크다. 따라서, 도 6(a)에 도시하는 바와 같이, 하측 Si 나노 미결정(212a, 214a)의 ΔE1 쪽이, 상측 Si 나노 미결정(232a, 234a)의 ΔE보다도 작다.
기입 시에는, 도 6(b)에 도시하는 바와 같이, 채널로부터 전하 축적부로서의 부유 게이트(220)에의 주입에 있어서, 적절한 기입 전압을 거는 것에 의해, 전자가 하측 Si 나노 미결정(212a, 214a)의 ΔE1을 넘음으로써 고속 기입이 가능하다. 한편, 부유 게이트(220) 중의 정보 전자는, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(232a, 234a)을 넘을 수 없다. 이 때문에, Si 미결정층(232, 234)이 블록층으로서 기능한다.
마찬가지로 소거 시에는, 상기 기입과 반대 방향에 동일한 전압을 거는 것에 의해, 입경이 큰 쪽을 터널층, 작은 쪽을 블록층으로 하는 소거가 가능하다. 한편, 데이터 유지에 있어서는, 양측의 Si 미결정층(212, 214, 232, 242)에 의한 에너지 장벽 ΔE1, ΔE를 넘을 필요가 있으므로, exp(ΔE/kBT)에 따라서 장시간 기억 유지가 가능하다. 따라서 본 실시 형태에서는, 터널 절연막(210)뿐만 아니라, 전극간 절연막(230)에 있어서도 대폭적인 박막화가 가능하여, 메모리 소자 미세화의 유리한 구조가 된다.
특히 부유 게이트 메모리에 있어서는, 오버랩 셀 구조를 취함으로써 미세화가 보다 곤란하게 되는 것이 알려져 있다. 그러나, 본 실시 형태에서는, 입경이 작은 Si 나노 미결정(232a, 234a)에 의한 높은 에너지 장벽으로 기입 소거 시에도 전류가 블록되기 때문에, 오버랩 구조가 불필요한 미세화에 유리한 플랫 셀 구조도 실현 가능하다.
또한, 본 실시 형태에서는, 채널측의 Si 나노 미결정(212a, 214a) 쪽이, 게이트 측의 Si 나노 미결정(232a, 234a)보다도 큰 입경으로 하고 있지만, 반대로 채널측 쪽이 게이트 측보다도 작은 것으로 해도 된다. 이 경우, 게이트와 전하 축적부간의 정보 전하 주입/방출을 상하 반대로 하고, 채널과 전하 축적부 사이를 블록층으로 할 수 있으므로, 마찬가지로 미세화에 유리한 메모리 구조가 된다.
또한, 본 실시 형태에서는, 채널측의 Si 나노 미결정(212a와 214a) 및 게이트 측의 Si 나노 미결정(232a와 234a)은 동일한 입경으로 하고 있지만, 이것에 한정되는 것은 아니다. Si 나노 미결정(212a)보다도 Si 나노 미결정(232a)이 입경 소, 또한 Si 나노 미결정(214a)보다도 Si 나노 미결정(234a)이 입경 소이면, 기입 시에 Si 미결정층(212)이 터널층이고 Si 미결정층(232)이 블록층, 소거 시에 Si 미결정층(214)이 터널층이고 Si 미결정층(234)이 블록층으로서 마찬가지로 기능한다. 따라서, Si 나노 미결정(212a와 214a) 및 Si 나노 미결정(232a와 234a)은 동일한 입경이 아니어도 된다. 예를 들면, Si 나노 미결정(212a)의 입경 1.8㎚, Si 나노 미결정(214a)의 입경 1.5㎚, Si 나노 미결정(232a)의 입경 1.2㎚, Si 나노 미결정(234a)의 입경 1㎚이어도 된다.
또한, 본 실시 형태에서는, 채널 측에 Si 미결정층(212, 214) 및 게이트 측에 Si 미결정층(232, 234)과 같이, 각각에 2층씩 Si 미결정층을 갖고 있지만, 1층의 것이어도 된다. 예로서 Si 미결정층(212, 232)만을 갖는 예를, 도 7에 도시한다. 이 구조는, 도 5(c)의 구조로부터 Si 미결정층(214) 및 산화막(215)과 Si 미결정층(234) 및 산화막(235)을 생략하면 형성할 수 있다.
도 7과 같은 경우, 기입 시에는 적당한 기입 전압을 거는 것에 의해, 전자가 하측 Si 나노 미결정(212a)의 ΔE1을 넘음으로써, Si 미결정층(212)을 개재한 고속 기입이 가능하다. 한편, 전하 축적부 중의 정보 전자는, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(232a)을 넘을 수 없으므로, Si 미결정층(232)이 블록층으로서 기능하는 것은 동등하다.
소거 시에는 밸런스 밴드측의 정공에서 보면, 정공에 대해서도 Si 미결정 중에서 에너지 배리어가 형성되는 것도, 또한 에너지 배리어가 입경 소인 것이 높은 것도 마찬가지이다. 이 때문에, 적절한 소거 전압을 거는 것에 의해, 보다 낮은 하측 Si 나노 미결정(212a)의 ΔE1 hole를 정공이 넘음으로써 소거 가능하다. 한편, 전하 축적부 중의 정공은, ΔEhole가 ΔE1 hole보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(232a)을 넘을 수 없다. 이 때문에, Si 미결정층(232)이 소거에 있어서의 블록층으로서 기능한다.
또한, 도 7에서는 산화막(213, 233)은 두꺼운 4㎚으로 하고 있지만, 산화막(213, 233)도 얇은 1㎚의 것으로 하는 것도 가능하다. 이것은, LPCVD에 의한 산화막 두께의 적층을 생략함으로써 형성 가능하다. 이 경우, 기입 소거 시에 적당한 기입 전압을 거는 것에 의해, 전자가 하측 Si 나노 미결정(212a)의 ΔE1을 넘음으로써 고속 기입 소거 가능하다. 한편, 전하 축적부 중의 정보 전자는, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(232a)을 넘을 수 없다. 이 때문에, Si 미결정층(232)이 블록층으로서 기능한다.
또한, 기억 유지 시에는, 전자가 에너지 장벽 ΔE1, ΔE를 넘을 필요가 있으므로, exp(ΔE/kBT)에 따라서 장시간 기억 유지가 가능하다. 이 경우, Si 미결정에 간극이 없도록 형성하는, 보다 정밀한 프로세스 조건 제시가 필요하다.
이와 같이 전하 축적부로서의 부유 게이트(220)의 상하에서 입경이 상이한 Si 나노 미결정(212a, 232a)을 갖고, 또한 각 Si 미결정층(212, 232)을 상하에 끼우는 적어도 한쪽의 산화막(211, 231)을 1㎚ 정도의 얇은 것으로 할 수 있다. 이에 의해, 블록층으로서의 전극간 절연막(230)을 박막화한 미세화에 유리한 메모리 구조를 얻을 수 있다.
(제3 실시 형태)
도 8(a)∼도 8(c)는, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 메모리(전하 축적부의 상하에서 입경이 상이한 2층 축적부 MONOS형 메모리)의 제조 공정을 도시하는 단면도이다.
도 8(a)에 도시하는 바와 같이, Si 기판(300) 상에 두께 Tox=1㎚의 열 산화막(311)을 형성하고, 그 위에 CVD 장치로 a-Si층을 2㎚ 퇴적한다. 계속해서, 열 산화에 의해 a-Si층의 표면에 1㎚의 산화막(313)을 형성한다. 이에 의해, a-Si층의 두께는 1.5㎚이며, a-Si층이 상하 양측을 두께 1㎚의 산화막(311, 313) 사이에 끼워져 있는 구조로 한다. 계속해서, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, a-Si층은, a-Si막 두께 정도의 크기의 Si 나노 미소 결정(제1 도전성 미립자)(312a)으로 이루어지는 Si 미결정층(제1 미립자층)(312)이 된다. 이에 의해, 산화막(311, 313) 사이에 Si 미결정층(312)이 끼워진 구조의 터널 절연막(제1 게이트 절연막)(310)이 형성된다.
다음으로, 도 8(b)에 도시하는 바와 같이, LPCVD로 5㎚의 제1 전하 축적층인 Si 질화막(321)을 형성한 후, 10㎚의 알루미나(산화 알루미늄)막(322)을 형성하고, LPCVD로 5㎚의 제2 전하 축적층인 Si 질화막(323)을 형성한다. 즉, 알루미나막(322)을 2개의 전하 축적층(321, 323) 사이에 끼운 구조의 전하 축적부(320)를 형성한다.
계속해서, 1㎚의 SiO2 등의 산화막(331)을 LPCVD로 형성하고, CVD 장치로 a-Si층을 1.5㎚ 퇴적하고, 열 산화에 의해 a-Si층의 표면에 1㎚의 산화막(333)을 형성한다. 이에 의해, 상측 a-Si층의 두께는 1㎚이며, a-Si층이 상하 양측을 두께 1㎚의 산화막 (331, 333) 사이에 끼워져 있는 구조로 한다. 계속해서, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, a-Si층은 나노미터 사이즈의 Si 나노 미소 결정(제2 도전성 미립자)(332a)으로 이루어지는 Si 미결정층(제2 도전성 미립자)(332)이 된다. 이에 의해, 산화막(331, 333) 사이에 Si 미결정층(332)이 끼워진 구조의 블록 절연막(제2 게이트 절연막)(330)이 형성된다.
여기서, a-Si막 두께 정도의 크기의 결정이 생긴 후에는, 표면 에너지가 최소로 되는 결정 상태를 유지하려고 하는 경향에 의해, 가로 방향의 결정 성장은 얇은 Si 나노 막 두께에서는 일어나기 어렵다. 따라서, 질소 어닐링 조건의 조정에 의해, 막 두께 정도를 전형적 크기로 하는 Si 나노 미결정(312a, 332a)의 입경 제어가 가능하다. 막 두께에 의해 전형적 크기가 결정되므로, 하측의 Si 나노 미결정(312a)의 전형적인 크기는 1.5㎚, 상측의 Si 나노 미결정(332a)의 전형적인 크기는 1㎚이 된다.
다음으로, 도 8(c)에 도시하는 바와 같이, 블록 절연막(330) 상에, 게이트 전극(340)이 되는 두께 200㎚의 n+형 폴리 Si층을 CVD로 퇴적하고, 레지스트 패턴을 마스크로 한 선택 에칭에 의해 게이트 전극부를 형성한다. 그 후, 인을 도즈량 1×1015㎝-2, 입사 에너지 5KeV로 주입하고, 1000℃, 10초의 고속 어닐링에 의해 소스/드레인 영역(302, 303)이 되는 n+형 확산층을 형성한다. 이에 의해, 저전압 고속 기입을 유지하면서 기억 유지 개선을 가능하게 하는 부유 게이트형 메모리 장치를 형성할 수 있었다.
다음으로, 본 실시 형태의 구조의 메모리가 다값화를 유리하게 하는 이유를, 도 9(a)∼도 9(c)의 에너지 밴드도를 기초로 설명한다. 도 9(a)는 기억 유지 상태, 도 9(b)는 하측 축적부 기입 전압 인가 상태, 도 9(c)는 상측 축적부 기입 전압 인가 상태를 나타내고 있다.
Si 미결정에 있어서의 에너지 배리어 ΔE는, Si 미결정의 입경이 작은 쪽이 크다. 따라서, 도 9(a)에 도시하는 바와 같이, 하측 Si 나노 미결정(312a)의 ΔE1 쪽이, 상측 Si 나노 미결정(332a)의 ΔE보다도 작다.
하측 전하 축적층(321)에의 기입을 행하기 위해서는, 도 9(b)에 도시하는 바와 같이, 소거 상태로부터 적절한 기입 전압을 거는 것에 의해, 전자가 하측 Si 나노 미결정(312a)의 ΔE1을 넘음으로써 고속 기입 가능하다. 이 때, 전하 축적층(321)의 반대측에서는 정보 전자는 알루미나막(322)에 의해 블록된다. 한편, 상측 전하 축적층(323)에서는 ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 전자는 상측의 Si 나노 미결정(332a)을 넘을 수 없으므로, 전하의 출입이 없다. 따라서, 하측의 전하 축적층(321)에만의 기입이 가능하다.
상측의 전하 축적층(323)에의 기입을 행하기 위해서는, 도 9(c)에 도시하는 바와 같이, 소거 상태로부터 도 9(b)보다도 큰 전압을 반대에 걸면 된다. 전자가 상측 Si 나노 미결정(332a)의 ΔE를 넘음으로써, 상측 전하 축적층(323)에의 게이트로부터의 고속 기입이 가능하다. 이 때, 전하 축적층(323)의 반대측에서는 정보 전자는 알루미나막(322)에 의해 블록된다. 한편, 하측 전하 축적층(321)에서는, ΔE1이 ΔE보다도 낮으므로, 전자가 에너지 장벽을 넘어서, 기판에의 과잉 소거가 일어날 가능성이 있다. 과잉 소거가 있는 경우에는 제2 스텝으로서, 도 9(b)와 동일한 하측 축적층에의 기입 프로세스에 의해, 과잉 소거 분을 제거하면 된다. 이상에서 상측의 전하 축적층(323)에만의 기입이 가능하다.
상하의 전하 축적층(321, 323)의 양방에 기입하기 위해서는, 상측의 전하 축적층(323)에만의 기입 상태로부터, 도 9(b)에 도시하는 하측의 전하 축적층(321)에만의 기입을 행하면 된다.
이상으로부터 수회의 펄스 전압 인가 조작에 의해, 소거 상태로부터, 하측만 기입, 상측만 기입, 양방 기입의 상태를 형성할 수 있다. 각각 임계값 전압값이 서로 다르므로, (0,0)(1,0)(0,1)(1,1) 상태로 해서 다값화할 수 있다는 것을 알 수 있다.
소거 상태로 되돌리는 것도 수회의 펄스 전압 인가로 가능하다. 예를 들면, 도 9(c)과 반대인 반대 방향에 동일한 크기의 전압을 걸면, 상측 전하 축적층(323)으로부터 게이트에의 소거를 할 수 있다. 계속해서, 도 9(b)와 반대인 반대 방향에 동일한 크기의 전압을 걸면, 하측만 소거되어, 양방 소거의 소거 상태로 할 수 있다. 기억 유지 상태에서는 상하 축적층 내의 정보 전하는, 상하의 Si 미결정에 의한 에너지 배리어 및 알루미나막에 의해 차단되고, 이에 의해 장시간 유지된다. 따라서, 저전압이고 고속인 기입을 유지하면서 다값 메모리를 실현할 수 있다.
상기는 1개의 메모리 소자당 4값이지만, 1소자당의 비트수를 유리하게 늘리는 것도 가능하다. 하측 전하 축적층(321)의 정보 전하에 의한 임계값 시프트를 ΔVth1, 상측 전하 축적부(323)의 정보 전하에 의한 임계값 시프트를 ΔVth2로 하면, 전체의 임계값 시프트는 전자장의 서로 겹침에 의해, ΔVth=ΔVth1+ΔVth2이다. 예를 들면, 1 소자당 8값을 임계값 간격 1V로 설정하려고 하면, 통상 최대 임계값 시프트량 ΔVth max＝7V가 필요하다. 이것에 대하여 본 실시 형태이면, 예를 들면 ΔVth1 max=4V, ΔVth2 max=3V로 가능하게 되고, 보다 작은 최대 임계값 시프트로 가능하게 된다. 즉, 저전압화할 수 있고, 따라서 고신뢰성화에 유리하게 된다.
또한, 미세화하면 면적이 작아지는 분만큼, 전자수 요동이 영향을 주지 않는 전자수에 대응하는 임계값 시프트가 커진다. 전자수 요동이 영향을 주지 않는 전자수에 대응하는 임계값 시프트를 ΔVth0으로 한다. 예를 들면, 8값을 미소 소자 사이즈로 전자수 요동의 영향 없이 하는 것으로 하면, 통상은 최대 임계값차에서 다시 그 7배인 ΔVth max=7ΔVth0이 필요하다. 이것에 대하여 본 실시 형태에서는, ΔVth1 max=4ΔVth0, ΔVth1 max=3ΔVth0으로 가능하게 되고, 보다 작은 최대 임계값 시프트로 가능하게 된다. 즉, 저전압화할 수 있고, 따라서 고신뢰성화에 유리하게 된다. 이상과 같이 본 실시 형태는, 다값화에 유리한 불휘발 메모리 소자가 된다.
또한, 본 실시 형태에서는 채널측의 Si 나노 미결정(312a) 쪽이, 게이트 측의 Si 나노 미결정(332a)보다도 큰 입경으로 하고 있지만, 반대로 채널측 쪽이, 게이트 측보다도 작은 것이어도 된다. 이 경우, 게이트와 전하 축적부간의 정보 전하 주입/방출을 상하 반대로 하고, 채널과 전하 축적부 사이를 필요에 따라서 블록층으로 할 수 있으므로, 마찬가지로 다값화에 유리한 메모리 소자가 된다.
또한, 본 실시 형태에서는, 산화막(311, 313, 331, 333)은 모두 얇은 1㎚으로 하고 있지만, 각각의 Si 미결정층을 상하에 끼우는 적어도 한쪽의 산화막이 1㎚ 정도의 얇은 것이면, 다른 한쪽은 두꺼운 것이어도 된다. 예로서, 산화막(313과 333)이 두꺼운 4㎚인 예를, 도 10에 도시한다. 이러한 두꺼운 산화막은, 예를 들면 LPCVD로 산화막을 증가시킴으로써 형성 가능하다.
도 10과 같은 경우, 하측 전하 축적층(321)에 기입을 행하기 위해서는, 소거 상태로부터 적당한 기입 전압을 게이트 플러스 방향에 거는 것에 의해, 보다 낮은 하측 Si 나노 미결정(312a)의 ΔE1을 넘음으로써 고속 기입 가능하다. 이 때, 전하 축적층(321)의 반대측에서는 정보 전자는 알루미나막(322)에 의해 블록된다. 한편, 상측 전하 축적층(323)에서는, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(332a)을 넘을 수 없으므로 전하의 출입이 없다. 따라서, 하측의 전하 축적층(321)에만의 기입이 가능하다.
밸런스 밴드측의 정공에서 보면, 정공에 대해서도 Si 미결정 중에서 에너지 배리어가 형성되는 것도, 또한 에너지 배리어가 입경 소인 것이 높은 것도 마찬가지이다. 상측의 전하 축적층(323)에의 기입을 행하기 위해서는, 소거 상태로부터 적당한 전압을 게이트 마이너스 방향에 걸어서, 상측 Si 나노 미결정(332a)의 ΔEhole를 정공이 전하 축적부로부터 게이트로 넘어감으로써 가능하다. 이 때, 전하 축적층(323)의 반대측에서는 정보 전하는 알루미나막(322)에 의해 블록된다. 한편, 하측 전하 축적층(321)에서는, ΔE1 hole가 ΔEhole보다도 낮으므로, 에너지 장벽을 넘어서 기판으로부터 전하 축적층(321)에의 정공 주입에 의한 과잉 소거가 일어날 가능성이 있다. 과잉 소거가 있는 경우에는 제2 스텝으로서, 적당한 게이트 플러스 전압에 의한 하측 전하 축적층(321)에만의 기입 프로세스에 의해, 과잉 소거 분을 제거하면 된다. 이상에서, 상측 전하 축적층(323)에만의 기입이 가능하다.
상하의 전하 축적층(321, 323)의 양방에 기입하기 위해서는, 상측의 전하 축적층(323)에만의 기입 상태로부터, 하측의 전하 축적층(321)에만의 기입을 행하면 된다. 이상으로부터 수회의 펄스 전압 인가 조작에 의해, 소거 상태로부터, 하측만 기입, 상측만 기입, 양방 기입의 상태를 마찬가지로 형성할 수 있다.
이와 같이 2층의 전하 축적층(321, 323)을 갖고, 상하에서 입경이 상이한 Si 미결정을 갖고, 또한 각 Si 미결정층을 상하에 끼우는 적어도 한쪽의 산화막이 1㎚ 정도의 얇은 것으로 함으로써, 다값화에 유리한 메모리 구조를 얻을 수 있다.
(제4 실시 형태)
도 11(a)∼도 11(c)는, 본 발명의 제4 실시 형태에 따른 다값화에 유리한 불휘발성 반도체 메모리(전하 축적부의 상하에서 입경이 상이한 2층 축적부 부유 게이트 메모리)의 제조 공정을 도시하는 단면도이다.
도 11(a)에 도시하는 바와 같이, Si 기판(400) 상에 두께 Tox=1㎚의 열 산화막(411), 입경 1.5㎚ 정도의 Si 나노 미결정(제1 도전성 미립자)(412a)으로 이루어지는 Si 미결정층(제1 미립자층)(412), 두께 4㎚의 SiO2 등의 산화막(413), 입경 1.5㎚ 정도의 Si 나노 미결정(제1 도전성 미립자)(414a)으로 이루어지는 Si 미결정층(제1 미립자층)(414), 두께 1㎚의 열 산화막(415)을 형성한다. 터널 절연막(제1 게이트 절연막)(410)으로서의 각각의 층(411∼415)의 제작 방법은, 이전의 제2 실시 형태에서 도 5(a)에 도시한 방법과 마찬가지이다.
다음으로, 도 11(b)에 도시하는 바와 같이, LPCVD로 제1 전하 축적층으로서의 하측 부유 게이트(421)가 되는 두께 10㎚의 폴리 Si막을 형성한다. 계속해서, CVD에 의해 양측이 얇은 2㎚ 산화막(451, 453) 사이에 끼워진 두께 10㎚의 알루미나(산화 알루미늄)(452)에 의한 블록층(450)을 형성하고, LPCVD로 제2 전하 축적층으로서의 상측 부유 게이트(422)가 되는 두께 10㎚의 폴리 Si막을 형성한다.
다음으로, 부유 게이트(422) 상에, 두께 1㎚의 열 산화막(431), 입경 1㎚ 정도의 Si 나노 미결정(제2 도전성 미립자)(432a)으로 이루어지는 Si 미결정층(제2 미립자층)(432), 두께 4㎚의 산화막(433), 입경 1㎚ 정도의 Si 나노 미결정(제2 도전성 미립자)(434a)으로 이루어지는 Si 미결정층(제2 미립자층)(434), 두께 1㎚의 열 산화막(435)을 형성한다. 전극간 절연막(제2 게이트 절연막)(430)으로서의 각각의 층(431∼435)의 제작 방법은, 이전의 제2 실시 형태에서 도 5(b)에 도시한 방법과 마찬가지이다.
여기서, a-Si막 두께 정도의 크기의 결정이 생긴 후에는, 표면 에너지가 최소로 되는 결정 상태를 유지하려고 하는 경향에 의해, 가로 방향의 결정 성장은 얇은 Si 나노 막 두께에서는 일어나기 어렵다. 따라서, 질소 어닐링 조건의 조정에 의해, 막 두께 정도를 전형적 크기로 하는 Si 나노 미결정(412a, 414a, 432a, 434a)의 입경 제어가 가능하다.
다음으로, 도 11(c)에 도시하는 바와 같이, 전극간 절연막(430) 상에, 게이트 전극(440)이 되는 두께 200㎚의 n+형 폴리 Si층을 CVD로 퇴적한 후, 레지스트 패턴을 마스크로 한 선택 에칭에 의해 게이트 전극부를 형성한다. 그 후, 인을 도즈량 1×1015㎝-2, 입사 에너지 5KeV로 주입하고, 1000℃, 10초의 고속 어닐링에 의해 소스/드레인(402, 403)이 되는 n+형 확산층을 형성한다. 이에 의해, 저전압 고속 기입을 유지하면서 기억 유지 개선을 가능하게 하는, 다값화에 유리한 부유 게이트형 메모리를 형성할 수 있었다.
다음으로, 본 실시 형태의 구조의 메모리가 다값화를 유리하게 하는 이유를, 도 12(a)∼도 12(c)의 에너지 밴드도를 기초로 설명한다. 도 12(a)는 기억 유지 상태, 도 12(b)는 하측 축적부 기입 전압 인가 상태, 도 12(c)는 상측 축적부 기입 전압 인가 상태를 나타내고 있다.
Si 미결정에 있어서의 에너지 배리어 ΔE는, Si 미결정의 입경이 작은 쪽이 크다. 따라서, 도 12(a)에 도시하는 바와 같이, 하측 나노 Si 미결정(412a, 414a)의 ΔE1 쪽이, 상측 Si 나노 미결정(432a, 434a)의 ΔE보다도 작다.
하측 부유 게이트(421)에의 기입을 행하기 위해서는, 도 12(b)에 도시하는 바와 같이, 소거 상태로부터 적절한 기입 전압을 거는 것에 의해, 전자가 하측 Si 나노 미결정(412a, 414a)의 ΔE1을 넘음으로써 고속 기입 가능하다. 이 때, 하측 부유 게이트(421)의 반대측에서는 정보 전자는 블록층(450)에 의해 블록된다. 한편, 상측 부유 게이트(422)에서는, 도 12(b)에 도시하는 바와 같이, ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 전자는 상측의 Si 나노 미결정(432a, 434a)을 넘을 수 없다. 즉, 전하의 출입이 없다. 따라서, 하측 부유 게이트(421)에만의 기입이 가능하다.
상측 부유 게이트(422)에의 기입을 행하기 위해서는, 도 12(c)에 도시하는 바와 같이, 소거 상태로부터 도 12(b)보다도 큰 전압을 반대로 걸면 된다. 상측 Si 나노 미결정(432a, 434a)의 ΔE를 넘음으로써 상측 부유 게이트(422)에의 게이트로부터의 고속 기입이 가능하다. 이 때, 상측 부유 게이트(422)의 반대측에서는, 정보 전자는 블록층(450)에 의해 블록된다. 한편, 하측 부유 게이트(421)에서는, 도 12(c)에 도시하는 바와 같이, ΔE1이 ΔE보다도 낮으므로, 에너지 장벽을 넘어서 기판에의 과잉 소거가 일어날 가능성이 있다. 과잉 소거가 있는 경우에는 제2 스텝으로서, 도 12(b)와 같은 하측 부유 게이트(421)의 기입 프로세스에 의해, 과잉 소거 분을 제거하면 된다. 이상에서 상측의 부유 게이트(422)에만의 기입이 가능하다.
상하의 부유 게이트(421, 422)의 양방에 기입하기 위해서는, 상기한 상측 부유 게이트(422)에만의 기입 상태로부터, 도 12(b)에 도시하는 하측 부유 게이트(421)에만의 기입을 행하면 된다.
이상으로부터 수회의 펄스 전압 인가 조작에 의해, 소거 상태로부터, 하측만 기입, 상측만 기입, 양방 기입의 상태를 형성할 수 있다. 각각 임계값 전압값이 서로 다르므로, (0,0)(1,0)(0,1)(1,1) 상태로 해서 다값화할 수 있는 것을 알 수 있다.
소거 상태로 되돌리는 것도 수회의 펄스 전압 인가로 가능하다. 예를 들면, 도 12(c)과 반대인 반대 방향에 동일한 크기의 전압을 걸면, 상측 부유 게이트(422)로부터 게이트에의 소거를 할 수 있고, 계속해서 도 12(b)와 반대 방향에 동일한 크기의 전압을 걸면, 하측 부유 게이트(421)만 소거되어, 양방 소거의 소거 상태로 할 수 있다. 기억 유지 상태에서는 상하의 부유 게이트(421, 422) 내의 정보 전하는, 상하의 Si 미결정에 의한 에너지 배리어 및 블록층(450)에 의해 차단되어 장시간 유지된다. 따라서, 저전압이고 고속인 기입을 유지하면서 다값 메모리를 실현할 수 있다.
상기는 1개의 메모리 소자당 4값이지만, 이전의 제3 실시 형태와 마찬가지로, 1 소자당의 비트수를 유리하게 늘리는 것도 가능하고, 본 실시 형태는 다값화에 유리한 불휘발 메모리 소자가 된다.
또한, 본 실시 형태에 있어서는, 이전의 제2 실시 형태에서 설명한 것과 마찬가지로, 채널측의 Si 나노 미결정(412a, 414a)의 크기와 게이트 측의 Si 나노 미결정(432a, 434a)의 크기의 관계는 반대로 해도 되고, Si 나노 미결정(412a와 414a), 및 Si 나노 미결정(432a와 434a)은 서로 다른 입경으로 해도 된다.
또한, 본 실시 형태에서는, 채널측에 Si 미결정층(412, 414) 및 게이트 측에 Si 미결정층(432, 434)과 같이 2층씩 Si 미결정층을 갖고 있지만, 일층의 것이어도 된다. 예로서 Si 미결정층(412, 432)만을 갖는 예를, 도 13에 도시한다. Si 미결정층(414) 및 산화막(415)과 Si 미결정층(434) 및 산화막(435)을 생략하면 형성할 수 있다.
도 13과 같은 경우, 하측 부유 게이트(421)에 기입을 행하기 위해서는, 소거 상태로부터 적당한 기입 전압을 게이트 플러스 방향에 거는 것에 의해, 전자가 하측 Si 나노 미결정(412a)의 ΔE1을 넘음으로써 고속 기입 가능하다. 이 때, 부유 게이트(421)의 반대측에서는 정보 전자는 블록층(450)에 의해 차단된다. 한편, 상측 부유 게이트(422)에서는 ΔE가 ΔE1보다도 높은 것에 의한 에너지 장벽의 존재에 의해, 상측의 Si 나노 미결정(432a)를 넘을 수 없으므로, 전하의 출입이 없다. 따라서, 하측 부유 게이트(421)에만의 기입이 가능하다.
밸런스 밴드측의 정공에서 보면, 정공에 대해서도 Si 미결정 중에서 에너지 배리어가 형성되는 것도, 또한 에너지 배리어가 입경 소인 것이 높은 것도 마찬가지이다. 상측 부유 게이트(422)에의 기입을 행하기 위해서는, 소거 상태로부터 적당한 전압을 게이트 마이너스 방향에 걸어서, 상측 Si 나노 미결정(432a)의 ΔEhole를 정공이 전하 축적부로부터 게이트로 넘어감으로써 가능하다. 이 때, 부유 게이트(422)의 반대측에서는 정보 전하는 블록층(450)에 의해 차단된다. 한편, 하측 부유 게이트(421)에서는 ΔE1 hole가 ΔEhole보다도 낮으므로, 에너지 장벽을 넘어서 기판으로부터 부유 게이트(421)에의 정공 주입에 의한 과잉 소거가 일어날 가능성이 있다. 과잉 소거가 있는 경우에는 제2 스텝으로서, 적당한 게이트 플러스 전압에 의한 하측 부유 게이트(421)에만의 기입 프로세스에 의해, 과잉 소거 분을 제거하면 된다. 이상에서 상측 부유 게이트(422)에만의 기입이 가능하다.
상하의 부유 게이트(421, 422)의 양방에 기입하기 위해서는, 상기한 상측 부유 게이트(422)에만의 기입 상태로부터, 하측 부유 게이트(421)에만의 기입을 행하면 된다. 이상으로부터 수회의 펄스 전압 인가 조작에 의해, 소거 상태로부터, 하측만 기입, 상측만 기입, 양방 기입의 상태를 마찬가지로 형성할 수 있다.
도 13에서는 산화막(413, 433)은 두꺼운 4㎚으로 하고 있지만, 이들도 얇은 1㎚의 것으로 하는 것도 가능하다. 이것은, LPCVD에 의한 산화막 두께의 증가를 생략함으로써 형성 가능하다. 이 경우, 제3 실시 형태와 마찬가지의 다값 동작이 가능하다. 기입 소거 시에 적당한 전압을 거는 것에 의해, 전자가 하측 Si 미결정(412a)의 ΔE1을 넘음으로써 하측 축적부만 기입 소거 가능하다. 한편, 조금 큰 전압을 거는 것에 의해, 전자가 ΔE를 넘음으로써 상측 축적부에의 기입 소거를 행한다. 이때의 하측에의 전하의 출입이 있는 경우, 하측만의 기입 소거로 제거할 수 있는 것도, 상기 도 10과 마찬가지이다.
또한, 기억 유지 시에는 전자가 에너지 장벽 ΔE1, ΔE를 넘을 필요가 있으므로, exp(ΔE/kBT)에 따라서 장시간 기억 유지가 가능하다. 이 경우, Si 미결정에 간극이 없도록 형성하는 보다 정밀한 프로세스 조건 제시가 필요하다.
이와 같이, 전하 축적부로서 2층의 부유 게이트(421, 422)를 갖고, 상하에서 입경이 상이한 Si 미결정을 갖고, 또한 각 Si 미결정층을 상하에 끼우는 적어도 한쪽의 산화막이 1㎚ 정도의 얇은 것으로 함으로써, 다값화에 유리한 메모리 구조를 얻을 수 있다.
(제5 실시 형태)
도 14(a)∼도 14(c)는, 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 메모리(블록층 내에 극미소 Si 미결정층을 갖는 MONOS형 메모리)의 제조 공정을 도시하는 단면도이다.
우선, 도 14(a)에 도시하는 바와 같이, Si 기판(500) 상에 두께 Tox=5㎚의 터널 산화막(제1 게이트 절연막)(510)을 형성하고, 그 위에 LPCVD 장치로 전하 축적부인 두께 5㎚의 Si 질화막(520)을 형성하고, 다시 그 위에 CVD에 의해 6㎚의 알루미나(산화 알루미늄)(560)를 형성한다. 계속해서, 1㎚의 SiO2 등의 산화막(531)을 CVD로 형성하고, 다시 a-Si층을 1.3㎚ 퇴적한다. 그 후, 열 산화에 의해 a-Si층의 표면에 1㎚의 SiO2 등의 산화막(533)을 형성하는 것에 의해, 두께 0.8㎚의 a-Si층이 상하 양측을 두께 1㎚의 산화막(531, 533) 사이에 끼워진 상태로 한다. 이 상태에서, 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, a-Si층은 0.8㎚의 Si 나노 미소 결정(도전성 미립자)(532a)로 이루어지는 Si 미결정층(미립자층)(532)이 된다. 이에 의해, 산화막(531, 533) 사이에 Si 미결정층(532)이 끼워진 블록 절연막(제2 게이트 절연막)(530)이 형성된다.
다음으로, 도 14(b)에 도시하는 바와 같이, 블록 절연막(530) 상에, 게이트 전극(540)이 되는 두께 200㎚의 n+형 폴리 Si층을 CVD로 퇴적하고, 레지스트 패턴을 마스크로 선택 에칭함으로써 게이트 구조부를 형성한다. 그 후, 인을 도즈량 1×1015㎝-2, 입사 에너지 5KeV로 주입하고, 1000℃, 10초의 고속 어닐링에 의해 소스/드레인 영역(502, 503)이 되는 n+형 확산층을 형성한다. 이에 의해, 미세화에 유리한 메모리 장치를 형성할 수 있었다.
다음으로, 본 실시 형태의 구조의 메모리가 미세화를 유리하게 하는 이유를, 도 15(a) 및 도 15(b)의 에너지 밴드도를 기초로 설명한다. 도 15(a)는 기입 전압 인가 상태의 터널막의 밴드도, 도 15(b)는 기입 전압 인가 상태의 산화막/Si 미결정층/산화막의 밴드도를 나타내고 있다.
터널막에 통상적인 Si 산화막을 갖는 메모리에서는, 블록층으로서 High-k막, 및 High-k막과 산화막의 적층 구조가 자주 이용된다. Si 질화막과 같은 트랩을 많이 포함하는 절연막을 전하 축적부로 하는 MONOS형 메모리의 경우, 블록층에 이용하는 High-k막 재료로서 알루미나가 자주 이용된다. 따라서 본 실시 형태는, 블록층 중에 0.8㎚의 극미소 입경의 Si 미결정층을 포함하는 MONOS형 메모리이다.
게이트 전극(540)의 바로 아래의 블록 절연막(530)(산화막/Si 미결정층/산화막)의 적층 구조는, 기입 소거 시에 터널 산화막(510)보다도 전류를 통과시키지 않도록 하는 것이 가능하다. 따라서 본 실시 형태에서는, 블록층에 있어서의 절연성을 보다 강화할 수 있으므로, 그분만큼 High-k막으로서의 알루미나막(560)의 막 두께를 얇게 할 수 있다. 이 때문에, 전체의 블록층의 실효막 두께를 박막화 가능하게 되므로, 메모리 소자 미세화의 유리한 구조가 된다.
산화막 1㎚/Si 미결정/산화막 1㎚이 산화막보다도 기입 소거시 전류를 통과시키기 어려운 이유를 설명한다. 기입 소거에 있어서의 전형적 전계는 NAND 플래시 등의 경우, 대략 13MV/㎝ 정도이므로, 이 전계값에서의 전류가 5㎚인 산화막보다도, 산화막 1㎚/Si 미결정/산화막 1㎚ 적층 구조 쪽이 작게 되면 된다. 5㎚ 산화막의 경우, 도 15(a)에 도시하는 바와 같이, 터널 배리어는 3각 포텐셜을 통과하는 FN 전류가 되므로, 일반적인 FN 터널의 유효 질량값 0.46으로서, 13MV/㎝에서 대략 1A/㎠이다.
한편, 산화막 1㎚/Si 미결정/산화막 1㎚의 경우, 도 15(b)에 도시하는 바와 같이, Si 미결정에 의한 에너지 배리어 ΔE를 개재한 전류가 된다. 이러한 2중 접합을 통과하는 전류를 취급하는 이론은, 오소독스 이론(Orthodox theory)이라고 불린다. 전체의 터널 전류는, 양측 산화막만의 터널 전류에 대하여, Si 미결정 중의 유효 에너지 배리어 ΔEeff에 대하여, exp(-ΔEeff/kBT)를 건 것에서 거의 공급된다(여기서 kB는 볼트먼 상수이고, T는 절대 온도이고 통상 실온에서 300K 정도).
즉 도 15(b)로부터, ΔEeff=ΔE-13[MV/㎝]×Tox×q이다(Tox는 얇은 산화막 두께 1㎚, q는 소전하). 즉, 1㎚ 산화막의 터널 저항값 R로 하면, 전류는 13MV/㎝×2Tox/(2R)×exp{-(ΔE-13MV/㎝×Tox×q)/kBT}에서 거의 공급된다.
여기서, 터널 저항 R은, 산화막의 직접 터널 전류의 일반적인 이론식인 시먼즈(Simons)의 표식으로, 막 두께가 얇을 때의 일반적인 유효 질량을 0.3 정도로 함으로써 산출할 수 있다. 에너지 배리어 ΔE는 Si 미소 결정 중의 쿨롱 블록케이드 에너지와 양자 감금 에너지를 서로 더한 것이다. Si 미결정의 크기(직경) d에 대하여, 쿨롱 블록케이드 에너지는 q2/(2πdε)(ε는 산화막의 유전율)이며, 양자 감금은 xyz의 3방향 합해서 3×{h2/(8meffd2)]로 어림된다. 여기서, h는 프랑크 상수, meff는 Si 중의 전도 대전자 유효 질량 중, 최저 에너지 상태를 부여하는 무거운 쪽의 유효 질량이다.
이상으로부터, Si 미결정 d에 대한 전류를 어림할 수 있고, 도 16에 도시하는 바와 같이, 입경 d가 약 1㎚보다도 작으면, 5㎚ 산화막의 13MV/㎝에서 1A/㎠보다도 작게 할 수 있다. 따라서, Si 나노 미결정층(532)의 입경을 1㎚보다도 작게 형성하면, 터널 산화막(510)보다도 도면 부호 530의(산화막/Si 미결정막/산화막) 적층 구조 쪽이 전류를 통과시키기 어렵게 되는 것을 기대할 수 있어, 블록막으로서 기능할 수 있다.
도 16은, 오소독스 이론에 기초하는, 13MV/㎝ 전계 인가 시에 있어서의 산화막/Si 미결정층/산화막 전류 밀도의 Si 미결정층 입경 의존성을 도시하는 도면이다. 에너지 배리어 ΔE를, 산화막 중에 Si 미결정이 고립되어 있다고 가정해서 산출하고 있다. 실제로는, Si 미결정 층 내에 조밀한 밀도로 제작되어 있기 때문에, Si 미결정간 상호 작용에 의해, 동일한 입경에서는 산화막 중 고립되는 Si 미결정보다 에너지 배리어는 작아지고 전류 블록 효과는 작아진다. 따라서, 실제로는 겨우 입경 1㎚에서는 절연 효과는 부족하고, 보다 작은 입경 제어가 필요하다고 생각된다. 도 16에서 설명하는 1㎚ 정도 이하라고 하는 목표는, 터널 산화막보다도 큰 절연성을 내기 때문에 필요 최저한의 상한이다.
또한, 본 실시 형태에서는, 산화막 1㎚/Si 미결정/산화막 1㎚ 적층 구조가 게이트 측에 있기 때문에, 주로 소거에서의 블록 절연성을 강화하는 효과가 있는 구성이다. Si 미결정을 전하 축적부 측에 갖는 구성이면, 기입에 대한 블록층 효과를 주로 강화할 수 있다. 예로서 양측에 있는 구성을 도 17에 도시한다. 전하 축적부(520)를 형성한 후에, 산화막(571), Si 미결정층(572), 산화막(573)의 형성을 추가하면 된다. 도 17의 구조이면 기입 소거 모두 블록층 효과를 강화할 수 있다.
본 실시 형태에서는, Si 미결정층(532)의 양측에 산화막(531, 533)이 있는 구성이지만, 캐리어 주입측이 아닌 산화막(531)은 없고, High-k막(알루미나)(560) 상에 직접 Si 나노 미결정층(532)이 있는 구성이어도 된다. 산화막(531)의 작성을 생략하면 된다. 이 경우, 알루미나는 산화막보다도 포텐셜 배리어가 낮으므로, Si 미결정 중의 에너지 배리어 ΔE가 동일한 입경에서 낮아지고, 입경이 작은 것이 필요하게 될 가능성이 있다.
도 15(a) 및 도 15(b) 및 도 16에 도시하는 바와 같이, Si 미결정층을 이용해서 통상적인 터널 Si 산화막보다도 강한 절연성을 이룰 수 있다. 따라서, 본 실시 형태나 도 17에 도시하는 예에 있어서, High-k블록층 부분인 알루미나막(560)이 없는 구성이어도 블록층으로 하는 것은 가능하다. 이 경우에는, 극미소 입경과, 간극이 매우 적은 밀도 제어가 가능한 보다 정밀한 프로세스 조건 제시가 필요하게 된다.
이와 같이 블록층에 있어서, 최저라도 1㎚ 이하의 미소 입경의 Si 미결정층을 갖고, 또한 Si 미결정층을 상하에 끼우는 적어도 한쪽의 산화막이 1㎚ 정도의 얇은 것으로 함으로써, 블록층을 박막화한 미세화에 유리한 메모리 장치를 얻을 수 있다.
(제6 실시 형태)
도 18(a) 및 도 18(b)는, 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 메모리(Si 미결정층 블록층 부유 게이트 메모리)의 제조 공정을 도시하는 단면도이다.
도 18(a)에 도시하는 바와 같이, Si 기판(600) 상에 두께 Tox=8㎚의 터널 산화막(제1 게이트 절연막)(610)을 형성하고, 그 위에 LPCVD 장치로 전하 축적부인 두께 10㎚의 폴리 Si막(620)을 형성한다. 계속해서, CVD에 의해 1㎚의 SiO2 등의 산화막(671)을 형성하고, 다시 a-Si층을 1.3㎚ 퇴적하고, 그 위에 열 산화에 의해 1㎚의 산화막(673)을 형성한다. 이에 의해, a―Si층의 두께는 0.8㎚이며, 상하 양측이 두께 1㎚의 산화막(671, 673) 사이에 끼워진 상태로 된다.
이 상태에서 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, a-Si층은 0.8㎚ 사이즈의 Si 나노 미소 결정(672a)으로 이루어지는 Si 미결정층(672)이 된다. 그 후, LPCVD로 8㎚의 알루미나막(660)을 적층한다. 또한, CVD로 1㎚의 SiO2 등의 산화막(631)을 형성하고, a-Si층을 1.3㎚ 퇴적하고, 그 위에 열 산화에 의해 a-Si층의 표면에 1㎚의 산화막(633)을 형성한다. 이 상태에서 질소 분위기 중에서 950℃의 고온 어닐링을 행하면, a-Si층은 0.8㎚ 사이즈의 Si 나노 미소 결정(632a)으로 이루어지는 Si 미결정층(632)이 된다.
다음으로, 도 18(b)에 도시하는 바와 같이, 게이트 전극(640)이 되는 두께 200㎚의 n+형 폴리 Si층을 CVD로 퇴적하고, 레지스트 패턴을 마스크로 한 선택 에칭에 의해 게이트 구조부를 형성한다. 그 후, 인을 도즈량 1×1015㎝-2, 입사 에너지 5KeV로 주입하고, 1000℃, 10초의 고속 어닐링에 의해 소스/드레인 영역(602, 603)이 되는 n+형 확산층을 형성한다. 이에 의해, 미세화에 유리한 메모리 장치를 형성할 수 있었다.
다음으로, 본 실시 형태의 구조의 메모리가 미세화를 유리하게 하는 이유를 설명한다. 터널막에 통상적인 Si 산화막을 갖는 메모리에서는, 블록층으로서 High-k막, 및 High-k막과 산화막의 적층 구조가 자주 이용된다. 본 실시 형태에서는, 이전의 제5 실시 형태와 마찬가지로 알루미나를 이용하였다. 따라서 본 실시 형태는, 블록층 중에 0.8㎚의 극미소 입경의 Si 미결정층을 포함하는 부유 게이트 메모리이다.
전하 축적부(620)와 게이트 전극(640) 사이의 1㎚ 산화막/0.8㎚ Si 미결정막/1㎚ 산화막의 적층 구조는, 기입 소거시 터널 산화막(620)보다도 전류를 통과시키지 않도록 하는 것이 가능하다. 이 때문에, 본 실시 형태에서는, 블록층에 있어서의 절연성을 보다 강화할 수 있으므로, 그만큼 High-k막(660)의 막 두께를 얇게 할 수 있다. 따라서, 전체의 블록층의 실효막 두께를 박막화 가능하게 되므로, 메모리 소자 미세화의 유리한 구조가 된다.
Si 미결정막 구조(630, 670)가 산화막(610)보다도 기입 소거 시에 전류를 통과시키기 어려운 이유는, 제5 실시 형태에서의 설명과 마찬가지로, 최저라도 1㎚ 이하의 미소 입경의 Si 미결정층이면, 기입 소거 시에 산화막보다도 강한 절연성을 낼 수 있는 가능성이 있어, 블록층으로서 기능할 수 있기 때문이다.
본 실시 형태에서는, Si 미결정(632a와 672a)의 입경을 서로 동일한 0.8㎚으로 하고 있지만, 1㎚ 이하이면 기입 소거 시에 각각 블록층으로서 기능할 수 있으므로, 도면 부호 632a와 672a에서 상이한 입경이어도 된다. 예를 들면, Si 미결정(672a)의 입경 0.7㎚이고, Si 미결정(632a)의 입경 0.8㎚ 등이어도 된다.
본 실시 형태에서는, High-k 블록층 재료에 제5 실시 형태와 마찬가지로 알루미나를 이용했지만, 다른 High-k 재료라도 완전히 마찬가지의 효과가 얻어진다. 특히, 폴리 Si와 부유 게이트 전극을 전하 축적부로 하는 경우, High-k 블록층 재료로서 Si 질화막이 자주 이용되고, ONO(산화막/질화막/산화막 적층 구조)나 NONON(질화막/산화막/질화막/산화막/질화막 적층 구조) 등이 블록층에 사용된다. 알루미나(660) 대신에 질화막을 이용하는 경우, 알루미나의 형성 대신에, LPCVD로 8㎚의 Si 질화막을 형성하면 된다.
본 실시 형태에서는, 2층의 Si 미결정층(632, 672)을 포함하고 있지만, 한층이어도 효과를 기대할 수 있다. 예로서 Si 미결정층(632)만이 있는 경우를, 도 19에 도시한다. 이 구조는, Si 미결정층(672) 및 산화막(673)의 형성을 생략함으로써 형성 가능하다. 또한, 산화막(671)의 형성을 생략하는 것도 가능하다. 도 19와 같은 경우, 주로 소거에 있어서, 5㎚ 터널 산화막(610)에 의한 전하 축적부로부터의 전자 방출보다도, 도 16에 도시하는 바와 같이 게이트로부터의 전자 주입은 작기 때문에 블록층으로서 기능할 수 있다.
도 16에 도시하는 바와 같이, Si 미결정층을 이용해서 통상적인 터널 Si 산화막보다도 강한 절연성을 이룰 수 있다. 따라서, 본 실시 형태나 도 19에 도시하는 예에 있어서, High-k 블록층 부분인 알루미나(660)나 질화막이 없는 구성이어도 블록층으로 하는 것은 가능하다. 이 경우에는 극미소 입경과, 간극이 매우 적은 밀도 제어를 할 수 있는 보다 정밀한 프로세스 조건 시작하기가 필요하게 된다.
(최적 조건의 설명)
다음으로, 본 발명이 효과를 발현하기 위한, 몇 가지의 바람직한 조건을 설명한다. 또한, 이하에서는 도전성 미립자를 사이에 끼우는 절연막으로서 산화막을 이용한 경우의 예로 설명하지만, 산화막 이외의 절연막이어도 마찬가지로 적용할 수 있다.
본 발명은, 터널 절연막 중의 예를 들면 Si 나노 미결정과 같은 도전성 미소 입자에 있어서의, 캐리어의 감금에 의해 형성되는 에너지 준위를 경유한 터널 현상을 이용하고 있다. 즉, 도전성 미립자 내의 ΔE의 에너지 범위 내에는 양자 역학적 상태가 존재하지 않으므로, 기억 유지시와 같이 ΔE가 캐리어의 왕래를 차단하는 경우에는, 에너지적으로 ΔE의 에너지 장벽을 넘어가는 것 이외에 빠져나갈 선택지가 없는 것을 이용하고 있다. 이것은, 도전성 미립자에 있어서의 에너지 레벨 ΔE가 열 요동 kBT(kB는 볼트먼 상수, T는 절대 온도이고, 실온에서는 kBT는 26meV 정도)보다도 큰 경우에, 유효하게 효과 발현 가능하게 된다.
ΔE는, 도전성 미립자가 금속 재료인 경우에는 쿨롱 블록케이드 에너지, 반도체의 경우에는 쿨롱 블록케이드 에너지와 양자 감금 에너지로 결정된다. ΔE의 주요인의 하나인 쿨롱 블록케이드 에너지는, 도전성 미립자가 구형 혹은 구에 가까운 형상이면, 입경(직경)을 d로 하면, 대략 q/(2πεd)로 공급된다. 여기서, q는 소전하, ε는 터널 절연막 재료의 유전율이다. 이것을 이용해서 도전성 미립자의 크기 d의 바람직한 범위를 어림할 수 있다.
본 발명에서 이용되는 도전성 미립자의 입경 d는 q/(2πεd)>kBT, 즉 d<dmax=q/(2πεkBT)를 충족시키는 것이 바람직하다. 전형적인 터널 절연막으로서의 Si 산화막의 경우, dmax=30㎚이다. Si 나노 미결정과 같은 반도체의 경우, 양자 감금의 에너지도 열 요동 kBT보다 큰 것이 보다 바람직하다.
양자 감금은, xyz의 3방향 합쳐서 3×{h2/(8meffd2)}로 어림된다. 여기서, h는 프랑크 상수, meff는 밴드 구조로 결정되는 전자 유효 질량이다. 따라서, 3× {h2/(8meffd2)}>kBT보다, d<dmax2={3h2/(8meffkBT)}1/2인 것이 보다 바람직하다. 가장 전형적인 Si 나노 미결정의 경우, meff는 Si 중의 전도 대전자 유효 질량 중, 최저 에너지 상태를 부여하는 무거운 쪽의 유효 질량이며, dmax2=6.5㎚이다. 또한, 나노 미결정 입경의 하한은 Si 원자 사이즈의 0.3㎚ 정도라고 생각된다.
본 발명은, 캐리어가 Si 나노 미결정을 사이에 끼우는 적어도 한쪽의 얇은 산화막을 빠져나가려고 할 때, Si 나노 미결정에 있어서의 에너지 장벽을 넘을 때에는 고속으로, 넘을 수 없을 때에는 블록되는 것을 이용한다. 따라서, 적어도 한쪽의 얇은 산화막 자신이 지나치게 두꺼우면, 에너지 장벽을 넘을 때, 터널막 자신의 저항에 의해 충분히 고속으로 되지 않는다. 기입 시의 전형적 전계는 13MV/㎝=1.3V/㎚ 정도이다. 따라서, 예를 들면 Si 나노 미결정을 사이에 끼우는 적어도 한쪽의 얇은 산화막이 2.4㎚인 것으로 하면, 1.3V/㎚의 전계에서는, Si 산화막의 전도대 포텐셜의 높이가 3.1eV이기 때문에, 터널 포텐셜은 상기 도 15(a)에 도시하는 삼각 포텐셜이 된다. 따라서, 사실상 산화막 자신의 FN 터널과 동일하게 되어, 충분히 고속인 기입을 할 수 없다. 따라서, Si 나노 미결정을 사이에 끼우는 적어도 한쪽의 얇은 산화막이 2.4㎚보다도 얇아지면 산화막보다도 고속으로 할 수 있다.
이와 같이 Si 미결정층에 접해서 만들어지는 얇은 터널 산화막 두께는, 가능한 한 얇게 하는 쪽이, 터널 저항이 보다 낮아지기 때문에, 예를 들면 입경 대 측에서 고속 기입 소거하는데에 유리하다. 또한, 예를 들면 입경 소 측에서 블록시키기 위해서도, 얇은 터널 산화막 두께는 가능한 한 얇게 하는 쪽이 유리하다. 즉, 얇게 하는 쪽이, 동일 전계에서 실효 에너지 배리어(도 15(b)의 ΔEeff)가 보다 높아지기 때문에, 유리하다. 따라서, Si 나노 미결정을 끼우는 적어도 한쪽의 얇은 산화막은, 제어 가능한 가장 얇은 산화막 두께로 하는 것이 전형적인 경우가 된다. 제어 가능한 가장 얇은 산화막 두께는 통상 1㎚ 정도라고 생각된다.
제1∼제4 실시 형태에서는, 전하 축적부의 상하의 Si 나노 미결정의 입경의 차이를 이용하여, 필요에 따라서 입경이 작은 측을 블록층으로서 이용하는 것이다. 전하 축적부 상하의 Si 미결정층의 하측이 얇은 경우, 도 3(b)에 도시하는 바와 같은 기입 시의 에너지의 벽을 없애서 고속화하기 위해서는, ΔE1/qTox1 이상의 전계가 터널막에 걸려야만 한다. 여기서, 하측(입경 대 측) Si 미결정층(도 1의 도면 부호 112, 도 5의 도면 부호 212, 도 8의 도면 부호 312, 도 11의 도면 부호 412)의 에너지 배리어를 ΔE1, 채널측 터널막(도 1의 도면 부호 111, 도 5의 도면 부호 211, 도 8의 도면 부호 311, 도 11의 도면 부호 411)의 막 두께, 즉 얇은 쪽의 막 두께를 Tox1로 한다.
다음으로, 상측(입경 소 측) Si 미결정층(도 1의 도면 부호 132, 도 5의 도면 부호 232, 도 8의 도면 부호 432, 도 11의 도면 부호 432)의 에너지 배리어 ΔE(>ΔE1), 축적부측 터널막(도 1의 도면 부호 131, 도 5의 도면 부호 231, 도 8의 도면 부호 331, 도 11의 도면 부호 431)의 막 두께, 즉 얇은 쪽의 막 두께를 Tox로 하면, 상기 하측 Si 미결정층을 개재한 고속 기입을 위한 최저 전계 ΔE1/qTox1이 걸렸을 때의 전하 축적부에 대한 상측 Si 미결정층의 에너지 배리어는 ΔE-ΔE1×(Tox/Tox1)이다. 이 에너지 배리어에서 블록층으로서 기능시키기 위해서는, 이 높이가 열 요동의 에너지 kBT보다도 큰 것이 최저한 필요하다. 즉,
ΔE-ΔE1×(Tox/Tox1)>kBT
가 최저한 필요한 에너지 차이다. 에너지 배리어 주요인인 쿨롱 블록케이드 에너지q/(2πεd)로, 입경에 관한 조건을 유도해 낼 수 있다. 하측(입경 대 측) Si 미결정의 입경을 d1[㎚], 상측(입경 소 측) Si 미결정의 입경을 d[㎚]로 하여,
d1>d×(Tox/Tox1)/ 1-kBT(2πεd)/q
가 바람직한 입경 차이다. 얇은 터널 산화막 두께는 가능한 한 얇게 하는 것이, 터널 저항이 낮아지기 때문에 입경 대 측에서 고속 기입하는데에 유리하고, 입경 소 측에서 블록시키기 위해서도, 에너지 배리어가 동일 전계에서 높아지기 때문에 유리하다. 따라서, 통상 제어 가능한 가장 얇은 산화막 두께(1㎚ 정도로 예상됨)로 하는 것이 예상되고, Tox와 Tox1이 거의 동일한 경우가 전형적으로 된다고 생각된다. 따라서, 최저한 필요한 에너지 차
ΔE-ΔE1>kBT
최저한 필요한 입경차
d1>d/{1-kBT(2πεd)/q}
가 전형적인 조건이다. 여기서, 터널 절연막부가 Si 산화막이고, ε가 Si 산화막의 유전율, 또한 실온인 것으로 하면, d1>d/(1-d/30㎚)로 된다.
상기한 물리학적 조건 ΔE-ΔE1>kBT에서는, 두께 Tox[㎚], Tox1[㎚]로서 제어 가능한 가장 얇은 Si 산화막 두께 1㎚ 정도의 경우를 생각했다고 해도, 상측의 에너지 배리어를 넘을 수 있는 전계와, 하측의 에너지 배리어를 넘을 수 있는 전계의 차는(ΔE/qTox)-(ΔE1/qTox1)>0.26[MV/㎝]이다. 이 차에 의해, 필요에 따라서 입경 소 측을 블록층으로서 기능시키는 것이 본 발명의 특징이다. 그러나, 기입 소거 시의 터널막 에 걸리는 전계는 대략 13MV/㎝ 정도이므로, 이 차는 몇%밖에 없어, 효과를 얻기 위해서는 충분하다고는 할 수 없다. 따라서, ΔE와 ΔE1은 상대적으로 더 차가 있는 것이 바람직하다. 전계차가 1MV/㎝(=0.1V/㎚) 이상이면 10% 정도 이상의 효과를 예상할 수 있어서 보다 바람직하다. 즉, ΔE/qTox-ΔE1/qTox1≥0.1V/㎚, 즉
ΔE-ΔE1×(Tox/Tox1≥0.1[eV/nm]×Tox
인 것이 보다 바람직하다. 입경에서는
d1≥d×(Tox/Tox1)/{1-0.1[eV/nm]×Tox(2πεd)/q}
인 것이 보다 바람직한 조건이다. 전형적인 제어 가능한 가장 얇은 막 두께끼리 Tox=Tox1=1㎚인 경우를 생각하면,
ΔE-ΔE1≥0.1[eV］
d1≥d/{1-0.1[eV]×(2πεd)/q}
인 것이 보다 바람직하다. 여기서, 터널 절연막부가 Si 산화막이고, ε가 Si 산화막의 유전율, 또한 실온인 것으로 하면, d1>d/(1-d/8㎚)가 된다.
또한, 전계 저감의 효과가 2MV/㎝(=0.2V/㎚)이상이면 20% 정도의 전계차에서 블록층 효과를 예상할 수 있어서 더욱 바람직하다. 즉,
ΔE-ΔE1×(Tox/Tox1)≥0.2[eV/nm]×Tox
인 것이 보다 바람직하다. 입경에서는
d1≥d×(Tox/Tox1)/{1-0.2[eV/nm]×Tox(2πεd)/q}
인 것이 보다 바람직한 조건이다. 전형적인 제어 가능한 가장 얇은 막 두께끼리 Tox=Tox1=1㎚인 경우를 생각하면,
ΔE-ΔE1≥0.2[eV］
d1≥d/{1-0.2[eV]×(2πεd)/q}
인 것이 보다 바람직하다. 여기서, 터널 절연막부가 Si 산화막이고, ε가 Si 산화막의 유전율, 또한 실온인 것으로 하면, d1>d/(1-d/4㎚)이 된다.
본 발명은 Si 미결정의 높은 에너지 배리어에 의한 기입 소거 시의 블록 효과를 이용하여, 메모리 소자의 미세화, 다값화에 이용하는 것이다. 전하 축적 부하 측의 채널면 상의 얇은 산화막 위와, 전하 축적부 상측의 전하 축적부 위에 접하는 얇은 산화막 위의 양방에 Si 미결정층이 있고, 양자의 입경이 서로 다르면, 어느 한쪽을 블록막에 이용할 수 있다. 혹은, 전하 축적 부하 측의 전하 축적 부하에 접하는 얇은 산화막 아래와, 전하 축적부 상측의 게이트 아래에 접하는 얇은 산화막 아래의 양방에 Si 미결정층이 있고, 양자의 입경이 서로 다르면 어느 한쪽을, 블록막에 이용할 수 있다. 혹은, 통상적인 터널 Si 산화막과, 전하 축적부를 사이에 끼워서 반대측의 high-k 블록층 구조 중에, Si 미결정층의 입경이 1㎚보다도 작은 Si 미결정층을 포함하고, Si 미결정층이 1㎚ 정도의 얇은 산화막을 개재하여 게이트 또는 전하 축적부와 접해서 형성되어 있으면, High-k 블록층 구조의 절연성을 보다 강화하는 것에 이용할 수 있다.
제1∼제6 실시 형태에 있어서는, 터널 절연막 재료에 Si 산화막을 이용하고 있지만 다른 절연체 재료라도 동등한 효과가 얻어진다. Si 나노 미결정을 사이에 끼우는 적어도 한쪽의 얇은 터널막은, Si 산화막 이외의 재료라도, 그 터널 저항이, 2.4㎚의 Si 산화막보다도 작아지는 재료, 막 두께이면 동일한 효과가 얻어진다. 두꺼운 쪽의 터널막이든 Si 산화막 이외이든 마찬가지의 효과가 얻어진다. 특히 막 두께가 두꺼운 쪽은 적층 구조로 할 수 있다. 예를 들면, 제2 실시 형태의 산화막(233)이나 도 4의 산화막(133)을, ONO(산화막/질화막/산화막) 적층 구조나 OAO(산화막/알루미나/산화막)과 같이, 유전율이 높은 High-k막 재료를 산화막 사이에 끼운 구조로 함으로써, 보다 블록층으로서의 기능을 높일 수 있다.
제4과 제6 실시 형태에서는, 2층의 전하 축적부 사이의 블록 절연막(322, 450)으로서, 알루미나나 OAO(산화막/알루미나/산화막) 적층 구조를 이용하고 있지만, ONO(산화막/질화막/산화막) 적층 구조나 다른 절연막 재료나 그 적층 구조라도 된다. 상하의 Si 미결정의 입경의 설계에 따라서는, 어느 쪽이든 산화막보다도 기입 소거하기 쉽게 할 수 있으므로, 그 경우 Si 산화막만이라도 가능하다. 또한, 2층 전하 축적부의 상하의 Si 미결정보다도, 입경이 작은 Si 미결정층을 블록층 구조(322, 450)에 이용할 수도 있다.
메모리로서 충분한 효과를 얻기 위해서는, 전하 축적부가 채널 전체면을 덮고 있는 것이 보다 바람직하다. 또한, 본 발명의 Si 나노 미결정도, 에너지 장벽을 넘었을 때의 고속성과, 넘을 수 없을 때의 절연성을 보다 효율적으로 얻기 위해서, 전하 축적부(따라서 채널)의 거의 전체면을 덮고 있는 것이 바람직하다. 상기 논의에서의 에너지 배리어 ΔE, ΔE1이나, 입경 d, d1에는, Si 미결정층 중 다소나마 입경 변동이 있는 것에 의한 분포가 있다. 따라서, 본 명세서에 있어서 기재하는 ΔE, ΔE1이나, 입경 d, d1에 관한 조건은, 각 Si 미결정층에 있어서의 평균값이다.
또한 상기 논의에서는, 도전성 미립자의 입경 d, d1로서, 구 또는 구에 가까운 형상을 한 것의 직경으로 하고 있지만, 실제는 엄밀한 구형이 된다고는 할 수 없다. 구형의 경우에는 직경 d에 대하여 자기 용량이 Cself=πεd로 되고, 따라서 쿨롱 블록케이드 에너지는 대략 q/(2Cself)=q/(2πεd)로 공급된다. 도전성 나노 미립자의 형상이 구에 가까운 것이 아닌 경우에는, 그 도체 형상에 따라서 결정되는 자기 용량 Cself에 대하여, d=Cself/(πε)에 의해 실효적인 입경 d를 특정할 수 있다.
Si 미결정층의 Si 나노 미결정의 평균 입경을 d로 하면, 1개당의 평균 부감 단면적은 πd2/4이므로, 전혀 간극없이 형성되어 있는 것으로 하면 면 밀도는 평균 부감 단면적의 역수인 4/(πd2)이다. 이것이, Si 미결정 면 밀도의 상한이라고 생각된다. 본 발명에서 이용하는 블록층으로서의 효과를 충분히 발현하는데 바람직한 면 밀도는, 기본적으로 조밀하고 4/(πd2) 근변일수록 바람직하다. 채널면을 10% Si 미결정층이 피복하면, 10% 정도의 블록 절연막 향상을 예상할 수 있다. 따라서 바람직한 면 밀도의 하한은, 4/(10πd2)이다. 마찬가지로 채널면을 20% Si 미결정이 피복하면, 20% 정도의 블록 절연막 향상을 예상할 수 있다. 따라서, 또한 바람직한 면 밀도의 하한은, 4/(5πd2)이다.
(변형예)
또한, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서, 여러 가지 변형하여 실시할 수 있다.
제1, 3, 5의 실시 형태에서는, 절연막 내의 Si 미결정층이 1층씩인 구조이며, 제2, 4, 6의 실시 형태에서는 절연막 내의 Si 미결정층이 2층씩인 구조이지만, 상하 어느 한쪽이 Si 미결정층의 1층, 다른 한쪽이 Si 미결정층의 2층이어도 된다. 제1∼제6 실시 형태에서는, 전하 축적부 위 또는 아래의 절연막 내에 있어서, Si 미결정층은 최대 2층으로 하였다. 그러나, 2층 사이에 3층째 이상의 Si 미결정층이 존재해도, 채널측, 전하 축적 부하측, 전하 축적부 상측, 게이트측 근변의 Si 미결정층에 입경의 대소가 있으면, 적시에 블록층으로서 기능 가능한 것은 동일하다.
제1∼제6 실시 형태에 있어서는, 채널 전체면을 덮는 박막 a-Si를 가열해서 생기는 Si 미결정을 이용해서 Si 미결정층을 작성하고 있지만, 조밀한 입경 변동 제어가 가능한 형성 방법이면 다른 방법을 이용하는 것도 가능하다. 또한, 부유 게이트에의 정보 전하의 공급원은 채널 반도체이지만, 제어 게이트 전극의 n+형 Si가 공급원으로 되어 있는 것이어도 효과는 동일하다. 또한, n형 MOSFET에 기초하는 불휘발성 반도체 메모리에 한정되지 않고, p형 MOSFET에 기초하는 불휘발성 반도체 메모리도 마찬가지로 구성할 수 있다.
또한, 실시 형태에서는 전하 축적부에 Si 질화막, n+형 폴리 Si를 이용하고 있지만, 다른 전하 축적한 가능한 재료이어도 된다. 단, 정보 전하가 축적되는 에너지 준위는, 상하에 존재하는 어느 Si 미결정의 에너지 배리어보다도 에너지적으로 낮은 것이 아니면 효과의 발현은 할 수 없다.
제1∼제6 실시 형태에 있어서는, 기판 반도체로서 Si를 이용하고 있지만 다른 반도체이어도 된다. 제1∼제6 실시 형태에 있어서는, 전하 축적부에 Si 질화막 또는 n형 폴리 Si를 이용하고 있지만, 다른 트랩막 재료 또는 다른 부유 전극 재료이어도 된다. 또한, 미립자는 반드시 Si 나노 미결정에 한정되는 것이 아니라, Si 이외의 반도체의 미결정을 이용한 도전성 미립자를 이용하는 것도 가능하다.
MONOS형 메모리나 부유 게이트 메모리에서는, 전하 축적부의 상하의 절연막간에 있어서, 한쪽을 터널 절연막으로 하고, 다른 한쪽을 블록 절연막으로 해서 동작이 가능하게 된다. 상기 실시형태에서 알 수 있는 바와 같이, 본 발명은, 블록층에 상당하는 측의 절연막에 있어서, 채널 또는 전하 축적부 또는 게이트로부터의 캐리어의 출입을 블록시키는 효과를 이용하는 것이다. 그로 인해, 가능한 한 조밀한 입경이 제어된 미소 Si 나노 미결정층을 포함하고, 또한 그 미소 Si 나노 미결정층의 상하 적어도 한쪽에 막 두께가 제어된 얇은 산화막이 형성되어 있는 것이 바람직하다.
본 명세서에서는 주로 Si 나노 미결정과 얇은 터널 Si 산화막에 대해서 설명하지만, 도전성 나노 미립자이면 다른 재료이어도, 또한 얇은 막 두께가 제어된 터널 절연막이면 Si 산화막 이외의 것이어도, 도전성 미립자의 입경 설계에 의해 개선 효과가 얻어지는 점은 마찬가지이다. Si 미결정과 같은 반도체이면, 에너지 배리어는 쿨롱 블록케이드 에너지와 양자 감금 에너지로 결정된다. 금속 나노 미립자이면, 상태 밀도가 높으므로, 쿨롱 블록케이드 에너지만으로 결정된다. 또한, 터널 절연막으로서 산화막 이외의 절연막을 이용한 경우도, 상기(최적 조건의 설명)에서 설명한 각 식으로 최적 조건을 규정하는 것이 가능하다.
100, 200, 300, 400, 500, 600 : Si 기판
101, 201, 301, 401, 501, 601 : 채널 영역
102, 202, 302, 402, 502, 602 : 소스 영역
103, 203, 303, 403, 503, 603 : 드레인 영역
110, 210, 310, 410, 510, 610 : 터널 절연막(제1 게이트 절연막)
111, 113, 131, 133, 211, 213, 215, 231, 233, 235, 311, 313, 331, 333, 411, 413, 415, 431, 433, 435, 531, 533, 571, 573, 631, 633, 671, 673 : 산화막
112, 212, 214, 312, 412, 414 : Si 미결정층(제1 미립자층)
112a, 212a, 214a, 312a, 412a, 414a : Si 나노 미결정(제1 도전성 미립자)
116, 136 : a－Si층
120, 320, 520 : 전하 축적층(전하 축적부)
130, 230, 330, 430, 530, 570, 630, 670 : 블록 절연막(제2 게이트 절연막)
132, 232, 234, 332, 432, 434, 532, 572, 632, 672 : Si 미결정층(제2 도전성 미립자)
132a, 232a, 234a, 332a, 432a, 434a, 532a, 572a, 632a, 672a : Si 나노 미결정(제2 도전성 미립자)
140, 240, 340, 440, 540, 640 : 게이트 전극
220, 421, 422, 620 : 부유 게이트(전하 축적부)
321, 323 : Si 질화막(전하 축적부)
322, 452, 560, 660 : 알루미나막
320, 450 : 블록층
451, 453 : 산화막

Claims (10)

  1. 반도체 기판의 채널 영역 상에 형성된 제1 게이트 절연막과,
    상기 제1 게이트 절연막 중에 형성된, 쿨롱 블록케이드(Coulomb Blockade) 조건을 충족시키는 제1 도전성 미립자를 포함하는 제1 미립자층과,
    상기 제1 게이트 절연막 상에 형성된 전하 축적부와,
    상기 전하 축적부 상에 형성된 제2 게이트 절연막과,
    상기 제2 게이트 절연막 중에 형성된, 상기 제1 도전성 미립자와는 평균 입경이 상이하고, 쿨롱 블록케이드 조건을 충족시키는 제2 도전성 미립자를 포함하는 제2 미립자층과,
    상기 제2 게이트 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 전하 축적부는, 상기 게이트 전극과 상기 채널 영역 사이에 전압이 인가되지 않을 때, 상기 제 1 도전성 미립자와 제2 도전성 미립자에서의 전자의 에너지 레벨보다도 낮은 에너지 레벨을 갖고,
    상기 제1 도전성 미립자에 1 전자를 대전하는 것에 필요한 평균 에너지 배리어 ΔE1은, 제2 도전성 미립자에 1 전자를 대전하는 것에 필요한 평균 에너지 배리어 ΔE보다도 작고, ΔE1은 상기 게이트 전극과 상기 채널 영역 사이에 전압이 인가되지 않을 때의 채널 영역의 에너지 레벨보다도 큰 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 제 1 및 제2 게이트 절연막은, 상기 미립자층을 상하에서 끼우는 산화막으로 각각 형성되고, 상기 산화막의 적어도 한쪽은, 막 두께 2.4㎚의 Si 산화막보다도 터널 저항이 낮아지는 두께로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제1 미립자층과 상기 제2 미립자층에서, 전자 1개의 대전에 필요한 평균 에너지의 크기가 상이하고, 상기 평균 에너지가 큰 쪽의 에너지 배리어 ΔE와 상기 평균 에너지가 작은 쪽의 에너지 배리어 ΔE1의 차가, 볼트먼 상수를 kB, 절대 온도를 T로 하여,
    ΔE-ΔE1>kBT
    를 충족시키는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제2항에 있어서,
    상기 제1 도전성 미립자와 상기 제2 도전성 미립자 중의 입경이 큰 쪽의 평균 입경 d1[㎚]과 입경이 작은 쪽의 평균 입경 d[㎚]가, 볼트먼 상수를 kB, 절대 온도를 T, 상기 산화막의 유전율을 ε, 소전하를 q로 하여,
    d1>d/{1-kBT(2πεd)/q}
    의 관계를 충족시키는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제2항에 있어서,
    상기 제1 미립자층과 상기 제2 미립자층에서, 전자 1개의 대전에 필요한 평균 에너지가 상이하고, 상기 평균 에너지가 큰 쪽의 에너지 배리어 ΔE와 상기 평균 에너지가 작은 쪽의 에너지 배리어 ΔE1의 차가, 상기 ΔE를 부여하는 측의 미립자층을 사이에 끼우는 산화막 중 얇은 쪽의 막 두께를 Tox[㎚]로 하여,
    ΔE-ΔE1≥0.1[eV/nm]×Tox
    를 충족시키는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제2항에 있어서,
    상기 제1 도전성 미립자와 상기 제2 도전성 미립자 중의 입경이 큰 쪽의 평균 입경 d1[㎚]과 입경이 작은 쪽의 평균 입경 d[㎚]가, 볼트먼 상수를 kB, 절대 온도를 T, 상기 산화막의 유전율을 ε, 상기 입경이 작은 쪽의 미립자를 사이에 끼우는 산화막 중 얇은 쪽의 막 두께를 Tox[㎚], 소전하를 q로 하여,
    d1≥d/{1-0.1[eV/nm]×Tox(2πεd)/q}
    의 관계를 충족시키는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제2항에 있어서,
    상기 제1 미립자층과 상기 제2 미립자층에서, 전자 1개의 대전에 필요한 평균 에너지가 상이하고, 상기 평균 에너지가 큰 쪽의 에너지 배리어 ΔE와 상기 평균 에너지가 작은 쪽의 에너지 배리어 ΔE1의 차가, 상기 ΔE를 부여하는 측의 미립자층을 사이에 끼우는 산화막 중 얇은 쪽의 막 두께를 Tox[㎚]로 하여,
    ΔE-ΔE1≥0.2[eV/nm]×Tox
    를 충족시키는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제2항에 있어서,
    상기 제1 도전성 미립자와 상기 제2 도전성 미립자 중의 입경이 큰 쪽의 평균 입경 d1[㎚]과 입경이 작은 쪽의 평균 입경 d[㎚]가, 볼트먼 상수를 kB, 절대 온도를 T, 상기 산화막의 유전율을 ε, 상기 입경이 작은 쪽의 미립자를 사이에 끼우는 산화막 중 얇은 쪽의 막 두께를 Tox[㎚], 소전하를 q로 하여,
    d1≥d/{1-0.2[eV/nm]×Tox(2πεd)/q}
    의 관계를 충족시키는 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 전하 축적부는, 절연막을 개재하여 2층으로 형성되고, 상기 제1 미립자층에 가까운 쪽의 하측 전하 축적부와 상기 제2 미립자층에 가까운 쪽의 상측 전하 축적부에서, 독립적으로 전하의 축적을 가능하게 한 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제1항에 있어서,
    상기 제1 미립자층은 2층으로 형성되고, 한쪽의 층은 산화막을 개재하여 상기 채널 영역과 접하고, 다른 한쪽의 층은 산화막을 개재하여 상기 전하 축적부와 접하고,
    상기 제2 미립자층은 2층으로 형성되고, 한쪽의 층은 산화막을 개재하여 상기 전하 축적부와 접하고, 다른 한쪽의 층은 산화막을 개재하여 상기 게이트 전극과 접하는 것을 특징으로 하는 불휘발성 반도체 메모리.
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