KR100725172B1 - 다치형 비휘발성 기억 장치 - Google Patents
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Abstract
다치형 비휘발성 기억 장치를 제공한다. 이 비휘발성 기억 장치는 소오스 영역 및 드레인 영역 사이에 정의된 채널 영역과, 상기 채널 영역 상부에 위치하고 전하가 저장되는 전하저장층과, 상기 채널 영역 및 상기 전하저장층 사이에 개재되어 전하가 터널링되는 터널절연막을 구비한다. 터널절연막에는 양자 제한 효과를 나타내는 양자 제한막을 포함함으로써 기입 전압에 따라 터널링 전류가 계단형으로 증가하여 데이터 비트 사이의 문턱 전압 간격이 크고, 문턱 전압의 산포가 낮은 특성을 나타낸다.
멀티비트, 다치형, 비휘발성, 소노스
Description
도 1은 종래의 소노스 기억 셀을 나타낸 단면도.
도 2는 종래의 소노스 기억 셀의 기입전압-문턱전압 관계를 나타낸 그래프.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 단면도.
도 4는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 에너지 밴드 다이어그램.
도 5는 본 발명에 따른 비휘발성 기억 장치의 이상적인 기입 전압-터널링 전류 관계를 나타낸 그래프.
도 6은 본 발명에 따른 비휘발성 기억 장치의 이상적인 기입 전압-문턱 전압 관계를 나타낸 그래프.
도 7은 본 발명에 따른 비휘발성 기억 장치의 기입 전압-문턱 전압 관계 및 문턱 전압의 분포를 나타낸 그래프.
도 8은 제 1 실시예의 변형례에 따른 비휘발성 기억 장치의 에너지 밴드 다이어그램.
도 9는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 단면도.
도 10은 종래의 비휘발성 기억 장치의 기입 전압에 따른 기입 시간-문턱 전 압 관계를 나타낸 그래프.
도 11은 종래의 비휘발성 기억 장치의 기입 시간에 따른 기입 전압-문턱 전압 관계를 나타낸 그래프.
도 12은 본 발명의 비휘발성 기억 장치의 기입 전압에 따른 기입 시간-문턱 전압 관계를 나타낸 그래프.
도 13은 본 발명의 비휘발성 기억 장치의 기입 시간에 따른 기입 전압-문턱 전압 관계를 나타낸 그래프.
본 발명은 비휘발성 기억 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 하나의 기억 셀에 다수의 데이터 비트를 저장할 수 있는 다치형 비휘발성 기억 장치에 관한 것이다.
기억 장치의 소형화 및 대용량화를 실현하기 위하여 멀티 비트 셀 또는 멀티 레벨 셀이라고 명명된 기억 장치들이 소개되었다. 이들은 기억 셀에 구비된 다수의 저장영역에 각각 데이터 비트를 부여하여 다수의 데이터 비트를 저장하거나, 기억셀의 문턱전압을 다수의 구간으로 구분하여 각각의 문턱 전압 레벨에 데이터 비트를 부여하여 다수의 데이터 비트를 저장하는 방식을 채택하고 있다.
첫번째 방법은 트랜지스터의 소오스 영역과 드레인 영역의 각각에 인접하는 전하트랩층을 데이터 저장영역으로 사용하여, 이들의 각각에 1비트씩 모두 2비트의 데이터를 저장하는 구조가 제안되었다. 그러나, 이 구조는 기억 셀 트랜지스터의 채널 길이가 줄어듦에 따라 두 부분의 저장영역이 근접하여 데이터의 식별성이 떨어지는 문제가 있어 100 ㎚ 이하의 채널길이를 가지는 최근의 고집적 기억 장치에 적용하기 어렵다.
이에 비해, 두번째 방법은 기억 셀의 문턱 전압을 다수의 구간으로 구분하여 각각의 문턱 전압 레벨에 데이터 비트를 부여하는 비휘발성 기억 장치는 셀 특성의 균일도 확보와 고감도의 감지증폭기의 개발 등으로 고집적 비휘발성 기억장치에 적용하는 것이 가능하다.
도 1은 종래의 비휘발성 기억 장치의 일종인 소노스 기억 셀을 나타낸 단면도이고, 도 2는 종래의 소노스 기억 셀의 기입전압-문턱전압 관계를 나타낸 그래프이다.
도 1을 참조하면, 비휘발성 기억 장치인 소노스 기억 셀은 반도체 기판(10)에 형성된 소오스 영역(12s) 및 드레인 영역(12d)와, 상기 소오스 영역(12s) 및 상기 드레인 영역(12d) 사이의 채널 영역 상에 형성된 다층의 전하저장층(20)을 포함한다. 상기 다층의 전하저장층(20) 상에 게이트 전극(22)가 형성되어 있다.
상기 전하저장층(20)은 터널절연막(14), 전하트랩층(16) 및 블로킹절연막(18)이 차례로 적층된 구조를 가진다. 상기 터널절연막(14) 및 상기 블로킹절연막(18)은 통상 실리콘산화막으로 형성되고, 상기 전하트랩층(16)은 실리콘질화막과 같이, 실리콘산화막보다 유전상수가 높고 트랩 밀도가 높은 물질로 형성한다.
도 2에 도시된 것과 같이, 종래의 비휘발성 기억 장치는 기입 전압에 비례하 여 문턱전압이 상승하는데, 일정 구간에서 문턱 전압은 기입 전압에 대하여 선형 비례한다. 게이트 전극에 인가되는 양의 기입 전압이 상승함에 따라 터널절연막을 통하여 터널링되는 전하량이 증가하여 전하트랩층(16)에 저장되는 전자 또는 전하트랩층(16)으로부터 이탈되는 정공으로 인한 문턱전압의 상승으로 설명할 수 있다.
다수의 데이터 비트를 저장하기 위하여 문턱전압을 일정 구간으로 구분하여 각각 '00, '01', '10', '11'의 데이터 비트를 부여한다. 도시된 것과 같이, 종래의 비휘발성 기억 장치는 동작 전압 범위에서 기입 전압에 비례하여 문턱전압이 연속적으로 증가한다. 따라서, 터널절연막(14), 전하트랩층(16) 및 블로킹절연막(18)의 두께 산포와, 채널 길이 및 폭의 산포로 인해 동일한 기입 전압이 인가되더라도 터널절연막(14)에 배분되는 전압에 차이가 있을 수 있다. 이로 인해, 기입된 기억 셀의 문턱 전압의 산포가 커져 데이터 간의 식별성이 떨어지는 결과를 가져오기 때문에 데이터의 검증 폭(verify window; Vp)가 작은 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 특성의 산포가 문턱 전압에 미치는 영향을 적은 비휘발성 기억 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 데이터의 검증 폭이 크고 기입 전압의 산포마진이 높은 비휘발성 기억 장치를 제공한다. 이 장치는 나노 스케일의 물질이 양자 제한 효과에 의해 계단형 전류-전압 관계를 가지는 것에 착안하여 양자 제한 층을 포함하는 터널절연막을 구비한 비휘발성 기억 장치이다.
이 비휘발성 기억 장치는 소오스 영역 및 드레인 영역 사이에 정의된 채널 영역과, 상기 채널 영역 상부에 위치하고 전하가 저장되는 전하저장층과, 상기 채널 영역 및 상기 전하저장층 사이에 개재되어 전하가 터널링되는 터널절연막을 구비한다.
본 발명에서 상기 터널절연막은 양자 제한막(quantum confinement film)을 포함하는 것을 특징이다. 상기 터널 절연막은 하부 터널절연막과 상부 터널절연막을 포함하고, 상기 양자 제한막은 상기 하부 터널절연막과 상기 상부 터널절연막 사이에 개재될 수 있다. 상기 양자 제한막은 상기 상부 터널 절연막 및 상기 하부 터널 절연막보다 포텐셜 장벽이 낮은 것이 전하의 터널링에 있어 유리하다. 양자 제한 효과는 금속, 반도체 및 절연체가 나노 스케일로 형성될 때 일어나는 것으로 알려져 있다. 본 발명에서 양자 제한 효과가 강한 반도체층을 이용하여 상기 양자 제한막을 형성하는 것이 바람직하다. 따라서, 상기 양자 제한막은 불연속적인 전도대를 가지는 나노 반도체층(semiconductor nano film)로 형성할 수 있다.
본 발명은 전하트랩형 기억 장치와 플로팅 게이트형 기억 장치에 적용될 수 있다. 따라서, 상기 전하저장층은 플로팅 게이트이거나 전하트랩절연막일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 단면도이다.
도 3을 참조하면, 반도체 기판(50)에 소오스 영역(52s) 및 드레인 영역(52d)이 형성되어 있고, 상기 소오스 영역(52s) 및 상기 드레인 영역(52d) 사이의 채널 영역 상에 다층의 전하저장층(60)이 형성되고, 상기 전하저장층(60) 상에 게이트 전극(62)가 형성되어 있다. 상기 전하저장층(60)은 터널절연막(54), 전하트랩절연막(56) 및 블로킹 절연막(58)이 차례로 적층된 구조이다. 본 발명에서 상기 터널절연막(54)은 양자 제한 효과(quantum confinement effect)를 나타내는 양자 제한막을 포함한다. 상기 터널절연막(54)은 하부 터널절연막(64) 및 상부 터널절연막(68) 사이에 양자 제한막(66)이 개재된 구조이다. 상기 터널절연막(54)은 기입 또는 소거 동작에서 전하의 터널링이 일어나는 부분이기 때문에 상기 양자 제한막(66)은 상기 하부 터널절연막(64) 및 상기 상부 터널절연막(68)에 비해 포텐셜 장벽이 낮은 물질인 것이 바람직하다.
양자 제한 효과는 수 나노 내지 수십 나노 스케일의 입자 또는 막에서 일어나는 것으로, 입자 또는 막이 나노 스케일로 작아질 때 밴드갭의 증가 및 불연속이 나타나는 현상이다. 이 경우 인가 전압에 대한 전류의 그래프는 계단 형태를 나타 내고, 전압-전류 그래프는 복수의 피크를 가진다. 그러나, 단일 입자에서는 양자 제한효과가 보여지나, 나노 스케일의 입자들이 산포된 나노 크리스탈 층은 양자 제한 효과에 의한 계단 형태의 터널링이 일어나지 않고 일반적인 터널링 현상이 일어난다. 나노 크리스탈 막은 입자 크기의 산포가 커서 각각의 입자들이 양자 제한 효과를 보이더라도 전체 나노 크리스탈 막은 양자 제한 효과가 없는 것처럼 보인다.
도 4는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 4를 참조하면, 터널절연막(54)은 포텐셜 장벽이 높은 하부 터널절연막(64) 및 상부터널절연막(68)과 포텐셜 장벽이 낮은 양자 제한막(66)으로 구성된다. 상기 양자 제한막(66)은 높은 포텐셜 장벽 사이에서 상대적으로 낮은 포텐셜 우물(70)을 형성한다. 상기 양자 제한막(66)이 충분히 얇은 두께로 형성되면, 연속적이던 전도대가 불연속적인 복수의 전도대(80)으로 분리된다. 이 때, 상기 하부 터널 절연막(64)와 상기 상부 터널 절연막(68)을 터널링하는 전하는 상기 터널절연막(54)에 인가되는 전압에 따라 복수의 전도대를 통과하여 전하트랩절연층(56)으로 이동한다. 상기 터널절연막(54)에 인가되는 전압에 따라 터널링 전류가 불연속적인 피크를 나타내는 것은 인가되는 전압에 따라 전도대의 에너지 상태가 선택되는 것으로 보인다. 즉, 제 1 전압(V1)이 인가될 때는 아래의 전도대(80b)를 통하여 전하가 이동하고, 상대적으로 높은 제 2 전압(V2)이 인가될 때는 아래의 전도대(80b) 및 중앙의 전도대(80m)를 통하여 전하가 이동하고, 제 3 전압(V3)이 인가될 때는 아래의 전도대(80b), 중앙의 전도대(80m) 및 위쪽의 전도대(80h)를 통하여 전하가 이동하여, 전압의 증가에 따라 안정 구간과 상승 구간을 가지는 계단형으로 증가한다.
도 5는 본 발명에 따른 비휘발성 기억 장치의 이상적인 기입 전압-터널링 전류 관계를 나타낸 그래프이고, 도 6은 본 발명에 따른 비휘발성 기억 장치의 이상적인 기입 전압-문턱 전압 관계를 나타낸 그래프이다.
도 5 및 도 6을 참조하면, 양자 제한막을 통한 전류의 불연속적인 증가는 상기 터널절연막(54)을 통과하여 반도체 기판(50)과 전하트랩절연막(56) 사이의 전하의 불연속적인 증가를 유도하여, 계단형 기입 전압-터널링 전류 곡선을 보여준다.
이는 도 6에 도시된 것과 같이, 동일한 시간동안 기입 전압을 인가할 때 인가되는 전압의 증가에 따라 문턱 전압도 계단형으로 증가한다. 즉, 제 1 전압 이하 구간, 제 1 전압(V1)-제 2 전압(V2) 구간, 제 2 전압(V2)-제 3 전압(V3) 및 제 3 전압(V3) 이상의 구간으로 구분될 때, 각 구간 내에서 기입 전압의 산포가 발생하더라도 문턱 전압의 변동이 없거나 작다. 따라서, 셀 트랜지스터의 특성 산포로 인해 터널절연막에 인가되는 전압의 산포가 발생하더라도 본 발명은 문턱 전압의 변화가 없거나 작다.
도 7은 본 발명에 따른 비휘발성 기억 장치의 기입 전압-문턱 전압 관계 및 문턱 전압의 분포를 나타낸 그래프이다.
도 7을 참조하면, 계단형의 기입 전압-문턱 전압 곡선의 안정 구간(A, B, C, D)에 각각 '00', '01', '10', '11'의 데이터 비트를 부여한다. 도시된 것과 같이, 이상적인 그래프와 달리 기입 전압-문턱 전압 곡선은 공정변수로 약간의 경사를 가 지는 안정 구간을 나타낸다. 따라서, 각 데이터 상태에서 문턱 전압의 산포가 발생할 수 있다. 그러나, 종래의 비휘발성 기억 장치에 비해 데이터 비트 간의 간격은 넓고, 문턱 전압의 산포는 현저히 작은 것을 보여준다.
도 8은 제 1 실시예의 변형례에 따른 비휘발성 기억 장치의 에너지 밴드 다이어그램이다.
도 8을 참조하면, 본 발명에 따른 비휘발성 기억 장치는 가전자대의 포텐셜 우물과 양자 제한 효과를 이용하여 전자의 터널링 뿐만 아니라 정공의 터널링을 이용한 기입 및 소거가 가능한다. 도시된 것과 같이, 가전자대에서 하부 터널 절연막(64)과 상부 터널절연막(68) 사이에 정공에 대한 포텐셜 장벽이 낮은 포텐셜 우물이 존재하고, 게이트 전극과 채널 영역 사이에 전압(V1', V2', V3')이 인가될 양자 제한막의 분리된 전도대를 통하여 정공이 주입될 수 있다. 실리콘 산화막과 실리콘 질화막은 전도대의 일함수차는 1.1 eV이고, 가전자대의 일함수차는 2.6 eV로서 전도대에 비해 가전자대의 포텐셜 우물이 더 깊다. 따라서, 전자의 터널링에 비해 오히려 정공의 터널링을 이용하여 이 장치의 기입 및 소거가 더 효율적일 수도 있다.
도 9는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 단면도이다.
본 발명은 전하트랩형 비휘발성 기억 장치에도 적용될 수 있고, 부유게이트형 비휘발성 기억 장치에도 적용될 수 있다. 도 9를 참조하면, 이 기억장치는 기판(100)에 형성된 소오스 영역(102s) 및 드레인 영역(102d)과, 상기 소오스 영역(102s) 및 상기 드레인 영역(102d) 사이의 채널 영역 상에 하부 터널절연막(118), 양자 제한막(116) 및 상부 터절절연막(118)이 적층된 터널절연막(104)을 포함한다.
상기 터널절연막(104) 상에 부유게이트(106), 게이트 층간 유전막(108) 및 제어게이트 전극(110)이 적층된다. 상기 게이트 층간 유전막(108)은 실리콘산화막-실리콘질화막-실리콘산화막으로 형성할 수 있으나, 높은 유전상수와 낮은 누설전류를 특성을 보이는 단일 절연막으로 형성할 수도 있다.
전하트랩형 비휘발성 기억장치와 마찬가지로, 부유 게이트형 비휘발성 기억장치에서도 기입 전압이 높아짐에 따라 전류는 불연속적인 계단형으로 증가하고, 문턱 전압의 변화 또한 전하트랩형 비휘발성 기억장치와 유사한 양상을 보일 수 있다.
도 10 및 도 11은 각각 종래의 비휘발성 기억 장치의 기입 전압에 따른 기입 시간-문턱 전압 곡선 및 기입 시간에 따른 기입 전압-문턱 전압을 나타낸 그래프이고, 도 12 및 도 13은 각각 본 발명에 따른 비휘발성 기억 장치의 기입 전압에 따른 기입 시간-문턱 전압 곡선 및 기입 시간에 따른 기입 전압-문턱 전압을 나타낸 그래프이다. 이 그래프들은 채널 폭 및 채널 길이가 각각 0.16㎛와 0.08㎛인 기억 셀에서 측정되었고, 종래의 비휘발성 기억 장치에서 터널절연막/전하트랩절연막/블로킹절연막은 실리콘산화막 3㎚/실리콘 질화막 7㎚/실리콘 산화막7㎚인 기억 셀에서 측정되었고, 본 발명의 비휘발성 기억 장치에서 하부 터널절연막/양자 제한막/상부 터널절연막/전하트랩절연막/블로킹절연막은 실리콘산화막 1.5㎚/비정질 실리콘막 1.5㎚/실리콘산화막 3.2㎚/실리콘 질화막 7㎚/실리콘산화막 7㎚인 기억 셀에서 측정되었다.
도 10을 참조하면, 여러가지 기입 전압을 적용하였을 때 기입 시간이 경과한 이후 문턱 전압을 측정하였을 때 문턱전압은 기입 전압에 비례하여 거의 균일하게 증가함을 알 수 있다. 도 11은 기입 전압에 따른 전압을 더욱 명확하게 보여준다. 도 11에서 삼각형, 원, 사각형은 각각 0.01초, 0.1초, 1초의 기입 시간을 적용한 것이다. 도 11에 도시된 것과 같이 종래의 비휘발성 기억장치는 기입 전압이 증가할수록 문턱 전압도 거의 선형으로 증가한다.
도 12을 참조하면, 본 발명에 따른 비휘발성 기억장치는 기입 전압에 따라 기입 시간이 경과할수록 문턱전압이 분리어감을 알 수 있다. 도 13에 도시된 것과 같이, 본 발명에 따른 비휘발성 기억 장치는 기입 전압이 증가함에 따라 문턱전압의 변화가 급격히 감소하는 점들(P1, P2)을 가지는 계단 문턱전압 곡선을 나타낸다.
도 11과 도 13을 참조하면, 종래의 비휘발성 기억 장치에 0.1초의 기입 시간을 적용하였을 때, 기입 전압이 11 볼트에서 13 볼트로 증가하면 문턱 전압은 1.5 볼트에서 3 볼트로 1.5 볼트 정도 증가한다. 이에 비해, 본 발명의 비휘발성 기억 장치는 0.1초의 기입 시간을 적용하고 기입 전압이 11 볼트에서 13 볼트로 증가하더라도, 문턱 전압은 2.5 볼트에서 3 볼트로 약 0.5 볼트만 증가하는 것을 알 수 있다. 즉, 종래의 비휘발성 기억 장치에 비해 본 발명은 기입 전압에 따른 문턱 전압의 변화가 적음을 알수 있다.
이상의 실시예에서 하나의 기억 셀에 '00', '01', '10', '11' 네개의 데이터 비트를 부여하여 2비트를 저장할 수 있는 비휘발성 기억 장치를 예시하였다. 본 발명은 양자 제한 효과를 가지는 양자 제한막을 도입하여 복수의 데이터 비트를 저장 할 수 있는 비휘발서 기억 장치에 관한 것으로, 기억 셀의 구조에 따라 하나의 기억 셀에 2비트 이상의 데이터를 저장할 수 있다.
도 14 내지 도 18은 각각 2비트 이상의 데이터를 저장할 수 있는 기억 셀 구조를 나타낸 단면도이다.
도 14는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 단면도이다.
도 14를 참조하면, 반도체 기판(150)에 소오스 영역(152s) 및 드레인 영역(152d)이 형성되어 있고, 상기 소오스 영역(152s) 및 상기 드레인 영역(152d) 사이의 채널 영역 상에 다층의 전하저장층이 형성되고, 상기 전하저장층 상에 게이트 전극(162)이 형성되어 있다. 상기 전하저장층은 터널절연막(154), 전하트랩절연막(156) 및 블로킹 절연막(158)이 차례로 적층된 구조이다. 본 발명에서 상기 터널절연막(154)은 양자 제한 효과(quantum confinement effect)를 나타내는 양자 제한막을 포함한다. 상기 터널절연막(154)은 하부 터널절연막(164) 및 상부 터널절연막(168) 사이에 양자 제한막(166)이 개재된 구조이다. 상기 양자 제한막(166)은 상기 소오스 영역(152s)와 상기 드레인 영역(152d)에 인접하여 형성되며, 상기 소오스 영역(152s)에 인접한 부분과 상기 드레인 영역(152d)에 인접한 부분은 서로 이격되어 형성된다. 따라서, 상기 채널 영역의 중앙 부분 상부에는 상기 하부 터널 절연막(164)와 상기 상부 터널 절연막(168)이 연결된 부분(170)이 존재하고, 상기 소오스 영역(152s) 및 상기 드레인 영역(152d)에 각각 인접한 양자 제한막들(166)은 상기 연결된 부분(170)에 의해 이격된다. 상기 터널절연막(54)은 기입 또는 소거 동작에서 전하의 터널링이 일어나는 부분이기 때문에 상기 양자 제한막(66)은 상기 하부 터널절연막(64) 및 상기 상부 터널절연막(68)에 비해 포텐셜 장벽이 낮은 물질인 것이 바람직하다.
이 실시예에 따른 비휘발성 기억 장치는 상기 소오스 영역(152s)에 인접한 채널 영역 부근에서 핫캐리어 주입에 의한 기입과, 상기 드레인 영역(152s)에 인접한 채널 영역 부근에서 핫캐리어 주입에 의한 기입이 가능하다. 핫캐리어 주입에 의한 기입 동작에서 상기 소오스 영역(152s) 또는 상기 드레인 영역(152d)에 인접한 채널 영역 부근에서 전자가 주입되지 않고 채널 중앙 부분에서 상기 전하트랩절연막(156)으로 주입되면, 전하트랩절연막(156)에 주입된 전자의 분포가 넓어져 저장된 정보의 식별성이 낮아지거나 소거 불량이 일어날 수 있다.
양자 제한막(66)을 포함하는 터널 절연막(64)을 장벽의 두께가 작기 때문에 핫캐리어 주입보다 낮은 에너지 상태에서 전자가 FN터널링될 확률이 높다. 따라서, 상기 소오스 영역(152s) 또는 상기 드레인 영역(152d)을 향하는 전자가 채널 중앙 부분에서 상기 터널 절연막(64)을 통하여 상기 전하트랩절연막(156)으로 주입되는 것 막기 위하여 상기 채널의 중앙부분에는 상기 양자 제한막(66)이 형성되지 않는다.
본 실시예에 따르면, 상기 소오스 영역(152s)에 인접한 부분의 상기 전하트랩절연막(156)과 상기 드레인 영역(152d)에 인접한 부분의 상기 전하트랩절연막(156)에 각각 2비트 씩 데이터를 저장하여, 전체 4비트의 데이터를 저장할 수 있다. 이 때, 상기 채널 영역의 중앙 부분에서 원하지 않는 전하의 터널링을 방지하여 정보저장 영역의 구분을 명확하게 할 수 있다.
도 15는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치의 단면도이다.
도 15를 참조하면, 이 기억장치는 기판(200)에 형성된 소오스 영역(202s) 및 드레인 영역(202d)과, 상기 소오스 영역(202s) 및 상기 드레인 영역(202d) 사이의 채널 영역 상에 하부 터널절연막(214), 양자 제한막(216) 및 상부 터절절연막(218)이 적층된 터널절연막(204)을 포함한다.
상기 터널절연막(204)는 상기 소오스 영역(202s)와 상기 드레인 영역(202d)에 인접하여 형성되며, 상기 소오스 영역(202s)에 인접한 부분과 상기 드레인 영역(202d)에 인접한 부분은 서로 이격되어 형성된다. 상기 터널절연막(204)은 하부 터널절연막(214) 및 상부 터널절연막(218) 사이에 양자 제한막(216)이 개재된 구조이다.
상기 터널 절연막들(204) 상부에 각각 부유 게이트(206)이 형성된다. 상기 부유 게이트들(206)은 블로킹 절연막(207)에 의해 이격되며, 상기 블로킹 절연막(207)은 상기 부유 게이트들(206) 및 상기 터널절연막들(204) 사이에 개재된다. 따라서, 상기 채널 영역의 중앙 부분 상부에는 상기 블로킹 절연막(207)이 존재하고, 상기 소오스 영역(152s) 및 상기 드레인 영역(152d)에 각각 인접한 양자 제한막들(166)은 상기 블로킹 절연막(207)에 의해 이격된다. 상기 채널 영역의 중앙 부분 상부에는 상기 블로킹 절연막(207)이 형성되어 상기 양자 제한막들(166)을 이격시킬 수도 있고, 도 4에 도시된 것과 같이 하부 터널절연막(214) 및 상부 터널절연막(218)이 연결된 부분이 있을 수도 있다. 상기 부유 게이트들(206) 상에 각각 게이트 층간 유전막(208)이 형성되고, 제어 게이트 전극(210)이 상기 부유 게이트들 (206) 상부에 형성된다.
상기 게이트 층간 유전막(108)은 실리콘산화막-실리콘질화막-실리콘산화막으로 형성할 수 있으나, 높은 유전상수와 낮은 누설전류를 특성을 보이는 단일 절연막으로 형성할 수도 있다. 전하트랩형 비휘발성 기억장치와 마찬가지로, 이 기억 장치 또한 상기 소오스 영역(202s) 및 상기 드레인 영역(202d) 부근의 채널 영역에서 핫 캐리어 주입에 의해 데이터가 기입된다. 따라서, 각각의 부유 게이트(208)에 2비트씩 모두 4비트의 데이터를 하나의 기억 셀에 저장할 수 있다.
도 16는 본 발명의 제 4 실시예의 변형례에 따른 비휘발성 기억 장치의 단면도이다.
도 16를 참조하면, 이 변형례는 제조 방법의 변경에 따른 구조의 변경이다. 이 실시예에 따른 비휘발성 기억 장치는 각각의 부유 게이트들(206) 상부에 제어게이트 전극(220)이 형성된다. 상기 부유 게이트들(206) 사이와, 상기 제어 게이트 전극들(220) 사이에 상기 블로킹 절연막(217)이 개재된다.
이 실시예에서 상기 제어 게이트 전극들(220)은 독립적으로 전압이 인가될 수도 있고, 장치의 어느 부분에서 서로 연결되어 동일한 전압이 인가되는 구조일 수도 있다. 이 변형례는 부유 게이트들(206)이 분리되어 있고 채널 영역의 중앙부분 상부에는 양자 제한막이 형성되지 않은 점에서 제 4 실시예와 유사한 구조이다.
도 17은 본 발명의 제 5 실시예에 따른 비휘발성 기억 장치의 단면도이다.
도 17을 참조하면, 전하트랩형 비휘발성 기억 장치와 달리 부유 게이트가 분리된 구조에서는 상기 터널 절연막(204)이 분리되지 않아도 된다. 즉, 채널 영역의 중앙 부분에서 상기 터널 절연막(204)을 통하여 전하의 터널링이 일어날 확률이 높아지더라도, 채널 영역의 중앙 부분 상부에는 블로킹 절연막(227)이 형성되어 있고 부유 게이트들(206)이 분리되어 있기 때문에 기입 불량 또는 소거 불량이 일어나지 않는다. 이 기억장치는 기판(200)에 형성된 소오스 영역(202s) 및 드레인 영역(202d)과, 상기 소오스 영역(202s) 및 상기 드레인 영역(202d) 사이의 채널 영역 상에 하부 터널절연막(214), 양자 제한막(216) 및 상부 터절절연막(218)이 적층된 터널절연막(204)을 포함한다. 상기 터널절연막(204)은 하부 터널절연막(214) 및 상부 터널절연막(218) 사이에 양자 제한막(216)이 개재된 구조이다.
상기 터널 절연막들(204) 상부에 각각 부유 게이트들(206)이 형성된다. 상기 부유 게이트들(206)은 블로킹 절연막(207)에 의해 이격된다. 따라서, 상기 채널 영역의 중앙 부분 상부에는 상기 블로킹 절연막(207)이 존재한다. 상기 부유 게이트들(206) 상에 각각 게이트 층간 유전막(208)이 형성되고, 제어 게이트 전극(210)이 상기 부유 게이트들(206) 상부에 형성된다. 이 기억 장치 또한 상기 소오스 영역(202s) 및 상기 드레인 영역(202d) 부근의 채널 영역에서 핫 캐리어 주입에 의해 데이터가 기입된다. 따라서, 각각의 부유 게이트(208)에 2비트씩 모두 4비트의 데이터를 하나의 기억 셀에 저장할 수 있다.
도 18은 본 발명의 제 5 실시예의 변형례를 나타낸 단면도이다.
도 18을 참조하면, 제 5 실시예의 변형례는 제 4 실시예의 변형례와 마찬가지로 부유 게이트들(208) 상부에 각각 제어 게이트 전극(210)이 형성되고, 상기 블로킹 절연막(207)이 상기 부유 게이트들 사이와 상기 제어 게이트들 사이에 개재된 구조를 가진다.
상술한 것과 같이 본 발명에 따를 경우 터널절연막에 양자 제한막을 개재함으로써 터널절연막을 통한 터널링 전류가 게이트 전극에 인가되는 전압이 증가함에 따라 계단형으로 증가하고, 그 결과 문턱 전압의 산포가 적고 데이터 비트간의 검증폭(verify window)가 넓은 다치형 비휘발성 기억 장치를 형성할 수 있다.
또한, 양자 제한막을 분리함으로써 핫 캐리어 주입시 채널 영역의 중앙부분에서 상기 터널 절연막을 통한 전하의 터널링을 방지할 수 있고, 소오스 영역측과 드레인 영역측의 정보저장 영역을 분리하여 기입 및 소거 불량을 막을 수 있다.
도 10 내지 도 13의 그래프에서 알 수 있듯이 종래기술에 비해 본 발명은 기입 전압 대비 문턱전압은 계단형 곡선을 나타낸다. 따라서, 기입 전압-문턱 전압 곡선의 안정 구간에서는 공정변수로 인해 실질적으로 터널절연막에 인가되는 전압이 변화되더라도 문턱 전압의 변화폭이 적기 때문에, 본 발명은 종래기술에 비해 문턱전압의 산포가 현저히 적고, 안정 구간과 안정 구간 사이에는 문턱전압이 급격히 증가하여 데이터 비트 간의 문턱 전압 차이가 크기 때문에 데이터의 검증 폭이 크고, 유지특성도 우수하다.
Claims (35)
- 소오스 영역 및 드레인 영역 사이에 정의된 채널 영역;상기 채널 영역 상부에 위치하고 전하가 저장되는 전하저장층; 및상기 채널 영역 및 상기 전하저장층 사이에 개재되어 전하가 터널링되는 터널절연막을 구비하되, 상기 터널절연막은 양자 제한막(quantum confinement film)을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 터널 절연막은 하부 터널절연막 및 상기 하부 터널절연막 상부에 형성된 상부 터널절연막을 더 포함하되,상기 양자 제한막은 상기 하부 터널절연막 및 상기 상부 터널절연막 사이에 개재된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 2에 있어서,상기 양자 제한막은 상기 상부 터널 절연막 및 상기 하부 터널 절연막보다 포텐셜 장벽이 낮은 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 3에 있어서,상기 양자 제한막은 불연속적인 전도대를 가지는 나노 반도체막 (semiconductor nano film)인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 전하저장층은 플로팅 게이트인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 전하저장층은 전하트랩절연막인 것을 특징으로 하는 비휘발성 기억 장치.
- 반도체 기판에 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상에 형성된 터널절연막;상기 터널절연막 상에 형성된 전하트랩절연막;상기 전하트랩절연막 상에 형성된 블로킹절연막; 및상기 블로킹절연막 상에 형성된 게이트 전극을 포함하되,상기 터널절연막은 하부 터널절연막, 양자 제한막(quantum confinement film) 및 상부 터널절연막이 적층된 것임을 특징으로 하는 비휘발성 기억 장치.
- 청구항 7에 있어서,상기 양자 제한막은 상기 하부 터널절연막 및 상기 상부 터널절연막보다 포텐셜 장벽이 낮은 물질인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 8에 있어서,상기 양자 제한막은 나노 반도체층(semiconductor nono layer)인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 8에 있어서,상기 양자 제한막은 불연속적인 전도대를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 7에 있어서,상기 터널절연막의 에너지 밴드는 전자에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 7에 있어서,상기 터널절연막의 에너지 밴드는 정공에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 7에 있어서,상기 양자 제한막은 상기 채널 영역의 중앙부분 상부에서 분리되어 상기 소오스 영역에 인접한 부분과 상기 드레인 영역에 인접한 부분을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 13에 있어서,상기 양자 제한막은 상기 하부 터널절연막 및 상기 상부 터널절연막보다 포텐셜 장벽이 낮은 물질인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 14에 있어서,상기 양자 제한막은 나노 반도체층(semiconductor nono layer)인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 14에 있어서,상기 양자 제한막은 불연속적인 전도대를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 13에 있어서,상기 터널절연막의 에너지 밴드는 전자에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 13에 있어서,상기 터널절연막의 에너지 밴드는 정공에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 반도체 기판에 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상에 형성된 터널절연막;상기 터널절연막 상에 형성된 부유 게이트;상기 부유게이트 상에 형성된 게이트 층간 유전막; 및상기 게이트 층간 유전막 상에 형성된 제어 게이트 전극을 포함하되,상기 터널절연막은 하부 터널절연막, 양자 제한막(quantum confinement film) 및 상부 터널절연막이 적층된 것임을 특징으로 하는 비휘발성 기억 장치.
- 청구항 19에 있어서,상기 양자 제한막은 상기 하부 터널절연막 및 상기 상부 터널절연막보다 포텐셜 장벽이 낮은 물질인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 20에 있어서,상기 양자 제한막은 나노 반도체층(semiconductor nono layer)인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 20에 있어서,상기 양자 제한막은 불연속적인 전도대를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 19에 있어서,상기 터널절연막의 에너지 밴드는 전자에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 19에 있어서,상기 터널절연막의 에너지 밴드는 정공에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 19에 있어서,상기 부유 게이트는 상기 채널 영역의 중앙부분 상부에서 분리되어 상기 소오스 영역에 인접한 부분과 상기 드레인 영역에 인접한 부분을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 25에 있어서,상기 양자 제한막은 상기 하부 터널절연막 및 상기 상부 터널절연막보다 포 텐셜 장벽이 낮은 물질인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 26에 있어서,상기 양자 제한막은 나노 반도체층(semiconductor nono layer)인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 26에 있어서,상기 양자 제한막은 불연속적인 전도대를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 25에 있어서,상기 터널절연막의 에너지 밴드는 전자에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 25에 있어서,상기 터널절연막의 에너지 밴드는 정공에 대한 포텐셜 장벽이 낮은 포텐셜 우물 구조를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 25에 있어서,상기 양자 제한막은 상기 소오스 영역에 인접한 부분과 상기 드레인 영역에 인접한 부분으로 분리된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 31에 있어서,상기 부유 게이트들 상부에 각각 제어 게이트 전극이 형성되어 상기 제어 게이트 전극들은 서로 이격된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 31에 있어서,상기 부유 게이트들 사이에 개재되어 상기 터널절연막 및 상기 제어 게이트 전극을 각각 양분하는 블로킹 절연막을 더 포함하는 비휘발성 기억 장치.
- 청구항 25에 있어서,상기 부유 게이트들 상부에 각각 제어 게이트 전극이 형성되어 상기 제어 게이트 전극들은 서로 이격된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 31에 있어서,상기 부유 게이트들 사이에 개재되어 상기 제어 게이트 전극을 양분하는 블로킹 절연막을 더 포함하는 비휘발성 기억 장치.
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