JP2002289709A

JP2002289709A - 半導体記憶素子

Info

Publication number: JP2002289709A
Application number: JP2001093833A
Authority: JP
Inventors: Ryuji Oba; 竜二大場; Junji Koga; 淳二古賀; Ken Uchida; 建内田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-04
Anticipated expiration: 2021-03-28
Also published as: JP3580781B2

Abstract

(57)【要約】【課題】トンネル絶縁膜を薄くしても、実用化に耐える
十分に長い保持時間を実現する半導体記憶素子を提供す
ることを目的とする。【解決手段】半導体層１１と、半導体層１１中に形成さ
れたソース領域１８及びドレイン領域１９と、ソース領
域１８及びドレイン領域１９間に形成されたチャネル領
域２０と、チャネル領域２０上に形成され、量子力学的
に電子が直接トンネルすることが可能な第１の絶縁層１
２と、第１の絶縁層１２上に形成され、原子間結合の欠
陥によるトラップ準位２１を具備する第２の絶縁層１３
と、第２の絶縁層１３上に形成され、量子力学的に電子
が直接トンネルすることが可能な第３の絶縁層１４と、
第３の絶縁層１４上に形成された電荷蓄積部と、電荷蓄
積部１５上に形成された制御電極１７とを具備し、トラ
ップ準位２１のエネルギーレベルが、電荷蓄積部１５に
おける伝導帯端のエネルギーレベル及びチャネル領域２
０における伝導帯端のエネルギーレベルよりも低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に電荷を蓄積することによって電源を切断して
も情報を保持することができる不揮発性半導体記憶素子
に関する。

【０００２】

【従来の技術】近年、電気的消去及び書き込みが可能な
メモリ（以下不揮発性メモリと記す）は、電荷を蓄積す
ることによって電源を切断しても情報を保持することが
できる特徴を持ち、磁気ディスクのような駆動部品が無
く小型かつ軽量であるため、携帯情報機器などの記憶媒
体として、低電圧駆動化と大容量化の開発がすすめられ
ている。

【０００３】図１０に、このような不揮発性メモリセル
の断面図を示す。

【０００４】この不揮発性メモリセルは、ｐ型シリコン
基板１、このシリコン基板１上に形成されたシリコン酸
化膜からなるトンネル絶縁層２（厚さ８ｎｍ）、このト
ンネル絶縁層２上に形成されたｎ^＋型多結晶シリコンか
らなる浮遊電極３（厚さ１００ｎｍ）、この浮遊電極３
上に形成された酸化シリコンからなる制御絶縁層４（厚
さ１０ｎｍ）、この制御絶縁層４上に形成されたｎ^＋型
多結晶シリコンからなる制御電極５（５００ｎｍ）、シ
リコン基板１中のトンネル絶縁層２直下に位置するチャ
ネル領域６、このチャネル領域６が間に挟まれるように
シリコン基板１中に対向して配置されたｎ^＋型シリコン
からなるソース領域７及びｎ^＋型シリコンからなるドレ
イン領域８とを具備している。

【０００５】この構造のうちシリコン基板１側のソース
領域７、ドレイン領域８及びこれらに挟まれたチャネル
領域６は、ｎチャネル電界効果トランジスタとして機能
する。

【０００６】また、トンネル絶縁層２はシリコン基板１
表面と浮遊電極３との間でトンネルにより電子或いは正
孔等の電荷が入出可能となっている。

【０００７】浮遊電極３は、トンネル絶縁層２、制御絶
縁層４により電気的に絶縁された電気的浮遊領域となっ
ており、電荷を蓄積可能となっている。

【０００８】この不揮発性メモリの書き込み方法は、シ
リコン基板１及び制御電極５間に１０Ｖ程度の電圧を印
加したとき、電荷として例えば電子（反転層のキャリア
電子）が量子力学的トンネル現象によってソース領域７
から、トンネル絶縁層２を抜けて浮遊電極３中に引き込
まれることによって行なわれる。

【０００９】また、読み出し方法は、ソース領域７及び
ドレイン領域８間とソース領域７及び制御電極５間に電
圧を印加すると、浮遊電極３に電子が注入されて負に帯
電している状態と、電子が注入されていない状態で、ソ
ース領域７からドレイン領域８間に流れる電流値が違う
状態を検出することによって１、０を判定している。

【００１０】また、消去方法は、ソース領域７及び浮遊
電極３間に１０Ｖ程度電圧を印加して浮遊電極３中の電
子をドレイン領域８に量子力学的トンネル現象により引
き抜くことによって行う。

【００１１】このような不揮発性メモリでは、浮遊電極
３中に蓄積された電荷が電源を切断した後も抜け出さな
いようにすることが重要である。そこで図１０に記載し
た不揮発性メモリでは、トンネル絶縁層２を厚くするこ
とによって、電源を切断した後に電子が抜け難くして保
持時間を長くすることがなされてきた。

【００１２】しかしながら、これまで半導体微細化技術
の進歩により、半導体集積回路の高集積化及び微細化に
伴う高速化が図られてきており、このような不揮発性メ
モリも例外ではない。半導体素子の微細化により前記電
界効果トランジスタ部もチャネル領域６の長さ、トンネ
ル絶縁層２の厚さ、ソース領域７及びドレイン領域８の
接合深さ等が縮小化されてきており、トンネル絶縁膜２
を厚くして保持時間を長くすることが不可能になってき
た。

【００１３】

【発明が解決しようとする課題】上述したように、従来
の不揮発性メモリでは、高速化及び高集積化を図るべく
微細化した場合、実用化に耐えうる十分長い保持時間を
実現できていない。

【００１４】本発明は、上記問題点に鑑みてなされたも
ので、トンネル絶縁層を薄くしても、実用化に耐える十
分長い保持時間を実現する半導体記憶素子を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体層と、前記半導体層中に形成され
たソース領域及びドレイン領域と、前記ソース領域及び
ドレイン領域間に形成されたチャネル領域と、前記チャ
ネル領域上に形成され、量子力学的に電子が直接トンネ
ルすることが可能な第１の絶縁層と、前記第１の絶縁層
上に形成され、原子間結合の欠陥によるトラップ準位を
具備する第２の絶縁層と、前記第２の絶縁層上に形成さ
れ、量子力学的に電子が直接トンネルすることが可能な
第３の絶縁層と、前記第３の絶縁層上に形成された電荷
蓄積部と、前記電荷蓄積部上に形成された制御電極とを
具備し、前記トラップ準位のエネルギーレベルが、前記
チャネル領域における伝導帯端のエネルギーレベルより
も低いことを特徴とする半導体記憶素子を提供する。

【００１６】また、本発明は、半導体層と、前記半導体
層中に形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域間に形成されたチャネル領
域と、前記チャネル領域上に形成され、量子力学的に正
孔が直接トンネルすることが可能な第１の絶縁層と、前
記第１の絶縁層上に形成され、原子間結合の欠陥による
トラップ準位を具備する第２の絶縁層と、前記第２の絶
縁層上に形成され、量子力学的に正孔が直接トンネルす
ることが可能な第３の絶縁層と、前記第３の絶縁層上に
形成された電荷蓄積部と、前記電荷蓄積部上に形成され
た制御電極とを具備し、前記トラップ準位のエネルギー
レベルが、前記チャネル領域における価電子帯端のエネ
ルギーレベルよりも高いことを特徴とする半導体記憶素
子を提供する。

【００１７】本発明は、前記第２の絶縁層中における前
記原子間結合の欠陥の面密度が１×１０^１２ｃｍ^−２以
上であることが好ましい。

【００１８】また、前記電荷蓄積部が、粒径２０ｎｍ以
下の電荷蓄積微粒子であることが好ましい。

【００１９】また、前記電荷蓄積部が、原子間結合の欠
陥によるトラップ準位を具備することが好ましい。

【００２０】また、前記電荷蓄積微粒子の断面積が、前
記第２の絶縁層中における前記原子間結合の欠陥の面密
度の逆数よりも大きいことが好ましい。

【００２１】また、前記第２の絶縁層中における前記原
子間結合の欠陥のトラップ断面積よりも、電荷蓄積微粒
子の数密度の逆数が小さいことが好ましい。

【００２２】また、前記電荷蓄積微粒子と前記第２の絶
縁層中における前記原子間結合の欠陥とが重なっている
ことが好ましい。なお、電荷が直接トンネル可能な第１
のトンネル絶縁層或いは第３のトンネル絶縁層として
は、シリコン酸化膜を含む層を挙げることができる。そ
の膜厚は０．５ｎｍ以上３．５ｎｍ以下であればよい。
この他には、絶縁層の障壁高さＷ（ｅＶ）と厚さｄ（ｎ
ｍ）との関係が、Ｗ／ｄ＞０．９の関係を満たす場合に
は、その絶縁層は直接トンネル可能となる。

【００２３】本発明によると、電荷蓄積部とチャネル領
域間に、第１の絶縁膜／原子間結合の欠陥を具備する第
２の絶縁膜／第３の絶縁膜の積層構造を形成している。
この積層構造は、電位を印加しない状態で電荷蓄積部に
蓄積された電荷が、チャネル領域に抜けようとすると、
原子間結合の欠陥によるトラップ準位に一端落ちる。こ
の電荷が電子の場合、トラップ準位はチャネル領域の伝
導帯端よりエネルギーレベルが低いためにエネルギー障
壁となり、電子がチャネル領域側に抜け難くすることが
できる。また、電荷が正孔の場合、トラップ準位はチャ
ネル領域の過電子帯端よりエネルギーレベルが高いため
にエネルギー障壁となり、正孔がチャネル領域側に抜け
難くすることができる。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の好
ましい実施形態について説明する。

【００２５】（実施形態１）図1は、本発明の実施形態1
に係る不揮発性半導体記憶素子の断面図である。

【００２６】この不揮発性半導体記憶素子は、ｐ型シリ
コンからなる半導体層１１と、この半導体層１１中に形
成されたｎ^＋型シリコンからなるソース領域１８及びド
レイン領域１９と、このソース領域１８及びドレイン領
域１９間に形成されたチャネル領域２０と、このチャネ
ル領域２０上に形成された電子がトンネル可能な第１の
絶縁層１２（厚さ２ｎｍ）と、この第１の絶縁層１２上
に形成され、原子間結合の欠陥２１によるトラップ準位
を具備する第２の絶縁層１３と、この第２の絶縁層１３
上に形成された電子がトンネル可能な第３の絶縁層１４
（厚さ２ｎｍ）と、この第３の絶縁層１４上に形成され
た電荷蓄積部である導電性微粒子１５（粒径１０ｎｍ）
と、この導電性微粒子１５上に形成された制御絶縁層１
６（厚さ１０ｎｍ）と、この制御絶縁層１６上に形成さ
れた制御電極１７（厚さ５００ｎｍ）とを具備した構造
となっている。

【００２７】第１の絶縁層１２及び第３の絶縁層１４の
材料としては、酸化シリコンや窒化シリコン等が挙げら
れる。そして量子力学的に電子が直接トンネル可能とな
る厚さで形成される。

【００２８】また、電荷蓄積部となる導電性微粒子１５
の材料としては、多結晶シリコン等が挙げられる。ま
た、制御酸化膜１６の材料としては、酸化シリコンや窒
化シリコンが挙げられる。また、制御電極１７の材料と
しては、ｎ^＋型多結晶シリコンが挙げられる。

【００２９】このような半導体記憶素子では、書き込み
或いは消去時は、直接トンネル領域にある薄い絶縁膜
（第１及び第３の絶縁膜）と原子間結合の欠陥２１（ダ
ングリングボンド）のトラップ準位を経由したトラップ
・アシステッド・トンネリングによって電子を注入或い
は放出できるため、書き込み或いは消去速度は十分に速
い。

【００３０】また、ダングリングボンド２１によるトラ
ップ準位はチャネル領域２０の材料であるシリコンの伝
導帯端よりも低い位置にある。したがって、記憶保持時
（低ゲート電圧状態）で電子が導電性微粒子１５からチ
ャネル領域２０へ抜け出そうとすると、一度低いエネル
ギー状態であるトラップ準位に落ちてから、より高いエ
ネルギー状態であるチャネル領域の伝導帯に移動する必
要がある。トラップ準位からチャネル領域へは電子に対
してエネルギー障壁となり、電子の移動がエネルギー的
に困難となるためリークが抑制され、保持時間が長くな
る。

【００３１】また、電荷として正孔を用いる場合は、ダ
ングリングボンド２１によるトラップ準位がチャネル領
域の材料であるシリコンの価電子帯端よりも高い位置に
あるようにすれば良い。記憶保持時（低ゲート電圧状
態）で正孔が導電性微粒子１５からチャネル領域２０へ
抜け出そうとすると、一度高いエネルギー状態である価
電子帯に移動する必要がある。トラップ準位からチャネ
ル領域へは正孔に対してエネルギー障壁となり、正孔の
移動がエネルギー的に困難となるためリークが抑制さ
れ、保持時間が長くなる。電荷として正孔を用いる場
合、半導体基板としては正孔をキャリアとする電界効果
トランジスタとすれば良い。

【００３２】また、本実施形態では電荷蓄積部として、
ナノオーダーで形成された導電性微粒子１５を用いてい
る。導電性微粒子１５の断面積は非常に小さいので、導
電性微粒子１５直下に存在する電荷の存在確率が小さい
ために、低ゲート電圧では充放電が律速され、このこと
によっても記憶保持時間をさらに向上することが期待で
きる。

【００３３】次に、図２（ａ）（ｂ）（ｃ）を用いて図
１に示した不揮発性半導体記憶素子の製造方法について
説明する。

【００３４】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる絶縁層２２（厚さ２ｎｍ）を
形成する。

【００３５】次に、例えばＬＰＣＶＤ（ＬｏｗＰｒｅ
ｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏ
ｓｉｔｉｏｎ）法により、絶縁層２２上にアモルファス
シリコン薄膜２３（厚さ１ｎｍ）を堆積する（図２
（ａ））。

【００３６】次に、７００℃、１０分間のドライ酸化を
行い、アモルファスシリコン薄膜２３を全て酸化させ
る。７００℃では酸化時の原子流動が非常に小さいため
に、このドライ酸化工程により、元のアモルファスシリ
コン２３と絶縁膜２２との界面にダングリングボンド
（原子間結合の欠陥）が多数形成される。この工程によ
って第１の絶縁層１２（厚さ２ｎｍ）／ダングリングボ
ンドを具備する第２の絶縁層１３／第３の絶縁層（厚さ
２ｎｍ）の積層構造がシリコン基板１１上に形成される
（図２（ｂ））。第１の絶縁層１２及び第３の絶縁層１
４はともに電子や正孔等の電荷がトンネル可能なような
厚さ（０．５ｎｍ以上３．５ｎｍ以下）の範囲に制御さ
れる。また、ダングリングボンド２１の面密度は酸化条
件で調整可能である。

【００３７】次に、ＬＰＣＶＤ法によって、粒径１０ｎ
ｍのシリコン微結晶粒子からなる導電性微粒子１５を形
成する。さらにＬＰＣＶＤ法によって、酸化シリコンか
らなる制御絶縁層１６（厚さ１０ｎｍ）を形成する。こ
の制御絶縁層１６上にｎ^＋ポリシリコンからなる制御電
極１７（厚さ２００ｎｍ）をＣＶＤ法によって堆積す
る。

【００３８】次に、レジストパターンをマスクとして用
い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層
１４、制御絶縁層１６及び制御電極１７からなる積層構
造部をエッチングする。次に、リンをドーズ量１×１０
^１５ｃｍ^−２、入射エネルギー１５ＫｅＶでイオン注入
し、１０００℃、２０秒のアニールにより活性化させ
て、ｎ^＋型シリコンからなるソース領域１８及びドレイ
ン領域１９を形成する。最後に、層間絶縁層、メタル配
線工程などを経て不揮発性半導体記憶素子が完成する
（図２（ｃ））。

【００３９】導電性微粒子１５として、ナノスケールの
シリコン結晶微粒子を用いているが、他の導電性材料で
もかまわない。また、導電性微粒子１５の直径は０．５
ｎｍ以上２０ｎｍ以下程度であれば良い。また、この導
電性微粒子１５は複数個規則正しく並んでいても、単一
のものでもかまわない。

【００４０】（実施形態２）次に、図３（ａ）（ｂ）
（ｃ）を用いて、別の不揮発性半導体記憶素子の製造方
法を説明する。

【００４１】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる絶縁層（厚さ２ｎｍ）を形成
する。次に、例えばＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕ
ｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔ
ｉｏｎ）法により、絶縁層上にアモルファスシリコン薄
膜（厚さ１ｎｍ）を堆積する。

【００４２】次に、７００℃、１０分間のドライ酸化を
行い、アモルファスシリコン薄膜を全て酸化させる。７
００℃では酸化時の原子流動が非常に小さいために、こ
のドライ酸化工程により、元のアモルファスシリコンと
絶縁膜との界面にダングリングボンド２１（原子間結合
の欠陥）が多数形成される。この工程によって第１の絶
縁層１２（厚さ２ｎｍ）／ダングリングボンド２１を具
備する第２の絶縁層１３／第３の絶縁層（厚さ２ｎｍ）
の積層構造がシリコン基板１１上に形成される（図３
（ａ））。第１の絶縁層１２及び第３の絶縁層１４はと
もに電子や正孔等の電荷がトンネル可能なような厚さ
（０．５ｎｍ以上３．５ｎｍ以下）の範囲に制御され
る。また、ダングリングボンド２１の面密度は酸化条件
で調整可能である。

【００４３】次に、ＣＶＤ法により、窒化シリコン膜か
らなる電荷蓄積部２５（厚さ２０ｎｍ）を第３の絶縁層
１４上に形成する（図３（ｂ））。窒化シリコン膜は界
面及び内部にダングリングボンド（原子間結合の欠陥）
が多数生じる。このダングリングボンドによって電子或
いは正孔等の電荷をトラップするためのトラップ準位が
生じ、電荷蓄積可能となる。

【００４４】次に、ＬＰＣＶＤ法により、酸化シリコン
からなる制御絶縁膜１６（厚さ１０ｎｍ）を電荷蓄積部
２５上に形成する。さらに、ＣＶＤ法により、ｎ^＋ポリ
シリコンからなる制御電極１７を制御絶縁層１６上に形
成する。

【００４５】次に、レジストパターンをマスクとして用
い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層
１４、電荷蓄積部２５、制御絶縁層１６及び制御電極１
７からなる積層構造部をエッチングする。次に、リンを
ドーズ量１×１０^１５ｃｍ⁻ ^２、入射エネルギー１５Ｋ
ｅＶでイオン注入し、１０００℃、２０秒のアニールに
より活性化させて、ｎ^＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図３（ｃ））。

【００４６】本実施形態では、電荷蓄積部として窒化シ
リコンのダングリングボンドを利用している。こうする
ことでより電荷に対してバリアが高くなるのでリテンシ
ョンの向上を図ることができる。

【００４７】この実施形態では、制御絶縁層１６を形成
せずに、窒化シリコンからなる電荷蓄積部２５上に直接
制御電極１７を形成しても良い。

【００４８】また、窒化シリコンからなる電荷蓄積部２
５は、図４に示すように粒系０．５ｎｍ以上２０ｎｍ以
下程度の窒化シリコンからなる微粒子２５であってもよ
い。図３（ｃ）と同一符号で表している部分は同一構成
である。このように微粒子とすることでよりリテンショ
ンを向上させることができる。また、図４に示す窒化シ
リコンからなる微粒子２５は複数個規則正しく並んでい
ても、単一のものでもかまわない。

【００４９】また、電荷として正孔を用いる場合、電荷
供給源であるチャネル領域２０の価電子帯端よりも、ダ
ングリングボンド２１のトラップ準位は真空レベルから
見てエネルギー的に高い位置にフェルミ準位があればよ
い。

【００５０】（実施形態３）次に、図５（ａ）（ｂ）
（ｃ）を用いて、別の不揮発性半導体記憶素子の製造方
法を説明する。

【００５１】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる絶縁層（厚さ２ｎｍ）を形成
する。次に、例えばＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕ
ｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔ
ｉｏｎ）法により、絶縁層上にアモルファスシリコン薄
膜（厚さ１ｎｍ）を堆積する。

【００５２】次に、７００℃、１０分間のドライ酸化を
行い、アモルファスシリコン薄膜を全て酸化させる。７
００℃では酸化時の原子流動が非常に小さいために、こ
のドライ酸化工程では、元のアモルファスシリコンと絶
縁膜との界面にダングリングボンド２１（原子間結合の
欠陥）が多数形成される。この工程によって第１の絶縁
層１２（厚さ２ｎｍ）／ダングリングボンド２１を具備
する第２の絶縁層１３／第３の絶縁層（厚さ２ｎｍ）の
積層構造がシリコン基板１１上に形成される（図５
（ａ））。第１の絶縁層１２及び第３の絶縁層１４はと
もに電子や正孔がトンネル可能なような厚さ（０．５ｎ
ｍ以上３．５ｎｍ以下）の範囲に制御される。また、ダ
ングリングボンド２１の面密度は酸化条件で調整可能で
ある。

【００５３】次に、ＬＰＣＶＤ法によって、粒径１０ｎ
ｍのシリコン微結晶粒子からなる導電性微粒子３５を形
成する。この後、７００℃、２４０分で酸化すると、シ
リコン微結晶粒子からなる導電性微粒子３５直下以外に
存在するダングリングボンドが酸化されてトラップ準位
は消滅する。導電性微粒子３５直下に存在するダングリ
ングボンド２１は酸化されず、トラップ準位を有する
（図５（ｂ））。このときシリコン微結晶粒子からなる
導電性微粒子３５に対する酸化レートは、導電性微粒子
３５表面のストレスの影響で小さくなると考えられる。
したがって導電性微粒子３５直下に位置するダングリン
グボンドが酸化される前に、導電性微粒子３５が全て酸
化されることはない。次に、ＬＰＣＶＤ法によって、
酸化シリコンからなる制御絶縁層１６（厚さ１０ｎｍ）
を形成する。この制御絶縁層１６上にｎ^＋ポリシリコン
からなる制御電極１７（厚さ２００ｎｍ）をＣＶＤ法に
よって堆積する。

【００５４】次に、レジストパターンをマスクとして用
い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層
１４、制御絶縁層１６及び制御電極１７からなる積層構
造部をエッチングする。次に、リンをドーズ量１×１０
^１５ｃｍ^−２、入射エネルギー１５ＫｅＶでイオン注入
し、１０００℃、２０秒のアニールにより活性化してｎ
^＋型シリコンからなるソース領域１８及びドレイン領域
１９を形成する。最後に、層間絶縁層、メタル配線工程
などを経て不揮発性半導体記憶素子が完成する（図５
（ｃ））。

【００５５】本実施形態では電荷蓄積微粒子３５とダン
グリングボンド２１とが自己整合的に重なっている。こ
うすることでより保持時間を長くすることができる。

【００５６】この実施形態では、電荷蓄積部としてナノ
スケールのシリコン微結晶粒子を用いたが、他の導電性
材料からなるナノ微粒子でも良い。また、導電性微粒子
３５とこの直下に位置するダングリングボンド２１とを
自己整合的に積層するために、導電性微粒子３５をマス
クとして酸化したが、図５（ａ）の状態から、ＣＶＤ法
により導電性微粒子３５を第３の絶縁層１４上に形成
し、これをマスクとして選択ＲＩＥで第１乃至第３の絶
縁層を削ることによって自己整合的に積層することがで
きる。

【００５７】また、導電性微粒子３５とダングリングボ
ンド２１の積層構造がチャネル領域２０上に、位置的に
ランダムに存在しているが、この積層構造がチャネル上
に規則的に並んでいてもよい。もちろんこの積層構造が
一つだけチャネル領域２０上にあっても良い。

【００５８】（実施形態４）次に、図６（ａ）（ｂ）
（ｃ）を用いて、別の不揮発性半導体記憶素子の製造方
法を説明する。

【００５９】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる絶縁層（厚さ２ｎｍ）を形成
する。次に、例えばＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕ
ｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔ
ｉｏｎ）法により、絶縁層上にアモルファスシリコン薄
膜（厚さ１ｎｍ）を堆積する。

【００６０】次に、７００℃、１０分間のドライ酸化を
行い、アモルファスシリコン薄膜を全て酸化させる。７
００℃では酸化時の原子流動が非常に小さいために、こ
のドライ酸化工程により、元のアモルファスシリコンと
絶縁膜との界面にダングリングボンド２１（原子間結合
の欠陥）が多数形成される。この工程によって第１の絶
縁層１２（厚さ２ｎｍ）／ダングリングボンド２１を具
備する第２の絶縁層１３／第３の絶縁層１４（厚さ２ｎ
ｍ）の積層構造がシリコン基板１１上に形成される（図
６（ａ））。第１の絶縁層１２及び第３の絶縁層１４は
ともに電子や正孔がトンネル可能なような厚さ（０．５
ｎｍ以上３．５ｎｍ以上）の範囲に制御される。また、
ダングリングボンド２１の面密度は酸化条件で調整可能
である。

【００６１】次に、ＬＰＣＶＤ法によって、粒径１０ｎ
ｍの窒化シリコン微粒子５３を形成する。窒化シリコン
微粒子５３の内部及び界面には電荷を蓄積可能なダング
リングボンドが存在する。この後、７００℃、２４０分
で酸化すると、窒化シリコン微粒子５３直下以外に存在
するダングリングボンドが酸化されてトラップ準位は消
滅する。窒化シリコン微粒子５３直下に存在するダング
リングボンド２１は酸化されず、トラップ準位を有する
（図６（ｂ））。このとき窒化シリコン微粒子５３のダ
ングリングボンドは、酸化されないのでそのまま残る。

【００６２】次に、ＬＰＣＶＤ法によって、酸化シリコ
ンからなる制御絶縁層１６（厚さ１０ｎｍ）を形成す
る。この制御絶縁層１６上にｎ^＋ポリシリコンからなる
制御電極１７（厚さ２００ｎｍ）をＣＶＤ法によって堆
積する。

【００６３】次に、レジストパターンをマスクとして用
い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層
１４、制御絶縁層１６及び制御電極１７からなる積層構
造部をエッチングする。次に、リンをドーズ量１×１０
^１５ｃｍ^−２、入射エネルギー１５ＫｅＶでイオン注入
し、１０００℃、２０秒のアニールにより活性化してｎ
^＋型シリコンからなるソース領域１８及びドレイン領域
１９を形成する。最後に、層間絶縁層、メタル配線工程
などを経て不揮発性半導体記憶素子が完成する（図６
（ｃ））。

【００６４】本実施形態では、窒化シリコン微粒子５３
とダングリングボンド２１とが自己整合的に重なってい
る。こうすることでより電子の保持時間を長くすること
ができる。

【００６５】この実施形態では、電荷蓄積部として窒化
シリコン微粒子５３の表面若しくは内部に形成されるダ
ングリングボンドのトラップ準位が用いられている。ま
た、窒化シリコン微粒子５３とこの下に形成されたダン
グリングボンド２１を自己整合的に重ねるために、窒化
シリコン微粒子５３をマスクとして酸化しているが、図
６（ｂ）の状態から、窒化シリコン微粒子５３をマスク
として選択ＲＩＥで第１乃至第３の絶縁層を削ることに
よって自己整合的に重ねても良い。

【００６６】また、窒化シリコン微粒子５３とダングリ
ングボンド２１の積層構造がチャネル領域２０上に、位
置的にランダムに存在しているが、この積層構造がチャ
ネル上に規則的に並んでいてもよい。もちろんこの積層
構造が一つだけチャネル領域２０上にあっても良い。

【００６７】（実施形態５）図７は、図１に示す不揮発
性記憶素子において、ダングリングボンド２１を具備す
る絶縁層１３が複数層（ここでは３層）積層され、それ
らの絶縁層１３の間にトンネル絶縁層２９が形成されて
いる。他の構造は、図１に示す不揮発性記憶素子と同様
である。このように多重トンネル接合を介して、複数
の、トラップ準位を具備する絶縁層１３を経由して充放
電するものでも保持時間が長くなる。この場合充放電ス
ピードは若干遅くなる。

【００６８】以上実施形態１乃至実施形態５では、主半
導体材料としてシリコンを用いているが、他の半導体材
料であってもかまわない。

【００６９】また、実施形態１乃至実施形態５では、ト
ンネル絶縁層の主成分は酸化シリコンとしたが、他の絶
縁性物質でも同様の効果を期待できる。

【００７０】また、実施形態１乃至実施形態５では、ト
ンネル絶縁膜中に多数のダングリングボンド２１を形成
する方法として、アモルファスシリコン薄膜を形成し、
これを低温酸化する方法を用いたが、他に低加速インプ
ラでアルゴン等ダングリングボンドを形成しうる元素を
トンネル絶縁層中に打ち込む方法、アンモニア雰囲気中
でアニールすることによってトンネル絶縁層中に窒素添
加しダングリングボンドを形成する方法、熱酸化膜上に
ＣＶＤで薄膜ＴＥＯＳを積層させて、熱酸化膜／ＴＥＯ
Ｓ界面に形成されるダングリングボンドを利用する方
法、ダングリングボンドを有する薄い窒化シリコン層を
薄い酸化層で挟む方法或いはこれらの方法をいくつか組
み合わせて用いる方法等が挙げられる。

【００７１】また、実施形態１乃至実施形態５では、チ
ャネル領域から電荷を電荷蓄積部に供給する半導体記憶
素子の例を示したが、制御電極から電荷を電荷蓄積部に
供給する半導体記憶素子でもかまわない。

【００７２】また、実施形態１乃至実施形態５では、Ｎ
型ＭＯＳＦＥＴに基づく浮遊ゲートメモリを、図を用い
て説明したが、電荷として正孔を用いる場合、Ｐ型ＭＯ
ＳＦＥＴに基づく浮遊ゲートメモリとして用いる。

【００７３】また、トラップ準位を内部或いは界面に具
備する電荷蓄積部として窒化シリコンを例として説明し
たが、他に絶縁層中に低加速インプラでアルゴン等ダン
グリングボンドが形成される元素を打ち込みトラップ準
位を形成する方法、アンモニア雰囲気中でのアニールに
より絶縁層中に窒素を添加することによりダングリング
ボンドを形成する方法、ＥＢビームを絶縁層中に照射し
てダングリングボンドを形成する方法、絶縁層をＳＨ処
理することによりダングリングボンドを形成する方法、
アルカリ処理等により絶縁層の表面を荒らしてダングリ
ングボンドを形成する方法、熱酸化膜上にＣＶＤで薄膜
ＴＥＯＳを積層させて熱酸化膜／ＴＥＯＳ界面に形成さ
れたダングリングボンドを利用する方法或いはこれらの
方法をいくつか組み合わせて用いても良い。

【００７４】次に、実施形態１乃至実施形態５で説明し
た不揮発性記憶素子の記憶保持特性について以下に詳し
く説明する。

【００７５】図８（ａ）に示すように、これらの不揮発
性記憶素子は、書き込み状態では、トラップアシストに
より直接トンネルでの注入ができるため、十分に速くす
ることができる。書き込み状態の逆の消去では浮遊ゲー
ト側がチャネル側の伝導帯端が高くなりトラップアシス
トにより速くなる。

【００７６】但し、直接トンネルのレートを利用した速
い書き込みを可能とするためには、トンネル酸化膜にお
ける欠陥準位の面密度が、注入されるチャネル面上の電
子の面密度よりも多いか、少なくとも同等でなければな
らない。これは、欠陥準位が、注入或いは放出を待機す
る電荷よりも少ないと、トラップアシストによるリーク
パスの数律速で、書き込み或いは消去の速さが決まるよ
うになり、直接トンネルの速さを書き込み或いは消去に
利用できなくなるためである。

【００７７】また、書き込み或いは消去をする際の電圧
印加時の電荷密度は、書き込み或いは消去電圧の大きさ
による。これらは将来的に低電圧であることが望まし
い。典型的な低電圧書き込み状態として酸化膜中の電界
が０．５ＭＶ／ｃｍ（酸化膜厚１０ｎｍ当たり０．５
Ｖ）という状態を考えると、界面に生じる電子密度は
１．１×１０^１２ｃｍ^−２である。従ってトンネル酸化
膜における欠陥準位は、面密度１×１０^１２ｃｍ^−２程
度以上存在することが、直接トンネルの速さを利用した
低電圧において高速動作させるために望ましい。

【００７８】また、低電圧状態では、ゲート電圧がほと
んど０Ｖの状態であるから、ダングリングボンドによる
トラップ準位は、図８（ｂ）に示すように、チャネル領
域のシリコンの伝導帯端よりも低い位置にある。したが
って電子が出入りするには一度低いエネルギー状態にト
ラップされてから、より高いエネルギー状態である伝導
帯に抜ける必要がある。したがって電子にとってエネル
ギー的に移動が困難になるため、保持時間が長くなる。

【００７９】また、電荷蓄積部が窒化シリコンのように
ダングリングボンドのトラップ準位を用いる場合は、ダ
ングリングボンドの状態により電荷蓄積部のトラップ準
位が浅い場合（図９（ａ））と深い場合（図９（ｂ））
がある。

【００８０】図９（ａ）に示すように、電荷蓄積部のト
ラップ準位が浅い場合は、高速書き込み或いは消去と長
い保持時間を同時に得られることは図８で説明したこと
と同じ理由による。

【００８１】一方図９（ｂ）に示すように電荷蓄積部が
深いトラップの場合でも、適当なゲート電圧をかけるこ
とで、トラップ・アシステッド・トンネリングによる高
速書き込み或いは消去が可能となる。また、電荷蓄積部
のトラップ準位が深いと、エネルギー的に見て電子のリ
ークはチャネルの価電子帯にリークすることになるが、
価電子帯には電子が行くには、エネルギー的に高い中継
トラップを経由する必要があり、エネルギー的に移動が
困難であるため保持特性が向上する。

【００８２】また、実施形態１乃至実施形態５では、上
記したエネルギー的な理由以外にも電荷蓄積部のトラッ
プ断面積をナノメートルオーダーと非常に小さくするた
めに、さらに効率的に高速化を維持しつつ保持特性を向
上させることができる。

【００８３】低電圧状態では、ナノメートルオーダーの
小さな電荷蓄積部の直下にキャリアがいる確率は小さく
なる。典型的な低電圧状態として酸化膜１０ｎｍ当たり
０．１Ｖのゲートドライブがかかった状態では、チャネ
ル面でのキャリア電子密度は２．２×１０^１１ｃｍ^−２
である。よって電荷蓄積部の微粒子郡の平均粒径が２．
２×１０^１１ｃｍ^−２）^−１／２＝２０ｎｍよりも小さ
いと、低電圧状態で微粒子の直下に位置する平均電子数
が１個より小さくなるため、キャリア充放電の律速が大
きくなり記憶保持時間を向上させるために有利である。

【００８４】このようなキャリア数不足による充放電率
速は、高いゲート電圧ではキャリアがふんだんにチャネ
ルに沸いてくるためになくなるので、トラップ断面積が
小さいことで書き込み或いは消去速度の劣化はほとんど
起こらない。

【００８５】以上のように中継トラップ準位におけるエ
ネルギー差の効果に加えて、電荷蓄積部にナノメートル
オーダーの微粒子を用いることで、さらに高速性を維持
しながら保持特性を向上させることが可能となる。

【００８６】また、十分なメモリ効果を得る為には、あ
る程度の数の電荷蓄積部がなければならない。メモリ効
果は蓄積した電荷のクーロン力により、チャネル領域の
キャリアが退けられてドレイン電流が減ることで生じ
る。シリコン中でのクーロンスクリーニング距離は典型
的に１０ｎｍであるから、電荷蓄積部の微粒子同士の平
均間隔は２０ｎｍよりも小さくないと、蓄積された電荷
がチャネル上影響するクーロン力が及ばない隙間ができ
てしまう。この隙間ができると十分なメモリ効果が得ら
れない。そこで電荷蓄積部の微粒子の面密度が（２０ｎ
ｍ）^−２＝２．５×１０^１１ｃｍ^−２以上であれば、チ
ャネル領域全体に蓄積された電荷の影響が及ぶので効果
的なメモリ効果を期待できる。

【００８７】また、トラップ準位を充放電中継点として
機能させるためには、電荷蓄積部の微粒子直下に平均１
個以上のトラップ準位があることが望ましい。このため
に微粒子のトラップ断面積がトンネル絶縁層中に形成さ
れたトラップ準位の面密度の逆数より大きいことが望ま
しい。電荷蓄積部の微粒子のトラップ断面積が大きくで
きない場合は、電荷蓄積部の微粒子が、トンネル絶縁層
中のトラップ準位の上に平均１個以上あるように数を増
やせばよい。つまりトラップ準位のトラップ断面積より
も、電荷蓄積部のナノ微粒子の数密度の逆数が小さくな
るようにすれば良い。

【００８８】

【発明の効果】本発明では、トンネル絶縁膜を薄くして
充放電を高速化しても、実用化に耐える十分に長い保持
時間を実現する半導体記憶素子を提供することを目的と
する。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る不揮発性半導体記
憶素子の断面図。

【図２】本発明の実施形態１に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図３】本発明の実施形態２に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図４】本発明の実施形態２の変形例に係る不揮発性
半導体記憶素子の断面図。

【図５】本発明の実施形態３に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図６】本発明の実施形態４に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図７】本発明の実施形態５に係る不揮発性半導体記
憶素子の断面図。

【図８】本発明の不揮発性半導体記憶素子のチャネル
領域／トラップ準位／電荷蓄積部におけるバンド図であ
り、（ａ）は書き込み状態バンド図、（ｂ）は保持状態
バンド図。

【図９】本発明の不揮発性半導体記憶素子のチャネル
領域／トラップ準位／電荷蓄積部におけるバンド図であ
り、（ａ）は電荷蓄積部が浅い時のバンド図、（ｂ）は
電荷蓄積部が深いときのバンド図。

【図１０】従来の不揮発性半導体記憶素子の断面図。

【符号の説明】

１１・・・シリコン基板１２・・・第１の絶縁層１３・・・第２の絶縁層１４・・・第３の絶縁層１５・・・電荷蓄積部１６・・・制御絶縁層１７・・・制御電極１８・・・ソース領域１９・・・ドレイン領域２０・・・チャネル領域２１・・・ダングリングボンド

───────────────────────────────────────────────────── フロントページの続き (72)発明者内田建神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F083 EP17 EP43 GA01 GA09 NA01 PR34 5F101 BA54 BB02 BH04

Claims

【特許請求の範囲】

【請求項１】半導体層と、前記半導体層中に形成されたソース領域及びドレイン領
域と、前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、前記チャネル領域上に形成され、量子力学的に電子が直
接トンネルすることが可能な第１の絶縁層と、前記第１の絶縁層上に形成され、原子間結合の欠陥によ
るトラップ準位を具備する第２の絶縁層と、前記第２の絶縁層上に形成され、量子力学的に電子が直
接トンネルすることが可能な第３の絶縁層と、前記第３の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記トラップ準位のエネルギーレベルが、前記チャネル
領域における伝導帯端のエネルギーレベルよりも低いこ
とを特徴とする半導体記憶素子。
【請求項２】半導体層と、前記半導体層中に形成されたソース領域及びドレイン領
域と、前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、前記チャネル領域上に形成され、量子力学的に正孔が直
接トンネルすることが可能な第１の絶縁層と、前記第１の絶縁層上に形成され、原子間結合の欠陥によ
るトラップ準位を具備する第２の絶縁層と、前記第２の絶縁層上に形成され、量子力学的に正孔が直
接トンネルすることが可能な第３の絶縁層と、前記第３の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記トラップ準位のエネルギーレベルが、前記チャネル
領域における価電子帯端のエネルギーレベルよりも高い
ことを特徴とする半導体記憶素子。
【請求項３】前記第２の絶縁層中における前記原子間結
合の欠陥の面密度が１×１０^１２ｃｍ^−２以上であるこ
とを特徴とする請求項１或いは請求項２記載の半導体記
憶素子。
【請求項４】前記電荷蓄積部が、粒径２０ｎｍ以下の電
荷蓄積微粒子であることを特徴とする請求項１或いは請
求項２記載の半導体記憶素子。
【請求項５】前記電荷蓄積部が、原子間結合の欠陥によ
るトラップ準位を具備することを特徴とする請求項1或
いは請求項２記載の半導体記憶素子。
【請求項６】前記電荷蓄積微粒子の断面積が、前記第２
の絶縁層中における前記原子間結合の欠陥の面密度の逆
数よりも大きいことを特徴とする請求項４記載の半導体
記憶素子。
【請求項７】前記第２の絶縁層中における前記原子間結
合の欠陥のトラップ断面積よりも、電荷蓄積微粒子の数
密度の逆数が小さいことを特徴とする請求項４記載の半
導体記憶素子。
【請求項８】前記電荷蓄積微粒子と前記第２の絶縁層中
における前記原子間結合の欠陥とが重なっていることを
特徴とする請求項４記載の半導体記憶素子。