JP4334196B2 - フラッシュメモリデバイスの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000002159 nanocrystal Substances 0.000 claims abstract description 51
- 238000004151 rapid thermal annealing Methods 0.000 claims abstract description 18
- 239000012212 insulator Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 19
- 238000004544 sputter deposition Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 6
- 239000002707 nanocrystalline material Substances 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 abstract description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 19
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052732 germanium Inorganic materials 0.000 abstract description 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 238000005259 measurement Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000003917 TEM image Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000635 electron micrograph Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001552 radio frequency sputter deposition Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910002808 Si–O–Si Inorganic materials 0.000 description 1
- AHWYHTJMGYCPBU-UHFFFAOYSA-N [Ge].[Si]=O Chemical compound [Ge].[Si]=O AHWYHTJMGYCPBU-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002484 cyclic voltammetry Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Description
【発明の背景】
(技術分野)
この発明は、一般的にはフラッシュメモリデバイスの製造方法に関し、より特定的にはナノ結晶を用いるフラッシュメモリデバイスの製造方法に関する。
【0002】
(背景技術)
携帯電子機器および組込式システムの使用の増加により、超高速で書込み可能である低電力高密度の不揮発性メモリが必要となってきている。開発されているメモリのタイプの1つは、フラッシュ電気的消去書込可能読出専用メモリ(フラッシュEEPROM)である。これは、パーソナルコンピュータ、携帯電話、携帯コンピュータ、ボイスレコーダなどの多くの携帯電子機器製品、ならびに車、飛行機、産業用の制御システムなどの多くの大型電子システムにおいて使用されている。
【0003】
フラッシュEEPROMデバイスは半導体基板上に形成される。基板の表面の一部には、ドープされたソース領域およびドープされたドレイン領域が形成され、その間にチャネル領域を備える。トンネル酸化シリコン誘電層がチャネル領域上のソース領域とドレイン領域との間の半導体基板上に形成される。フローティングゲート層、電極間誘電層およびコントロールゲート層を有するトランジスタのために、チャネル領域上のトンネル酸化シリコン誘電層上にスタックゲート構造を形成する。ソース領域は、スタックゲート構造の一方側に位置し、ソース領域の一方端縁はゲート構造と重なっている。ドレイン領域は、スタックゲート構造の他方側に位置し、一方の端縁がゲート構造と重なっている。このデバイスは、ホットエレクトロン注入により書込まれ、ファウラー・ノルドハイムトンネル現象により消去される。
【0004】
シリコンナノ結晶におけるダイレクトトンネル現象および電子の蓄積のために低電圧を用いて高速(何百ナノ秒)で書込可能であるシリコン(Si)ナノ結晶フラッシュEEPROMデバイスが提案されている。電気的に分離されているナノ結晶電荷蓄積場所を用いることにより、ゲート酸化物層における局所化欠陥による電荷の漏れが低減すると考えられる。
【0005】
低電圧かつ高速で書込可能なゲルマニウム(Ge)ナノ結晶フラッシュEEPROMデバイスも示されている。そのようなデバイスは、ゲルマニウム原子をシリコン基板に注入することにより製作されていた。しかしながら、注入プロセスにより、ゲルマニウムがシリコン−トンネル酸化物界面に存在し、デバイスの性能を劣化し得るトラップ場所を形成してしまう。そのようなトラップ場所の存在は、得られたトンネル酸化物の厚さに下限を課す、というのも超薄膜トンネル酸化物における欠陥により誘導される漏れ電流の結果、データ保持性能が悪くなるからである。
【0006】
これらの問題に対する解決が長い間求められてきたが、当業者には未だ発見されていなかった。
【0007】
【発明の開示】
この発明は、急速熱酸化物(RTO)と、SiO2におけるゲルマニウム(Ge)ナノ結晶と、スパッタリングされたSiO2キャップとの3層構造を有するフラッシュメモリを提供する。この構造は、容量対電圧(C−V)測定値により、3層構造の中央層のゲルマニウムナノ結晶によるメモリヒステリシスを有することで示されている。Geナノ結晶は、同時スパッタリングされたGe+SiO2膜の急速酸化アニール(RTO)により合成される。
【0008】
この発明は、RTA技術により合成されるGeナノ結晶のフラッシュメモリ構造を得る方法を提供し、Geナノ結晶成長がGe濃度および急速熱アニールRTA処理条件に決定的に依存することを開示する。
【0009】
この発明のある実施例は、上述したものに加えてまたはその代わりにその他の利点を有する。この利点は、添付の図面と関連付けて以下の詳細な説明を読むと当業者には明らかとなるであろう。
【0010】
【発明を実施するための最良の態様】
図1を参照し、さまざまな実験装置の容量対電圧(C−V)曲線が示される。バイアス電圧および逆バイアス電圧の印加によりヒステリシスまたは容量の差が大きくなればなるほど、装置の電荷蓄積特性、またはメモリはより良好となる。
【0011】
3つの装置、すなわち装置100、200、300の容量対電圧曲線が示される。各装置は半導体基板を含み、その上に電荷が蓄積されるべき多層絶縁体構造が形成される。装置100は、RTO SiO2(5nm)と、Ge+SiO2(20nm)と、スパッタリングされたSiO2(50nm)キャップとの3層構造を有し、RTOは、5nm厚さの二酸化シリコンの急速熱酸化物であり、Ge+SiO2は、50nm厚さのゲルマニウムと二酸化シリコンとの組合せであり、スパッタリングされた二酸化シリコンは50nmの厚さである。装置200は、RTO SiO2(5nm)と、スパッタリングされたSiO2(20nm)と、スパッタリングされたSiO2(50nm)キャップとの3層構造を有する。そして、装置300は、RTO SiO2(5nm)と、Ge+SiO2(20nm)との2層構造を有する。
【0012】
3層構造である装置100は、図1に示すようにC−V曲線において約6Vの反時計回りのヒステリシスを示す。
【0013】
20nm厚さのスパッタリングされた純酸化物からなる中央絶縁体層を有する別の3層構造である装置200は、約0.73Vの反時計回りのヒステリシスを示す。このヒステリシスの幅は、装置100のヒステリシスの幅よりも小さい。
【0014】
装置200と同様の3層構造であるが急速熱アニール(RTA)ステップが省略されているものは図示しないが、1.09Vのヒステリシスを示した。これは、RTAプロセスがスパッタリングされる酸化物の質を向上させ、かつ装置200におけるトラップされる電荷密度を3.62×1011cm-2(調製時)から1.98×1011cm-2(RTA後)に低減することを意味する。したがって、装置100によって示される明白なヒステリシスは、中央絶縁体層に位置するGeナノ結晶における電荷蓄積によるはずである。中央層におけるGeナノ結晶の存在は、後述するTEM結果においてさらに論じられる。
【0015】
2層の装置である装置300は、0.5ボルト未満の小さいヒステリシスを示す。装置300の正規化された最小容量が小さくなるのは、25nmのより薄い酸化物の合計厚さのためである。ナノ結晶がより少ないので電荷蓄積能力が装置100と比べて低いと予想することが妥当である。
【0016】
スパッタリングされたSiO2(50nm)キャップがGeナノ結晶成長を促進するのに重要であることも発見された。
【0017】
図2を参照し、装置100の透過電子顕微鏡(TEM)写真を表わす図が示される。図2は、300秒間の1000℃の急速熱アニール後の3層構造の図である。装置100の3層構造は、シリコン基板102などの半導体ウェハ上に形成され、5nmのRTO SiO2の第1の絶縁体層104と、20nmの同時スパッタリングされたGe+SiO2のナノ結晶絶縁体層106と、50nmのスパッタリングされた純SiO2の第2の絶縁体層108とを含む。シリコン基板はn型またはp型のいずれでドープされてもよいが、p型ドープされているものと示される。
【0018】
ナノ結晶絶縁体層106は、異なった寸法のGeナノ結晶110からなることがこの図からわかる。装置100の3層構造を300秒間1000℃の急速熱アニールにかけた。
【0019】
なお、直径(δ)〜20nmのより大きいGeナノ結晶112が、RTO SiO2とスパッタリングされたGe+SiO2との界面近くに形成され、δ〜6nmのより小さいGeナノ結晶114が、RTO SiO2とスパッタリングされたGe+SiO2との界面と、スパッタリングされたGe+SiO2とスパッタリングされた純SiO2との界面とに形成された。スパッタリングされたGe+SiO2とスパッタリングされた純SiO2との界面よりも、RTO SiO2とスパッタリングされたGe+SiO2との界面の近くにより多くのGeナノ結晶110があると思われる。ナノ結晶絶縁体層106の中心領域が含むGeナノ結晶110は、はるかにより少ない。
【0020】
1000℃で、GeはSiO2にかなり拡散し得る。SiO2に溶解されるGeの濃度は、SiとSiO2との界面の溶解度よりも低くかつSiO2バルクの溶解度より高いので、濃度勾配が拡散フラックスを招き、その結果界面においてGeが蓄積すると考えられる。
【0021】
装置100を1000℃でアニールすると、この2つの界面に向ってかなりのGe拡散が起きることが発見された。このプロセスは、2つの界面の近くでGeナノ結晶110の数が多く、ナノ結晶絶縁体層106の中心領域においてGeナノ結晶110の数がより少ないことを説明することができる。しかしながら、RTO SiO2とスパッタリングされたGe+SiO2との界面において大きなGeナノ結晶112が優先的に形成されかつより小さいGeナノ結晶114の数が多くなる理由はわからない。
【0022】
なお、図1を再び参照し、装置100はまた、約4Vの大きな正シフトと、装置200に比べてなだらかな傾斜を有するC−V曲線とを示す。ヒステリシス幅は約6vであるので、これは、装置100が装置200よりも良好な電荷蓄積能力を有することを意味する。Si−O−Si結合およびSi−O−Ge結合を含んだ系の中で、Ge−O結合はより弱く壊れやすくSi−O−ダングリングボンド構造を残し得ることが示唆される。1000℃でアニールされた試料はかなりの量のGeOX結合を含んでいた。このダングリングボンド結合は電子をトラップし、負に充電される可能性がある。装置100のC−V曲線のかなりの正シフトは、ダングリングボンドによる電子のトラッピングによるものであろう。装置100のC−V曲線のよりなだらかな傾斜は、ナノ結晶に蓄積される電荷によって導出される大きな電圧シフトの結果である。これは、異なった遅延時間でのC−V測定、すなわち異なった掃引数をシミュレートすることにより確認された。
【0023】
図3を参照し、装置200のTEM顕微鏡写真を表わす図が示される。装置200の3層構造は、Pドープされたシリコン基板202上に形成され、5nmのRTO SiO2の第1の絶縁体層204と、20nmのスパッタリングされたSiO2の中央絶縁体層と、50nmのスパッタリングされたSiO2の第2の絶縁体層とを含む。これは、Geナノ結晶を有さず、上で説明したように、高レベルの電荷蓄積がGeナノ結晶の存在によるものであることを示す対照装置である。
【0024】
図4を参照し、装置300のTEM顕微鏡写真を表わす図が示される。装置300の2層構造は、pドープされたシリコン基板302上に形成され、5nmのRTO SiO2の第1の絶縁体層304と、20nmの同時スパッタリングされたGe+SiO2のナノ結晶絶縁体層306とを含む。
【0025】
装置300を300秒間1000℃のRTAにかけた。図3から、Geナノ結晶310が、RTO SiO2とスパッタリングされたGe+SiO2との界面にのみ位置することがわかる。この装置はキャップ酸化物層なしに製作されたので、Geのかなりの外部拡散が1000℃のRTAの間に生じることを予想することが妥当であろう。
【0026】
図1からわかるような装置300のC−V特性は、<0.5Vの小さなヒステリシスを示す。図1の他の装置と比べて装置300の正規化された最小容量がより小さいのは、装置300における合計SiO2厚さがより薄い(25nm)ためである。Geナノ結晶の数は装置300においてはるかに少ないので、装置100と比べてこの装置の電荷蓄積能力はより低いと予想することが妥当である。
【0027】
図5を参照し、基板402を有し第1の絶縁体404およびナノ結晶絶縁体層406を含み、RTO酸化物と同時スパッタリングされたシリコン酸化物+Geとの界面に形成されるGeナノ結晶410が最適化された製作条件下で達成された、装置400の透過電子顕微鏡写真を表わす図が示される。
【0028】
上記のさまざまな層を含む装置100のC−V曲線(完全に正規化されていない)の一例が図1に示される。この図は、提案される構造の電荷蓄積能力を示す。なお、装置の2つの論理状態のための空乏でのゲート電圧の範囲は、装置100のさまざまな層の厚さを変えることによりさらに最適化できる。
【0029】
図6を参照し、金属−絶縁体−半導体(MIS)構造を有する、この発明に従うフラッシュEEPROMデバイス500の一例が示される。シリコン基板502は、ソース領域504と、ドレイン領域506とを有し、その間にチャネル領域508を備える。ある実施例では、シリコン基板502およびチャネル領域508がpドープされ、ソース領域504およびドレイン領域506がnドープされる。3層構造512は、3層の絶縁体層からなる。
【0030】
薄い(5nm)SiO2層514を、約1000℃の急速熱酸化を用いてドライ酸素雰囲気中でP型シリコン基板502上に成長させた。
【0031】
次に、無線周波(rf)同時スパッタリング技術により厚さ20nmのGe+SiO2層516を堆積した。スパッタリングターゲットは、6片のドープされていないGe(10mm×10mm×0.3mm)が装着された4インチ(10.16cm)のSiO2(99.999%純)のディスクであった。アルゴン圧力およびrf出力をそれぞれ3×10-3mbarおよび100Wに設定した。
【0032】
次に、第3の純SiO2層518(50nm)を、100Wのrf出力および3×10-3mbarのスパッタリング圧力でアルゴン中でrfスパッタリングにより堆積した。
【0033】
次に、3層構造512を300秒間1000℃の温度でアルゴン雰囲気中で急速熱アニール(RTA)し、ナノ結晶510を形成した。RTAランプアップ速度およびランプダウン速度を約30℃/秒に設定した。
【0034】
ポリシリコンコントロールゲート520をSiO2層518の上に形成した。この発明は、ゲルマニウムナノ結晶絶縁体層106を形成するためにrf同時スパッタリングを用いる。薄膜トンネル酸化物である高品質のSiO2層514はスパッタリングプロセスの前に急速熱酸化により成長させることができるので、第1の絶縁体層104のシリコンと酸化物との界面は非常によい品質であり得る、というのもイオン注入損傷が存在しないからである。第1の絶縁体層104は、酸化物スパッタリング層の高温急速熱アニールの際に酸化物スパッタリング層界面においてGeナノ結晶510を「並べる」ための障壁としての役割も果たす。
【0035】
この構造は、急速熱酸化物層と、Geナノ結晶を有するSiO2層と、スパッタリングされたシリコン酸化物キャップ層とからなる。Geナノ結晶は電荷蓄積の役割を担う。提案される装置が低電圧高速フラッシュメモリデバイスとして良好に機能するために(すなわち、低い書込および消去電圧ならびに短い書込および消去パルス期間を有するために)、Geナノ結晶は、できる限りSi基板の近くに(すなわち、RTO酸化物とスパッタリングされたSiO2+Ge層との界面に位置する)存在しなければならない。
【0036】
提案される装置の製作プロセスステップは以下のとおりである。
(1) 良質な薄い(約2〜5nm)熱酸化物をドライ酸素雰囲気中で急速熱酸化によりSiウェハ上に成長させる。
【0037】
(2) Geナノ結晶を含むシリコン酸化物膜の層を堆積する。この層を、まず二酸化シリコンおよびGeターゲットを同時スパッタリングすることにより堆積し、約3〜20nmの厚さを有するゲルマニウム−シリコン−酸化物層を得る。基質中のGe濃度は、約1〜5原子%(at.%)変動し得る。スパッタリング条件は、アルゴン(Ar)の5mTorrのスパッタリング圧力と、100Wの無線周波(rf)出力とについてである。ステップ(5)を完了した後にナノ結晶形成を行なう。
【0038】
(3) 約20nmのシリコン酸化物の層を100Wで5mTorrの純二酸化シリコンターゲットのrfスパッタリングにより堆積する。
【0039】
(4) 3層からなる構造を約50から300秒間Ar中で約800〜1000℃で急速熱アニールする。
【0040】
なお、Geナノ結晶の分布および寸法は、以下に決定的に依存する。
(1) 急速熱酸化物層の厚さ。
【0041】
(2) Ge+SiO2層の堆積。
(3) Ge濃度、RTA温度および持続時間。
【0042】
(4) 第3のスパッタリングされた酸化物層またはスパッタリングされたSiO2キャップの厚さ。
【0043】
図7を参照し、この発明の製造方法の簡素化されたフローチャート600が示される。この方法は、シリコンウェハを設けるステップ602で始まり、第1の絶縁体層形成ステップ604、ナノ結晶絶縁体層形成ステップ606、第2の絶縁体層形成ステップ608が続く。これらの層を形成した後、この方法は急速熱アニールステップ610に続く。その後に、他のステップを用いて、当業者に周知のフラッシュEEPROMデバイスを完成させる。
【0044】
この発明は、特定の最良の態様と関連づけて記載されたが、多くの代替、修正および変形が以上の説明から鑑みて当業者には明らかであることが理解される。したがって、前掲の特許請求の精神および範囲内にあるそのような代替、修正および変形のすべてを含むことが意図される。ここにこれまで述べたまたは添付の図面に示す事項のすべては、例示であり限定的でない意味に解釈されるべきである。
【図面の簡単な説明】
【図1】 さまざまな多層構造装置の容量対電圧(C−V)特性の図である。
【図2】 図1の装置のうちの1つの透過電子顕微鏡(TEM)顕微鏡写真を示す図である。
【図3】 図1の装置のうちの別のもののTEM電子顕微鏡写真を示す図である。
【図4】 この発明に従うナノ結晶フラッシュメモリデバイスの概略図である。
【図5】 この発明に従うナノ結晶フラッシュメモリデバイスのTEM電子顕微鏡写真の透過電子顕微鏡写真を示す図である。
【図6】 この発明に従うフラッシュEEPROMデバイスの図である。
【図7】 この発明に従う簡素化されたフローチャートの図である。
【符号の説明】
500 フラッシュEEPROMデバイス
502 シリコン基板
504 リース領域
506 ドレイン領域
508 チャネル領域
510 ナノ結晶
512 3層構造
514 SiO2層
516 Ge+SiO2
518 純SiO2層
520 コントロールゲート
Claims (6)
- 半導体ウェハ(502)を設けるステップと、
半導体ウェハ(502)の上に第1の絶縁体層(514)を形成するステップと、
第1の絶縁体層(514)の上にナノ結晶絶縁体層(516)を形成するステップと、
ナノ結晶絶縁体層(516)の上に第2の絶縁体層(518)を形成するステップと、
第1の絶縁体層(514)、ナノ結晶絶縁体層(516)および第2の絶縁体層(518)を急速熱アニールしてナノ結晶絶縁体層(516)中に〜20nmの直径のナノ結晶を形成するステップとを含む、フラッシュメモリデバイス(500)を製造するための方法。 - ナノ結晶絶縁体層(516)を形成するステップは、ナノ結晶材料および絶縁体材料を同時スパッタリングすることにより行なわれる、請求項1に記載の方法。
- ナノ結晶絶縁体層(516)を形成するステップは、1〜5原子%のナノ結晶材料を用いる、請求項1に記載の方法。
- 第2の絶縁体層(518)を形成するステップは、スパッタリングプロセスを使用する、請求項1に記載の方法。
- 第1の絶縁体層(514)を形成するステップは、急速熱プロセスを用いる、請求項1に記載の方法。
- 第1の絶縁体層(514)、ナノ結晶絶縁体層(516)および第2の絶縁体層(518)を急速熱アニールし、ナノ結晶絶縁体層(516)から第2の絶縁体層(518)に近接するよりも第1の絶縁体層(514)からナノ結晶絶縁体層(516)に近接してより多くのナノ結晶を設ける、請求項1に記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US34807201P | 2001-10-19 | 2001-10-19 | |
US60/348072 | 2001-10-19 | ||
US10/087,506 US6656792B2 (en) | 2001-10-19 | 2002-03-01 | Nanocrystal flash memory device and manufacturing method therefor |
US10/087506 | 2002-03-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003152120A JP2003152120A (ja) | 2003-05-23 |
JP4334196B2 true JP4334196B2 (ja) | 2009-09-30 |
Family
ID=26777049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002290134A Expired - Fee Related JP4334196B2 (ja) | 2001-10-19 | 2002-10-02 | フラッシュメモリデバイスの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6656792B2 (ja) |
EP (1) | EP1304730B1 (ja) |
JP (1) | JP4334196B2 (ja) |
AT (1) | ATE495545T1 (ja) |
DE (1) | DE60238893D1 (ja) |
SG (1) | SG106099A1 (ja) |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
JP4056817B2 (ja) * | 2002-07-23 | 2008-03-05 | 光正 小柳 | 不揮発性半導体記憶素子の製造方法 |
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US7074630B2 (en) * | 2003-05-20 | 2006-07-11 | United Microelectronics Corp. | Method of forming light emitter layer |
DE10326805B4 (de) * | 2003-06-13 | 2007-02-15 | Infineon Technologies Ag | Herstellungsverfahren für nichtflüchtige Speicherzellen |
DE10336876B4 (de) | 2003-08-11 | 2006-08-24 | Infineon Technologies Ag | Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung |
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US8987802B2 (en) | 2013-02-28 | 2015-03-24 | Sandisk Technologies Inc. | Method for using nanoparticles to make uniform discrete floating gate layer |
US9331181B2 (en) | 2013-03-11 | 2016-05-03 | Sandisk Technologies Inc. | Nanodot enhanced hybrid floating gate for non-volatile memory devices |
US9177808B2 (en) | 2013-05-21 | 2015-11-03 | Sandisk Technologies Inc. | Memory device with control gate oxygen diffusion control and method of making thereof |
US8969153B2 (en) | 2013-07-01 | 2015-03-03 | Sandisk Technologies Inc. | NAND string containing self-aligned control gate sidewall cladding |
US20170084832A1 (en) * | 2014-05-21 | 2017-03-23 | The Trustees Of The University Of Pennsylvania | Non-volatile resistance switching devices |
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US20160221097A1 (en) * | 2015-01-29 | 2016-08-04 | Sandia Corporation | Coatings to enhance wetting, adhesion and strength |
US11302528B2 (en) | 2019-07-25 | 2022-04-12 | Psiquantum, Corp. | Germanium mediated de-oxidation of silicon |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
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US5852306A (en) * | 1997-01-29 | 1998-12-22 | Micron Technology, Inc. | Flash memory with nanocrystalline silicon film floating gate |
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ATE236454T1 (de) * | 1997-09-05 | 2003-04-15 | Hitachi Europ Ltd | Bauelement mit gesteuerter leitung |
JP3727449B2 (ja) * | 1997-09-30 | 2005-12-14 | シャープ株式会社 | 半導体ナノ結晶の製造方法 |
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-
2002
- 2002-03-01 US US10/087,506 patent/US6656792B2/en not_active Expired - Lifetime
- 2002-09-24 SG SG200205772A patent/SG106099A1/en unknown
- 2002-09-25 AT AT02256661T patent/ATE495545T1/de not_active IP Right Cessation
- 2002-09-25 DE DE60238893T patent/DE60238893D1/de not_active Expired - Lifetime
- 2002-09-25 EP EP02256661A patent/EP1304730B1/en not_active Expired - Lifetime
- 2002-10-02 JP JP2002290134A patent/JP4334196B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE60238893D1 (de) | 2011-02-24 |
SG106099A1 (en) | 2004-09-30 |
ATE495545T1 (de) | 2011-01-15 |
EP1304730A2 (en) | 2003-04-23 |
US6656792B2 (en) | 2003-12-02 |
EP1304730B1 (en) | 2011-01-12 |
EP1304730A3 (en) | 2007-10-10 |
US20030077863A1 (en) | 2003-04-24 |
JP2003152120A (ja) | 2003-05-23 |
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JP3185746B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060808 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060811 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061013 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20061013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081014 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081017 |
|
A521 | Request for written amendment filed |
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