JP4703116B2

JP4703116B2 - 記憶素子およびその製造方法

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Publication number: JP4703116B2
Application number: JP2004032911A
Authority: JP
Inventors: 國夫斎藤; 好人神; 勝嶋田; 祥雅片桐; 俊司中田; 陽一榎本
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2004-02-10
Filing date: 2004-02-10
Publication date: 2011-06-15
Anticipated expiration: 2024-02-10
Also published as: JP2005228763A

Description

本発明は、ＭＯＳ(metal-oxide-semiconductor)型またはＭＩＳ(metal-insulator-semiconductor)型の記憶素子およびその製造方法に関する。

本発明の記憶素子は従来提案されている記憶素子とは動作原理が異なる。本願発明者等の知るところに限れば、本発明の記憶素子と同じ動作原理による記憶素子の先行技術は見当たらない。

そこで、まず、本発明の記憶素子と構造が似ている電荷蓄積型記憶素子について説明する。電荷蓄積型記憶素子は、図１８に示す膜構成を有し、少なくとも半導体層１００、第１の電荷障壁層１０１、電荷蓄積層１０２、第２の電荷障壁層１０３、ゲート電極１０４、ソース１０５、およびドレイン１０６を有する。現在、実用化されているのは、電荷蓄積層１０２にポリシリコンを用いた浮遊ゲート型の電荷蓄積型記憶素子であり、第１および第２の障壁層１０１、１０３はＳｉＯ₂膜である。ポリシリコンに導電性を持たせ、浮遊ゲートにしている。半導体層１００とゲート電極１０４間に電圧を印加し、第１の障壁層１０１を介して電荷を半導体層１００からゲート電極１０４に注入し、電荷蓄積層１０２に電荷を蓄積することにより、ＭＯＳトランジスタ閾値を変化させることによっで情報を記憶している。

この型の記憶素子は、情報を１０年以上記憶させるために、電荷蓄積層１０２に貯えた電荷を１０年以上保持する。そのため、第１および第２の障壁層１０１、１０３は、電気的絶縁性に優れている必要があり、弱い電界に対して導通があってはならない。電荷蓄積層１０２への電荷の注入や引き抜き（すなわち、情報の書き込みや消去）は、半導体層１００とゲート電極１０４間に印加する電圧を高くし、強電界によって第１の障壁層１０１を流れるファウラー・ノルドハイム（Fowler-Nordheim）型（Ｆ−Ｎ型）トンネル電流や強電界下で現れる他の伝導機構によって行っている。このとき、第２の障壁層１０３には電流を流さないようにするため、第２の障壁層１０３は第１の障壁層１０１より厚くなされている。

情報の読み出しは、電荷の蓄積によって閾値が変化したＭＯＳトランジスタのゲート電極１０４に電圧を印加し、ソース・ドレイン間に電圧を印加したとき電流が流れるか否かによって行われる。この読み出し動作は、通常のＭＯＳトランジスタの動作とほぼ同じであるが、電荷障壁層と電荷蓄積層の膜厚が厚いので、高いゲート電圧を印加する必要がある。また、浮遊ゲート型は導通性のあるポリシリコンに電荷を蓄積しており、電荷の保持は第１の障壁層１０１の絶縁性能に頼っている。そのため、浮遊ゲート型は、第１の障壁層１０１を（ＳｉＯ₂ 膜で７〜８ｎｍ）薄くすることに難があり、したがって、書き込み・消去の低電圧化（現在、１０〜２０Ｖ）も限界に達している。そこで、浮遊ゲートにより多くの電荷を蓄積するために、ポリアセチレンを用いた例（例えば、特許文献１参照）等も提案されている。

電荷蓄積型メモリには、上記の浮遊ゲート型の他に、電荷を欠陥がつくる局在準位にトラップさせる絶縁膜トラップ型がある。絶縁膜トラップ型においては、電荷蓄積層１０２にＳｉＮ膜やＡｌ₂Ｏ₃膜が使われ、これらには、ＭＯＮＯＳ（metal oxide nitride oxide sillicon）型、またはＮＲＯＭ（多ビット型）型、あるいは、ＳＯＮＯＳ（silicon oxide nitride oxide sillcon）型などの種類がある（例えば、非特許文献１参照）。絶縁膜トラップ型は、将来の大容量化に向け研究・開発が精力的に行われている。絶縁膜トラップ型は、絶縁膜中の欠陥がつくる局在準位に電荷をトラップさせているため、第１の障壁層１０１が欠陥等により局部的に導通しても、その欠陥の近傍の局在準位にトラップされている電荷が逃げ出すだけであり、電荷蓄積層１０２の全ての電荷が逃げ出すわけではなく、第１の障壁層１０１の絶縁性の要求条件は浮遊ゲート型よりも緩和される。そのため、電荷トラップ型は、第１の障壁層１０１をキャリアがトンネルできるほど薄くすることができ、情報の書き込み・読み出し・消去の電圧を低くすることができる。

しかし、絶縁膜トラップ型にも限界がある。すなわち、絶縁膜トラップ型は絶縁膜の深い局在準位に電荷をトラップさせ、トラップ間の伝導を抑制する必要があるため、トラップの空間密度を大きくすることができない。トラップ間の距離は５ｎｍ以上必要と考えられている。そのため、トランジスタの閾値を変化させるのに必要な量の電荷をトラップさせるには、絶縁膜に比較的大きな体積が必要である。したがって、素子の微細化に限界があり、また、低電圧化にも限界がある。

次に、ＤＲＡＭ（dynamic random access memory）について説明する。ＤＲＡＭは、１つのトランジシタと１つのキャパシタを１つのセルとした１Ｔ１Ｃ型が一般的である。情報は、トランジスタのチャンネルを介し、キャパシタに電荷を蓄えることによって書き込まれる。トランジスタはスイッチであり、情報はキャパシタに電荷を蓄えることで記憶される。キャパシタに蓄えられた電荷は、主にトランジスタの半導体層（ソース・ドレインと基板のｐｎ接合）を介してリークするため、比較的短時間で無くなってしまう。そこで、情報の検出と再書き込みを頻繁（１００ｍｓｅｃのオーダー）に行って、情報の記憶を維持している。近年の微細化されたセルにおいては、シリコン基板に５〜１０μｍの深い溝（ディープトレンチ）を掘り、溝の表面に酸化膜を成長させた後、溝をポリシリコンで埋め、シリコン基板とポリシリコンを電極としたキャパシタを用いている。

最近では、さらに微細化を押し進めるため、配線に円筒型の突起やフィンを形成して面積を拡大し、その表面に絶縁膜と電極を形成してキャパシタを形成している。将来の予測（例えば、非特許文献２参照）においては、高誘電率の絶縁膜を用い、配線上にＭＩＭ(metal insulator metal)キャパシタを形成して微細素子の容量を確保しようとしている。ＤＲＡＭは、このキャパシタをいかに微細化することができるかによって、どれだけ大容量化できるかが決まると言って良い。ＤＲＡＭにおけるＭＩＭキャパシタの絶縁膜の比誘電率は、ＩＴＲＳによれば、近い将来でも１００を超える値が要求されており、また、その将来では、１０００を超える値が要求されている。そのような高誘電率を実現する材料としてペロブスカイト型結晶構造を持つ材料が考えられている。また、下部・上部電極にペロブスカイト型結晶の結晶化を促進するＰｔ、Ｒｕ、Ｉｒなどの高価な金属が必要になる。電極は、高価な材料と機能を分担した多層膜構造になり、製造工程数も格段に多くなるためコストアップが避けられない。
特開平５−１５２５７６号公報日経マイクロデバイス、２００３年６月号、８５〜９０頁ＩＴＲＳ：International Technology Roadmap for Semiconductors,＜ＵＲＬ＞http://www.itrs.net/

本発明の目的は、上記記憶素子とは異なる動作原理に基づき、高価な材料を用いる必要がなく製造コストを格段に引き下げることができ、データの読み出しが非破壊で、セル面積を小さくでき、将来のスケーリングに永く対応できる記憶素子およびその製造方法を提供することである。

請求項１にかかる発明の記憶素子は、金属、絶縁膜、半導体からなるＭＩＳ型トランジスタ構造を有し、前記絶縁膜が少なくとも電荷移動層と電荷障壁層とを有し、前記電荷障壁層の欠陥密度は前記電荷移動層中の欠陥密度よりも少なく、かつ、前記電荷障壁層は電荷移動に対して前記電荷移動層よりも大きな障壁を持ち、前記電荷障壁層が前記半導体に接し、前記電荷移動層が前記金属に接し、前記電荷移動層の膜厚が前記電荷障壁層の膜厚よりも厚く、前記金属と前記半導体間に印加する電圧でつくられる電界により前記電荷移動層中の電荷を移動させ、前記金属に印加した電圧とは反対極性の電荷が前記電荷移動層中の前記金属の側に、前記金属に印加した前記電圧と同極性の電荷が前記電荷移動層中の前記半導体の側に蓄積することにより前記ＭＩＳ型トランジスタの閾値を変化させることを特徴とする。

請求項２にかかる発明は、請求項１に記載の記憶素子の製造方法であって、前記電荷障壁層はＳｉＯ_２であり、前記半導体はシリコンであり、当該ＳｉＯ_２を、希ガスと酸素ガスの電子サイクロトロン共鳴プラズマを前記シリコンの表面に照射することにより形成することを特徴とする。

本発明は、従来のメモリとは異なる原理で動作する記憶素子であり、ＭＩＳ型トランジスタのゲート絶縁膜の部位に保持され移動する電荷を利用しているので、高価な材料を用いる必要がなく、メモリの製造コストを格段に引き下げることができる。また、既存ＤＲＡＭが１ＴＩＣで構成されるのに対し、本発明の記憶素子は１ＴのみでＤＲＡＭの機能が得られる。１ＴＩＣ型ＤＲＡＭのデータの読み出しは破壊読み出しであり、読み出し後、すぐに再書き込みを行っているが、本発明のメモリはデータの読み出しが非破壊であるため、この点でも１ＴＩＣ型ＤＲＡＭよりも優れている。また、ゲート絶縁膜のＥＯＴを小さくできるので、セル面積を小さくでき、将来のスケーリングに永く対応できる。

以下、本発明の実施例について説明する。

図１に実施例１の記憶素子の基本構成の断面図を示す。半導体層１上に電荷障壁層２、電荷移動層３、ゲート電極４が順次形成され、両端にソース５およびドレイン６が形成される。図２は実施例１の動作原理を説明するための図であり、半導体層１はｐ型であって、ゲート電極４にプラスの電圧を印加した場合を示す。電荷障壁層２と電荷移動層３はＭＩＳ型トランジスタのゲート絶縁膜として機能する。ゲート電極４にプラス電圧を印加すると、半導体層１表面には反転層、すなわち、少数キャリアである電子が誘起され、その一部は電荷障壁層２を突き抜けて電荷移動層３に注入される。電荷移動層３に注入された電子の一部は、局在準位にトラップされるが、電荷移動層３の局在準位の電荷を電界によって移動できるようにしておくと、電子は電界によってゲート電極４側に移動し、その一部はゲート電極４に抜ける。ゲート電極４のプラス電荷は、その一部が電荷移動層３中に注入され、電界によって電荷障壁層２の方に移動し、局在準位にトラップされる。このような一連の電荷移動により、電荷移動層３の半導体層１側にはプラス電荷が、ゲート電極４側にはマイナス電荷がより多くトラップされる。

本実施例１では、ゲート電極４側に電荷障壁層を用いていないため、ゲート電極４からのプラス電荷の注入・移動の方が優勢であり、プラス電荷が電荷障壁層２側に多く蓄積されることになる。これらの電荷が保持されている間はＭＩＳ型トランジスタの閾値を低くすることになる。すなわち、ゲート電極４に印加するプラス電圧がより低い状態でトランジスタがオンの状態になる。保持する電荷の量をある程度多くしておけば、ゲート電圧が０Ｖであってもトランジスタをオンの状態にしておくことが可能である。この状態は、情報“１”の記憶に相当する。情報“０”を記憶するにはゲート電極４に対して半導体１の側をプラスにすれば良いことは説明するまでもないであろう。電荷移動と半導体中キャリアの動きについては後述の実験例１においてさらに詳細に説明する。

電荷移動層３には、電荷をトラップするため、また、その電荷を弱電界によつて移動させるための適度な空間密度の欠陥が必要である。欠陥は絶縁膜のバンドギャップの中に局在準位を作る。局在準位にトラップされている電荷の波動関数の重なりがほとんどないほどの疎の欠陥密度の場合には、電荷が弱電界で容易に移動するには、キャリアが熱励起によって局在準位から絶縁膜の伝導帯に脱出できなければならないので、キャリアが電子の場合、伝導帯の底からの局在準位の深さが極浅くなければならない。局在準位が深い場合で波動関数の重なりがある場合には、いわゆる、トラップアシストトンネル伝導によって局在準位間を移動できので、局在準位の探さと重なりの程度によって電荷の移動のし易さが決まる。通常、化学量論的組成のずれた化合物が作る欠陥は、深い局在準位を持つと考えられる。したがって、欠陥の空間密度を制御することで電荷のトンネル移動を生じせしめる方法が適すると考えられる。トラップされた電荷の波動関数が重なりあう距離は、およそ５ｎｍ以下であると考えられ、その距離を短くすることと、低電圧で動作させることは対応するので本発明の記憶素子は微細な素子に適応できる。電荷がトラップされている準位の深さや電荷移動による膜の抵抗値は実験的に求めることができ、電荷移動層３の最適な電気的特性を得ることが可能である。

電荷障壁層２と電荷移動層３は、ＭＩＳ型トランジスタのゲート絶縁膜としての機能も果たさなければならない。したがって、長期的に閾値が大きく変動したり、電荷移動層３の電気特性が劣化するようなことがあってはならない。一般的に、強電界を絶縁膜に印加すると絶縁膜の劣化は早いが、弱電界では劣化は遅い。本発明の電荷移動型記憶素子は、弱電界（低ゲート電圧）で動作するので、劣化は遅いと予想できる。

電荷障壁層２は、半導体層１に接する絶縁膜であるから、良好なＭＩＳトランジスタ特性をもたらす絶縁膜に限られる。その代表的な材料は、熱酸化で形成したＳｉＯ₂ 膜であるが、近年、盛んに開発が進められている高誘電率（high-k）ゲート絶縁膜であっても良い。ＥＣＲスパッタ法で形成したＳｉＯ₂ 膜、ＳｉＯ_xＮ_y膜、Ａｌ₂Ｏ₃ 膜、ＡｌＯ_xＮ_y膜、ＨｆＯ₂ 膜、ＨｆＯ_xＮ_y膜なども好適である。また、ＡｒとＯ₂ガスのＥＣＲプラズマ流をシリコン基板に照射して成長させたＳｉＯ₂ 膜も好適である。これらの膜の形成方法は後述する。また、この膜構成のＭＩＳダイオードの特性の実測例を後述する。

電荷障壁層２は電荷蓄積型記憶素子のように電荷を長期間保持するためのものではないので厚く形成する必要はない。電荷障壁層２を厚くすると、電荷移動させるためのゲート電圧を高くする必要があり、また、電荷移動による閾値の変化が小さくなる。したがって、電荷障壁層２は最小限の厚さにするのが好ましい。電荷障壁層２にHigh-k 膜を用いる場合、その厚さは、酸化膜換算膜厚（ＥＯＴ：equivalent oxide thickness）で議論する。ＥＯＴは、
ＥＯＴ＝{(ＳｉＯ₂ 膜の誘電率）÷（High-k 膜の誘電率)}×（High-k 膜の誘電率)
と定義される。High-k 膜を用いると、ＳｉＯ₂ 膜に比べて、同じＥＯＴでより大きな電荷移動抑制効果が得られる。また、より薄いＥＯＴの電荷障壁層２を用いることにより、トランジスタのゲート電圧を低くすることが可能になる。

電荷移動層３には、Ｓｉ化合物のＳｉＯ_x膜（０＜ｘ＜２）、ＳｉＮ膜、およびＳｉＯ_xＮ_y膜、Ａｌ化合物のＡｌＯ_x膜（０＜ｘ＜１．５）、ＡｌＮ膜、およびＡｌＯ_xＮ_y膜、Ｈｆ化合物のＨｆＯ_x膜（０＜ｘ＜２）、ＨｆＮ膜、およびＨｆＯ_xＮ_y膜などが適する。これらの膜の形成方法は後述する。

＜実験例１＞
本実験例１では上記の実施例１と同じ膜構成で作製したＭＩＳダイオードによる記憶動作を確認した実験例を示す。図３は作製したＭＩＳダイオードの概略断面構造を示す図であり、５１は半導体層、５２は電荷障壁層、５３は電荷移動層、５４はゲート電極である。半導体層５ｌには抵抗率が３〜５Ωｃｍで面方位が（１００）のｐ型シリコン基板を用いた。電荷障壁層５２にはＡｌ₂Ｏ₃膜を用いた。この電荷障壁層５２は、半導体層５１に接する絶縁膜であるから、良好なＭＩＳトランジスタ特性をもたらす絶縁膜に限られる。その代表的な材料は、熱酸化で形成したＳｉＯ₂ 膜であるが、近年、盛んに開発が進められているHigh-k ゲート絶縁膜であっても良い。

本実験例１のＡｌ₂Ｏ₃膜は、High-k 材料の１つであるが、電子サイクロトロン共鳴（ＥＣＲ）プラズマを利用した反応性スパッタリング法によって形成した膜である。その堆積方法とＡｌ₂Ｏ₃膜の基本的なＭＩＳダイオード特性は、例えば、文献（Y.Jin,K.Saito,M.Shimada and T.Ono,"Using electron cyclotron resonance sputtering in the deposition of ultrathin A1₂0₃ gate dilectrics",Journal of Vacuum Science & Technology B21,942(2003).）、および持願２００１−２７００２９号公報を参照されたい。

本実験例１では、ＥＣＲスパッタ法により、ＡｌターゲットとＡｒ／Ｏ₂ガスによるメタルモード堆積（Ｏ₂流量を少なくした堆積条件）にて１．５ｎｍの厚さのＡｌ₂Ｏ₃膜を堆積し、続いて、Ａｒ／Ｏ₂ガスのＥＣＲプラズマを３０秒間Ａｌ₂Ｏ₃膜上に照射した。Ａｌ₂Ｏ₃膜の堆積とＥＣＲプラズマ照射条件の概略は以下の通りである。
Ａｌ₂Ｏ₃膜堆積条件；
Ａｒ流量：２０ｓｃｃｍ、Ｏ₂流量：５．５ｓｃｃｍ、マイクロ波（２．４５ＧＨｚ）電力：５００Ｗ、高周波（１３．５６ＭＨｚ）電力：５００Ｗ、ターゲット：Ａｌ、基板加熱せず。
ＥＣＲプラズマ照射条件；
Ａｒ流量：２０ｓｃｃｍ、Ｏ₂流量：８ｓｃｃｍ、マイクロ波電力：５００Ｗ、照射時間：２０sec。

これらの工程を繰り返すことにより、４．５ｎｍの厚さのＡｌ₂Ｏ₃膜を堆積し、電荷障壁層５２とした。ＥＣＲプラズマ照射は、Ａｌ₂Ｏ₃膜中およびＡｌ₂Ｏ₃／Ｓｉ界面の膜堆積時の酸化不足による欠陥を減少させる効果があると考えられ、ＭＯＳ特性の改善効果が確認されている（持願２００１−２７００２９号公報）。ＥＣＲプラズマ照射は最初の１．５ｎｍのＡｌ₂Ｏ₃膜に施すだけでもＭＩＳ界面特性が大幅に改善される。このようにして形成されたシリコン基板上のＡｌ₂Ｏ₃膜を高真空中、本実施例１では、１〜２×１０^-4Ｐａの真空中で約５５０℃、約３分加熟し、ポストアニールを施した。

次に、ＥＣＲスパッタのガスをＡｒとＮ₂に切り替え、ＡｌターゲットにてＡｌＮ膜を６〜１２ｎｍ堆積し、電荷移動層５３を形成した。ＡｌＮ膜の堆積条件は、
Ａｒ流量：２０ｓｃｃｍ、Ｎ₂流量：６ｓｃｃｍ、マイクロ波電力：５００Ｗ、高周波電力：５００Ｗ、基板加熱せず。
である。その上にＡｌを真空蒸着で堆積してゲート電極を形成した。シリコンウェハの裏面にもＡｌを真空蒸着し、裏面電極を形成した。

以上のようにして作成したＭＩＳダイオードの電気特性を高周波Ｃ−Ｖ測定によつて評価した。その特性を図４に示す。図４において縦軸は１ＭＨｚの微小交流で測定した容量（ｐＦ）であり、横軸は直流バイアス電圧（Ｖ）である。この測定では、直流バイアスを＋２Ｖを起点として−３Ｖまで掃引し、引き続き、−３Ｖから＋２Ｖまで折り返している。バイアスの掃引速度は０．５Ｖ／ｓである。測定された容量は、最初のバイアス掃引時よりも折り返し時の方が大きく、大きなヒステリシスが生じた。最大容量の半分の容量におけるヒステリシス幅は、約０．６Ｖであった。

このようなバイアスの往復掃引で生ずるヒステリシスには２種類がある。すなわち、バイアス掃引の往路の容量の方が復路の容量よりも大きい場合（トラップ型）とその逆の場合（ドリフト型）である。トラップ型のヒステリシスは、電荷が絶縁膜中にトラップされることによって生ずる。一方、ドリフト型はトラップされた電荷が絶縁膜中を移動することによって生ずる。

以下、ヒステリシスの原因をより詳細に説明する。ヒステリシスは、同種電荷の反発と異種電荷の吸引という単純な電磁気法則と半導体の３つの状態（蓄積、空乏、反転）によって理解できる。まず、ｐ型半導体を用いた場合のトラップ型のヒステリシスについて説明する。最初にゲート電極に大きなプラスバイアスが印加されるとｐ型半導体には反転層が生じ、絶縁膜／半導体界面に少数キャリアである電子が誘起される。反転層の下には空乏層ができている。この反転層の電子は強い電界によって絶縁膜中に注入され、欠陥が作る局在準位等に捕足される。バイアス電圧がマイナス側に進むに従い、半導体は反転の状態から空乏の状態をとり、さらに蓄積の状態に移り、多数キャリアであるホールが誘起され、半導体全体はｐ型伝導の導通状態になる。

反転や空乏の状態では、全体の容量は絶縁膜の容量と空乏層の容量の直列接続の容量となるため、空乏層の小さな容量に支配された小さな容量になっているが、蓄積の状態では半導体は導電体になるため全体の容量には絶縁膜本来の大きな容量が現れる。このとき絶縁膜中に電子がトラップされていると、電子とホールの吸引力により、よりプラス側のバイアスで半導体中にホールを誘起することになる。バイアスがマイナスの最大値に近付くと、絶縁膜中にトラップされていた電子は強い電界によってその一部が絶縁膜から半導体に抜け、また、半導体に誘起されているホールが強い電界によって絶縁膜中に注入され、その一部は電子を中和する。そのため、バイアス掃引の復路において、ホールとホールの反発により、よりマイナス側のバイアス電圧で蓄積状態から空乏の状態に移ることになり、このためトラップ型のヒステリシスが現れる。

次に、ゲート電極にプラスの電圧を印加したとき、ゲート電極からホールが電荷移動層に注入される場合を考える。電荷移動層にホールが蓄積すると、ヒステリシスは上記の場合と逆極性になり、ドリフト型と同じ向きのヒステリシスが現れる。実施例１の記憶素子は、ゲート電極と電荷移動層との間に電荷障壁層を設けていないので、このタイプの電荷注入が生じ易いと考えられる。しかし、本発明の記憶素子が、単なる電荷トラップ型の特性で動作するのではないことは、後述の実験結果によって明らかにされる。

次に、ｐ型半導体を用いた場合のドリフト型ヒステリシスについて説明する。バイアス掃引の過程で、絶縁膜中に注入された電荷が電界によって移動すると、ヒステリシスの向きは逆転する。まず、バイアス掃引の往路（プラスのバイアス）においては、絶縁膜に注入された電子は電界に引かれて絶縁膜中を電極側に移動する。移動した電子の一部は電極に抜けるものと考えられる。このとき、絶縁膜の半導体側にはゲート電極からホールの一部が注入・移動してきて半導体中の反転層の電子とバランスするため反対電荷のホールが誘起されることになると考えられる。ゲート電極側では、ゲート電極のプラス電圧にバランスする形でマイナス電荷がより多く蓄積されるものと考えられる。この状態を空乏から蓄積に移るときまで保持すると、ホールとホールの反発により、空乏から蓄積に移るバイアス電圧をマイナス側にシフトすることになる。

バイアス掃引の復路においては、ゲート電極の負電位によって、半導体側に負電荷が蓄積される。この状態が半導体の蓄積から空乏に移るときまで保持されると、電子とホールの吸引により蓄積から空乏に移るバイアス電圧をプラス側にシフトすることになる。このような電荷の動きによってトラップ型とは反対向きのヒステリシスが生ずることになる。本発明の記憶素子は、このドリフト型ヒステリシスを利用する。図４のＣ−Ｖ特性は、このドリフト型ヒステリシスが生じていることを示している。

大きなドリフト型ヒステリシスを得るためには電荷障壁層５２と電荷移動層５３の膜厚の関係が重要である。電荷障壁層５２に対して電荷移動層５３を厚くした方が大きなヒステリシス幅が得られることは、電荷間の反発・吸引力とゲート電極５４に印加した電圧による電界の半導体中キャリアヘの影響を考えると理解できる。ゲート電極５４からの電界が小さく、絶縁膜／半導体の電荷間の距離が短いほど、絶縁膜中電荷の影響が大きくなるからである。本実験例１では電荷移動層５３として、６ｎｍと１２ｎｍのＡｌＮ膜を用いたが、同じ最大バイアス電圧に対して、予想通り、１２ｎｍの方でより大きなヒステリシスが得られている。このことは、半導体表面付近の電荷とは反対極性の電荷が、電荷移動層５３の半導体側に蓄積されたことの証拠であり、単なる電荷トラップ型とは異なることがわかる。

ドリフト型ヒステリシスは、ゲート電極からの電荷注入、電荷保持、および電荷の移動によって生じているが、バイアスの掃引を０．２Ｖ／ｓ程度に遅くしたところヒステリシス幅は小さくなった。このことは、電荷の保持が数秒〜数１０秒のオーダーであることを示している。この電荷保持時間は、記憶情報保持のためにリフレッシュを行うＤＲＡＭにとって充分な時間である。

次に、電荷障壁層５２と電荷移動層５３が持つべき特性について説明する。電荷障壁層５２は半導体層５１と接触しており、ＭＩＳ型トランジスタの特性を損なわないことが必要である。使用できる代表的な膜は、８００℃以上の温度での熱酸化法で形成したＳｉＯ₂ 膜であるが、最近、盛んに研究開発が進められているHigh-k ゲート絶縁膜も可能性がある。

本実験例１ではＥＣＲスパッタ法で堆積した欠陥の少ないＡ１₂Ｏ₃膜を用いた。欠陥密度をさらに低減するためにＡｒ／Ｏ₂ガスのＥＣＲプラズマを照射した。さらに、酸素ガスや水分を除いた窒素ガスや水素ガス雰囲気中または高真空中で４００℃程度で熱処理を行うことによって欠陥を低減することができる。この低温熱処理により、１ＭＨｚのＣ−Ｖ測定では現れず、１ｋＨｚ程度の低周波のＣ−Ｖ測定で現れる、いわゆる、遅いトラップの密度を低減できる。このようにして形成したＡｌ₂Ｏ₃ 膜膜は、本発明の電荷移動型記憶素子の電荷障壁層として用いることが可能と考えられる。

＜実験例２＞
シリコン基板に接する電荷障壁層５２として、ＥＣＲプラズマでシリコン基板を酸化して形成したＳｉＯ₂ 膜の使用を提案することができる。以下、その形成方法について述べる。ｐ型、（１００）面方位、１〜２Ωｃｍのシリコン基板をＨ₂ＳＯ₄／Ｈ₂Ｏ₂ 混合液と希フッ酸を用いて洗浄し、シリコン基板表面を水素終端により疎水性にした。その基板をＥＣＲプラズマ照射装置（本実験２ではＥＣＲプラズマスパッタ装置を代用）に装填し、基板加熱を行わず、ＡｒとＯ₂ ガスのＥＣＲプラズマを照射した。ＥＣＲプラズマ照射は以下の条件で行った。
Ａｒ流量：２０ｓｃｃｍ、Ｏ₂ 流量：８ｓｃｃｍ、マイクロ波電力：５００Ｗ。
この処理によりシリコン基板表面にＳｉＯ₂ 膜が成長する。図５にエリプソメータで測定したＳｉＯ₂ 膜の厚さとＥＣＲプラズマ照射時間との関係を示す。成長したＳｉＯ₂ 膜の厚さは照射時間に対して累乗の関係になった。

次に、このようにして形成されたシリコン基板上のＳｉＯ₂ 膜を高真空中、１〜２×１０^-4Ｐａで４００〜８００℃で約３分加熱し、ポストアニールを施した。次に、その上にＡｌを真空蒸着で堆積してゲート電極を形成した。Ｓｉウェハの裏面にもＡｌを真空蒸着し、裏面電極を形成した。

以上のようにして作成したＭＩＳダイオードの電気特性を高周波Ｃ−Ｖ測定によつて評価した。ＥＣＲプラズマ酸化を３０分間行った試料のＣ−Ｖ特性を図６に示す。図６において、縦軸は１ＭＨｚの微小交流で測定した容量（Ｆ／ｃｍ²）であり、横軸は＋１、−３、＋１Ｖの順に往復掃引した直流バイアス電圧（Ｖ）である。図中のいずれのポストアニール条件においてもヒステリシスの幅は７０ｍＶ以下であり、特に、６００℃のポストアニールを施したものは２５ｍＶ以下となり、トラップの少ない良好なＭＩＳダイオード特性を示した。Ｃ−Ｖカーブが示すフラットバンド電位（本条件ではカーブの立ち上がり付近）は、予想値の約０．８〜０．９Ｖ付近にあり、ＳｉＯ₂ 膜中の固定電荷も少ないことがわかった。したがって、ＥＣＲプラズマ酸化法は良好な電荷障壁層を提供できることがわかった。ＥＣＲスパッタ装置を用いて、プラズマ酸化法でＳｉＯ₂ 膜を形成すると、真空を破らずに、そのまま電荷移動層をＥＣＲスパッタ法で堆積できるというメリットもある。

実施例２の記憶素子の概略断面図を図７に示す。図７において、図１と同じ部位には同じ番号を付し、説明を省略する。実施例２は、実施例１の電荷障壁層２を取り除いた形になっている。実施例２における電荷障壁層７は、良好なＭＩＳ特性を確保する必要のあることから、欠陥密度の少ない絶縁膜が適する。

ゲート電極４に電圧を印加すると、実施例１で説明したように電荷移動層７中の電荷が移動し、トランジスタの閾値を変化させる。本実施例２では、そのとき同時に、トンネル効果によって半導体層１またはゲート電極４から電荷移動層７中に電荷が注入され、トラップされることになる。注入された電荷の一部は、電荷移動層７中を移動してきた電荷と会合し、消滅する。このトラップ電荷によるＭＩＳ型トランジスタの閾値の移動方向と電荷移動による移動方向とは逆になるので、電荷移動の効果の方を勝るようにすれば、電荷移動による記憶素子ができる。そのような素子は、弱電界時のトンネル効果で移動できる電荷の距離（およそ３ｎｍ以下）と比較して電荷移動層７の厚さが充分に厚い場合である。電荷移動による充分な閾値の変化を得るためには、電荷移動層７は１５ｎｍ以上の厚さが必要と考えられる。電荷移動層７を厚くするとトランジスタを駆動するためのゲート電圧は大きくしなければならない。したがって、デバイスの要求条件を満足する最小の厚さに抑えることが望ましい。

この実施例２の記憶素子は、極めて単純な構成であるため、素子の製造コストダウンに有望な素子構造である。電荷移動層７には、Ｓｉ化合物のＳｉＯ_x 膜（０＜ｘ＜２）、ＳｉＮ膜、およびＳｉＯ_xＮ_y 膜、Ａｌ化合物のＡｌＯ_x 膜（０＜ｘ＜１．５）、ＡｌＮ膜、およびＡｌＯ_xＮ_y 膜、Ｈｆ化合物のＨｆＯ_x 膜（０＜ｘ＜２）、ＨｆＮ膜、およびＨｆＯ_xＮ_y膜などが適する。これらの膜の形成方法は後述する。

実施例３の記憶素子の概略断面図を図８に示す。図８において、図１と同じ部位には同じ番号を付し、説明を省略する。実施例３は、電荷移動層８とゲート電極４との間に電荷障壁層９を設けたものである。電荷障壁層９はゲート電極４からの電荷注入を抑制し、電荷の注入が主に半導体層１から起こるようにする。電荷移動層８の厚さと欠陥密度を適度に選ぶことにより、半導体層１の電荷とは反対極性の電荷を電荷移動層５の半導体層側に蓄積することができる。電荷障壁層９には実施例１の電荷障壁層２に用いた材料と同じ材料が適する。ＥＯＴを小さくするほどトランジスタのゲート電圧を低くできることは上記の例と同じである。

実施例４の記憶素子の概略断面図を図９に示す。図９において、図１と同じ部位には同じ番号を付し、説明を省略する。実施例４は、半導体層１と電荷移動層１０との間に第１の電荷障壁層１１を、また、電荷移動層１０とゲート電極４との間に第２の電荷障壁層１２を設けたものである。電荷障壁層１１と１２は、トンネルによる電荷移動層１０中への電荷の注入を抑制するものである。電荷障壁層１１と１２は、電荷を電荷移動層１０中に完全に閉じ込めるほど厚くするのは好ましくない。そのようにすると、電荷トラップ型特性が出てしまい、期待するドリフト型特性が得られなくなる。また、長期的には電荷移動層１０中の総電荷の増減が生じ、閾値が変化してしまう。電荷障壁層１１と１２は、同じ材料の場合、そのどちらか、または、両方を薄くすることにより、電荷移動層１０中の電荷の一部が抜けるようにする。それにより、閾値の長期的変化が防止できる。異なる材料を用いる場合にも電荷の引き抜きを考慮する。ＥＯＴを小さくするほどトランジスタのゲート電圧を低くできることは上記の例と同じである。

実施例５の記憶素子の概略断面図を図１０に示す。図１０において、図１と同じ部位には同じ番号を付し、説明を省略する。実施例５は、電荷保持層１３と電荷障壁層１４との積層膜からなる電荷移動層１５を有する。電荷保持層１３の欠陥密度を電荷障壁層１４のそれよりも多くすることで電荷保持層１３により多くの電荷をトラップする。電荷保持層１３に金属の窒化物を用い、電荷障壁層１４に金属の酸化物を用いてもよい。あるいは、電荷保持層１３と電荷障壁層１４は金属の酸窒化物としその酸素と窒素の含有量を変化させてもよい。すなわち、電荷保持層１３は窒素含有量を多くし、電荷障壁層１４は酸素含有量を多くする。この実施例５では電荷保持層１３の欠陥密度を他の実施例の電荷移動層のそれよりも大きくすることができる。電荷移動の障壁は、電荷障壁層１４の材料と厚さに依存する。電荷障壁層１４を薄くして電荷移動の障壁を低くすることで低電圧で動作する記憶素子が得られる。電荷障壁層１４のうち半導体層１またはゲート電極４と接する層の厚さを適度に調整することにより、トンネルによる電荷注入を抑制できる。なお、実施例１〜４の電荷移動層３，７，８，１０を、この実施例５の電荷移動層１５に置き換えることもできる。

実施例６の記憶素子の概略断面図を図１１に示す。図１１において、図１と同じ部位には同じ番号を付し、説明を省略する。実施例６は、微小導電体１６が絶縁体１７の中に存在する電荷移動層１８を有する。微小導電体１６にトラップされた電荷を電界によって半導体層１側またはゲート電極４側に移動させる。電荷は、電子の場合、微小導電体１６の伝導帯（固まりが微小なため、帯の準位は連続的ではないが）にトラップされることになる。微小導電体１６相互間の絶縁体１７が電荷移動の障壁となるため、微小導電体１６相互間の距離と絶縁体１７の電気特性が障壁の大きさを決めることになる。微小導電体１６相互間の距離を数ｎｍ以下の距離にすると、微小導電体１６の伝導帯の電子の波動関数は互いにオーバーラップすることになり、トンネルによって移動できる状態になる。したがって、微小導電体１６にトラップされている電荷は、電界によって微小導電体１６相互間を比較的容易に移動できる。この実施例における微小導電体１６は、上記の実施例における欠陥に対応する。それらの違いは、欠陥よりも多くの電荷を１つの微小導電体１６に蓄えることが可能になる点である。微小導電体１６の形成方法については後述する。なお、実施例１〜４の電荷移動層３，７，８，１０を、この実施例６の電荷移動層１８に置き換えることもできる。

実施例７の記憶素子の概略断面図を図１２に示す。図１２において、図１と同じ部位には同じ番号を付し、説明を省略する。実施例７は、微小導電体１９が絶縁体２０の中に層状に複数層にわたって存在する電荷移動層２１を有する。すなわち、この電荷移動層２１は、絶縁体からなる第１の層と微小導電体１９それぞれが相互に離れた形で絶縁体内に設けられた第２の層とを交互に積層した構造を有する。微小導電体１９にトラップされた電荷を電界によって半導体層１側またはゲート電極４側に移動させることは実施例６と同じである。実施例６では微小導電体１６が絶縁体１７中にランダムに分布させるのに対し実施例７の微小導電体１９は層状に形成する。微小導電体１９を層状に形成する方法については後述する。なお、実施例１〜４の電荷移動層３，７，８，１０を、この実施例７の電荷移動層２１に置き換えることもできる。

実施例８では金属酸化物からなる電荷移動層の形成方法を示す。本実施例８では、ＥＣＲスパッタ法を用い、化学量論的組成のずれた金属酸化物を形成する。金属元素としては、Ａｌ、Ｓｉ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ系列、Ｈｆ、およびＴａが適する。これらの金属のターゲットを用い、ＡｒとＯ₂ ガスを用いてＥＣＲスパッタ法のメタルモードで金属酸化物を堆積することにより電荷移動層を形成することができる。一例としてターゲットにＡｌを用いたときのＡｌＯ_x 膜の成膜特性を図１３に示す。図１３において、横軸はＯ₂ 流量（ｓｃｃｍ）、左縦軸は堆積速度（ｎｍ／ｍｉｎ）、右縦軸は屈折率である。成膜条件は、以下の通りである。
Ａｒ流量：２０ｓｃｃｍ、マイクロ波（２．４５ＧＨｚ）電力：５００Ｗ、高周波（１３．５６ＭＨｚ）電力：５００Ｗ、基板加熱せず。
図１３において、Ｏ₂ 流量が少なく、堆積速度が大きい領域であって屈折率があまり変化していない領域をメタルモード領域、Ｏ₂ 流量がさらに少なく屈折率が大きく変化している領域を、ここでは便宜上、強メタルモード領域、Ｏ₂ 流量が大きい領域であって堆積速度が小さい領域をオキサイドモードの領域と呼ぶ。メタルモード領域は、ターゲット表面があまり酸化されないため、スパッタ率が大きい。Ｏ₂ 流量を多くすると、ターゲット表面が酸化され、Ａ１₂Ｏ₃ のスパッタ率に近くなるため堆積速度が大きく低下する。一般に金属の酸化物のスパッタ率は金属のスパッタ率よりも小さい傾向があるので、硬くて安定な酸化物を形成する金属をターゲットにすると、ＥＣＲスパッタ法では図１３と類似の成膜特性が得られる。実際にＡｌ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、およびＴａで確認されている。

ＥＣＲスパッタ法の場合、メタルモードの領域で成膜した膜は、基板表面に照射される酸素のＥＣＲプラズマによって酸化されるため、エリプソメータで測定した屈折率がオキサイドモードのそれとほとんど同じ値を示す。これは、メタルモードでも良質な金属酸化物を成膜できることを示している。しかしながら、Ｏ₂ 流量をさらに少なくして強メタルモードにすると、屈折率が顕著に大きくなり、膜質に大きな変化が現れる。その領域で成膜した膜は、酸素不足（メタルリッチ）になっていると考えられる。したがって、その膜中には多くの欠陥を有する。図１３は、その欠陥の密度をＯ₂ 流量を変化させることで制御できることを示している。このようにして化学量論的組成のずれた金属酸化物による電荷移動層を形成することができる。

上記、第２〜実施例５（図７〜図１０）における電荷障壁層、電荷保持層、および電荷移動層を金属酸化物の化学量論的組成の違いによって形成するには、電荷障壁層に屈折率がオキサイドモードのそれとほぼ同じメタルモード領域の膜を適用し、電荷保持層、または、電荷移動層に屈折率が変化する強メタルモード領域の膜を適用すれば良い。

実施例９では金属窒化物からなる電荷移動層の形成方法を示す。本実施例９では、ＥＣＲスパッタ法を用い、金属ターゲット、Ａｒ、およびＮ₂ ガスを用いて金属窒化物を形成する。金属元素としては、Ａｌ、Ｓｉ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ系列、Ｈｆ、およびＴａが適する。一例としてターゲットにＡｌを用いたときのＡｌＮ膜の成膜特性を図１４に示す。図１４において、横軸はＮ₂ 流量（ｓｃｃｍ）、左縦軸は堆積速度（ｎｍ／ｍｉｎ）、右縦軸は屈折率である。成膜条件は、以下の通りである。
Ａｒ流量：２０ｓｃｃｍ、マイクロ波（２．４５ＧＨｚ）電力：５００Ｗ、高周波（１３．５６ＭＨｚ）電力：５００Ｗ、基板加熱せず。
金属の窒化物は、ＥＣＲスパッタ法においては、メタルモードとオキサイドモードの明瞭な境界は形成されない傾向がある。Ｎ₂ ガス流量を少なくしていくと、堆積される膜には導電性が生じ、図示した領域はメタリックな膜（抵抗体）になる。前述の実験例１で示したように、ＡｌＮ膜は電荷移動層に好適である。Ｎ₂ ガス流量に対する堆積速度と屈折率の変化は、他の金属窒化物でも同様であり、上記の元素の窒化物もまた電荷移動層に好適であると考えられる。

実施例１０では金属酸窒化物からなる電荷移動層の形成方法を示す。本実施例１０では、ＥＣＲスパッタ法を用い、金属ターゲット、Ａｒ、Ｏ₂、およびＮ₂ガスを用いて金属酸窒化物を形成する。金属元素としては、Ａｌ、Ｓｉ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ系列、Ｈｆ、およびＴａが適する。金属酸窒化物は、高温でも結晶化しない性質があるため、セルフアラインのイオン注入でソース／ドレイン領域を形成し、高温の活性化熱処理を行う場合に好適である。ＥＣＲスパッタ法の場合、ＡｒとＯ₂の混合ガスに少量のＮ₂ガスを添加しても膜中にはＮ元素があまり入らないため、ＡｒとＮ₂ガスの混合ガスに少量のＯ₂ガスを漆加するようにする。Ｏ₂ガスの添加量によって膜中のＮとＯの組成を変えることができる。

実施例１１では、実施例５（図１０）における電荷保持層１３と電荷障壁層１４を形成するにあたり、電荷障壁層１４にＥＣＲスパッタ法で堆積した金属酸化物を用い、電荷保持層１３を金属酸化物表面のＥＣＲプラズマ窒化によって形成する方法について示す。金属酸化物は、実施例８（図１３）で説明したメタルモード領域で成膜した膜を用いる。引き続き、ＥＣＲスパッタ装置のガスをＯ₂からＮ₂に切り替え、ＡｒとＮ₂のＥＣＲプラズマを生成して金属酸化物表面に照射する。ＥＣＲプラズマ照射条件は、例えば、
Ａｒ流量：２０ｓｃｃｍ、Ｎ₂流量：４〜１０ｓｃｃｍ、マイクロ波（２．４５ＧＨｚ）電力：５００Ｗ、基板加熱せず、照射時間：３０〜１２０ｓｅｃ。
とする。このプラズマ照射によって金属酸化物表面は約１．５ｎｍの深さまで窒化され、酸窒化物となる。金属酸化物を１．５ｎｍよりも厚く形成しておけば金属酸化物と金属酸窒化物の積層構造ができる。これを繰り返して実施例５の多層の電荷移動層１５の構造を得る。

実施例１２では、実施例６と７（図１１と図１２）の微小導電体１６と１９を有する電荷移動層１８と２１の形成方法の一例を示す。図１５に示すような２つの金属ターゲット３０、３１を有するＥＣＲスパッタ装置を用いて形成することができる。図１５において、３２、３３はＥＣＲプラズマ源、３４は基板ホルダー、３５は基板、３６は加熱ヒーターである。基板３５は膜厚の均一化のため回転される。この種のＥＣＲスパッタ装置は、すでに商品化されている（例えば、ＮＴＴアフティ社）。金属ターゲット３０には絶縁膜を形成するための実施例８、９で挙げた金属を用いる。また、金属ターゲット３１には、酸化や窒化されにくいＰｔやＡｕなどの金属を用いる。

実施例６（図１１）の電荷移動層１８を形成するには、加熱ヒーター３６によって基板３５を適度な温度に加熱し、Ａｒ、Ｏ₂ ガス、およびＮ₂ ガスによってターゲット３０をスパッタして基板３５に金属酸化物を堆積すると同時にターゲット３１をスパッタしてＰｔないしはＡｕを堆積させる。金属酸化物上に堆積したＰｔやＡｕは、熱のため表面でマイグレーションし、合体してしだいに大きくなっていく。小さな粒子のマイグレーションの速度は大きいが、大きく成長した粒子のマイグレーションの速度は遅くなる。同時に絶縁膜が堆積しているので、大きく成長した粒子は絶縁膜に覆われて行く。粒の大きさは、温度、ＰｔやＡｕの堆積速度、絶縁膜の堆積速度によって制御できる。

実施例７（図１２）における電荷移動層２１を形成するには、金属酸化物の堆積とＰｔやＡｕの堆積を交互に行えば良い。

実施例１３では、実施例７（図１２）の電荷移動層２１を１つのターゲットを持つＥＣＲスパッタ装置で形成する場合を示す。金属酸化物を堆積したのち、加熱した基板上にＡｒガスのみで金属ターゲットをスパッタすることにより金属を酸化物表面に堆積する。堆積された金属粒子は酸化物表面でマイグレーションし、粒が形成される。酸化物と金属のスパッタを繰り返して多層の積層構造を得る。

実施例１４では、本発明の記憶素子をメモリとして用いる場合のセル構成の例とその駆動回路について説明する。本発明の記憶素子は、１つのトランジスタの閾値の変化を利用しで情報を記憶するものであり、図１６に示すような１トランジスタ型メモリセル４１の構成をとることができる。４２はビット線制御回路、４３はワード線制御回路、４４はセンス回路である。データの書き込みは、ビット線（ＢＬ１，ＢＬ２）とワード線（ＷＬ）間に書き込み電圧を印加する。例えば、ｐ型半導体の反転層をチャンネルとする素子では、ワード線の書き込み電圧はビット線に対してプラスである。例えば、ビット線（ＢＬ１，ＢＬ２）に０Ｖ、ワード線（ＷＬ）に＋３Ｖを印加する。この書き込みによって電荷移動層の半導体層側には正電荷が誘起され、ゲート電極側には負電荷が誘起される。これによりトランジスタの閾値は、図１７に示すように、負の方向に動き、低いゲート電圧でもトランジスタがオンの状態になる。この状態を情報“１”が書き込まれた状態とする。データの読み出しはワード線に読み出し電圧（閾値のオフセット電圧を考慮した適度な電圧であり、オフセットを０Ｖに調整すれば印加の必要はない）を印加し、ビット線につながれたセンス回路４４でトランジスタのオン／オフを判読する。“０”データを書き込む場合には、ワード線に対してビット線の電圧を高くする。例えば、ワード線（ＷＬ）に０Ｖ、ビット線（ＢＬ１，ＢＬ２）に＋３Ｖを印加する。トランジスタの閾値が前の場合と逆に動き、低いゲート電圧ではオフの状態になる。

この記憶素子は、フラッシュメモリのように情報の消去を高電圧で一括して行う必要は無く、ランダムアクセスで記憶できる。ただし、トランジスタの閾値は、電荷移動層に保持されている電荷によっており、電荷保持時間は数秒から数１００秒と予測される。したがって、本メモリはＤＲＡＭの一種であり、定期的なデータのリフレッシュが必要である。リフレッシュは、データ保持時間内にデータを読み出し、判読して同じデータを書き込むことで行われることは既存のキャパシタを用いた１ＴＩＣ型ＤＲＡＭと同様である。既存ＤＲＡＭは数１００ｍｓの周期でリフレッシュを行っているが、本メモリでは数秒の周期に延ばせる可能性が高い。１ＴＩＣ型ＤＲＡＭの電荷の逃げが速いのは、主に半導体のｐｎ接合からの逃げのためであるが、本メモリでは、半導体からの逃げは起こらない。

本メモリはフラッシュメモリと異なり、電荷を長期間絶縁膜中に閉じ込めておく必要が無いため、電荷障壁層と電荷移動層の厚さを薄く形成することが可能である。また、誘電率の高いHigh-k 材料を用いてＥＯＴを小さくすることも可能である。そのため、絶縁膜を薄くすると、低電圧でも絶縁膜にかかる電界は大きくなるので、書き込み、読み出し電圧を小さくすることができる。High-k 材料の使用は、ＭＯＳトランジスタのスケーリングに乗り、素子を微細化できるため、本メモリは将来のスケーリングに永く対応できるものと考えられる。

本発明の実施例１を示す記憶素子の概略断面図である。実施例１の動作原理の説明図である。本発明の実験例１で作成したＭＩＳダイオードの概略断面図である。本発明の実験例１で作成したＭＩＳダイオードのＣ−Ｖ特性図である。ＥＣＲプラズマ照射によって成長させたＳｉＯ₂ 膜の成膜特性図である。ＥＣＲプラズマ照射で成長させたＳｉＯ₂ 膜のＭＯＳダイオード特性図である。本発明の実施例２を示す記憶素子の概略断面図である。本発明の実施例３を示す記憶素子の概略断面図である。本発明の実施例４を示す記憶素子の概略断面図である。本発明の実施例５を示す記憶素子の概略断面図である。本発明の実施例６を示す記憶素子の概略断面図である。本発明の実施例７を示す記憶素子の概略断面図である。ＥＣＲスパッタ法によるＡｌ₂Ｏ₃膜の成膜特性図である。ＥＣＲスパッタ法によるＡｌＮ膜の成膜特性図である。２つのＥＣＲ源を持つＥＣＲスパッタ装置の概略断面図である。本発明の電荷移動型メモリの基本回路図である。本発明の電荷移動型記憶素子の閾値シフトを示す説明図である。従来の電荷蓄積記憶素子（フラッシュメモリ）を示す概略断面図である。

符号の説明

１：半導体層
２：電荷障壁層
３：電荷移動層
４：ゲート電極
５：ソース
６：ドレイン
７：電荷障壁層
８：電荷移動層
９：電荷障壁層
１０：電荷移動層
１１：第１の電荷障壁層
１２：第２の電荷障壁層
１３：電荷保持層
１４：電荷障壁層
１５：電荷移動層
１６：微小導電体
１７：絶縁体
１８：電荷移動層
１９：微小導電体
２０：絶縁体
２１：電荷移動層
３０，３１：金属ターゲット
３２，３３：ＥＣＲプラズマ源
３４：基板ホルダー
３５：基板
３６：加熱ヒーター
４１：メモリセル
４２：ビット線制御回路
４３：ワード線制御回路
４４：センス回路
５１：半導体層
５２：電荷障壁層
５３：電荷移動層
５４：ゲート電極

Claims

金属、絶縁膜、半導体からなるＭＩＳ型トランジスタ構造を有し、
前記絶縁膜が少なくとも電荷移動層と電荷障壁層とを有し、前記電荷障壁層の欠陥密度は前記電荷移動層中の欠陥密度よりも少なく、かつ、前記電荷障壁層は電荷移動に対して前記電荷移動層よりも大きな障壁を持ち、前記電荷障壁層が前記半導体に接し、前記電荷移動層が前記金属に接し、前記電荷移動層の膜厚が前記電荷障壁層の膜厚よりも厚く、
前記金属と前記半導体間に印加する電圧でつくられる電界により前記電荷移動層中の電荷を移動させ、前記金属に印加した電圧とは反対極性の電荷が前記電荷移動層中の前記金属の側に、前記金属に印加した前記電圧と同極性の電荷が前記電荷移動層中の前記半導体の側に蓄積することにより前記ＭＩＳ型トランジスタの閾値を変化させることを特徴とする記憶素子。
請求項１に記載の記憶素子の製造方法であって、
前記電荷障壁層はＳｉＯ_２であり、前記半導体はシリコンであり、
当該ＳｉＯ_２を、希ガスと酸素ガスの電子サイクロトロン共鳴プラズマを前記シリコンの表面に照射することにより形成することを特徴とする記憶素子の製造方法。