KR101083418B1 - 전하트랩형 비휘발성 메모리 소자 - Google Patents
전하트랩형 비휘발성 메모리 소자 Download PDFInfo
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Abstract
본 발명에서는 기록/소거 특성이 좋은 트랜치 구조를 갖는 비휘발성 반도체 소자가 제공된다. 이 반도체 소자는 반도체 기판, 상기 기판 상에 소스 및 드레인 영역을 형성하고 상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치 채널을 포함하는 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자로서, 상기 트랜치형 게이트 구조체는 상기 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역, 상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 형성되는 제 1 터널링 절연막, 상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 3 nm 이하 두께의 실리콘 질화막(Si3N4)으로 형성되는 제 2 터널링 절연막, 상기 제 2 터널링 절연막 상에 상기 실리콘 질화막보다 전도대 에너지 준위가 낮으며 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 형성되는 전하 트랩층, 상기 전하 트랩층 상에 상기 하프늄 산화막보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 형성되는 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성되면서 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 포함하는 것을 특징으로 한다.
비휘발성 메모리, 전하트랩형, 실리콘 질화막, 블로킹 절연막
Description
본 발명은 터널링 절연막 층을 비대칭 실리콘 산화막(SiO2)/실리콘 질화막(Si3N4) 적층구조로 형성하고 전하트랩층과 블로킹 절연막을 고유전율(high-k) 박막으로 형성하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 좀더 상세하게는 전기적 정보의 읽기, 쓰기, 저장이 가능하고, 대용량/고집적 특징을 가지는 동시에 고속 기록/소거 동작이 가능하며 오랜 데이터 보존 특성을 갖는 반도체 제조에 관한 것이다.
본 발명은 지식경제부의 지원하에 광운대학교 산학협력단이 수행한 연구로부터 도출된 것이다. [과제고유번호 : 10029946, 과제명: 고신뢰성 TBE-NFGM 소자개발]
반도체 메모리 소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃는다. 휘발성 메모리로는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등이 있다. 반면, 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지하는 특성을 가진다.
비휘발성 메모리 소자는 대표적으로 플래시 메모리 소자를 들 수 있는데 기술적으로 EPROM(Erasable-Programmable Read-Only Memory)과 EEPROM(Electrically Erasable-Programmable Read-Only Memory)의 장점 뿐만 아니라 DRAM과 ROM(Read Only Memory)의 장점을 두루 갖추었다고 할 수 있다. 특히 DRAM과 ROM의 높은 집적도를 가지면서도 EEPROM과 DRAM과 같이 필요에 따라서 저장 내용을 다시 쓸 수 있으며, ROM과 EEPROM의 비휘발성 특징을 동시에 갖고 있다.
이러한 플래시(flash) 메모리는 휴대가 가능하도록 이동성이 요구되는 휴대폰 등의 개인용 통신 기기나, USB 메모리, MP3, PMP 등의 각종 소형 전자기기, 디지털 음성 기록기나 메모리 카드 등의 데이터 저장 장치로 널리 사용되고 있다.
특히 휴대폰, MP3, 디지털 카메라, USB 메모리 등에 사용되고 있는 NAND(NOT-AND) 플래시 메모리는 DRAM(Dynamic Random Access Memory) 소자의 휘발성 동작의 단점을 해결한 대표적 비휘발성 메모리 소자이다.
이렇게 플래시 메모리는 비휘발성 및 저전력 소모 특성으로 휴대기기의 주기억 소자로 사용되기 시작하였으며, 특히 DRAM 보다 우수한 집적도로 인해 디지털 가전제품 등의 대용량 저장매체로서 그 수요가 급속히 신장되고 있다.
따라서 이러한 폭발적 수요와 관련하여 저장 용량의 증가 및 성능 개선이 요구되고 있다. 하지만 기존의 플래시 메모리는 다결정 실리콘으로 이루어진 부유 게이트(floating gate)를 저장 전극으로 이용하기 때문에 고집적 시에는 인접 게이트 사이에 간섭현상이 발생하며, 저장된 전하는 다결정 실리콘을 통하여 자유롭게 이동할 수 있기 때문에 산화막에 하나의 결함이라도 존재하는 경우에는 그 결함을 통하여 저장된 전하가 모두 누설되는 단점을 가지고 있다.
도 1은 상기의 문제점을 해결하기 위해 제작된 전하 트랩형 비휘발성 메모리인 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하 트랩형 비휘발성 메모리 소자의 단면 구조를 나타낸다.
도 1을 참조하면, 반도체 채널(20) 위에 SiO2로 이루어진 터널링 절연막(22), Si3N4로 이루어진 전하 트랩층(23), 그리고 SiO2로 이루어진 블로킹 절연막(24) 및 다결정 실리콘의 게이트 전극층(25)이 순차적으로 적층된 구조를 가지고 있다.
SONOS 형태의 전하 트랩형 비휘발성 메모리는 40 nm이하 급의 부유 게이트 메모리에서 발생하는 간섭문제를 제거하고, 불연속적인 트랩을 가지고 있어 메모리 소자의 신뢰성을 향상시킬 수 있지만, 다음과 같은 단점을 가진다.
첫째로 단일 층의 실리콘 산화막(SiO2)막으로 구성된 터널링 절연막은 동작 속도의 향상을 위하여 두께를 감소시킬 경우 직접 터널링(direct tunneling) 현상과 전기적 스트레스에 의한 누설 전류(stress induced leakage currnet) 현상이 증가하게 되어 비휘발성 메모리가 가져야 할 10년 이상의 데이터 보존 특성을 확보할 수 없다. 10년 이상의 데이터 보존 특성을 달성하기 위하여 단일 층의 실리콘 산화막으로 구성된 터널링 절연막의 두께를 증가시키게 되면, 데이터 기록/소거 특성의 열화가 발생되는 단점이 있다.
두번째로 실리콘 산화막으로 이루어진 블로킹 절연막은 유전상수가 낮기 때문에 채널에 전하를 형성하기 위해 고전압을 필요로 한다. 또한, 고전압에 의해 게이트 전극으로부터의 전자 역주입 현상이 일어나면서 데이터 소거를 위해 실리콘 기판 측에서 주입되는 정공과 상쇄되어서 소거속도가 느려지게 된다. 따라서 데이터가 완전히 소거되지 않는 문제점이 있다.
도 2a는 도 1의 SONOS 메모리 소자의 A-A＇방향으로의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어 그램을 나타낸다.
도 2a를 참조하면 전체 시스템에서 페르미 준위는 일정하기 때문에 일함수 차이에 의해 P형으로 도핑된 반도체 기판과 N형으로 도핑된 제어 게이트 전극의 에너지 밴드는 도시된 바와 같이 열평형 상태에서 휘어지게 된다.
도 2b를 참조하면, 소거모드에서 SONOS 메모리 소자의 제어게이트 전극에 비해 반도체 기판에 높은 전압이 인가된다. 도 2b에 도시된 바와 같이, 외부 인가 전압에 의해 열평형 상태는 깨어지게 되어 전극의 페르미 준위(Efn)가 반도체 기판의 페르미 준위보다 높게 상승하고 터널링 절연막(22), 전하 트랩층(23), 블로킹 절연막(24)의 전도대의 형태가 변형된다.
이러한 소거 동작 시 상기 전하 트랩층(23)의 내부에 저장된 전자들이 터널링 절연막(22)을 터널링하여 반도체 기판으로 주입되어 데이터 소거가 이루어진다. 그러나 정공의 주입이 용이하지 못하고, 다결정 실리콘의 일함수가 낮기 때문에 전 극으로부터 블로킹 절연막을 터널링하여 전자가 전하 트랩층으로 주입됨으로써 문턱전압을 낮추는데 오랜 시간이 소요되어 전체적으로 데이터 소거 시간이 길어지게 되는 문제점이 발생된다.
이와 같은 문제점을 해결하고, 메모리 소자가 고집적화됨에 따라 비휘발성 메모리 소자의 빠른 기록/소거 동작과 10년 이상의 데이터 보존 특성을 동시에 확보하기 위하여 새로운 소자 구조 및 제조 공정 기술이 요구된다.
현재의 비휘발성 메모리의 경우 저장하고 지우는 전압이 매우 큰 편이다. 이는 고전압으로 인한 터널링 산화막 내의 결함이 발생되고 메모리 소자의 성능을 저하시키는 원인이 되고 있다. 따라서 플래시 메모리의 셀 크기가 작아질 경우 더욱 심각한 문제점이 발생할 것으로 예상하고 있다.
상기와 같은 문제점을 해결하기 위해 종래 비휘발성 메모리의 터널링 절연막의 재료 및 구조를 개선하여 기록/소거 시 낮은 전압에서 빠른 속도를 가지며 데이터 보존 특성을 동시에 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을제공하는데 있다.
상기의 과제를 해결하기 위해 반도체 기판, 상기 기판 상에 소스 및 드레인 영역을 형성하고 상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치 채널을 포함하는 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자가 제공되는 이 소자의 트랜치형 게이트 구조체는 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역, 상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 형성되는 제 1 터널링 절연막, 상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 3 nm 이하 두 께의 실리콘 질화막(Si3N4)으로 형성되는 제 2 터널링 절연막, 상기 제 2 터널링 절연막 상에 상기 실리콘 질화막보다 전도대 에너지 준위가 낮으며 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 형성되는 전하 트랩층, 상기 전하 트랩층 상에 상기 하프늄 산화막보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 형성되는 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성되면서 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 포함하는 것을 특징으로 한다.
또 다른 과제를 해결하기 위해 반도체 기판 상에 소스와 드레인을 형성한 후 상기 반도체 기판을 식각하여 트랜치 채널을 형성하는 단계; 상기 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역을 형성하는 단계; 상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제 1 터널링 절연막을 형성하는 단계; 상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 3 nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제 2 터널링 절연막을 형성하는 단계; 상기 제 2 터널링 절연막 상에 상기 실리콘 질화막(Si3N4)보다 전도대 에너지 준위가 낮으면서 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 이루어진 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 상에 상기 하프늄 산화막(HfO2)보다 전도대의 에너지 준위가 높으면서 가전자대 에너지 준위는 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막을 형성하는 단계 및, 상기 블로킹 절연막 상에 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법이 제공된다.
본 발명에 따른 트랜치 구조를 채택한 비휘발성 메모리를 통해 기록/소거 특성과 데이터 보존 특성을 동시에 향상시킬 수 있는 효과를 기대할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 전하트랩형 비휘발성 반도체 소자 및 그 제조방법에 대하여 상세히 설명한다. 본 발명을 설명함에 있어서 관련된 공지기술 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략될 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 클라이언트나 운용자, 사용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3 내지 도 10은 본 발명의 바람직한 실시 예에 의해 SiO2/Si3N4 적층구조의 비대칭 배리어(asymmetric barrier)를 갖는 전하 트랩형 비휘발성 메모리 소자 제조 방법과 실험결과를 설명하기 위해서 소자를 개략적으로 도시한 단면도와 그래프이다.
먼저 도 3에서는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자를 제조하는 방법을 단계적으로 도시한다.
도 3a에서 기판(30) 상에 도핑된 실리콘 박막을 형성한다. 기판(30)은 반도체 기판, 예컨대 실리콘 기판을 이용할 수 있으며, SOI 기판 또는 다결정 실리콘 기판을 이용할 수도 있다. 이때 도핑된 실리콘 박막(31)은 n-형 불순물이 고농도로 도핑된 다결정 실리콘 박막을 CVD (chemical vapor deposition) 또는 스퍼터링 방법에 의해서 5~100 nm 두께로 형성하거나, 에피택시 방법에 의하여 불순물이 도핑된 단결정 실리콘 박막을 형성할 수 있다.
또 다른 실시 예로서 실리콘 박막 대신에 이온 주입, 플라즈마 도핑 또는 고상확산 방법 등을 이용하여 불순물이 얕게 도핑된 층을 실리콘 반도체 표면에 형성할 수 있다.
도 3b를 참조하면, 도핑된 실리콘 박막(31)과 기판(30)을 식각하여 실리콘 표면에 트랜치 영역을 형성한다. 이 때, 트랜치 영역 형성을 위한 식각은 플라즈마를 이용한 반응성 이온식각 공정(RIE: reactive ion etching) 또는 화학용액을 이용한 습식각 방법을 이용할 수 있다.
도 3c를 참조하면, 트랜치 영역 내부에 사이드월 스페이서(31b) 구조를 형성하여 소스 드레인 확장 영역(SDE : Source Drain Extension)으로 이용하는 실시예를 보여준다.
사이드월 스페이서(31b) 구조는 불순물을 도핑시킨 다결정 실리콘 또는 실리콘 에피택시 막을 성장시킨 후에 이온식각 공정(RIE) 장비를 이용한 에치 백(etchback) 공정에 의하여 측벽 구조의 소스 및 드레인의 확장영역을 제작한 구조를 나타낸다. 이 때, 사이드월 스페이서의 두께를 조절함으로써 게이트 길이의 조절이 가능하며, 따라서 초미세 게이트 길이를 가지는 소자의 제작이 가능해진다. 또한, 사이드월 스페이서에 도핑되는 불순물의 농도를 조절하여 드레인측 채널의 전계를 조절함으로써 핫 캐리어의 발생 및 단채널 효과를 억제하는 효과도 가질 수 있게 된다.
또한 도 3c처럼 실리콘 사이드월 스페이서 형성 후에 이온식각 공정(RIE)에 의한 오버 에칭을 통하여 실리콘 채널 부분에 미세 트랜치형으로 채널을 형성할 수 있으며, 이것은 단채널 효과를 억제하는 장점을 가진다.
실리콘 사이드월 스페이서 식각을 통한 미세 트랜치 형성 후에 700℃ 이상의 온도에서 상압 또는 감압 분위기에서 수소 열처리를 통하여 트랜치형 채널 내부의 실리콘 결함 및 표면 거칠기를 제거할 수 있다.
도 3d를 참조하면, SDE 영역의 역할을 하도록 도핑된 실리콘 사이드월 스페이서(31b) 영역 사이에 미세 트랜치형의 채널영역이 형성되어있다. 게이트 구조는 제 1 터널링 절연막(32), 제 2 터널링 절연막(33), 전하 트랩층(34), 블로킹 절연막(35), 금속 게이트 전극(36)이 순차적으로 적층된 구조를 지니고 있다.
상기의 제 1 터널링 절연막(32)은 전자나 정공이 터널링을 하기 쉬운 두께로 형성시킨다. 상기 제 1 터널링 절연막(32)은 산소(O2) 가스 분위기에서 700~800℃에서 열산화방법, 스퍼터링 방법 또는 ALD 방법 등으로 SiO2를 2 nm 정도의 두께로 형 성한다.
제 2 터널링 절연막(33)은 DCS(dichlorosilane)와 NH3 가스를 이용하여 700~800℃에서 LPCVD 방법, 스퍼터링 방법, 스퍼터링 방법 또는 ALD 방법 등으로 Si3N4를 3 nm 정도의 두께로 형성한다. 제 2 터널링 절연막(33)은 제 1 터널링 절연막보다 큰 유전율 값을 가지고 전도대(conduction band) 에너지 준위와 가전자대(valence band) 에너지 준위가 낮기 때문에 제 1 터널링 절연막을 통하여 주입된 전자나 정공이 전하 트랩층(34)으로 좀더 용이하게 주입될 수 있다.
상기의 제 1 터널링 절연막(32) 및 제 2 터널링 절연막(33) 전체를 터널링 절연막(37)이라고 한다.
전하 트랩층(34)은 Si3N4보다 전도대의 에너지 준위가 낮으며 높은 유전율을 가지는 하프늄 산화막(HfO2)을 ALD (atomic layer deposition) 방법 또는 스퍼터링 방법 등으로 5 ~ 10 nm 두께로 증착한다.
상기 전하 트랩층은 폴리실리콘을 이용한 부유 게이트, 금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는 HfO2, ZrO2 및 Si3N4 중 적어도 하나를 포함하는 전하 트랩층 중 적어도 어느 하나를 포함하여 형성될 수 있다.
다음은 전하 트랩층(34) 상에 블로킹 절연막(35)을 증착한다. 블로킹 절연막(35)은 하프늄 산화막(HfO2) 보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 알루미늄 산화막(Al2O3)을 ALD 방법 또는 스퍼터링 방법 등으로 10 ~ 20 nm 두께로 증착한다. 이 블로킹 절연막은 큰 밴드갭을 가지는 것을 특징으로 하며 알루미늄 산화막(Al2O3) 외에도 실리콘 산화막(SiO2) 중 적어도 어느 하나를 포함하여 형성될 수 있다.
상기의 블로킹 절연막(35) 상에 4.5 eV 이상의 높은 일함수를 갖는 게이트 전극(36), 예를 들어 TiN, TaN, Ni, Ir, Pt 등의 금속 재료를 CVD 또는 스퍼터링 방법으로 100 ~ 200 nm를 증착한다.
도 4는 도 3d와 같이 게이트 구조체를 형성한 후 식각을 통해 게이트 영역을 형성하여 ON 적층구조의 터널링 절연막이 포함된 전하 트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 3d와 같이 게이트 구조체를 형성한 후 게이트 이외의 영역은 이온식각 공정 등을 이용한 건식 식각 방법 또는 화학 용액을 이용한 습식 식각 방법을 이용하여 제거한다. 게이트 영역을 형성한 이후, 게이트 식각 공정에서 발생한 결함은 수소를 함유하는 분위기에서 300~500 ℃의 저온에서 후속 열처리 공정을 통해 제거 할 수 있다.
도 5a 및 5b는 도 4의 소자에서 B - B' 방향으로의 단면 구조에 대한 기록 및 소거 모드 시의 에너지 밴드 다이어그램을 나타낸다.
도 5a를 살펴보면 기록 모드에서 도 4에 나타낸 메모리 소자의 반도체 기판에 비해 게이트 전극에 높은 전압이 인가된다. 도 5a에 도시된 바와 같이 외부 인가 전압에 의해 열평형 상태가 깨어지게 되고 터널링 절연막(37)을 통하여 전자가 전하 트랩층(34)의 내부에 저장된다. 이 때, 적층된 터널링 절연막(37)의 전도대 에너지 준위 장벽은 낮아지게 되어 더 큰 전류의 흐름을 예상할 수 있다.
도 5b를 살펴보면 소거 모드에서 도 4에 나타난 메모리 소자의 게이트 전극에 비해 반도체 기판에 높은 전압이 인가된다. 이러한 소거 모드 시 상기 전하 트랩층(34)의 내부에 저장된 전자들이 터널링 절연막(37)을 터널링하여 반도체 기판으로 주입되어 데이터 소거가 이루어진다. 동시에 가전자대 에너지 준위 장벽이 낮아지면서 전하 트랩층(34)의 내부에 정공의 주입이 원활해지므로 소거 속도의 향상을 가져올 수 있다.
도 6은 SiO2 터널 산화막을 2 nm 성장시킨 후 Si3N4 절연막의 두께를 2 ~ 6.7 nm 두께로 각각 증착한 후 Si3N4 절연막의 두께에 따른 메모리 윈도우를 나타낸 결과이다.
도 6을 통해 Si3N4 절연막의 두께는 4 nm 이하에서는 전하의 트랩 현상이 거의 발생 하지 않고, Si3N4 절연막의 두께가 5 nm 이상부터 전하의 트랩 현상이 발생하는 것을 알 수 있었다. 위의 결과로 부터 트랩이 많은 물질로 알려진 Si3N4 절연막이 특정 두께를 기준으로 전하의 트랩이 발생하는 현상을 확인하였다.
따라서 본 발명의 바람직한 실시 예로서, SiO2 터널 산화막을 2 nm 그리고 Si3N4 절연막의 두께는 3 nm로 결정하여 터널 베리어를 형성하는 것이 좋다.
도 7은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 기록 특성을 나 타내는 도면이다.
도 7에서 ONHA는 도 4에 도시된 SiO2/Si3N4 터널링 절연막과 HfO2 전하 트랩층과 Al2O3 블로킹 절연막을 갖는 메모리 소자이고, OHA는 NON 터널링 절연막 대신 단일 층의 SiO2를 가지며 HfO2 전하 트랩층과 Al2O3 블로킹 절연막을 갖는 메모리 소자이며, 게이트 전극은 모두 TiN을 적용하였다.
도 7을 참조하면, 본 발명의 실시 예에 의한 ONHA 메모리 소자는 OHA 소자보다 빠른 기록 속도를 가지는 것을 확인할 수 있다.
도 8은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 소거 특성을 나타내는 도면이다.
도 8을 살펴보면, ONHA 메모리 소자는 OHA 소자보다 빠른 소거 속도를 가지는 것을 확인할 수 있다. 이러한 기록과 소거 속도의 향상은 터널링 배리어를 적층시켜서 전계민감도가 향상되었을 뿐만 아니라 고유전율의 전하 트랩층 및 블로킹 절연막 적용으로 인해 터널링 배리어에 전계가 집중된 것에 기인한다.
도 9는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 내구성을 나타내는 도면이다. 도 9에 따르면 총 105번의 기록/소거 이후에도 3.51 V의 메모리 윈도우가 남는 것을 확인할 수 있다. 이는 낮은 구동 전압과 빠른 속도에 의해 터널링 절연막의 열화가 감소되었기 때문이다.
도 10은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 데이터 보존 특성을 나타낸다.
10년 이후 상온에서 1.27 V의 메모리 윈도우를 보였다. 이러한 특징은 적층된 터널링 절연막의 물리적인 두께의 증가와 높은 일함수의 게이트 전극으로 인해 누설전류가 감소되었고 이로 인해 데이터 보존특성이 향상되었기 때문이다.
도 11은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자를 제조하는 방법을 단계적으로 나타낸 흐름도이다.
먼저 반도체 기판 상에 소스와 드레인을 형성한다(1110).
그 다음에는 반도체 기판을 식각하여 트랜치 채널을 형성한다(1120).
트랜치 채널을 형성하면 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역을 형성한다(1130). 이렇게 이루어진 사이드월 스페이서 구조는 본 발명에 따른 반도체 소자의 특성을 결정짓는다.
이제 사이드월 스페이스 구조의 소스 및 드레인 확장 영역이 형성되었으면 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제 1 터널링 절연막을 형성한다(1140).
제 1 터널링 절역막 상에 제 1 터널링 절연막보다 높은 유전율을 가지면서 전도대 에너지를 더 낮은 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제 2 터널링 절연막을 형성한다(1150). 이렇게 함으로써 제 1 터널링 절연막과 제 2 터널링 절연막으로 이루어진 터널링 절연막이 형성되었다.
터널링 절연막 상에는 상기 실리콘 질화막(Si3N4)보다 전도대 에너지 준위가 낮으면서 유전율은 더 큰 10 nm 이하 두께의 하프늄 산화막(HfO2)으로 이루어진 전하 트랩층을 형성한다(1160).
상기 전하 트랩층 상에는 상기 하프늄 산화막(HfO2)보다 전도대의 에너지 준위가 높으면서 20 nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막을 형성한다(1170).
블로킹 절연막 상에는 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 형성(1180)하면 소자의 기본적인 구조가 이루어진다.
앞에서 본 바와 같이 본 발명에서는 터널링 절연막을 단층의 SiO2 가 아닌 적층된 SiO2/Si3N4 터널링 절연막과 고유전율의 전하 트랩층 및 블로킹 절연막을 사용하여 낮은 구동 전압 및 빠른 기록/소거 특성을 확인하였으며, 이로 인해 내구성의 향상을 이룰 수 있었다.
이상과 같이 본 발명은 양호한 실시예에 근거하여 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이므로, 본 발명이 속하는 기술분야의 숙련자라면 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구범위에 의해서만 한정될 것이며, 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
도 1은 종래기술에 의한 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하 트랩형 비휘발성 메모리 소자의 구조의 단면도이다.
도 2는 도 1의 SONOS 메모리 소자의 A-A＇방향으로의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어 그램이다.
도 3은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자를 제조하는 방법을 나타내는 도면이다.
도 4는 도 3d와 같은 게이트 구조체를 형성한 후 식각을 통해 게이트 영역을 형성하여 NON 적층구조의 터널링 절연막이 포함된 전하 트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 5a 및 5b는 도 4의 소자에서 B - B' 방향으로의 단면 구조에 대한 기록 및 소거 모드 시의 에너지 밴드 다이어그램을 나타낸다.
도 6은 본 발명에 따른 Si3N4 절연막의 두께에 따른 메모리 윈도우를 나타내는 도면이다.
도 7은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 기록 특성을 나타내는 도면이다.
도 8은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 소거 특성을 나타내는 도면이다.
도 9는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 내구성을 나타내 는 도면이다.
도 10은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 데이터 보존 특성을 나타내는 도면이다.
도 11은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자를 제조하는 방법을 단계적으로 나타낸 흐름도이다.
Claims (8)
- 반도체 기판, 상기 기판 상에 소스 및 드레인 영역을 형성하고 상기 기판을 식각한 트랜치 채널을 포함하는 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 트랜치형 게이트 구조체는상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역,상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 형성되는 제 1 터널링 절연막,상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 형성되는 제 2 터널링 절연막,상기 제 2 터널링 절연막 상에 상기 실리콘 질화막보다 전도대 에너지 준위가 낮으며 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 형성되는 전하 트랩층,상기 전하 트랩층 상에 상기 하프늄 산화막보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 형성되는 블로킹 절연막, 및상기 블로킹 절연막 상에 형성되면서 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 트랜치 채널은 상기 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역보다 더 낮게 형성되고 상기 제 1 터널링 절연막과 제 2 터널링 절연막은 비대칭 배리어 구조인 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 반도체 기판, 상기 기판 상에 소스 및 드레인 영역을 형성하고 상기 기판을 식각한 트랜치 채널을 포함하는 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 트랜치형 게이트 구조체는상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역,상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 형성되는 제 1 터널링 절연막,상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 형성되는 제 2 터널링 절연막,상기 제 2 터널링 절연막 상에 상기 실리콘 질화막보다 전도대 에너지 준위가 낮으며 유전율은 더 큰 10nm 이하 두께로 형성되는 전하 트랩층,상기 전하 트랩층 상에 하프늄 산화막보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 형성되는 블로킹 절연막, 및상기 블로킹 절연막 상에 형성되면서 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 포함하고,상기 전하 트랩층은폴리실리콘을 이용한 부유 게이트,금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는HfO2, ZrO2 및 Si3N4 중 적어도 하나를 포함하는 전하 트랩층으로 형성되는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 게이트 전극층은 TiN, TaN, Ni, Ir 또는 Pt의 재료를 사용하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 반도체 기판 상에 소스와 드레인을 형성한 후 상기 반도체 기판을 식각하여 상기 소스 및 드레인의 영역보다 낮게 형성된 트랜치 채널을 형성하는 단계;상기 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역을 형성하는 단계;상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제 1 터널링 절연막을 형성하는 단계;상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제 2 터널링 절연막을 형성하는 단계;상기 제 2 터널링 절연막 상에 상기 실리콘 질화막(Si3N4)보다 전도대 에너지 준위가 낮으면서 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 이루어진 전하 트랩층을 형성하는 단계;상기 전하 트랩층 상에 상기 하프늄 산화막(HfO2)보다 전도대의 에너지 준위가 높으면서 가전자대 에너지 준위는 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막을 형성하는 단계 및,상기 블로킹 절연막 상에 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
- 제5항에 있어서, 상기 트랜치 채널을 상기 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역보다 더 낮게 형성하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
- 반도체 기판 상에 소스와 드레인을 형성한 후 상기 반도체 기판을 식각하여 상기 소스 및 드레인의 영역보다 낮게 형성된 트랜치 채널을 형성하는 단계;상기 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역을 형성하는 단계;상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제 1 터널링 절연막을 형성하는 단계;상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제 2 터널링 절연막을 형성하는 단계;상기 제 2 터널링 절연막 상에 상기 실리콘 질화막(Si3N4)보다 전도대 에너지 준위가 낮으면서 유전율은 더 큰 10nm 이하 두께로 이루어진 전하 트랩층을 형성하는 단계;상기 전하 트랩층 상에 하프늄 산화막(HfO2)보다 전도대의 에너지 준위가 높으면서 가전자대 에너지 준위는 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막을 형성하는 단계 및,상기 블로킹 절연막 상에 4.5 eV 이상의 일함수를 갖는 게이트 전극층을 형성하는 단계를 포함하고,상기 전하 트랩층을 형성하는 단계는폴리실리콘을 이용한 부유 게이트,금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는HfO2, ZrO2 및 Si3N4 중 적어도 하나를 포함하는 전하 트랩층으로 형성되는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
- 제5항에 있어서, 상기 게이트 전극층은 TiN, TaN, Ni, Ir 또는 Pt의 재료를 사용하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
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