KR101993854B1 - 반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법 - Google Patents

반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법 Download PDF

Info

Publication number
KR101993854B1
KR101993854B1 KR1020120077260A KR20120077260A KR101993854B1 KR 101993854 B1 KR101993854 B1 KR 101993854B1 KR 1020120077260 A KR1020120077260 A KR 1020120077260A KR 20120077260 A KR20120077260 A KR 20120077260A KR 101993854 B1 KR101993854 B1 KR 101993854B1
Authority
KR
South Korea
Prior art keywords
active
junction
active pillar
signal line
line
Prior art date
Application number
KR1020120077260A
Other languages
English (en)
Other versions
KR20140010273A (ko
Inventor
이은성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120077260A priority Critical patent/KR101993854B1/ko
Priority to US13/717,553 priority patent/US8981525B2/en
Priority to CN201310206394.1A priority patent/CN103545290B/zh
Publication of KR20140010273A publication Critical patent/KR20140010273A/ko
Priority to US14/613,188 priority patent/US9343404B2/en
Priority to US15/131,982 priority patent/US9679903B2/en
Application granted granted Critical
Publication of KR101993854B1 publication Critical patent/KR101993854B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 FNT(Field Nitride Trap) 방식을 이용한 안티퓨즈를 개시한다. 본 발명의 안티퓨즈는 제 1 정션이 형성된 제 1 활성필라, 제 2 정션이 형성된 제 2 활성필라, 상기 제 1 활성필라와 상기 제 2 활성필라 사이에 매립된 선택라인 및 상기 제 1 정션과 상기 제 2 정션 및 상기 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 정션과 상기 제 2 정션을 전기적으로 연결하는 트랩층을 포함하며, 이러한 구조를 통해 퓨즈를 보다 용이하게 고집적화할 수 있으며 프로그래밍이 가능하다.

Description

반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법{Antifuse of semiconductor device, module and system having the semiconductor device and manufacturing method for the antifuse}
본 발명은 반도체 장치의 안티퓨즈에 관한 것으로서, 보다 상세하게는 FNT(Field Nitride Trap) 방식을 이용한 안티퓨즈에 관한 것이다.
반도체 장치, 특히 메모리 장치는 제조 시에 수많은 메모리 셀들 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 메모리 셀에만 결함이 발생하였음에도 불구하고 메모리 전체를 불량품으로 폐기하는 것은 비효율적이다. 따라서 현재는 메모리 소자 내에 리던던시 셀(redundancy cell)을 미리 마련한 후 불량 메모리 셀이 발생시 이를 리던던시 셀로 대체하는 방식을 사용하고 있다.
예를 들어, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀이 발견되면, 불량 메모리 셀에 대한 어드레스를 리던던시 셀의 어드레스로 바꾸어 주는 프로그램 동작을 내부회로에서 수행하게 된다. 따라서 반도체 메모리 장치의 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 불량 라인을 액세스하는 대신에 리던던시 라인을 액세스하도록 하는 것이다.
통상적인 리페어 작업은 퓨즈(fuse)를 컷팅하는 방법이 많이 이용된다. 그러나 퓨즈를 컷팅하는 리페어 방법은 웨이퍼 상태에서 리페어를 하기 때문에, 패키지까지 완료된 상태에서 불량 셀이 발견되는 경우에는 적용할 수 없는 문제가 있다. 또한, 공정이 집적화되면서 퓨즈 컷팅을 위한 레이져 빔의 스폿 사이즈가 퓨즈의 피치보다 더 큰 상황이 발생할 수 있으며 그러한 경우에는 컷팅 방식으로 퓨즈를 사용할 수 없게 된다. 따라서 이러한 문제를 해결하기 위해 개발된 것이 안티퓨즈(Antifuse) 방식이다.
안티퓨즈는 패키지 단계에서도 간단하게 결함 구제를 위한 프로그램을 할 수 있다. 안티퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램되지 않은 상태에서는 높은 저항을 가지며 프로그램 동작 이후에는 낮은 저항을 가지게 된다. 안티퓨즈는 일반적으로 유전체가 두 개의 도전체 사이에 끼어 있는 구조를 가지며, 단자들을 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 따라서 안티퓨즈의 기본 상태는 전기적으로 오픈 상태이며, 고전압이 인가되어 프로그래밍 되면 전기적으로 단락 상태이다.
그런데 반도체 장치가 고집적화되면서 이러한 안티퓨즈도 고집적화하여 형성할 필요가 대두되고 있다.
본 발명은 안티퓨즈의 구조를 개선하여 고집적화된 퓨즈 어레이를 용이하게 형성할 수 있는 새로운 구조의 안티퓨즈를 제공하고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자의 안티퓨즈는 제 1 정션이 형성된 제 1 활성필라, 제 2 정션이 형성된 제 2 활성필라, 상기 제 1 활성필라와 상기 제 2 활성필라 사이에 매립된 선택라인 및 상기 제 1 정션과 상기 제 2 정션 및 상기 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 정션과 상기 제 2 정션을 전기적으로 연결하는 트랩층을 포함한다.
바람직하게는, 본 발명의 안티퓨즈는 상기 제 1 정션에 연결되며 제 1 전압이 인가되는 제 1 신호라인 및 상기 제 2 정션에 연결되며 제 2 전압이 인가되는 제 2 신호라인을 더 포함한다.
바람직하게는, 본 발명의 안티퓨즈는 상기 제 1 신호라인과 상기 제 1 정션을 연결하는 제 1 콘택 플러그 및 상기 제 2 신호라인과 상기 제 2 정션을 연결하는 제 2 콘택 플러그를 더 포함한다.
바람직하게는, 상기 제 1 신호라인 및 상기 제 2 신호라인은 각각 상기 제 1 정션 및 상기 제 2 정션에 직접 연결될 수 있다.
바람직하게는, 상기 제 1 신호라인 및 상기 제 2 신호라인은 상기 선택라인과 수직하게 교차한다.
바람직하게는, 상기 제 1 정션 및 상기 제 2 정션은 P+ 타입의 불순물이 주입되며, 하부가 상기 선택라인과 중첩된다.
바람직하게는, 상기 트랩층은 질화막을 포함하며, 소수 캐리어(Minority Carrier)인 전자(electron)를 트랩한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 안티퓨즈는 상부에 정션이 형성된 제 1 활성필라 내지 제 4 활성필라, 상기 제 1 활성필라와 상기 제 2 활성필라 사이에 매립된 제 1 선택라인, 상기 제 2 활성필라와 상기 제 3 활성필라 사이 및 상기 제 2 활성필라와 상기 제 4 활성필라 사이에 매립된 제 2 선택라인, 상기 제 1 활성필라 및 상기 제 4 활성필라의 정션에 공통 연결되는 제 1 신호라인, 상기 제 2 활성필라의 정션에 연결되는 제 2 신호라인, 상기 제 3 활성필라의 정션에 연결되는 제 3 신호라인, 상기 제 1 내지 제 3 신호라인 및 상기 제 1 선택라인과 상기 제 2 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 활성필라 내지 상기 제 4 활성필라 사이를 전기적으로 연결하는 트랩층을 포함한다.
바람직하게는, 상기 제 1 신호라인 내지 상기 제 3 신호라인은 상기 제 1 선택라인 및 상기 제 2 선택라인과 수직하게 교차한다.
바람직하게는, 상기 정션은 P+ 타입의 불순물이 주입되며, 하부가 상기 제 1 선택라인 및 상기 제 2 선택라인과 중첩된다.
바람직하게는, 상기 트랩층은 질화막을 포함하며, 전자(electron)를 트랩한다.
본 발명의 일 실시 예에 따른 안티퓨즈 형성 방법은 반도체 기판을 식각하여 섬 타입의 제 1 활성영역과 제 2 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 제 1 활성영역과 상기 제 2 활성영역 사이의 상기 소자 분리막을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 하부에 도전라인을 매립하여 선택라인을 형성하는 단계, 상기 선택라인과 교차되며, 상기 제 1 활성영역과 상기 제 2 활성영역에 각각 연결되는 제 1 신호라인 및 제 2 신호라인을 형성하는 단계 및 상기 제 1 신호라인과 제 2 신호라인 및 상기 선택라인에 프로그램 전원을 인가하여 상기 제 1 활성영역과 상기 제 2 활성영역 사이에 트랩층을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 신호라인 및 상기 제 2 신호라인을 형성하는 단계는 상기 제 1 활성영역, 상기 제 2 활성영역 및 상기 소자분리막 상부에 층간 절연막을 형성하는 단계, 상기 제 1 활성영역 및 상기 제 2 활성영역의 상부면이 노출되도록 상기 층간 절연막을 식각하여 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 제 1 콘택 플러그 및 제 2 콘택 플러그를 형성하는 단계 및 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그에 각각 연결되는 제 1 도전 라인 및 제 2 도전 라인을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 제 1 신호라인 및 상기 제 2 신호라인을 형성하는 단계는 상기 제 1 활성영역, 상기 제 2 활성영역 및 상기 소자분리막 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 제 1 활성영역 및 상기 제 2 활성영역을 각각 노출시키는 라인 타입의 제 1 트렌치 및 제 2 트렌치를 형성하는 단계 및 상기 제 1 트렌치 및 상기 제 2 트렌치가 매립되도록 도전라인을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 트랩층을 형성하는 단계는 상기 제 1 신호라인과 상기 제 2 신호라인에 서로 다른 레벨의 전압을 인가하고, 상기 선택라인에 상기 제 1 신호라인에 인가된 전압과 같거나 낮은 전압을 인가한다.
바람직하게는, 상기 트랩층을 형성하는 단계는 상기 제 1 신호라인에 VPP 전압이 인가되고 제 2 신호라인에 VBB 전압이 인가되며, 상기 선택라인에 VPP 또는 VDD 전압이 인가한다.
본 발명은 고집적화된 퓨즈 또는 퓨즈 어레이를 용이하게 형성할 수 있으며, 외부 전원의 도움없이 내부 전원만을 이용하여 프로그래밍이 가능하다.
도 1은 본 발명의 제 1 실시 예에 따른 안티퓨즈의 구조를 나타내는 평면도.
도 2는 도 1에서 A-A'를 따라 절단된 단면의 모습을 나타내는 단면도.
도 3a 내지 3f는 도 2의 구조를 형성하기 위한 공정 순서를 나타내는 도면들.
도 4는 본 발명의 제 2 실시 예에 따른 안티퓨즈의 구조를 나타내는 평면도.
도 5는 도 4에서 A-A'를 따라 절단된 단면의 모습을 나타내는 단면도.
도 6a 및 도 6b는 도 5의 구조를 형성하기 위한 공정 순서를 나타내는 도면들.
도 7은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면.
도 8은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면.
도 9는 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면.
도 10은 본 발명의 일 실시 예에 따른 회로 모듈의 구성을 나타내는 도면.
도 11은 본 발명의 일 실시 예에 따른 전자 장치의 구성을 나타내는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 안티퓨즈의 구조를 나타내는 평면도이며, 도 2는 도 1에서 A-A'를 따라 절단된 단면의 모습을 나타내는 공정 단면도이다.
본 발명의 제 1 실시 예에 따른 안티퓨즈는 반도체 기판(110)에 수직한 방향으로 돌출되는 섬(Island) 타입의 활성영역들(112a ∼ 112e)이 지그재그 형태로 배열되게 형성된다. 즉, 활성영역들(112a ∼ 112e)은 반도체 기판(110)에 수직한 방향으로 돌출되는 필라(pillar) 형태로 형성된다.
활성영역들(112a ∼ 112e) 사이에는 제 1 방향으로 진행하는 라인 타입의 선택라인들(122 ∼ 126)이 소자분리막(미도시)에 매립되게 형성되고, 제 1 방향과 수직한 제 2 방향을 따라 라인 타입의 신호라인들(142 ∼ 146)이 형성된다. 신호라인들(142 ∼ 146)은 콘택 플러그(130)를 통해 활성영역(112)과 연결되며, 각 신호라인(142 ∼ 146)은 제 2 방향을 따라 배열된 활성영역(112)들에 공통 연결된다.
즉, 선택라인(122)은 사선방향으로 인접한 활성영역(112a)과 활성영역(112b) 사이 및 활성영역(112b)과 활성영역(112e) 사이에 형성되고, 선택라인(124)는 사선방향으로 인접한 활성영역(112b)과 활성영역(112c) 사이 및 활성영역(112b)과 활성영역(112d)에 형성된다. 그리고, 신호라인(142)은 활성영역(112a)과 활성영역(112d)의 정션에 공통 연결되며, 신호라인(144)은 활성영역(112b)의 정션에 연결되고, 신호라인(146)은 활성영역(112c)과 활성영역(112e)의 정션에 공통 연결된다.
콘택 플러그(130)와 연결되는 각 활성영역(112a ∼ 112e)의 상부(upper portion)에는 P+ 불순물이 주입된 정션(Junction)이 형성된다. 활성영역들(112a ∼ 112e)의 측벽 및 활성영역들(112a ∼ 112e) 사이의 반도체 기판상에는 산화막(114)과 질화막(116)이 형성된다. 이때, 산화막(114)은 대략 5 ∼ 100Å 정도의 두께로 형성되며, 질화막(116)은 대략 10 ∼ 500Å 정도의 두께로 형성된다. 그리고, P+ 정션은 선택라인(122 ∼ 126)과 일정 영역이 중첩되도록 형성된다.
더욱이, 질화막(116)은 선택라인들(122 ∼ 124)과 신호라인들(142 ∼ 146)에 인가되는 프로그램 전원의 크기에 따라 선택적으로 특정 활성영역들(도 1에서는, 112b와 112d) 사이에서 소수 캐리어(minority carrier)인 전자(e-)를 트랩함으로써 해당 활성영역(112b, 112d)들 사이에 전류가 흐를 수 있도록 하는 도전경로(트랩층)(150)를 형성한다.
예컨대, 신호라인(144)에는 VPP(= 3V) 전원을 인가하고 신호라인(142)에는 VBB(= -0.8V) 전원을 인가하여 신호라인들(144, 142) 사이에 전압차를 발생시킴으로써 신호라인들(144, 142)에 연결된 P+ 정션 사이에 전류가 흐르도록 한 상태에서 선택라인(124)에 VPP 또는 VDD(= 1.5 V) 전원을 인가한다. 또는, 신호라인(144)에는 VDD 전원을 인가하고 신호라인(142)에는 VBB(= -0.8V) 전원을 인가하여 신호라인들(144, 142) 사이에 전압차를 발생시킴으로써 신호라인들(144, 142)에 연결된 P+ 정션 사이에 전류가 흐르도록 한 상태에서 선택라인(124)에 VDD 또는 VSS(≤ GND) 전원을 인가한다. 그러면, 도 1 및 도 2에서와 같이, 해당 선택라인(124)의 양측에 있는 활성영역(112b, 112c, 112d)들 중 신호라인(142, 144)과 연결된 활성영역(112b, 112d)들 사이의 질화막(116)에 전자(e-)가 트랩되어 전류가 흐를 수 있는 트랩층(150)이 형성된다.
이처럼, 본 발명에서는 퓨즈 프로그래밍을 위해 별도의 외부 전원을 인가하지 않고 반도체 장치의 내부 전원(VPP, VDD, VBB, VSS) 만을 이용하여 퓨즈 프로그래밍이 가능하다.
도 3a 내지 3f는 도 2의 구조를 형성하기 위한 공정 순서를 나타내는 도면들이다.
먼저 도 3a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(미도시) 및 하드마스크층(미도시)을 형성한 후 반도체 기판(200)이 노출될 때까지 하드마스크층과 패드 산화막을 식각하여 도 1의 활성영역(112)과 같이 지그재그 형태로 배열된 섬 타입의 활성영역을 정의하는 소자분리 마스크 패턴(미도시)을 형성한다. 이때, 하드마스크층은 반도체 기판(200)과 식각선택비를 갖는 물질 예컨대 질화막 또는 질산화막으로 형성될 수 있다. 이러한 소자분리 마스크 패턴은 통상의 사진식각 공정을 이용하여 형성할 수 있다.
다음에, 소자분리 마스크 패턴을 식각 마스크로 반도체 기판(200)을 식각하여 섬 타입으로 돌출된 활성영역(활성필라)(212)을 정의하는 소자분리용 트렌치(210)를 형성한다.
다음에, 소자분리용 트렌치(210)에 의해 노출된 반도체 기판(200) 상에 산화막(214)을 형성한다. 이때, 산화막(214)은 열처리 공정을 통해 소자분리용 트렌치(210)에 의해 노출된 반도체 기판을 산화시킴으로써 형성할 수 있으며, 대략 5 ∼ 100Å 정도의 두께로 형성된다.
다음에, 산화막(214) 상에 라이너 질화막(216)을 형성한다. 이때, 라이너 질화막(216)은 대략 10 ∼ 500Å 정도의 두께로 형성된다. 이러한 라이너 질화막(216)은 소수 캐리어(minority carrier)인 전자(e-)를 트랩하기 위한 트랩층이 된다.
다음에 도 3b를 참조하면, 소자분리용 트렌치(210)가 매립되도록 절연막(미도시)을 형성한 후 이를 평탄화(CMP)하여 소자분리막(218)을 형성한다. 이때, 절연막은 산화막을 포함한다. 소자분리 마스크 패턴도 이때 함께 제거될 수 있다.
소자분리막(218)을 질화막으로 형성하는 경우에는, 후속의 선택라인 형성 공정에서 소자분리막(218)을 식각시 산화막(214) 상에 소자분리용 질화막이 일정 두께로 잔류되도록 함으로써 트랩층을 형성할 수 있다.
다음에 도 3c를 참조하면, 활성영역(212)과 소자분리막(218) 상부에 선택라인 영역을 정의하는 선택라인 마스크 패턴(미도시)을 형성한다. 즉, 도 3c에서 아래의 평면도와 같이, 활성영역(212)들 사이의 소자분리막(218)을 제 1 방향을 따라 라인 타입으로 노출시키는 마스크 패턴을 형성한다.
다음에, 선택라인 마스크 패턴을 식각 마스크로 소자분리막(218)을 식각하여 라인 타입의 트렌치(220)를 형성한다. 이어서, 트렌치(220)가 매립되도록 도전물질을 형성한 후 이를 에치백하여 트렌치(220)의 하부에 일정 높이를 갖는 선택라인(222)을 형성한다. 이때, 선택라인(222)은 배리어(barrier) 메탈과 메탈의 적층 구조로 형성될 수 있다. 즉, 트렌치(220)의 내면에 먼저 Ti, TiN 등과 같은 배리어 메탈을 증착하고, 이어서 트렌치(220)가 매립되도록 배리어 메탈 상부에 W, WN 등과 같은 메탈을 증착한 후 배리어 메탈과 메탈을 에치백함으로써 트렌치(220)에 선택라인(222)을 형성할 수 있다.
다음에 도 3d를 참조하면, 트렌치(220)가 매립되도록 선택라인(222) 상부에 캡핑 질화막(224)을 형성한 후 활성영역(212)가 노출될 때까지 캡핑 질화막(224)을 식각하여 평탄화한다. 이러한 과정에서 활성영역(212)의 상부면이 산화되어 산화막(미도시)이 형성될 수 있다.
다음에, BF2, B2H6, B+, BF3 등과 같은 P+ 이온의 불순물을 활성영역(212)에 주입하여 활성영역(212)의 상부(upper portion)에 P+ 정션(Junction)(226)을 형성한다. 이때, P+ 정션(Junction)(226)은 선택라인(222)의 상면보다 낮은 영역까지 형성된다. 즉, 선택라인(222)의 상부가 P+ 정션(Junction)(226)과 중첩되도록 정션이 형성된다.
다음에 도 3e를 참조하면, 활성영역(212) 및 캡핑 질화막(224) 상부에 층간 절연막(228)을 형성한다. 이어서, 활성영역(212)의 상부면을 노출시키는 콘택홀(230)을 형성한다.
다음에, 콘택홀(230)이 매립되도록 도전물질을 형성한 후 층간 절연막(228)이 노출될 때까지 도전물질을 평탄화하여 콘택 플러그(232)를 형성한다. 이때 콘택 플러그(232)는 메탈 플러그를 포함한다.
다음에 도 3f를 참조하면, 층간 절연막(228) 및 콘택 플러그(232) 상부에 도전층(미도시) 및 하드마스크층(미도시)을 순차적으로 적층한다. 이때 도전층은 Ti/TiN, W 과 같은 금속을 포함하며, 하드마스크층은 질화막을 포함한다.
이어서, 도전층과 하드마스크층을 패터닝하여 도 1에서의 신호라들(142 ∼146)과 같이 콘택 플러그(232)와 연결되면서 선택라인(222)과 수직하게 교차하는 라인 타입의 신호라인(234) 및 신호라인(234) 상부의 하드마스크 패턴(236)을 형성한다.
다음에, 층간 절연막(228), 신호라인(234) 및 하드마스크 패턴(234) 상부에 스페이서용 절연막(미도시)을 증착한 후 이를 에치백하여 신호라인(234) 및 하드마스크 패턴(234)의 측벽에 스페이서(238)를 형성한다. 이어서, 층간 절연막(228), 스페이서(238) 및 하드마스크 패턴(236) 상부에 층간 절연막(240)을 형성한 후 하드마스크 패턴(236)이 노출될 때까지 이를 평탄화한다.
도 4는 본 발명의 제 2 실시 예에 따른 안티퓨즈의 구조를 나타내는 평면도이며, 도 5는 도 4에서 A-A'를 따라 절단된 단면의 모습을 나타내는 단면도이다. 설명의 편의를 위해, 도 4 및 도 5에서 상술한 도 1 및 도 2과 동일한 구조에 대해서는 동일한 참조번호를 부여하였다.
제 2 실시 예는 제 1 실시 예와 비교하여 신호라인들(162 ∼ 166)이 활성영역(112)과 직접 맞닿도록 형성된다는 것이다.
즉, 상술한 제 1 실시 예에서는 신호라인들(142 ∼ 146)이 콘택 플러그(130)를 통해 활성영역(112)과 연결되었으나, 제 2 실시 예에서는 콘택 플러그가 형성되지 않으며, 신호라인들(162 ∼ 166)의 바닥면이 활성영역(112)의 상부면과 직접 연결되도록 형성된다.
도 6a 및 도 6b는 도 5의 구조를 형성하는 과정을 설명하기 위한 도면들이다. 설명의 편의를 위해, 도 6a 및 도 6b에서 상술한 도 3a 내지 도 3d와 동일한 구조에 대해서는 동일한 참조번호를 부여하였다.
먼저 상술한 도 3a 내지 도 3d의 과정을 통해 활성영역(212) 사이에 제 1 방향을 따라 라인 타입으로 진행하는 선택라인(222)을 형성하고 활성영역(212)의 상부(upper portion) 전체에 P+ 정션(Junction)(226)을 형성한다.
다음에 도 6a를 참조하면, 활성영역(212) 및 캡핑 질화막(224) 상부에 층간 절연막(228)을 형성한다.
다음에, 통상의 사진식각 공정을 이용하여 층간 절연막(228)의 상부에 도 4에서의 신호라인(142 ∼ 146) 영역을 정의하는 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 식각 마스크로 활성영역(212)의 상부면이 노출될 때까지 층간 절연막(228)을 식각하여 선택라인(222)과 수직하게 교차하는 라인 타입의 트렌치(242)를 형성한다.
다음에, 도 6b를 참조하면, 트렌치(242)가 매립되도록 도전층(미도시)을 형성한 후 층간 절연막(228)이 노출되도록 도전층을 평탄화함으로써 층간 절연막(228)에 매립된 신호라인(244)을 형성한다. 즉, 다마신(damascene) 공정을 이용하여 활성영역(212)과 맞닿도록 층간 절연막(228) 내에 신호라인(244)을 형성한다.
상술한 제 1 실시 예 또는 제 2 실시 예에서와 같이 안티 퓨즈가 형성되면, 신호라인과 선택라인에 프로그램 전원을 인가함으로써 원하는 인접한 활성영역들 사이의 트랩층에 전자를 트랩시킨다.
예컨대 도 1 및 도 2의 구조에서, 트랩층(150)을 형성하고자 하는 활성영역들에 연결된 신호라인(142, 144)에 전압의 크기가 서로 다른 전원을 인가하여 신호라인들(144, 142)에 연결된 P+ 정션들 사이에 전류가 흐르도록 한다. 이때, 다수 캐리어(Majority Carrier)는 정공이 되고 소수 캐리어(Minority Carrier)는 전자가 된다. 이 상태에서 선택라인(124)에 신호라인(142)에 인가된 전압과 같거나 그보다 낮은 전압을 인가하면 해당 활성영역 사이에 형성된 트랩층(질화막)에 소수 캐리어인 전자가 트랩되게 된다.
도 7은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면이다.
반도체 모듈(300)은 모듈 기판(310) 상에 탑재된 복수개의 반도체 소자(320)들, 반도체 소자(320)가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(330) 및 반도체 소자(320)와 연결되어 입출력되는 데이터를 전송하는 데이터 링크(340)를 포함한다.
이때, 반도체 소자(320)는 셀 어레이에 결함이 발생한 경우 이를 리페어하기 위한 퓨즈를 구비할 수 있으며, 그 퓨즈는 도 1 및 도 4에서와 같은 구조의 안티퓨즈를 포함할 수 있다.
도 1 또는 도 4에 도시된 안티퓨즈를 갖는 반도체 소자들이 사용될 수 있다. 커맨드 링크(330) 및 데이터 링크(340)는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 7에서는 모듈 기판(310) 전면에 8개의 반도체 소자(320)들이 탑재되어 있는 모습이 도시되었으나 모듈 기판(310)의 후면에도 동일하게 반도체 소자(320)들이 탑재될 수 있다. 즉, 모듈 기판(310)의 일측 또는 양측에 반도체 소자(320)들이 탑재될 수 있으며, 탑재되는 반도체 소자(320)의 수는 도 7에 한정되지 않는다. 또한, 모듈 기판(310)의 재료 및 구조도 특별히 제한되지 않는다.
도 8은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
반도체 시스템(400)은 복수개의 반도체 소자(412)들이 탑재된 적어도 하나의 반도체 모듈(410) 및 반도체 모듈(410)과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈(410)의 동작을 제어하는 제어기(420)를 포함한다.
이러한 제어기(420)는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
이때, 반도체 모듈(410)은 예컨대 도 7에 예시된 반도체 모듈(300)이 사용될 수 있다.
도 9은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면이다.
컴퓨터 시스템(500)은 반도체 시스템(510) 및 프로세서(CPU)(520)를 포함한다.
반도체 시스템(510)은 컴퓨터 시스템(500)의 동작을 제어하기 위해 필요한 데이터를 저장한다. 이때, 반도체 시스템(510)은 예컨대 도 8에 예시된 반도체 시스템(400)이 사용될 수 있다.
프로세서(520)는 반도체 시스템(510)에 저장된 데이터를 처리하여 컴퓨터 시스템(500)의 동작을 제어한다. 이러한 프로세서(520)는 통상의 컴퓨터 시스템에 사용되는 중앙처리장치와 그 기능이 동일 또는 유사하게 형성될 수 있다.
컴퓨터 시스템(500)은 모니터(532), 키보드(534), 프린터(536), 마우스(538) 등의 사용자 인터페이스 장치들을 포함할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면이다.
데이터 프로세싱 시스템(600)은 전자 시스템(미도시)에 구비되어 전자 시스템의 여러 기능들 중 특정 기능을 수행한다.
이러한 데이터 프로세싱 시스템(600)은 기판에 탑재된 적어도 하나의 반도체 소자(610)를 포함한다.
반도체 소자(610)는 전자 시스템의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 특정 기능이 수행되도록 제어하는 프로세서(미도시)를 포함한다. 즉, 반도체 소자(610)는 하나의 단위 소자(die 또는 칩)에 데이터를 저장하기 위한 수단과 그 저장된 데이터를 처리하여 전자 시스템의 특정 기능을 수행하기 위한 수단을 모두 포함한다. 이러한 반도체 소자(610)는 셀 어레이에 결함이 발생한 경우 이를 리페어하기 위한 퓨즈를 구비할 수 있으며, 이때 퓨즈는 도 1 및 도 4에서와 같은 구조의 안티퓨즈를 포함할 수 있다.
데이터 프로세싱 시스템(600)은 리드들(leads)(620)을 통해 전자 시스템의 다른 구성 요소(예컨대, CPU)들과 연결되어 단방향 또는 양방향으로 데이터 및 제어신호를 주고받을 수 있다.
도 11은 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면이다.
전자 시스템(700)은 적어도 하나의 데이터 프로세싱 시스템(710) 및 사용자 인터페이스(720)를 포함한다.
데이터 프로세싱 시스템(710)은 전자 시스템(700)의 여러 기능들 중 특정 기능을 수행하며, 기판에 탑재된 적어도 하나의 반도체 소자를 포함한다. 그리고, 반도체 소자는 전자 시스템(700)의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 기능을 제어하는 프로세서(미도시)를 포함한다. 이때, 데이터 프로세싱 시스템(710)은 도 10의 데이터 프로세싱이 사용될 수 있다.
사용자 인터페이스(720)는 사용자와 데이터 프로세싱 시스템(710) 간의 인터페이스를 제공한다. 사용자 인터페이스(720)는 전자 장치에 일체형으로 설치된 키패드, 터치 스크린, 스피커 등을 포함한다.
이러한 전자 장치(700)는 컴퓨터, 가전제품, 공장자동화 시스템, 엘리베이터, 휴대폰 등 각종 전자·정보·통신 기기에 구비된 임베디드 시스템(embedded system)을 포함한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
110, 200 : 반도체 기판 112, 212 : 활성영역
114, 214 : 산화막 116, 216, 224 : 질화막
122, 124, 126, 222 : 선택라인
142, 144, 146, 234, 162, 164, 166, 244 : 신호라인
130 : 콘택 플러그 150 : 트랩층
210, 220, 242 : 트렌치 218 : 소자분리막
226 : 정션 228, 240 : 층간 절연막
230 : 콘택홀 232 : 콘택 플러그
236 : 하드마스크 패턴 238 : 스페이서
300, 410 : 반도체 모듈 310 : 모듈 기판
320, 412, 610 : 반도체 소자 330 : 커맨드 링크
340 : 데이터 링크 400, 510 : 반도체 시스템
420 : 제어기 500 : 컴퓨터 시스템
520 : 프로세서 532 : 모니터
534 : 키보드 536 : 프린터
538 : 마우스 600, 710 : 데이터 프로세싱 시스템
700 : 전자 장치 720 : 사용자 인터페이스

Claims (24)

  1. 반도체 기판으로부터 돌출되며, 제 1 정션이 형성된 제 1 활성필라;
    상기 반도체 기판으로부터 돌출되며, 제 2 정션이 형성된 제 2 활성필라;
    상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판 상부에 위치하는 선택라인; 및
    상기 제 1 활성필라와 상기 제 2 활성필라의 측면 및 상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판의 상부면에 위치하며, 상기 제 1 정션과 상기 제 2 정션 및 상기 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 정션과 상기 제 2 정션을 전기적으로 연결하는 트랩층을 포함하는 반도체 소자의 안티 퓨즈.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제 1 정션에 연결되며 제 1 전압이 인가되는 제 1 신호라인; 및
    상기 제 2 정션에 연결되며 제 2 전압이 인가되는 제 2 신호라인을 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제 1 신호라인과 상기 제 1 정션을 연결하는 제 1 콘택 플러그; 및
    상기 제 2 신호라인과 상기 제 2 정션을 연결하는 제 2 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 제 1 신호라인 및 상기 제 2 신호라인은
    각각 상기 제 1 정션 및 상기 제 2 정션에 직접 연결되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 제 1 신호라인 및 상기 제 2 신호라인은
    상기 선택라인과 수직하게 교차하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1 정션 및 상기 제 2 정션은
    P+ 타입의 불순물이 주입되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1 정션 및 제 2 정션은
    하부가 상기 선택라인과 중첩되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 트랩층은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 소수 캐리어는
    전자(electron)인 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  10. 반도체 기판으로부터 돌출되며, 상부에 정션이 형성된 제 1 활성필라 내지 제 4 활성필라;
    상기 제 1 활성필라와 상기 제 2 활성필라 사이에 매립된 제 1 선택라인;
    상기 제 2 활성필라와 상기 제 3 활성필라 사이 및 상기 제 2 활성필라와 상기 제 4 활성필라 사이에 매립된 제 2 선택라인;
    상기 제 1 활성필라 및 상기 제 4 활성필라의 정션에 공통 연결되는 제 1 신호라인;
    상기 제 2 활성필라의 정션에 연결되는 제 2 신호라인;
    상기 제 3 활성필라의 정션에 연결되는 제 3 신호라인; 및
    상기 제 1 내지 제 4 활성필라들의 측면 및 상기 제 1 내지 제 4 활성필라들 사이의 상기 반도체 기판의 상부면에 위치하며, 상기 제 1 내지 제 3 신호라인 및 상기 제 1 선택라인과 상기 제 2 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 활성필라 내지 상기 제 4 활성필라 사이를 전기적으로 연결하는 트랩층을 포함하는 반도체 소자의 안티 퓨즈.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 제 1 신호라인 내지 상기 제 3 신호라인은
    상기 제 1 선택라인 및 상기 제 2 선택라인과 수직하게 교차하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 정션은
    P+ 타입의 불순물이 주입되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 정션은
    하부가 상기 제 1 선택라인 및 상기 제 2 선택라인과 중첩되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 트랩층은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 소수 캐리어는
    전자(electron)인 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  16. 반도체 기판으로부터 돌출되며, 지그재그 패턴으로 배열되고 상부에 정션이 형성된 복수의 활성필라들;
    제 1 방향을 따라 상기 활성필라들과 중첩되지 않게 상기 활성필라들 사이에 위치하는 복수의 선택라인들;
    상기 제 1 방향과 교차되는 제 2 방향을 따라 배치되며, 상기 활성필라의 상부면과 연결되는 복수의 신호라인들; 및
    상기 활성필라들의 측면 및 상기 활성필라들 사이의 상기 반도체 기판의 상부면에 위치하여 상기 활성필라들의 정션들을 연결하는 절연막을 포함하는 반도체 소자의 안티 퓨즈.
  17. 반도체 기판을 식각하여 섬 타입의 제 1 활성영역과 제 2 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 제 1 활성영역과 상기 제 2 활성영역 사이의 상기 소자 분리막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 하부에 도전라인을 매립하여 선택라인을 형성하는 단계;
    상기 선택라인과 교차되며, 상기 제 1 활성영역과 상기 제 2 활성영역에 각각 연결되는 제 1 신호라인 및 제 2 신호라인을 형성하는 단계; 및
    상기 제 1 신호라인과 제 2 신호라인 및 상기 선택라인에 프로그램 전원을 인가하여 상기 제 1 활성영역과 상기 제 2 활성영역 사이에 소수 캐리어를 트랩하는 트랩층을 형성하는 단계를 포함하는 안티 퓨즈 형성 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 제 1 신호라인 및 상기 제 2 신호라인을 형성하는 단계는
    상기 제 1 활성영역, 상기 제 2 활성영역 및 상기 소자분리막 상부에 층간 절연막을 형성하는 단계;
    상기 제 1 활성영역 및 상기 제 2 활성영역의 상부면이 노출되도록 상기 층간 절연막을 식각하여 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 제 1 콘택 플러그 및 제 2 콘택 플러그를 형성하는 단계; 및
    상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그에 각각 연결되는 제 1 도전 라인 및 제 2 도전 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 안티 퓨즈 형성 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 제 1 신호라인 및 상기 제 2 신호라인을 형성하는 단계는
    상기 제 1 활성영역, 상기 제 2 활성영역 및 상기 소자분리막 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제 1 활성영역 및 상기 제 2 활성영역을 각각 노출시키는 라인 타입의 제 1 트렌치 및 제 2 트렌치를 형성하는 단계; 및
    상기 제 1 트렌치 및 상기 제 2 트렌치가 매립되도록 도전라인을 형성하는 단계를 포함하는 것을 특징으로 하는 안티 퓨즈 형성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 트랩층을 형성하는 단계는
    상기 제 1 신호라인과 상기 제 2 신호라인에 서로 다른 레벨의 전압을 인가하고, 상기 선택라인에 상기 제 1 신호라인에 인가된 전압과 같거나 낮은 전압을 인가하는 것을 특징으로 하는 안티 퓨즈 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20항에 있어서, 상기 트랩층을 형성하는 단계는
    상기 제 1 신호라인에 VPP 전압이 인가되고 제 2 신호라인에 VBB 전압이 인가되며, 상기 선택라인에 VPP 또는 VDD 전압이 인가되는 것을 특징으로 하는 안티 퓨즈 형성 방법.
  22. 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈에 있어서,
    상기 반도체 소자는
    반도체 기판으로부터 돌출되며, 상측에 제 1 정션이 형성된 제 1 활성필라;
    상기 반도체 기판으로부터 돌출되며, 상측에 제 2 정션이 형성된 제 2 활성필라;
    상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판 상부에 위치하는 선택라인; 및
    상기 제 1 활성필라와 상기 제 2 활성필라의 측면 및 상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판의 상부면에 위치하며, 상기 제 1 정션과 상기 제 2 정션 및 상기 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 정션과 상기 제 2 정션을 전기적으로 연결하는 트랩층을 갖는 안티 퓨즈를 포함하는 것을 특징으로 하는 반도체 모듈.
  23. 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하는 반도체 시스템에 있어서,
    상기 반도체 소자는
    반도체 기판으로부터 돌출되며, 상측에 제 1 정션이 형성된 제 1 활성필라;
    상기 반도체 기판으로부터 돌출되며, 상측에 제 2 정션이 형성된 제 2 활성필라;
    상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판 상부에 위치하는 선택라인; 및
    상기 제 1 활성필라와 상기 제 2 활성필라의 측면 및 상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판의 상부면에 위치하며, 상기 제 1 정션과 상기 제 2 정션 및 상기 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 정션과 상기 제 2 정션을 전기적으로 연결하는 트랩층을 갖는 안티 퓨즈를 포함하는 것을 특징으로 하는 반도체 시스템.
  24. 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하는 컴퓨터 시스템에 있어서,
    상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며,
    상기 반도체 소자는
    반도체 기판으로부터 돌출되며, 상측에 제 1 정션이 형성된 제 1 활성필라;
    상기 반도체 기판으로부터 돌출되며, 상측에 제 2 정션이 형성된 제 2 활성필라;
    상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판 상부에 위치하는 선택라인; 및
    상기 제 1 활성필라와 상기 제 2 활성필라의 측면 및 상기 제 1 활성필라와 상기 제 2 활성필라 사이의 상기 반도체 기판의 상부면에 위치하며, 상기 제 1 정션과 상기 제 2 정션 및 상기 선택라인에 인가되는 전압에 따라 소수 캐리어(minority carrier)를 트랩하여 상기 제 1 정션과 상기 제 2 정션을 전기적으로 연결하는 트랩층을 갖는 안티 퓨즈를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
KR1020120077260A 2012-07-16 2012-07-16 반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법 KR101993854B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120077260A KR101993854B1 (ko) 2012-07-16 2012-07-16 반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법
US13/717,553 US8981525B2 (en) 2012-07-16 2012-12-17 Anti-fuse of semiconductor device, semiconductor module and system each including the semiconductor device, and method for forming the anti-fuse
CN201310206394.1A CN103545290B (zh) 2012-07-16 2013-05-29 半导体器件的反熔丝、其制造方法以及半导体组件和系统
US14/613,188 US9343404B2 (en) 2012-07-16 2015-02-03 Anti-fuse of semiconductor device, semiconductor module and system each including the semiconductor device, and method for forming the anti-fuse
US15/131,982 US9679903B2 (en) 2012-07-16 2016-04-18 Anti-fuse of semiconductor device, semiconductor module and system each including the semiconductor device, and method for forming the anti-fuse

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120077260A KR101993854B1 (ko) 2012-07-16 2012-07-16 반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법

Publications (2)

Publication Number Publication Date
KR20140010273A KR20140010273A (ko) 2014-01-24
KR101993854B1 true KR101993854B1 (ko) 2019-06-28

Family

ID=49913284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120077260A KR101993854B1 (ko) 2012-07-16 2012-07-16 반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법

Country Status (3)

Country Link
US (3) US8981525B2 (ko)
KR (1) KR101993854B1 (ko)
CN (1) CN103545290B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867943A (zh) * 2015-05-04 2015-08-26 京东方科技集团股份有限公司 Tft阵列基板、其制作方法、其测试方法及显示装置
RO134124A2 (ro) * 2016-04-08 2020-05-29 John A. Babcock Recuperare îmbunătăţită a petrolului pe bază de solvent miscibil
US9786595B1 (en) * 2016-05-25 2017-10-10 International Business Machines Corporation Antifuse having comb-like top electrode
CN109411444B (zh) 2017-08-16 2020-09-15 联华电子股份有限公司 逆熔丝元件及其操作方法
CN107910316A (zh) * 2017-12-04 2018-04-13 睿力集成电路有限公司 半导体器件反熔丝结构及其写入和读取方法
US10453792B2 (en) * 2018-03-20 2019-10-22 International Business Machines Corporation High density antifuse co-integrated with vertical FET
US10410910B1 (en) * 2018-08-20 2019-09-10 Nanya Technology Corporation Method for preparing semiconductor structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010522988A (ja) * 2007-03-27 2010-07-08 サンディスク スリーディー，エルエルシー ３次元ｎａｎｄメモリおよびその作製方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856234A (en) * 1993-09-14 1999-01-05 Actel Corporation Method of fabricating an antifuse
US7851851B2 (en) * 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7575973B2 (en) * 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7629247B2 (en) 2007-04-12 2009-12-08 Sandisk 3D Llc Method of fabricating a self-aligning damascene memory structure
KR20090003717A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 낸드 플래시 메모리 장치, 그 구조 및 제조방법
JP2009049138A (ja) 2007-08-17 2009-03-05 Spansion Llc 半導体装置の製造方法
KR101527192B1 (ko) * 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
KR101083418B1 (ko) 2009-07-21 2011-11-14 광운대학교 산학협력단 전하트랩형 비휘발성 메모리 소자
KR101119774B1 (ko) * 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101659834B1 (ko) * 2010-03-31 2016-09-27 삼성전자주식회사 반도체 퓨즈 회로, 상기 반도체 퓨즈 회로를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010522988A (ja) * 2007-03-27 2010-07-08 サンディスク スリーディー，エルエルシー ３次元ｎａｎｄメモリおよびその作製方法

Also Published As

Publication number Publication date
US20160233222A1 (en) 2016-08-11
US9343404B2 (en) 2016-05-17
CN103545290A (zh) 2014-01-29
US20140015096A1 (en) 2014-01-16
US9679903B2 (en) 2017-06-13
CN103545290B (zh) 2018-07-20
KR20140010273A (ko) 2014-01-24
US20150155235A1 (en) 2015-06-04
US8981525B2 (en) 2015-03-17

Similar Documents

Publication Publication Date Title
KR101993854B1 (ko) 반도체 소자의 안티퓨즈, 그 반도체 소자를 포함하는 반도체 모듈 및 시스템 그리고 그 안티퓨즈 형성 방법
US9379042B2 (en) Integrated circuit devices having through silicon via structures and methods of manufacturing the same
US8829646B2 (en) Integrated circuit 3D memory array and manufacturing method
US7402464B2 (en) Fuse box of semiconductor device and fabrication method thereof
KR101966278B1 (ko) 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법
US20060249791A1 (en) One time programmable memory cell
KR102255723B1 (ko) 배리어층을 갖는 rram
US9305786B2 (en) Semiconductor device and fabrication method
US7897959B2 (en) Phase change memory device having a word line contact
US20020014680A1 (en) Semiconductor device and method of manufacturing the same
KR20140016068A (ko) 반도체 소자 및 그 제조 방법
US9087986B2 (en) Semiconductor memory device having dummy conductive patterns on interconnection and fabrication method thereof
JP5294604B2 (ja) 不揮発性メモリー装置及び該形成方法
US9059279B2 (en) Semiconductor device and method for forming the same
US20070278694A1 (en) Semiconductor device and manufacturing method thereof
US20160064285A1 (en) Manufacturing method for semiconductor device
KR20130005760A (ko) 반도체 소자의 안티퓨즈 및 그 형성 방법
JP2011171391A (ja) アンチヒューズ構造およびアンチヒューズ構造の製造方法
US8124970B2 (en) Phase change memory device having buried conduction lines directly underneath phase change memory cells and fabrication method thereof
CN115084187A (zh) 半导体存储器元件及其制作方法
TW201438183A (zh) 逆熔絲結構及其編程方法
KR20030059446A (ko) 반도체 소자의 퓨즈박스 형성방법
KR20110071924A (ko) 안티퓨즈 메모리 소자 및 안티퓨즈 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right