KR20140016068A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 플래너 게이트와 매립 게이트로 형성된 듀얼 구조의 안티퓨즈 기술에 관한 것이다.
본 발명에 따른 반도체 소자는 주변회로영역의 반도체 기판 내에 매립되어 형성된 제 1 게이트 구조물 및 상기 반도체 기판 상부에 형성된 제 2 게이트 구조물을 포함한다.
이에, 본 발명은 프로그램 트랜지스터의 게이트 절연막은 얇게 형성하여 파열(rupture)이 용이하도록 하는 동시에 셀렉트 트랜지스터의 게이트 절연막은 두껍게 형성함으로써 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명에 따른 반도체 소자는 주변회로영역의 반도체 기판 내에 매립되어 형성된 제 1 게이트 구조물 및 상기 반도체 기판 상부에 형성된 제 2 게이트 구조물을 포함한다.
이에, 본 발명은 프로그램 트랜지스터의 게이트 절연막은 얇게 형성하여 파열(rupture)이 용이하도록 하는 동시에 셀렉트 트랜지스터의 게이트 절연막은 두껍게 형성함으로써 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 플래너 게이트(planar gate)와 매립 게이트(buried gate)로 형성된 듀얼 구조의 안티퓨즈 기술에 관한 것이다.
최근에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구된다. 이에 따라 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication; FAB) 공정과 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
그러나, 웨이퍼 레벨에서의 결함 셀들을 리페어 하는 리페어 공정을 수행하더라도 패키지 공정을 수행하고 나면 웨이퍼 레벨에서 전혀 이상 없던 칩(Chip)들에서 1 비트 또는 2 비트 결함이 발생하게 되는데 이로 인한 불량률이 약 10% 가량 발생하는바 패키지 이후의 리페어 공정의 도입이 요구되었다. 특히, 여러 개의 칩을 패키징하는 MCP(Multi-chip Package)의 경우 1 비트 또는 2 비트 결함에 의해 디램 뿐만 아니라 상대적으로 고가인 플래쉬램 또한 사용하지 못하게 되므로 패키지 이후의 리페어 공정의 도입이 필수적이다.
그러나, 패키징 이후에는 레이저 리페어 장비를 사용할 수 없기 때문에 패키지 이전의 리페어 공정과는 다른 새로운 방식의 퓨즈 구성이 요구된다.
이하에서는 패키지 이후의 리페어 공정에 사용하는 퓨즈에 대해서 설명하도록 한다.
상기 패키징 이후에 사용하는 퓨즈는 통상 안티퓨즈(Anti-fuse)라 하는데 이는 패키지 이전의 퓨즈는 절단에 의해 리페어를 수행하는 반면 패키징 이후에 사용하는 퓨즈는 절단이 아닌 상호 접속에 의해 리페어를 수행하기 때문이다. 즉, 안티퓨즈란 패키지 이전의 퓨즈에 대한 상대적인 의미로 정상 상태에서는 전기적으로 개방(open)되어 있다가 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 단락(short) 상태가 되는 퓨즈를 말한다. 이러한 안티퓨즈는 주변회로영역(Periphery)에 형성하며 안티퓨즈를 위한 여분의 셀들 또한 주변회로영역에 형성하되 통상 리프레쉬(refresh)가 필요없는 SRAM 셀로 형성한다.
이러한 안티 퓨즈는 패키지 레벨에서 리페어(repair)를 가능하게 할 뿐만 아니라 넷 다이 증가, 제품 특성의 개선 및 고집적화에 따른 기존의 레이저 퓨즈의 장비 및 공정의 의존도를 극복하기 위하여 많이 이용될 것이다.
이를 위해서는 안티퓨즈는 파괴(rupture) 성공 여부와 게이트 산화막의 신뢰성을 안정적으로 확보하는 것이 무엇보다 중요하다.
본 발명에서는 플래너 게이트 구조물과 매립 게이트 구조물로 형성된 듀얼 구조의 안티퓨즈를 포함하는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 주변회로영역의 반도체 기판 내에 매립되어 형성된 제 1 게이트 구조물 및 상기 반도체 기판 상부에 형성된 제 2 게이트 구조물을 포함한다.
바람직하게는, 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물에 연결되도록 형성된 제 1 및 제 2 메탈콘택; 및 상기 제 1 게이트 구조물에 연결된 드레인영역 또는 소스영역 상에 형성되는 제 3 메탈콘택을 더 포함한다.
바람직하게는, 상기 제 2 게이트 구조물은 프로그램 게이트(program gate)로 구동되고, 상기 제 1 게이트 구조물은 셀렉트 게이트(select gate)로 구동되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 구조물은, 상기 반도체 기판 상부에 미리 정한 두께로 형성된 제 2 게이트 절연막; 및 상기 제 2 게이트 절연막 상부에 형성된 도전막을 포함한다.
바람직하게는, 상기 제 1 게이트 구조물은, 상기 반도체 기판 내에 형성된 트랜치 내에 형성된 제 1 게이트 절연막; 상기 제 1 게이트 절연막 상부의 트랜치 내부를 미리 정한 두께로 채우는 도전막; 및 상기 도전막 상부에 형성된 하드마스크 질화막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 얇은 두께를 가지는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 절연막은 20~30Å의 두께를 가지도록 하고, 상기 제 1 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 절연막은 반도체 소자의 셀 영역의 매립 게이트 하부에 형성되는 게이트 절연막의 두께와 동일한 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 절연막이 파열(rupture)되면 상기 제 1 게이트 절연막 하부를 통해 채널이 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조 방법은, 주변회로영역의 반도체 기판 내에 매립된 제 1 게이트 구조물을 형성하는 단계; 및 상기 제 1 게이트 구조물의 측면의 상기 반도체 기판 상부에 제 2 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 상부에 제 1 및 제 2 메탈콘택을 각각 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 1 게이트 구조물 측의 드레인 영역 또는 소스 영역 상부에 제 3 메탈콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 1 게이트 구조물을 형성하는 단계는, 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 전체구조의 단차를 따라 제 1 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 트렌치를 매립하는 도전막을 형성하는 단계; 상기 도전막 및 상기 게이트 절연막을 일정깊이 식각하는 단계; 및 상기 도전막 및 상기 게이트 절연막 상부에 하드마스크 질화막을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 게이트 구조물을 형성하는 단계는, 셀 영역의 매립 게이트 구조물을 형성할 때, 동시에 페리 영역의 상기 제 1 게이트 구조물을 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 구조물을 형성하는 단계는, 상기 제 1 게이트 절연막은 상기 셀 영역의 매립 게이트 구조물의 게이트 절연막과 동일한 두께를 가지도록 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 구조물을 형성하는 단계는, 상기 제 1 게이트 구조물이 형성된 상기 반도체 기판 상부 일측에 제 2 게이트 절연막을 형성하는 단계; 및 상기 제 2 게이트 절연막 상부에 도전물질을 증착하여 플래너 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 얇게 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 절연막은 20~30Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 메탈콘택을 각각 형성하는 단계는, 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물을 포함하는 반도체 기판 상부 전면에 층간절연막을 형성하는 단계; 상기 제 1 게이트 구조물 상부의 상기 층간절연막을 식각하여 제 1 메탈콘택홀을 형성하는 단계; 상기 제 2 게이트 구조물 상부의 상기 층간절연막, 상기 제 2 게이트 구조물의 하드마스크막, 도전막의 일부를 식각하여 제 2 메탈콘택홀을 형성하는 단계; 및 상기 제 1 메탈콘택홀 및 상기 제 2 메탈콘택홀 내에 도전물질을 증착하여 상기 제 1 및 제 2 메탈콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 메탈콘택을 각각 형성하는 단계는, 셀 매트 외곽 영역의 메탈 콘택을 형성하는 공정 시에 동시에 수행하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 프로그램 트랜지스터의 게이트 절연막은 얇게 형성하여 파열(rupture)이 용이하도록 하는 동시에 셀렉트 트랜지스터의 게이트 절연막은 두껍게 형성함으로써 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있는 효과가 있다.
둘째, 셀 영역의 매립 게이트 형성 시에 페리 영역의 매립 게이트를 동시에 형성함으로써, 듀얼 구조를 위해 별도의 공정을 추가하거나 별도의 스페이스를 필요로 하지 않는 효과가 있다.
도 1은 본 발명의 실시예에 따른 안티 퓨즈의 평면도,
도 2는 본 발명의 실시예에 따른 안티 퓨즈의 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 안티 퓨즈의 공정 단면도이다.
도 2는 본 발명의 실시예에 따른 안티 퓨즈의 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 안티 퓨즈의 공정 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
안티퓨즈 어레이(antifuse array)는 프로그램 트랜지스터와 셀렉트 트렌지스터로 구성되며, 각 트랜지스터에 연결된 메탈 콘택을 통해 전압이 인가된다.
프로그램 게이트에 연결된 메탈 콘택을 통해 고전압이 인가되면 프로그램 트랜지스터의 게이트 절연막이 파열(rupture)되고 셀렉트 게이트에 연결된 메탈 콘택을 통해 일정 전압이 인가되면 셀렉트 게이트 하부에 채널영역이 형성되어, 프로그램 게이트를 통해 흐르는 전압이 셀렉트 게이트 하부의 채널영역을 통해 인가되게 된다. 이를 위해, 프로그램 트랜지스터의 게이트 절연막은 파열(rupture)이 용이하도록 얇게 형성되어야 하고, 셀렉트 트랜지스터의 게이트 절연막은 신뢰성을 위해 미리 정한 두께 이상으로 형성되어야 한다.
이하, 도 1 내지 도 3e를 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 안티 퓨즈(antifuse)의 평면도이고, 도 2는 도 1의 A-A' 단면을 자른 단면도이다.
본 발명의 실시예에 따른 안티 퓨즈는 페리 영역의 반도체 기판(101b) 상부의 플래너 게이트 구조물(200)과 반도체 기판(101b) 내에 매립된 매립 게이트 구조물(100b)을 포함한 듀얼 게이트 구조를 가진다. 이때, 플래너 게이트 구조물(200)은 프로그램 게이트(program gate)로서 사용되고 매립 게이트 구조물(100b)은 셀렉트 게이트(select gate)로서 사용된다.
플래너 게이트 구조물(200)의 게이트 절연막(109)은 얇게 형성되고, 매립 게이트 구조물(100b)의 게이트 절연막(103b)은 플래너 게이트 구조물(111)의 게이트 절연막(109)에 비해 두껍게 형성된다. 이때, 매립 게이트 구조물(100b)의 게이트 절연막(103b)은 셀 영역의 매립 게이트 구조물(미도시)의 게이트 절연막(미도시)과 동일한 두께로 형성하는 것이 바람직하다. 또한, 플래너 게이트 구조물(200)의 게이트 절연막(109)은 20~30Å의 두께로 형성하고, 매립 게이트 구조물(100b)의 게이트 절연막(103b)은 50~60Å의 두께로 형성하는 것이 바람직하다.
또한, 플래너 게이트 구조물(200), 매립 게이트 구조물(100b), 드레인/소스영역(115c) 상부에 메탈콘택(117a~117c)이 형성된다. 도 1의 A-A' 단면을 자를 경우 플래너 게이트 구조물(200) 상부에 형성되는 메탈콘택(117a) 및 매립 게이트 구조물(100b) 상부에 형성되는 메탈콘택(117b)이 개시되지 않는 바, 도 2에서 메탈콘택(117a, 117b)은 점선으로 도시한다.
상기와 같은 구조의 안티 퓨즈의 동작을 설명하면 아래와 같다.
먼저, 프로그램 게이트로 사용되는 플래너 게이트 구조물(200) 상에 형성된 메탈콘택(117a)을 통해 고전압이 인가되면 게이트 절연막(109)이 파열(rupture)되어 드레인/소스영역(115b)을 통해 매립 게이트 구조물(100b) 하부 단차를 따라 전류가 흘러 메탈콘택(117c)을 통해 출력된다(도 1 및 도 2의 화살표 참조).
이때, 셀렉트 게이트로서 사용되는 매립 게이트 구조물(100b) 상부의 메탈콘택(117b)에도 일정전압(middle voltage)이 인가되어 매립 게이트 구조물(100b) 하부에 채널영역이 형성되도록 한다.
이와같이, 본 발명의 플래너 게이트 구조물(200) 및 매립 게이트 구조물(100b)의 듀얼 구조를 갖는 안티퓨즈는 프로그램 게이트로서 사용되는 플래너 게이트 구조물(200)의 게이트 절연막(109)을 얇게 형성함으로써 퓨즈 파열(rupture)이 용이하도록 하고, 셀렉트 게이트로서 사용되는 매립 게이트 구조물(100b)의 하부의 게이트 절연막(103b)은 두껍게 형성함으로써 셀렉트 게이트 특성 열화를 방지할 수 있다.
이하, 도 3a 내지 도 3e를 참조하여, 본 발명의 실시예에 따른 안티 퓨즈의 제조 방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 셀 영역(i)과 페리영역(ii)의 반도체 기판(101a, 101b) 내에 매립 게이트 구조물(100a, 100b)을 각각 형성한다.
즉, 셀 영역(i)과 페리영역(ii)의 반도체 기판(101a, 101b)에 하드마스크 패턴(미도시)을 형성하여, 하드마스크 패턴(미도시)을 식각장벽으로 하여 매립 게이트 형성용 트렌치(102)를 형성한다. 그 후, 트렌치(102)를 포함하는 전체 구조물의 단차를 따라 게이트 절연막(103a, 103b)을 증착하고 게이트 절연막(103a, 103b) 상에 트렌치(102)를 매립하는 매립 게이트용 도전막(105a, 105b)을 증착한다. 이어서, 에치백 공정을 수행하여 게이트 절연막(103a, 103b) 및 도전막(105a, 105b)의 일부를 제거하여 트렌치(102) 하부 측벽 및 바닥면에 게이트 절연막(103a, 103b)과 도전막(105a, 105b)을 형성한다. 그 후, 도전막(105a, 105b) 및 게이트 절연막(103a, 103b) 상부에 하드마스크 질화막(107a, 107b)을 채워넣음으로써, 셀 영역(i)과 페리 영역(ii)에 매립 게이트 구조물(100a, 100b)를 동시에 형성한다. 이 때 도전막(105a, 105b)은 텅스텐(W), 티타늄(Ti), 티타늄 질화막(TiN)과 같은 금속이나 폴리실리콘(poly-silicon)을 포함할 수 있고, 하드마스크 질화막(107a, 107b)은 캐핑막(capping)으로서 질화막이나 산화막(Oxide)을 포함할 수 있고, 게이트 절연막(103a, 103b)은 산화막(Oxide)으로 형성될 수 있다.
이어서, 도 3b에 도시된 바와 같이, 페리 오픈 마스크(미도시)를 형성하여 셀 영역(i)은 덮고 페리 영역(ii)만 오픈시킨 후, 페리 영역(ii)의 반도체 기판(101) 상부에 포토레지스트 마스크(미도시)를 형성하여 포토레지스트 마스크(미도시)를 이용하여 일정 패턴을 가지는 게이트 절연막(109)을 소정 두께로 형성한다.
그 후, 도 3c에 도시된 바와 같이, 페리 오픈 마스크(미도시)를 제거하고, 셀 영역(i)의 반도체 기판 상부에 포토레지스트 마스크(미도시)를 형성하여 비트라인(113)을 형성함과 동시에 페리 영역(ii)의 게이트 절연막(109) 상부에 도전막(111)을 증착하여 플래너 게이트 구조물(200)을 형성한다. 이때, 도면상에 생략되어 있으나, 비트라인(113)을 형성 전에 셀 영역(i)의 반도체 기판에 드레인/소스 형성을 위한 이온주입을 수행할 수 있다.
여기서, 셀 영역(i)의 비트라인(113)은 도전물질로 형성되고, 폴리실리콘층(미도시)과 텅스텐층(미도시)을 순차적으로 적층하여 형성할 수 있다. 셀 영역(i)의 비트라인(113)은 매립 게이트 구조물(100a) 사이의 상부에 형성되고, 페리 영역(ii)의 플래너 게이트 구조물(200)는 매립 게이트 구조물(100b) 측면 상부에 형성된다.
그 후, 도 3d에 도시된 바와 같이, 페리 영역(ii)의 반도체 기판(101) 상부에 드레인/소스 영역(115a, 115b, 115c) 형성을 위한 이온주입을 수행한다. 이때, 반도체 기판(101a, 101b)이 P well인 경우 드레인/소스 영역(115a, 115b, 115c)에 N+ 이온을 주입하도록 한다.
이어서, 도 3e에 도시된 바와 같이, 페리 영역(ii)의 매립 게이트 구조물(100b), 플래너 게이트 구조물(200), 드레인/소스(115c) 영역 상부에 메탈콘택(117a~117c)을 형성한다. 이때, 도 3e에서 도시되고 있지 않으나, 페리 영역(ii)의 메탈콘택(117a~117c) 형성함과 동시에 셀 영역(i)의 외곽에도 매립 게이트(미도시) 및 활성영역(미도시) 상부에 메탈콘택(미도시)을 형성하도록 한다.
또한, 메탈콘택(117a~117c)을 형성 전에 반도체 기판(101b), 플래너 게이트 구조물(200)의 전면에 층간절연막(미도시)을 증착한 후, 층간절연막(미도시)을 식각하여 메탈콘택홀(미도시)을 형성하고나서 메탈콘택홀(미도시)에 도전물질을 증착하여 메탈콘택(117a~117c)을 형성하도록 한다.
여기서, 매립 게이트 구조물(100b)에 메탈 콘택(117b) 형성 시에는, 하드마스크 질화막(107b) 및 도전막(105b)의 일부까지 식각하여 메탈콘택홀(미도시)을 형성하도록 하여, 메탈 콘택(117b)이 도전막(105b)에 접속되도록 한다.
이와 같이, 본 발명의 안티 퓨즈의 프로그램 게이트는 플래너 게이트 형태로 형성하고 셀렉트 게이트는 매립 게이트 형태로 형성함으로써, 프로그램 게이트는 얇은 게이트 절연막(109) 상부에 형성되고, 셀렉트 게이트는 두꺼운 게이트 절연막(103b) 상부에 형성된다.
이처럼 본 발명은 셀 영역의 매립 게이트 형성 시에 페리 영역 상에 셀렉트 게이트를 매립 게이트 형태로 동시에 형성하고, 프로그램 게이트를 반도체 기판 상부에 별도로 형성하도록 함으로써, 셀렉트 게이트와 별개로 프로그램 게이트 형성 시 게이트 절연막을 얇게 형성할 수 있으며 셀렉트 트랜지스터와 프로그램 트랜지스터의 게이트 절연막의 두께를 다르게 형성하기 위해 별도의 공정을 추가하거나 별도의 공간을 필요로 하지 않고 셀 영역의 매립 게이트 형성 시 동시에 형성함으로써, 공정을 단순화하고 퓨즈 세트의 사이즈 증가를 방지할 수 있다.
이에, 본 발명은 프로그램 트랜지스터의 게이트 절연막은 얇게 형성하여 파열(rupture)이 용이하도록 하는 동시에 셀렉트 트랜지스터의 게이트 절연막은 두껍게 형성함으로써 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 페리영역에 매립 게이트와 플래너 게이트를 형성한 듀얼 게이트를 형성한 예만 개시하고 있으나, 본 발명은 게이트를 듀얼 레이어(dual layer)로 사용하는 모든 경우에 대해 적용 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101a, 101b : 반도체 기판 103a, 103b : 게이트 절연막
105a, 105b : 도전막 107a, 107b : 하드마스크 질화막
102 : 트랜치 109 : 게이트 절연막
111 : 도전막 113 : 비트라인
115 : 드레인/소스영역 117a, 117b, 117c : 메탈콘택
200 : 플래너 게이트 구조물 100a, 100b : 매립 게이트 구조물
105a, 105b : 도전막 107a, 107b : 하드마스크 질화막
102 : 트랜치 109 : 게이트 절연막
111 : 도전막 113 : 비트라인
115 : 드레인/소스영역 117a, 117b, 117c : 메탈콘택
200 : 플래너 게이트 구조물 100a, 100b : 매립 게이트 구조물
Claims (21)
- 주변회로영역의 반도체 기판 내에 매립되어 형성된 제 1 게이트 구조물;및
상기 반도체 기판 상부에 형성된 제 2 게이트 구조물
을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물에 연결되도록 형성된 제 1 및 제 2 메탈콘택; 및
상기 제 1 게이트 구조물에 연결된 드레인영역 또는 소스영역 상에 형성되는 제 3 메탈콘택
을 더 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 제 2 게이트 구조물은 프로그램 게이트(program gate)로 구동되고, 상기 제 1 게이트 구조물은 셀렉트 게이트(select gate)로 구동되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 2 게이트 구조물은,
상기 반도체 기판 상부에 미리 정한 두께로 형성된 제 2 게이트 절연막; 및
상기 제 2 게이트 절연막 상부에 형성된 도전막
을 포함하는 반도체 소자. - 청구항 4에 있어서,
상기 제 1 게이트 구조물은,
상기 반도체 기판 내에 형성된 트랜치 내에 형성된 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상부의 트랜치 내부를 미리 정한 두께로 채우는 도전막; 및
상기 도전막 상부에 형성된 하드마스크 질화막
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 5에 있어서,
상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 얇은 두께를 가지는 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 제 2 게이트 절연막은 20~30Å의 두께를 가지도록 하고, 상기 제 1 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 제 1 게이트 절연막은 반도체 소자의 셀 영역의 매립 게이트 하부에 형성되는 게이트 절연막의 두께와 동일한 것을 특징으로 하는 반도체 소자. - 청구항 5에 있어서,
상기 제 2 게이트 절연막이 파열(rupture)되면 상기 제 1 게이트 절연막 하부를 통해 채널이 형성되는 것을 특징으로 하는 반도체 소자. - 주변회로영역의 반도체 기판 내에 매립된 제 1 게이트 구조물을 형성하는 단계; 및
상기 제 1 게이트 구조물의 측면의 상기 반도체 기판 상부에 제 2 게이트 구조물을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 10에 있어서,
상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 상부에 제 1 및 제 2 메탈콘택을 각각 형성하는 단계
를 더 포함하는 반도체 소자 제조 방법. - 청구항 11에 있어서,
상기 제 1 게이트 구조물 측의 드레인 영역 또는 소스 영역 상부에 제 3 메탈콘택을 형성하는 단계
를 더 포함하는 반도체 소자 제조 방법. - 청구항 10에 있어서,
상기 제 1 게이트 구조물을 형성하는 단계는,
상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 포함하는 전체구조의 단차를 따라 제 1 게이트 절연막을 형성하는 단계;
상기 제 1 게이트 절연막 상에 상기 트렌치를 매립하는 도전막을 형성하는 단계;
상기 도전막 및 상기 제 1 게이트 절연막을 일정깊이 식각하는 단계; 및
상기 도전막 및 상기 제 1 게이트 절연막 상부에 하드마스크 질화막을 형성하는 단계
를 포함하는 반도체 소자 제조 방법. - 청구항 13에 있어서,
상기 제 1 게이트 구조물을 형성하는 단계는,
셀 영역의 매립 게이트 구조물을 형성할 때, 동시에 페리 영역의 상기 제 1 게이트 구조물을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 14에 있어서,
상기 제 1 게이트 구조물을 형성하는 단계는,
상기 제 1 게이트 절연막은 상기 셀 영역의 매립 게이트 구조물의 게이트 절연막과 동일한 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 14에 있어서,
상기 제 1 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 10에 있어서,
상기 제 2 게이트 구조물을 형성하는 단계는,
상기 제 1 게이트 구조물이 형성된 상기 반도체 기판 상부 일측에 제 2 게이트 절연막을 형성하는 단계; 및
상기 제 2 게이트 절연막 상부에 도전물질을 증착하여 플래너 게이트를 형성하는 단계
를 포함하는 반도체 소자 제조 방법. - 청구항 17에 있어서,
상기 제 2 게이트 절연막은,
상기 제 1 게이트 절연막보다 얇은 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 17에 있어서,
상기 제 2 게이트 절연막은 20~30Å의 두께를 가지는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 11에 있어서,
상기 제 1 및 제 2 메탈콘택을 각각 형성하는 단계는,
상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물을 포함하는 반도체 기판 상부 전면에 층간절연막을 형성하는 단계;
상기 제 1 게이트 구조물 상부의 상기 층간절연막을 식각하여 제 1 메탈콘택홀을 형성하는 단계;
상기 제 2 게이트 구조물 상부의 상기 층간절연막, 상기 제 2 게이트 구조물의 하드마스크막, 도전막의 일부를 식각하여 상기 제 2 메탈콘택홀을 형성하는 단계; 및
상기 제 1 메탈콘택홀 및 상기 제 2 메탈콘택홀 내에 도전물질을 증착하여 상기 제 1 및 제 2 메탈콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 20에 있어서,
상기 제 1 및 제 2 메탈콘택을 형성하는 단계는,
셀 매트 외곽 영역의 메탈 콘택을 형성하는 공정 시에 동시에 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150097846A (ko) * | 2014-02-17 | 2015-08-27 | 에스케이하이닉스 주식회사 | 안티 퓨즈 및 그 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11351437B2 (en) * | 2014-05-16 | 2022-06-07 | Jin Song | Impedance-based impact determination and scoring |
| KR102684720B1 (ko) * | 2016-12-09 | 2024-07-12 | 삼성전자주식회사 | 안티-퓨즈 소자 및 그 안티-퓨즈 소자를 포함한 메모리 소자 |
| CN108538839B (zh) * | 2017-03-01 | 2019-08-23 | 联华电子股份有限公司 | 半导体结构、用于存储器元件的半导体结构及其制作方法 |
| CN110729276B (zh) * | 2018-07-16 | 2021-05-07 | 中芯国际集成电路制造(上海)有限公司 | 反熔丝结构电路及其形成方法 |
| KR102606814B1 (ko) * | 2018-12-28 | 2023-11-29 | 에스케이하이닉스 주식회사 | 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법 |
| US11883731B2 (en) * | 2019-12-09 | 2024-01-30 | Tyler Delarosa | Martial arts training device with scoring system |
| US11844989B2 (en) * | 2019-12-09 | 2023-12-19 | Jin Song | Impact sensor embedded protector with nine-axis inertial measurement unit for scoring combative sports |
| US20240238664A1 (en) * | 2022-05-05 | 2024-07-18 | Jin Song | Impedance-based impact determination and scoring |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183878B1 (ko) * | 1996-06-07 | 1999-03-20 | 김광호 | 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 |
| KR20020000845A (ko) * | 2000-06-28 | 2002-01-05 | 니시무로 타이죠 | 캐패시터 구조의 절연막 내에 불순물을 주입함으로써 절연파괴 내성을 제어하는 전기 퓨즈 및 그 제조 방법 |
| KR20030088454A (ko) * | 2001-03-09 | 2003-11-19 | 인피네온 테크놀로지스 아게 | 트렌치를 포함하는 메모리셀 및 그 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319215B2 (ja) * | 1995-03-31 | 2002-08-26 | 株式会社豊田中央研究所 | 絶縁ゲート型半導体装置およびその製造方法 |
| US6531410B2 (en) * | 2001-02-27 | 2003-03-11 | International Business Machines Corporation | Intrinsic dual gate oxide MOSFET using a damascene gate process |
| US6759282B2 (en) * | 2001-06-12 | 2004-07-06 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| US7532496B1 (en) * | 2007-02-21 | 2009-05-12 | National Semiconductor Corporation | System and method for providing a low voltage low power EPROM based on gate oxide breakdown |
| US8933492B2 (en) | 2008-04-04 | 2015-01-13 | Sidense Corp. | Low VT antifuse device |
-
2012
- 2012-07-30 KR KR1020120083218A patent/KR101950002B1/ko active IP Right Grant
- 2012-12-13 US US13/714,310 patent/US8878291B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183878B1 (ko) * | 1996-06-07 | 1999-03-20 | 김광호 | 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 |
| KR20020000845A (ko) * | 2000-06-28 | 2002-01-05 | 니시무로 타이죠 | 캐패시터 구조의 절연막 내에 불순물을 주입함으로써 절연파괴 내성을 제어하는 전기 퓨즈 및 그 제조 방법 |
| KR20030088454A (ko) * | 2001-03-09 | 2003-11-19 | 인피네온 테크놀로지스 아게 | 트렌치를 포함하는 메모리셀 및 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150097846A (ko) * | 2014-02-17 | 2015-08-27 | 에스케이하이닉스 주식회사 | 안티 퓨즈 및 그 제조 방법 |
| US9490333B2 (en) | 2014-02-17 | 2016-11-08 | SK Hynix Inc. | Anti-fuse and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20140027844A1 (en) | 2014-01-30 |
| US8878291B2 (en) | 2014-11-04 |
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