KR20130005760A - 반도체 소자의 안티퓨즈 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상에 돌출된 필라와, 상기 필라 사이 저부에 매립되는 제 1 비트라인 금속층과, 상기 제 1 비트라인 금속층의 측벽을 둘러싸는 제 1 배리어 금속층과, 상기 제 1 배리어 금속층과 상기 필라가 맞닿은 부분에 구비되는 제 1 산화막과, 상기 제 1 산화막과 맞닿은 부분의 상기 필라 내에 확산된 제 1 정션영역을 포함하여, 매립형 비트라인에 안티퓨즈를 형성함으로써 플래너 게이트(planar gate) 구조의 안티퓨즈 비하여 면적을 감소시킬 수 있으며, 절연막의 파괴 효율을 증가시켜 반도체 소자의 신뢰성 및 안정성이 증가되는 효과를 제공한다.
Description
본 발명은 반도체 소자의 안티퓨즈 및 그 형성 방법에 관한 것으로, 보다 자세하게는 수직형 게이트에 구비되는 반도체 소자의 안티퓨즈 및 그 형성 방법에 관한 것이다.
반도체 장치, 특히 메모리 장치는 제조 시에 수많은 메모리 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 메모리 셀에만 결함이 발생하였는데도 불구하고 메모리 장치 전체를 불량품으로 폐기하는 것은 생산성 측면에서 비효율적이다. 따라서 현재는 메모리 소자 내에 미리 제조해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 메모리 셀을 대체함으로써, 전체 소자를 되살려 주는 방식으로 수율(yield)을 향상시키고 비용을 절감하고 있다.
리던던시 셀을 이용한 리페어 작업은 일정 메모리 셀 어레이(memory cell array)마다 리던던시 로우(redundancy Row)와 리던던시 칼럼(redundancy column)을 미리 제조해둠으로서, 결함이 발생된 불량 메모리 셀이 존재하는 메모리 셀의 로우 또는 칼럼을 리던던시 로우 또는 리던던시 칼럼으로 대체하는 방식이다. 예를 들어, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀이 발견되면, 불량 메모리 셀에 대한 어드레스를 리던던시 셀의 어드레스로 바꾸어 주는 프로그램 동작을 내부회로에서 수행하게 된다. 따라서 반도체 메모리 장치의 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 불량 라인을 액세스하는 대신에 리던던시 라인을 액세스하도록 하는 것이다.
통상적인 리페어 작업은 퓨즈(fuse)를 많이 이용한다. 그러나 퓨즈를 이용하여 반도체 소자를 리페어하는 방식은 웨이퍼 상태에서 리페어를 하기 때문에, 패키지까지 완료된 상태에서 불량 셀이 존재하는 것으로 판명된 경우에는 적용할 수 없는 한계가 존재한다. 따라서 이러한 한계를 극복할 필요가 있는데, 퓨즈 방식의 한계를 극복하기 위한 것으로 개발된 것이 안티퓨즈(Antifuse) 방식이다.
안티퓨즈는 패키지 단계에서도 간단하게 결함 구제를 위한 프로그램을 할 수 있다. 일반적으로 안티퓨즈 소자는 퓨즈 소자와 반대되는 전기적 특성을 갖는다. 즉, 안티퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램 되지 않은 상태에서는 높은 저항을 가지며 프로그램 동작 이후에는 낮은 저항을 가지게 된다. 안티퓨즈 소자는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 매우 얇은 유전체 물질로 구성된다.
안티퓨즈의 프로그램 동작은 충분한 시간 동안 안티퓨즈 단자들을 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 따라서, 안티퓨즈가 프로그램되면 안티퓨즈의 양 단의 도전체가 단락되어 저항은 작은 값이 된다. 따라서 안티퓨즈의 기본 상태는 전기적으로 오픈 상태이며, 고전압이 인가되어 프로그래밍 되면 전기적으로 단락된 상태이다.
예를들면, 게이트 절연막 상부에 형성된 게이트와, 게이트와 일정간격 이격되어 형성된 콘택플러그와, 콘택플러그 상부에 접속되는 도전배선을 포함하는 안티퓨즈는 게이트와 콘택플러그 사이에 고전압을 인가하여 게이트 절연막이 파괴됨으로써 동작되는 것이 일반적이다.
그러나, 게이트 절연막이 파괴될 때 활성영역의 가장자리에 구비되는 게이트 절연막이 파괴되는 경우에는 게이트 절연막이 파괴되었음에도 불구하고 후속에서 수행되는 신뢰성 평가(예를들면, 열 스트레스 또는 열 사이클)에서 반도체 기판과 게이트 사이의 계면이 재 산화되어 페일이 유발되는 문제가 발생할 수 있다.
또한, 안티퓨즈의 신뢰성과 안정성을 향상시키기 위해서는 게이트 사이즈(폭 또는 길이)를 증가시키는 경우, 게이트 사이즈가 커질수록 게이트에 적용되는 안티퓨즈가 차지하는 면적이 증가하므로, 결국 안티퓨즈가 차지하는 면적의 비율이 전체 칩 면적에서 증가하게 되어 넷 다이(net die)의 생산성을 떨어뜨리게 되는 문제를 초래하게 된다.
더욱이, 게이트 절연막 파괴시 게이트와 소스 또는 게이트와 드레인이 오버랩되는 영역이 아닌 게이트와 반도체 기판이 오버랩되는 영역에서 게이트 절연막의 파괴가 발생되어 게이트와 반도체 기판이 쇼트되는 문제가 발생하여 게이트 절연막 파괴 후 신뢰성과 안정성의 문제가 개선되지 않는 한계가 있다.
본 발명은 안티퓨즈의 신뢰성과 안정성을 향상시키기 위해 면적을 증가시키는 경우 넷 다이의 생산성을 떨어뜨리는 문제를 해결하고, 게이트와 반도체 기판이 오버랩되는 영역에서 게이트 절연막의 파괴가 발생하여 게이트와 반도체 기판이 쇼트되는 문제를 해결하고자 한다.
본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상에 돌출된 필라와, 상기 필라 사이 저부에 매립되는 제 1 비트라인 금속층과, 상기 제 1 비트라인 금속층과 상기 필라가 맞닿은 부분에 구비되는 제 1 산화막과, 상기 제 1 산화막과 맞닿은 부분의 상기 필라 내에 확산된 제 1 정션영역을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 금속층의 측벽을 둘러싸는 제 1 배리어 금속층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 산화막은 상기 제 1 비트라인 금속층 및 상기 제 1 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 한다.
그리고, 상기 제 1 산화막의 파괴는 상기 제 1 비트라인 금속층과 상기 제 1 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
그리고, 상기 비트라인 금속층 상부에 구비되는 분리절연막; 상기 분리절연막 상부에 구비되며 상기 필라 사이에 매립되는 제 2 비트라인 금속층; 상기 제 2 비트라인 금속층의 측벽을 둘러싸는 제 2 배리어 금속층; 상기 제 2 배리어 금속층과 상기 필라가 맞닿은 부분에 구비되는 제 2 산화막; 및 상기 제 2 산화막과 맞닿은 부분의 상기 필라 내에 확산되고 상기 제 1 정션영역의 상부와 연장되어 구비되는 제 2 정션영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 산화막은 상기 제 2 비트라인 금속층 및 상기 제 2 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 한다.
그리고, 상기 제 2 산화막의 파괴는 상기 제 2 비트라인 금속층과 상기 제 2 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
그리고, 상기 필라의 사이를 매립하는 층간절연막과; 상기 필라 및 상기 층간절연막의 측벽에 구비되며 상기 제 2 비트라인 금속층의 상부로 이격되는 게이트 전극; 및 상기 필라의 상부에 구비되는 제 3 정션영역을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 돌출되는 실리콘 라인패턴을 형성하는 단계와, 상기 실리콘 라인패턴의 하부 일측벽에 제 1 정션영역을 형성하는 단계와, 상기 제 1 정션영역이 형성된 상기 실리콘 라인패턴의 표면에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상부의 상기 실리콘 라인패턴 사이 저부가 매립되도록 제 1 비트라인 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 산화막을 형성하는 단계 이후, 상기 제 1 산화막과 오버랩되도록 상기 실리콘 라인패턴 사이 저부 표면에 제 1 배리어 금속층을 형성하는 단계를 더 포함한다.
그리고, 상기 제 1 산화막은 상기 제 1 비트라인 금속층 및 상기 제 1 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 한다.
그리고, 상기 제 1 산화막의 파괴는 상기 제 1 비트라인 금속층과 상기 제 1 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 금속층을 형성하는 단계 이후 상기 제 1 비트라인 금속층 상부에 분리절연막을 형성하는 단계와, 상기 제 1 정션영역의 상부로 연장되며 확산된 제 2 정션영역을 형성하는 단계와, 상기 제 1 산화막의 상부로 이격되도록 상기 제 2 정션영역이 형성된 상기 실리콘 라인패턴의 표면에 제 2 산화막을 형성하는 단계와, 상기 제 2 산화막과 오버랩되도록 상기 분리절연막 상부 및 상기 실리콘 라인패턴의 측벽에 제 2 배리어 금속층을 형성하는 단계와, 상기 제 2 배리어 금속층 상부에 상기 실리콘 라인패턴의 사이가 매립되도록 제 2 비트라인 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 산화막은 상기 제 2 비트라인 금속층 및 상기 제 2 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 한다.
그리고, 상기 제 2 산화막의 파괴는 상기 제 2 비트라인 금속층과 상기 제 2 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
그리고, 상기 제 2 비트라인 금속층을 형성하는 단계 이후 상기 실리콘 라인패턴이 연장되는 방향과 수직한 방향으로 상기 제 2 비트라인 금속층 상부의 상기 실리콘 라인패턴을 패터닝하여 필라를 형성하는 단계와, 상기 필라의 사이가 매립되도록 층간절연막을 형성하는 단계와, 상기 필라 및 상기 층간절연막의 측벽에 상기 제 2 비트라인 금속층과 이격되도록 게이트 전극을 형성하는 단계와, 상기 필라의 상부에 제 3 정션영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 산화막은 상기 제 2 비트라인 금속층 및 상기 제 2 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 한다.
그리고, 상기 제 2 산화막의 파괴는 상기 제 2 비트라인 금속층과 상기 제 2 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
본 발명은 매립형 비트라인에 안티퓨즈를 형성함으로써 플래너 게이트(planar gate) 구조의 안티퓨즈 비하여 면적을 감소시킬 수 있으며, 절연막의 파괴 효율을 증가시켜 반도체 소자의 신뢰성 및 안정성이 증가되는 효과를 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4j는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4j는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 상에 돌출된 필라(101a)와, 필라(101a) 사이 저부에 매립되는 비트라인 금속층(126)과, 비트라인 금속층(126)의 측벽을 둘러싸는 배리어 금속층(124)과, 배리어 금속층(124)과 필라(101a)가 맞닿은 부분에 구비되는 산화막(122)과, 산화막(122)과 맞닿은 부분의 필라(101a)내에 확산된 정션영역(120)을 포함한다.
또한, 비트라인 금속층(126) 상부에 구비되는 분리절연막(128)과, 배리어 금속층(124)의 저부에 구비되는 라이너 산화막(104)과, 분리절연막(128) 상부로 구비되는 층간절연막(130), 층간절연막(130) 및 필라(101a)의 측벽에 구비되며 비트라인 금속층(126) 상부로 이격되는 게이트 전극(132)과, 필라(101a)의 상부에 구비되는 정션영역(134)을 더 포함한다.
본 발명은 비트라인 금속층(126)과 필라(101a)가 맞닿은 부분에 구비되는 산화막(122)이 비트라인 금속층(126)과 정션영역(120)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공함으로써, 산화막(122)의 파괴가 비트라인 금속층(126)과 정션영역(120)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다.
상술한 구성을 갖는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 다음과 같다. 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 하드마스크 패턴(102)을 형성하고, 이를 식각마스크로 반도체 기판(100)을 식각하여 실리콘 라인패턴(101)을 형성한다. 실리콘 라인패턴(101)이 형성된 반도체 기판 상부에 라이너 산화막(104)을 형성하고, 실리콘 라인패턴(101) 사이 저부를 매립하는 매립 폴리실리콘층(106)을 형성한 후, 매립 폴리실리콘층(106)과 동일한 높이를 갖도록 라이너 산화막(104)의 일부를 식각하여 제거한다. 그 다음, 라이너 산화막(104) 상부에 라이너 질화막(108)을 형성한 후, 에치백하여 실리콘 라인패턴(101) 측벽에만 라이너 질화막(108)이 형성되도록 하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 매립 폴리실리콘층(106)을 소정두께 에치백하여 제거한다. 이어서, 매립 폴리실리콘층(106) 상부에 금속층을 형성하고, 금속층에 에치백 공정을 수행하여 실리콘 라인패턴(101)의 측벽에만 금속스페이서(110)를 형성한다. 에치백 공정 시 하드마스크(102) 상부에 구비된 금속층이 과도하게 식각되는 경우 라이너 질화막(108) 측벽의 금속층까지 식각하여 라이너 질화막(108) 측벽 상부를 노출시킬 수 있다. 여기서, 금속스페이서(110)는 후속 공정에 정션영역을 정의하기 위한 마스크 역할을 한다.
도 2c에 도시된 바와 같이, 실리콘 라인패턴(101)의 사이가 매립되도록 매립절연막(112)을 형성한 후, 금속스페이서(110) 상부가 노출되도록 매립절연막(112)에 에치백을 수행한다. 여기서, 매립절연막(112)은 산화막인 것이 바람직하다.
도 2d에 도시된 바와 같이, 하드마스크 패턴(102), 라이너 질화막(108), 금속스페이서(110) 및 매립절연막(112) 상부에 라이너 폴리실리콘(114)을 증착한다. 여기서, 라이너 폴리실리콘(114)을 형성하는 것은 후속 공정에서 이온주입 공정이 수행되는 부분은 남아있고 이온주입 공정이 수행되지 않은 부분은 제거되는 특성을 이용하여 패터닝되도록 하기 위함이다.
이어서, 라이너 폴리실리콘(114) 상부에 이온주입공정을 수행한다. 이때, 이온주입은 실리콘 라인패턴(101) 표면에 수직한 직선에 대하여 15도 내지 30도의 각도로 수행되는 것이 바람직하다. 이온주입을 15도 내지 30도의 각도에서 수행하는 것은 실리콘 라인패턴(101)의 일측벽에 구비된 라이너 질화막(108) 측벽에 형성된 라이너 폴리실리콘(114)과, 매립절연막(112) 상부에 형성된 라이너 폴리실리콘(114)에 골고루 이온주입이 되도록 하기 위함이다. 이때, 실리콘 라인패턴(101)의 타측벽에 구비된 라이너 질화막(108) 측벽에 형성된 라이너 폴리실리콘(114)과 매립절연막(112) 상부에 형성된 라이너 폴리실리콘(114)에는 이온주입이 수행되지 않는다. 이온주입 공정을 통하여 주입되는 이온은 BF2인 것이 바람직하다. 본 발명의 도 2d에서는 편의상 이온주입이 수행된 폴리실리콘(이하, 폴리실리콘 마스크 패턴,114a)과 이온주입이 수행되지 않은 폴리실리콘(114b)의 도면부호를 구분하여 도시한다.
도 2e에 도시된 바와 같이, 이온주입이 수행되지 않은 폴리실리콘(114b)을 제거한다. 이때, 이온주입이 수행되지 않은 폴리실리콘층(114b)은 습식 식각으로 제거하는 것이 바람직하다. 예를들면, HF와 인산의 혼합용액을 이용하여 제거하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 폴리실리콘 마스크 패턴(114a)을 마스크로 금속스페이서(110)를 제거한다. 여기서, 금속스페이서(110)는 습식식각으로 제거되는 것이 바람직하다. 그 다음, 폴리실리콘 마스크 패턴(114a) 및 매립절연막(112)을 제거한다. 이때, 폴리실리콘 마스크 패턴(114a)은 건식식각으로 제거되는 것이 바람직하다. 매립절연막(112)은 산화막이므로 매립절연막(112)이 제거될 때 도 2h에서 금속스페이서(110)가 제거됨으로써 노출된 라이너 산화막(104)의 일부도 함께 제거되는 것이 바람직하다. 라이너 산화막(104)이 제거된 부분은 편의상 정션 오픈영역(116)이라 한다.
이어서, 실리콘 라인패턴(101)의 사이가 매립되도록 폴리실리콘층(118)을 형성한다. 폴리실리콘층(118)은 정션 오픈영역(116)을 통하여 실리콘 라인패턴(101) 내로 확산되어 실리콘 라인패턴(101)의 측벽 내에 정션영역(120)을 형성한다. 이후 폴리실리콘층(118)은 제거된다.
도 2g에 도시된 바와 같이, 정션 오픈영역(116)의 표면에 산화막(122)을 형성한다. 이때, 산화막(122)은 20Å 내지 25Å의 두께를 갖도록 형성되는 것이 바람직하다. 여기서 산화막(122)은 안티퓨즈에서 인가되는 전압에 의해 파괴되는 절연막의 역할을 한다. 이어서, 실리콘 라인패턴(101)의 사이 저부 표면에 배리어 금속층(124)을 형성하고, 배리어 금속층(124) 상부에 실리콘 라인패턴(101)의 사이의 저부가 매립되도록 비트라인 금속층(126)을 형성한 후, 비트라인 금속층(126) 및 배리어 금속층(124)에 에치백을 수행한다. 그 다음, 전체 상부에 분리절연막(128)을 형성한 후 에치백 공정을 수행하여 배리어 금속층(124) 및 비트라인 금속층(126) 상부에만 남아있도록 한다.
도 2h에 도시된 바와 같이, 분리절연막(128) 상부의 하드마스크 패턴(102)과 라이너 질화막(108)은 제거한다. 실리콘 라인패턴(101)이 연장되는 방향과 수직한 방향으로 실리콘 라인패턴(101)을 패터닝하여 필라(101a)를 형성한 후 필라(101a) 사이를 매립하는 층간절연막(130)을 형성한다. 이어서, 비트라인 금속층(126)과 이격되도록 층간절연막(130) 및 필라(101a)의 측벽에 게이트 전극(132)을 형성한다. 이후 필라(101a)의 상부에 이온주입을 수행하여 정션영역(134)을 형성한다.
본 발명은 비트라인 금속층(126)과 정션영역(120)에 바이어스를 인가하여 산화막(122)을 파괴시키는 안티퓨즈의 구성을 나타내어 종래와 같이 게이트와 반도체 기판이 오버랩되는 영역에서 절연막의 파괴가 발생하여 신뢰성이 저하되는 문제를 근본적으로 해결할 수 있다. 즉, 산화막(122)은 정션 오픈영역(116)의 표면에 형성되기 때문에 산화막(122)의 파괴는 비트라인 금속층(126)과 정션영역(120)이 오버랩되는 영역에서만 이루어지므로 반도체 소자의 신뢰성과 안정성이 향상된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판(100) 상에 돌출된 필라(101a)와, 필라(101a) 사이 저부에 매립되는 비트라인 금속층(126)과, 비트라인 금속층(126)의 측벽을 둘러싸는 배리어 금속층(124)과, 배리어 금속층(124)과 필라(101a)가 맞닿은 부분에 구비되는 산화막(122)과, 비트라인 금속층(126) 상부에 구비되는 분리절연막(128)과, 분리절연막(128) 상부로 필라(101a) 사이를 매립하는 비트라인 금속층(156)과, 비트라인 금속층(156)의 측벽을 둘러싸는 배리어 금속층(154)과, 배리어 금속층(154)과 필라(101a)가 맞닿은 부분에 구비되는 산화막(152)과, 산화막(122, 152)과 맞닿은 부분의 필라(101a)에 확산된 정션영역(150)을 포함한다.
또한, 배리어 금속층(124, 154)의 저부에 구비되는 라이너 산화막(104, 140)과, 비트라인 금속층(156) 상부에 구비되는 층간절연막(158)과, 층간절연막(158) 및 필라(101a)의 측벽에 구비되는 게이트 전극(160)과, 필라(101a)의 상부에 구비되는 정션영역(162)을 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자는 비트라인 금속층(126, 156)과 필라(101a)가 맞닿은 부분에 구비되는 산화막(122, 152)이 비트라인 금속층(126, 156)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공함으로써, 산화막(122, 152)의 파괴가 비트라인 금속층(126)과 정션영역(120)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다. 더욱이, 산화막(122) 또는 산화막(152) 중 어느 한 부분에서만 파괴가 일어나도 안티퓨즈는 동작하기 때문에 비트라인 금속층이 적층됨에 따라 산화막이 구비되는 영역이 증가되므로 파괴효율을 증가시킬 수 있다.
상술한 구성을 갖는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 다음과 같다. 도 4a 내지 도 4j는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 도 4a 내지 도 4g는 도 2a 내지 도 2g의 설명과 동일하며 도 4a 내지 도 4g에 대한 설명은 도 2a 내지 도 2g에 대한 설명을 인용한다.
도 4h에 도시된 바와 같이, 분리절연막(128) 상부의 실리콘 라인패턴(101)이 형성된 반도체 기판 상부에 라이너 산화막(140)을 형성하고, 실리콘 라인패턴(101) 사이 저부를 매립하는 매립 폴리실리콘층(142)을 형성한 후, 매립 폴리실리콘층(106)과 동일한 높이를 갖도록 라이너 산화막(140)을 식각한다. 그 다음, 라이너 산화막(140) 상부에 라이너 질화막(144)을 형성한 후, 에치백하여 실리콘 라인패턴(101) 측벽에만 형성되도록 하는 것이 바람직하다. 이어서, 라이너 산화막(140)의 일부를 식각하여 실리콘 라인패턴(101)의 측벽을 노출시켜 정션 오픈영역(146)을 형성한다. 정션 오픈영역(146)을 형성하는 과정은 도 2b 내지 도 2f의 설명을 참조한다.
그 다음, 실리콘 라인패턴(101)의 사이가 매립되도록 폴리실리콘층(148)을 형성한다. 폴리실리콘층(148)은 정션 오픈영역(146)을 통하여 실리콘 라인패턴(101) 내로 확산되어 실리콘 라인패턴(101)의 측벽 내에 정션영역(120)의 상부와 연장되는 정션영역(150)을 형성한다. 이하에서는 정션영역(150)은 정션영역(120)의 상부로 연장되어 형성되므로 하나의 정션영역(150)으로 통합하여 설명한다. 이후 폴리실리콘층(148)은 제거된다.
도 4i에 도시된 바와 같이, 정션 오픈영역(146)의 표면에 산화막(152)을 형성한다. 이때, 산화막(152)은 20Å 내지 25Å의 두께를 갖도록 형성되는 것이 바람직하다. 여기서 산화막(152)은 안티퓨즈에서 인가되는 전압에 의해 파괴되는 절연막의 역할을 한다. 이어서, 실리콘 라인패턴(101)의 사이 저부 표면에 배리어 금속층(154)을 형성하고, 배리어 금속층(154) 상부에 실리콘 라인패턴(101)의 사이의 저부가 매립되도록 비트라인 금속층(156)을 형성한 후, 비트라인 금속층(156) 및 배리어 금속층(154)에 에치백을 수행한다.
도 4j에 도시된 바와 같이, 실리콘 라인패턴(101)이 연장되는 방향과 수직한 방향으로 실리콘 라인패턴(101)을 패터닝하여 필라(101a)를 형성한 후 비트라인 금속층(156)과 이격되도록 필라(101a)의 측벽에 게이트 전극(160)을 형성한다. 이후 수직필라(101a)의 상부에 이온주입을 수행하여 정션영역(162)을 형성한다.
본 발명의 다른 실시예에 따른 형성 방법은 비트라인 금속층(126,156)과 정션영역(150)에 바이어스를 인가하여 산화막(122,152)을 파괴시키는 안티퓨즈의 구성을 나타내어 종래와 같이 게이트와 반도체 기판이 오버랩되는 영역에서 절연막의 파괴가 발생하여 신뢰성이 저하되는 문제를 근본적으로 해결할 수 있다. 산화막(122,152)이 다층으로 적층된 비트라인 금속층(126, 156)과 정션영역(150)사이에 형성되기 때문에 산화막(122, 152)이 둘중에 하나만 파괴되어도 안티퓨즈의 역할을 할 수 있다. 또한, 산화막(122)은 정션 오픈영역(116, 146)의 표면에 형성되기 때문에 산화막(122,152)의 파괴는 비트라인 금속층(126,156)과 정션영역(150)이 오버랩되는 영역에서만 이루어지므로 신뢰성과 안정성이 향상된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (18)
- 반도체 기판 상에 돌출된 필라;
상기 필라 사이 저부에 매립되는 제 1 비트라인 금속층;
상기 제 1 비트라인 금속층과 상기 필라가 맞닿은 부분에 구비되는 제 1 산화막; 및
상기 제 1 산화막과 맞닿은 부분의 상기 필라 내에 확산된 제 1 정션영역을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 1에 있어서,
상기 제 1 비트라인 금속층의 측벽을 둘러싸는 제 1 배리어 금속층을 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 1에 있어서,
상기 제 1 산화막은
상기 제 1 비트라인 금속층 및 상기 제 1 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 3에 있어서,
상기 제 1 산화막의 파괴는
상기 제 1 비트라인 금속층과 상기 제 1 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 1에 있어서,
상기 비트라인 금속층 상부에 구비되는 분리절연막;
상기 분리절연막 상부에 구비되며 상기 필라 사이에 매립되는 제 2 비트라인 금속층;
상기 제 2 비트라인 금속층의 측벽을 둘러싸는 제 2 배리어 금속층;
상기 제 2 배리어 금속층과 상기 필라가 맞닿은 부분에 구비되는 제 2 산화막; 및
상기 제 2 산화막과 맞닿은 부분의 상기 필라 내에 확산되고 상기 제 1 정션영역의 상부와 연장되어 구비되는 제 2 정션영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 1에 있어서,
상기 제 2 산화막은
상기 제 2 비트라인 금속층 및 상기 제 2 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 6에 있어서,
상기 제 2 산화막의 파괴는
상기 제 2 비트라인 금속층과 상기 제 2 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 5에 있어서,
상기 필라의 사이를 매립하는 층간절연막과;
상기 필라 및 상기 층간절연막의 측벽에 구비되며 상기 제 2 비트라인 금속층의 상부로 이격되는 게이트 전극; 및
상기 필라의 상부에 구비되는 제 3 정션영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 반도체 기판 상에 돌출되는 실리콘 라인패턴을 형성하는 단계;
상기 실리콘 라인패턴의 하부 일측벽에 제 1 정션영역을 형성하는 단계;
상기 제 1 정션영역이 형성된 상기 실리콘 라인패턴의 표면에 제 1 산화막을 형성하는 단계;
상기 제 1 산화막 상부의 상기 실리콘 라인패턴 사이 저부가 매립되도록 제 1 비트라인 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 9에 있어서,
상기 제 1 산화막을 형성하는 단계 이후,
상기 제 1 산화막과 오버랩되도록 상기 실리콘 라인패턴 사이 저부 표면에 제 1 배리어 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 9에 있어서,
상기 제 1 산화막은
상기 제 1 비트라인 금속층 및 상기 제 1 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 11에 있어서,
상기 제 1 산화막의 파괴는
상기 제 1 비트라인 금속층과 상기 제 1 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 9에 있어서,
상기 제 1 비트라인 금속층을 형성하는 단계 이후
상기 제 1 비트라인 금속층 상부에 분리절연막을 형성하는 단계;
상기 제 1 정션영역의 상부로 연장되며 확산된 제 2 정션영역을 형성하는 단계;
상기 제 1 산화막의 상부로 이격되도록 상기 제 2 정션영역이 형성된 상기 실리콘 라인패턴의 표면에 제 2 산화막을 형성하는 단계;
상기 제 2 산화막과 오버랩되도록 상기 분리절연막 상부 및 상기 실리콘 라인패턴의 측벽에 제 2 배리어 금속층을 형성하는 단계; 및
상기 제 2 배리어 금속층 상부에 상기 실리콘 라인패턴의 사이가 매립되도록 제 2 비트라인 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 13에 있어서,
상기 제 2 산화막은
상기 제 2 비트라인 금속층 및 상기 제 2 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 14에 있어서,
상기 제 2 산화막의 파괴는
상기 제 2 비트라인 금속층과 상기 제 2 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 13에 있어서,
상기 제 2 비트라인 금속층을 형성하는 단계 이후
상기 실리콘 라인패턴이 연장되는 방향과 수직한 방향으로 상기 제 2 비트라인 금속층 상부의 상기 실리콘 라인패턴을 패터닝하여 필라를 형성하는 단계;
상기 필라의 사이가 매립되도록 층간절연막을 형성하는 단계;
상기 필라 및 상기 층간절연막의 측벽에 상기 제 2 비트라인 금속층과 이격되도록 게이트 전극을 형성하는 단계; 및
상기 필라의 상부에 제 3 정션영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 16에 있어서,
상기 제 2 산화막은
상기 제 2 비트라인 금속층 및 상기 제 2 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 17에 있어서,
상기 제 2 산화막의 파괴는
상기 제 2 비트라인 금속층과 상기 제 2 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
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|---|---|---|---|---|
| KR20150012695A (ko) * | 2013-07-26 | 2015-02-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
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Cited By (3)
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| US10056329B1 (en) | 2017-05-02 | 2018-08-21 | International Business Machines Corporation | Programmable buried antifuse |
| US10541202B2 (en) | 2017-05-02 | 2020-01-21 | International Business Machines Corporation | Programmable buried antifuse |
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