KR20010068736A - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 퓨즈부 형성방법에 관한 것으로, 플로팅 게이트 및 콘트롤 게이트로 이루어진 이중 구조의 게이트 전극을 채용하는 반도체 장치에서, 상기 플로팅 게이트 형성용 전도층과 콘트롤 게이트 형성용 전도층을 각각 퓨즈 형성용 전도층 혹은 상기 퓨즈의 튐을 방지하는 가아드 링 형성용 전도층으로 사용하는 것을 특징으로 한다.

따라서, 반도체 장치에서 특유의 구조를 이용하여 퓨즈부 형성과정에서 별도의 공정 부담을 가지지 않으면서도 퓨즈 절단시 튀는 현상에 의해 원하지 않는 단락과 재연결을 이루는 것을 억제할 수 있으며, 형성 방법에 따라서는 이물질이 침투하는 것을 방지하는 가아드 링의 역할도 할 수 있다.

Description

반도체 장치의 제조 방법 {A Method of Fabricating Semiconductor Devices}

본 발명은 EPROM(Electrically Programable Read Only Memory), EEPROM(Electrically Erazable Programable Read Only Memory) 등 게이트 전극이 상하 두 부분으로 나뉘어 이루어지는 반도체 장치의 제조 방법에 대한 것으로, 보다 상세하게는 반도체 장치의 제조 방법 가운데 퓨즈의 형성 방법에 관한 것이다.

많은 반도체 장치에서는 레이저 빔 등에 의해 연결이 끊어지도록 이루어진 가변적인 도전성 연결체인 '퓨즈'를 적용하고 있다. 가령, DRAM이나 SRAM 등에서는 이상이 있는 메모리 셀과 연결되는 길목을 차단하고 여분의 줄이나 열의 셀들로 연결, 대체하여 전체 메모리 장치를 사용할 수 있도록 이루어져 있는데, 차단과 대체적 연결에서 해당 퓨즈를 절단하는 방법을 사용하고 있다.

그리고, 이상이 있는 부분을 대체할 뿐만 아니라, 처음부터 여러 경로로 회로 구성이 가능하게 반도체 장치를 형성하고, 주문자의 필요에 맞게 반도체 장치에서 필요한 부분을 절단하고 연결하여 최종적으로 필요한 회로 장치를 형성하기 위해서도 반도체 장치에 퓨즈를 설치하여 사용할 수 있다.

반도체 장치에서 사용되는 이러한 퓨즈는 1979년 BELL LAB에서 처음으로 발표되었는데(ISSCC Proceedings, page 150), 64KDRAM에서 다결정 실리콘으로 형성한 퓨즈를 레이져 에너지로 절단하는 형태였다. 이후, 퓨즈는 다양한 형태로 개선되어 왔다. 그런데, 반도체 장치에 퓨즈를 사용하는 경우, 퓨즈를 이루고 있던 폴리실리콘이 절단되면서 다른 도전체 사이에 튀어 재부착되고 도전체 사이에 단락(short)을 일으키는 경우가 발생하여 문제가 되고 있다.

이런 문제를 해결하기 위해 US Patent No. 5,025,300에서는 퓨즈 커팅시의 도전성 물질의 재부착에 의한 단락을 막기 위한 보호용 절연막을 형성하는 방법을 소개하고 있다. 이 방법에 따르면, 인근의 도전성 물질을 사전에 얇은 절연막으로 덮어서 퓨즈 절단시 퓨즈를 이루던 물질이 옮겨지는 경우에도 이 절연막이 단락을 방지하게 한다.

한편, 반도체 장치에 퓨즈가 설치되는 경우, 레이져 빔(laser beam) 등에 의한 절단을 방해하는 막질이 없어야 하므로 퓨즈부는 대개 노출되거나 얇은 투명막으로 덮이는 형태가 되고 다른 부분에 비해 오목하게 형성된다. 그런데 패키징(packaging)을 한 상태에서 패키지 틈새로 이 오목한 부분에는 이물질이나 습기가 차기 쉽다. 따라서, 주변에 볼록하게 가아드 링(guard ring)을 형성하여 이물질이나 습기의 유입을 막는 방법이 제안된 예를 볼 수 있다(US Patent No. 5,926,697).

그러나, 이런 기술들에서는 퓨즈 주변의 도전체 사이의 단락을 방지하기 위해서 절연막을 덮거나 퓨즈를 이물로부터 보호하기 위해 가아드 링을 하는 과정에서 새로운 공정이 추가되어 공정 비용이 상승하고 공정이 복잡하게 되는 문제가 있었다.

한편, 도1은 현재 사용되는 EEPROM에서의 셀 트랜지스터와 주변부 트랜지스터 및 퓨즈부 평면을 나란히 나타낸 것이다. 셀 및 주변부 트랜지스터 영역의 해칭된 게이트 전극으로 횡단되는 해칭되지 않은 부분은 액티브 영역(11)을 나타내고 있다. 대개의 경우 퓨즈부는 필드 절연막 위에 형성되며 다수의 퓨즈(13)가 나란히 설치되어 있다. 퓨즈와 퓨즈 사이는 간격이 좁고 별도의 격리 수단이 없어서 다수의 인근 퓨즈를 절단할 때는 절단된 퓨즈에서 튄 전도성 물질이 인근 퓨즈 사이에 부착되어 퓨즈와 퓨즈 사이에 단락을 일으킬 수 있고, 이미 절단된 퓨즈 사이에 부착되어 절단된 퓨즈가 복구되는 문제도 발생할 수 있다. 퓨즈부의 주변은 층간 절연막(15)으로 덮이고, 각 퓨즈의 양 끝에는 층간 절연막(15)을 관통하는 콘택(17)이 형성되어 각각 반도체 장치의 구동부 및 셀부와 연결되어 있고 퓨즈부 중간 부분은 노출되어 다른 퓨즈를 절단할 때 튀는 전도성 물질에 의해 영향을 받을 수 있다.

도2는 도1의 각각에 대한 AA', BB', CC' 선에 의한 단면도이다. 상측의 셀 트랜지스터에서는 제 1 폴리실리콘층과 제 2 폴리실리콘층이 패터닝 되어 얇은 절연막을 사이에 두고 플로팅 게이트(21) 및 콘트롤 게이트(23)를 형성하고 있다. 중간의 주변회로부 트랜지스터에서는 제 1 폴리실리콘층은 모두 제거되고 제 2 폴리실리콘층만 패터닝되어 단순형 게이트(25)를 형성하고 있으며, 하측의 필드 절연막 위쪽에는 제 2 폴리실리콘층만으로 이루어진 다수의 퓨즈(13)가 형성되어 있다. 퓨즈부 전체의 외곽은 층간 절연막(15)으로 둘러 싸인 형태를 이루고 있다.

본 발명에서는 상술한 바와 같이 반도체 장치에서 퓨즈를 설치할 경우에 인근 전도체 사이의 단락을 방지하는 수단을 형성하면서, 혹은, 퓨즈부 이물 침투를 방지하는 수단을 형성하면서 공정이 추가되는 문제를 막을 수 있는 새로운 반도체장치 제조 방법을 제공하는 것을 목적으로 한다.

도1은 현재 사용되는 EEPROM에서의 셀과 주변부 트랜지스터 및 퓨즈부 평면을 나란히 나타낸 평면도;

도2는 도1의 각 부분에 대응하는 단면도;

도3(a)에서 도3(d)까지는 본 발명의 일 실시례를 나타내는 퓨즈부 공정 단면도;

도4(a)부터 도4(d)까지는 도3의 공정 단면도 각각에 관련되는 평면도;

도5는 도4(d)의 상태에서 주변회로부 트랜지스터의 게이트 전극부를 나타내는 단면도;

도6(a)에서 도6(d)까지는 본 발명의 다른 실시예를 나타내는 공정 단면도이다.

※도면의 주요부분에 대한 부호의 설명

11: 액티브 영역 13,35,65: 퓨즈(Fuse)

15,57: 층간 절연막 17: 콘택

21: 플로팅 게이트 23: 콘트롤 게이트

25: 게이트 30: 필드 절연막

31: 가아드 링(guard ring) 33,55: 유전막

34: 제 2 폴리실리콘층 36,66: 제 2 폴리실리콘 패턴

37: 잔여 전도성 물질 51: 게이트 패턴

53: 콘트롤 게이트 패턴 59: 전도층

상기 목적을 달성하기 위한 본 발명은 플로팅 게이트 및 콘트롤 게이트로 이루어진 이중 구조의 게이트 전극을 채용하는 반도체 장치에서, 상기 플로팅 게이트 형성용 전도층과 콘트롤 게이트 형성용 전도층을 각각 퓨즈 형성용 전도층 혹은 상기 퓨즈의 튐을 방지하는 가아드 링 형성용 전도층으로 사용하는 것을 특징으로 한다. 대개는 콘트롤 게이트를 형성하는 전도층이 두껍게 형성되므로 퓨즈부에서 가아드 링 형성용 전도층으로 사용하고 퓨즈 형성용 전도층으로는 상대적으로 얇은 콘트롤 게이트 형성용 전도층을 사용하게 된다.

각각의 전도층으로 사용되는 재질로는 전도성을 높이기 위해 3가 이온이나 5가 이온을 도핑한 폴리실리콘을 많이 사용할 것이며, 특히, 콘트롤 게이트층은 폴리실리콘과 텅스텐 실리사이드 같은 실리사이드를 겹쳐서 형성한 전도층을 사용할 수 있다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.

도3(a)에서 도3(d)까지는 본 발명의 일 실시례를 나타내는 퓨즈부 공정 단면도이며, 도4(a)부터 도4(d)까지는 이들 공정 단면도 각각에 관련되는 평면도이다.

도3(a)에서는 EEPROM의 필드 절연막(30) 위에 제 1 폴리실리콘층으로 가아드 링(31)을 형성한 상태이다. 퓨즈부는 퓨즈 절단시에 주변이나 하층에 큰 영향이 없도록 2000A 이상의 두께를 가지는 필드 절연막(30) 위에 형성한다. 두께는 3000A 정도로 이루어진다. 이때 셀부에서는 플로팅 게이트 패턴이 함께 형성된다. 주변회로부에서는 종래와 같이 제 1 폴리실리콘층 게이트 패턴이 형성될 수도, 형성되지 않을 수도 있다.

도3(b)는 도3(a)의 상태에서 제 1 폴리실리콘층 가아드 링(31) 위로 유전막(33)을 형성하고 다시 제 2 폴리실리콘층(34)을 형성한 상태를 나타낸다. 제 2 폴리실리콘층(34)은 2000A 정도의 두께로 형성되며, 상부는 금속 실리사이드로 형성될 수도 있다. 유전막(33)은 ONO(Oxide Nitride Oxide)나 실리콘 산화막으로 형성하면 된다.

도3(d)는 도3(b)의 상태에서 제 2 폴리실리콘층(34)과 유전막(33)을 차례로 패턴닝하여 퓨즈(35)를 형성한 상태를 나타낸다. 이 과정은 반도체 장치의 종류에 따라 콘트롤 게이트 패턴을 형성하는 과정에서 함께 이루어질 수 있으며, 콘트롤 게이트 패턴을 형성한 다음 퓨즈 패턴 마스크에 의해 별개로 이루어질 수도 있다. 퓨즈(35)는 주변의 가아드 링(31)과 일정 거리 이격되도록 형성된다. 이격 거리가 너무 좁을 경우 퓨즈(35) 절단시 가아드 링(31) 측벽의 잔여 전도성 물질(37)과의 사이에 도전로가 형성되는 문제가 있을 수 있다. 주변회로부 트랜지스터에서는 플로팅 게이트층과 콘트롤 게이트층을 연결하기 위해서 플로팅 게이트층 상부 일부에서 위쪽에 덮여 있는 콘트롤 게이트층과 유전막층을 제거하게 된다.

도3(c)는 도3(d)로 가는 과정에서 한 단계 더 거칠 수 있는 공정 상태를 나타낸다. 이 단계가 도입되는 경우에는 이 단계에서 제 2 폴리실리콘층(34)으로 셀부와 주변회로부에 콘트롤 게이트 패턴을 형성하고 퓨즈부에서 가아드 링(31)과 일부 겹치도록 제 2 폴리실리콘층 패턴(36)을 사각으로 형성할 수 있다. 그리고, 도3(d)의 단계에서는 퓨즈(35)를 형성하면서 주변회로부에서 후술하는 바와 같이 트랜지스터의 제 1 폴리실리콘층 패턴 위로 일부분 제 2 폴리실리콘층과 유전막층을 제거하는 작업이 이루어진다.

주변회로부 트랜지스터에서 제 1 폴리실리콘층으로 이루어진 게이트 패턴(51)이 있다면 두 층의 게이트를 연결하는 것이 전도성을 높이기 위해 바람직하다. 이 연결을 위해서는 제 2 폴리실리콘층과 유전막(55)을 차례로 식각하면서 주변회로부 제 1 폴리실리콘층으로 이루어진 게이트 패턴(51) 일부가 드러나게 하고, 이때 드러난 게이트 패턴(51) 부분과 콘트롤 게이트 패턴(53)으로 덮인 부분이 겹치도록 콘택홀을 상층 층간 절연막(57)의 도5와 같은 콘택 위치에 형성한다. 전도층(59)으로 콘택홀이 채워지면 두 층의 게이트가 연결되며, 주변회로부에서 게이트 전극에 대한 콘택의 형성은 도1에서 본 것과 같이 기존의 공정이므로 별도의 공정 추가는 필요하지 않다.

따라서, 본 EEPROM에서의 실시예에 따르면 게이트 구조의 특성을 이용하여 플로팅 게이트와 콘트롤 게이트로 이루어지는 게이트 전극을 형성하는 과정에서 별도의 추가적인 노광이나 식각 공정 없이 가아드 링을 가진 퓨즈부를 형성하게 된다. 가아드 링의 높이는 한계가 있으며 퓨즈 물질의 튐 현상을 완전히 방지할 수는없으나 각각의 퓨즈 측부에 기본적인 차폐물을 만들어 퓨즈 절단시의 튐에 의한 불량 발생을 억제할 수 있다.

도6(a)에서 도6(d)까지는 본 발명의 다른 실시예를 나타내는 공정 단면도이다. 도6(a)에서는 필드 절연막(30) 위에 제 1 폴리실리콘으로 가아드 링(31)을 형성한 상태를 나타낸다. 이때, 셀부와 주변회로부의 플로팅 게이트 패턴도 형성된다.

도6(b)에서는 플로팅 게이트 패턴과 함께 형성된 가아드 링(31) 위로 유전막(33)과 제 2 폴리실리콘층(34)을 형성한 상태를 나타낸다.

도6(c)에서는 제 2 폴리실리콘층(34)과 유전막(33)을 차례로 식각하여 가아드 링(31) 패턴 내부에 사각형의 제 2 폴리실리콘 패턴(66)을 형성한 상태를 나타낸다. 이때 주변 회로부 트랜지스터에서는 플로팅 게이트 패턴 위에 콘트롤 게이트 패턴을 형성하게 된다. 이때 가아드 링 측벽을 감싸고 있는 제 2 폴리실리콘층(34)과 유전막을 이방성 식각으로 제거하기 위해서는 상당한 오버 에칭이 필요하고 유전막 오버 에칭 과정에서 제 2 폴리실리콘층으로 보호되지 않는 부분의 필드 절연막은 상당 부분 깎여지게 된다. 본 실시예에서는 가아드 링 측벽과 퓨즈 사이에 도전성 잔여 물질이 남지 않고 충분한 이격 거리를 확보할 수 있는 이점이 있으나 하부 필드 절연막이 일부 손상되므로 필드 절연막이 충분한 두께와 폭으로 형성되어야 한다.

도6(d)에서는 주위 패턴을 포토레지스트로 덮고 노광 공정 및 식각 공정을 통해 사각형의 제 2 폴리실리콘 패턴에서 퓨즈(65)를 얻어낸다. 이때 주변회로부의게이트 전극이 셀 트렌지스터와 같은 이중 구조일 경우에는 콘택이 형성될 부분과 일부 겹치도록 제 2 폴리실리콘 패턴을 일부 제거하여 제 1 폴리실리콘 패턴이 일부 드러나게 식각하게 된다.

이상의 실시예에서는 EEPROM에 대한 실시예를 언급하고 있으나, 본 발명은 성질상 같은 원리를 이용할 수 있는 가령, 플로팅 게이트와 콘트롤 게이트의 이중 게이트 구조를 가지고 있는 EPROM, 플래시 메모리 장치에도 동일하게 적용될 수 있을 것이다.

본 발명에 따르면, 일부 종류의 반도체 장치에서 특유의 구조를 이용하여 퓨즈부 형성과정에서 별도의 공정 부담을 가지지 않으면서도 퓨즈 절단시 퓨즈를 이루고 있던 물질이 주변으로 튀어 원하지 않는 단락과 재연결을 이루는 것을 억제할 수 있으며, 형성 방법에 따라서는 이물질이 침투하는 것을 방지하는 가아드 링의 역할도 할 수 있다.

Claims (3)

1. 플로팅 게이트 및 콘트롤 게이트로 이루어진 이중 구조의 게이트 전극을 채용하는 반도체 장치에 있어서,

   상기 플로팅 게이트 형성용 전도층과 콘트롤 게이트 형성용 전도층을 사용하여 플로팅 게이트 패턴 및 콘트롤 게이트 패턴을 형성하면서 함께 퓨즈 및 상기 퓨즈의 튐을 방지하는 가아드 링을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
2. 제 1 항에 있어서,

   공정 기판상에 상기 플로팅 게이트를 형성하면서 동시에 절연막 상에 위치하는 각각의 퓨즈 형성 위치 주위에 상기 가아드 링을 형성하는 단계,

   공정 기판상에 유전막과 상기 콘트롤 게이트 형성용 전도층을 형성하는 단계,

   상기 콘트롤 게이트 형성용 전도층과 상기 유전막을 패터닝하여 상기 가아드 링 내부에 퓨즈 패턴을 형성하는 단계가 구비되는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제 2 항에 있어서,

   상기 콘트롤 게이트 형성용 전도층과 상기 유전막을 패터닝할 때 오버 에칭을 통해서 상기 가아드 링 측벽에 상기 콘트롤 게이트 형성용 전도층과 상기 유전막의 남지 않도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.