KR102086776B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR102086776B1 KR102086776B1 KR1020130026391A KR20130026391A KR102086776B1 KR 102086776 B1 KR102086776 B1 KR 102086776B1 KR 1020130026391 A KR1020130026391 A KR 1020130026391A KR 20130026391 A KR20130026391 A KR 20130026391A KR 102086776 B1 KR102086776 B1 KR 102086776B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- active region
- gate
- conductive
- gate pattern
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6661—High-frequency adaptations for passive devices
- H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
Abstract
반도체 장치가 제공된다. 상기 반도체 장치는 반도체 기판의 제 1 활성 영역의 내부에 위치하는 불순물 확산 영역과 전기적으로 접속하는 게이트 패턴의 일 단부와 접속 배선을 가지는 안테나 소자; 및 반도체 기판의 제 2 활성 영역의 내부에 위치되는 소오스 영역과 드레인 영역 사이에 배치된 게이트 패턴의 타 단부를 가지는 트랜지스터를 포함한다.
Description
본 발명의 기술적 사상에 따르는 실시예들은 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 반도체 기판의 소정 영역에 트랜지스터와 안테나 소자를 포함해서 제조된다. 상기 트랜지스터는 반도체 기판의 상부에 게이트 패턴을 갖는다. 상기 게이트 패턴은 반도체 기판 상에 위치되는 도전막을 반도체 제조 장비의 플라즈마로 식각해서 형성된다. 이 경우에, 상기 게이트 패턴은 플라즈마 이온들을 축적하면서 형성된다.
상기 안테나 소자는 반도체 기판의 내부에 불순물 확산 영역, 반도체 기판의 상부에 두 개의 도전 플러그들, 그리고 도전 플러그들 상에 접속 배선을 갖는다. 상기 불순물 확산 영역은 게이트 패턴으로부터 이격해서 게이트 패턴의 일 단부 주변에 위치된다. 상기 도전 플러그들 중 하나는 게이트 패턴 상에서 게이트 패턴 및 접속 패턴과 접촉한다. 상기 도전 플러그들 중 나머지는 불순물 확산 영역 및 접속 패턴과 접촉한다.
상기 접속 패턴은 게이트 패턴과 동일하거나 다른 도전막을 반도체 제조 장비의 플라즈마로 식각해서 형성된다. 이 경우에, 상기 접속 패턴은 플라즈마 이온들을 축적하면서 형성된다. 상기 도전 플러그들은 게이트 패턴과 접속 패턴의 플라즈마 이온들을 불순물 확산 영역으로 이동시킨다. 상기 플라즈마 이온들은 불순물 확산 영역에 축적되어서 반도체 기판의 내부로 자연적으로 방출된다.
이를 통해서, 상기 안테나 소자는 반도체 장치의 제조 동안에 트랜지스터를 플라즈마 데미지(damage)로부터 보호한다. 그러나, 상기 트랜지스터와 안테나 소자가 도전 플러그들 사이의 접속 배선을 통해서 전기적으로 연결되기 때문에, 상기 반도체 장치의 크기는 도전 플러그들의 이격된 길이만큼 크게 된다. 또한, 상기 안테나 소자의 불순물 확산 영역이 트랜지스터의 게이트 패턴으로부터 멀어지는 방향을 향해서 위치되기 때문에, 상기 반도체 장치는 디자인 룰의 축소에 대응해서 면적 감소에 제한을 받는다.
본 발명이 해결하고자 하는 과제는 반도체 기판 상에서 안테나 소자 및 트랜지스터의 전기적인 접속 길이를 줄이는데 적합한 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 기판 상에서 안테나 소자 및 트랜지스터의 점유 영역을 최소화하는데 적합한 반도체 장치를 제공하는 데 있다.
본 발명의 실시예들에 따르는 반도체 장치가 제공된다. 상기 반도체 장치는 반도체 기판의 제 1 활성 영역의 내부에 위치되는 불순물 확산 영역, 그리고 상기 불순물 확산 영역과 전기적으로 접속하며 상기 반도체 기판 상에 차례로 적층된 게이트 패턴의 일 단부와 접속 배선을 가지는 안테나 소자; 및 상기 반도체 기판의 제 2 활성 영역의 내부에 위치되는 소오스 영역과 드레인 영역, 그리고 상기 제 2 활성 영역 상에 위치하며 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 상기 게이트 패턴의 타 단부를 가지는 트랜지스터를 포함한다.
상기 불순물 확산 영역은 상기 제 1 활성 영역에서 상기 게이트 패턴의 상기 일 단부와 중첩하며 상기 게이트 패턴의 바닥 및 양 측부들 아래에 위치된다.
상기 불순물 확산 영역은 상기 제 1 활성 영역에서 상기 게이트 패턴의 상기 일 단부와 중첩하며 상기 게이트 패턴의 일 측부 아래에 위치된다.
상기 반도체 장치는 상기 반도체 기판 상에 위치해서 상기 제 1 활성 영역과 상기 제 2 활성 영역을 한정하는 소자 분리막; 상기 제 1 활성 영역과 상기 제 2 활성 영역 상에 게이트 절연막; 및 상기 제 1 활성 영역 상에 도전 플러그(plug)를 더 포함하되, 상기 게이트 패턴은 상기 소자 분리막을 지나며 차례로 적층된 도전 패턴 및 절연 패턴을 포함하고, 및 상기 도전 플러그는 상기 접속 배선 아래에 위치된다.
상기 게이트 패턴의 일 단부는 상기 제 1 활성 영역과 중첩하고, 및 상기 도전 플러그는 상기 게이트 패턴의 양 측부들을 연결하며, 상기 게이트 패턴의 양 측부들에서 상기 게이트 절연막을 관통하여 상기 제 1 활성 영역과 접촉하고, 그리고 상기 절연 패턴을 관통해서 상기 도전 패턴 및 상기 접속 배선과 접촉한다.
상기 게이트 패턴의 일 단부는 상기 제 1 활성 영역과 중첩하고, 및 상기 도전 플러그는 상기 게이트 패턴의 일 측부에서 상기 게이트 절연막을 관통하여 상기 제 1 활성 영역과 접촉하고, 그리고 상기 절연 패턴을 관통해서 상기 도전 패턴 및 상기 접속 배선과 접촉한다.
상기 게이트 패턴의 일 단부는 상기 제 1 활성 영역과 중첩하고, 및 상기 도전 플러그는 상기 게이트 절연막 및 상기 게이트 패턴을 관통해서 상기 제 1 활성 영역 및 상기 접속 배선과 접촉한다.
상기 게이트 패턴은 상기 게이트 절연막을 관통해서 상기 제 1 활성 영역과 접촉하고, 및 상기 도전 플러그는 상기 절연 패턴을 관통해서 상기 도전 패턴 및 상기 접속 배선과 접촉한다.
상기 반도체 장치는 상기 제 1 활성 영역의 서로 마주보는 측부들과 각각 중첩하는 더미(dummy) 게이트 패턴들을 더 포함하되, 상기 게이트 패턴의 상기 일 단부는 상기 소자 분리막 상에 위치하고, 상기 게이트 패턴의 상기 일 단부 및 상기 타 단부는 상기 제 1 활성 영역을 둘러싸고, 및 상기 도전 플러그는 상기 게이트 패턴의 상기 일 단부에서 상기 절연 패턴을 관통하여 상기 도전 패턴 및 상기 접속 배선과 접촉하는 제 1 도전 플러그, 그리고 상기 더미 게이트 패턴들 사이에서 상기 게이트 절연막을 관통하여 상기 제 1 활성 영역 및 상기 접속 배선과 접촉하는 제 2 도전 플러그를 포함한다.
상기 반도체 장치는 상기 게이트 패턴의 양 측벽들 상에 위치되는 게이트 스페이서들; 상기 제 2 활성 영역에서 상기 게이트 절연막을 관통하여 상기 소오스 영역 및 상기 드레인 영역과 각각 접촉하는 도전 스터드(stud)들; 상기 도전 스터드들과 각각 접촉하는 전기 배선들; 및 상기 전기 배선들과 상기 접속 배선 아래에서 상기 게이트 패턴을 덮으며 상기 도전 플러그와 상기 도전 스터드들을 둘러싸는 층간 절연막을 더 포함한다.
상술한 바와 같이, 본 발명의 실시예들에 따르는 반도체 장치는 안테나 소자의 불순물 확산 영역과 트랜지스터의 게이트 패턴을 중첩시켜서 안테나 소자의 도전 플러그의 개수를 줄일 수 있다.
상기 반도체 장치는 안테나 소자의 도전 플러그의 개수를 줄여서 안테나 소자와 트랜지스터의 전기적인 접속 길이를 줄일 수 있다.
상기 반도체 장치는 안테나 소자의 불순물 확산 영역을 트랜지스터의 게이트 패턴으로 둘러싸이게 해서 반도체 기판 상에 안테나 소자와 트랜지스터의 점유 영역을 최소화할 수 있다.
상기 반도체 장치는 반도체 기판 상에 안테나 소자와 트랜지스터의 점유 영역을 최소화해서 면적을 줄일 수 있다.
도 1 은 본 발명의 제 1 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 2 는 본 발명의 제 2 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 3 은 본 발명의 제 3 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 4 는 본 발명의 제 4 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 5 는 본 발명의 제 5 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 6 은 도 1 의 절단선들 A-A' 및 B-B' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 7 은 도 2 의 절단선들 C-C' 및 D-D' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 8 은 도 3 의 절단선들 E-E' 및 F-F' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 9 는 도 4 의 절단선들 G-G' 및 H-H' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 10 은 도 5 의 절단선들 I-I' 및 J-J' 를 따라 취해서 반도체 장치 내 안테나 소자를 보여주는 단면도이다.
도 11 내지 도 33 은 도 6 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 34 내지 도 37 은 도 6 의 안테나 소자 및 트랜지스터의 제조방법의 변형예를 설명하는 단면도들이다.
도 38 및 도 39 는 도 7 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 40 및 도 41 은 도 8 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 42 내지 도 46 은 도 9 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 47 내지 58 은 도 10 의 안테나 소자의 제조방법을 설명하는 단면도들이다.
도 2 는 본 발명의 제 2 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 3 은 본 발명의 제 3 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 4 는 본 발명의 제 4 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 5 는 본 발명의 제 5 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 6 은 도 1 의 절단선들 A-A' 및 B-B' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 7 은 도 2 의 절단선들 C-C' 및 D-D' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 8 은 도 3 의 절단선들 E-E' 및 F-F' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 9 는 도 4 의 절단선들 G-G' 및 H-H' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 10 은 도 5 의 절단선들 I-I' 및 J-J' 를 따라 취해서 반도체 장치 내 안테나 소자를 보여주는 단면도이다.
도 11 내지 도 33 은 도 6 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 34 내지 도 37 은 도 6 의 안테나 소자 및 트랜지스터의 제조방법의 변형예를 설명하는 단면도들이다.
도 38 및 도 39 는 도 7 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 40 및 도 41 은 도 8 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 42 내지 도 46 은 도 9 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 47 내지 58 은 도 10 의 안테나 소자의 제조방법을 설명하는 단면도들이다.
이하에서, 본 발명의 실시예들에 따르는 반도체 장치가 도 1 내지 도 10 을 참조해서 설명된다.
도 1 은 본 발명의 제 1 실시예에 따르는 반도체 장치를 보여주는 평면도이다.
도 1 을 참조하면, 본 발명의 실시예에 따르는 반도체 장치(211)는 도전 와이어(184), 안테나 소자(191)와 트랜지스터(201)를 포함한다. 상기 도전 와이어(184)는 안테나 소자(191) 주변에 배치된다. 상기 도전 와이어(184)는 도전 물질을 포함한다. 상기 안테나 소자(191)는 제 1 활성 영역(3), 접속 홀(91)과 접속 배선(152)을 포함한다. 상기 제 1 활성 영역(3), 접속 홀(91)과 접속 배선(152)은 서로에 대해서 중첩한다.
상기 제 1 활성 영역(3)은 절단선 A-A' 를 따라서 그리고 절단선 A-A' 에 직교하는 방향을 따라서 접속 홀(91)보다 큰 폭을 갖는다. 상기 제 1 활성 영역(3)은 절단선 A-A' 를 따라서 그리고 절단선 A-A' 에 직교하는 방향을 따라서 접속 배선(152)보다 작은 폭을 갖는다. 상기 접속 배선(152)은 제 1 활성 영역(3)으로부터 도전 와이어(184)를 향해서 연장한다. 이 경우에, 상기 도전 와이어(184)는 콘택 홀(182)을 통해서 접속 배선(152)과 접속한다. 상기 트랜지스터(201)는 제 2 활성 영역(7), 게이트 패턴(51), 노드 홀들(98, 99)과 전기 배선들(156, 158)을 포함한다.
상기 제 2 활성 영역(7)은 제 1 활성 영역(3)과 함께 'ㄴ' 자의 형상을 이루도록 제 1 활성 영역(3) 주변에 위치한다. 상기 제 2 활성 영역(7)은 노드 홀들(98, 99)을 통해서 전기 배선들(156, 158)과 전기적으로 접속한다. 상기 게이트 패턴(51)은 제 2 활성 영역(7)과 교차하고, 그리고 제 2 활성 영역(7)으로부터 돌출하여 제 1 활성 영역(3)으로 연장한다. 따라서, 상기 게이트 패턴(51)은 제 1 활성 영역(3), 제 2 활성 영역(7), 그리고 제 1 활성 영역(3) 및 제 2 활성 영역(7) 사이에 위치한다.
상기 게이트 패턴(51)은 제 1 활성 영역(3), 제 2 활성 영역(7), 그리고 제 1 활성 영역(3) 및 제 2 활성 영역(7) 사이에서 'ㄱ' 자의 형상을 이루도록 제 1 활성 영역(3) 및 제 2 활성 영역(7)과 중첩한다. 좀 더 상세하게 설명하면, 상기 게이트 패턴(51)의 일 단부는 제 1 활성 영역(3), 접속 홀(91)과 접속 배선(152)과 중첩한다. 상기 게이트 패턴(51)의 일 단부는 절단선 A-A' 를 따라서 제 1 활성 영역(3) 및 접속 홀(91)보다 작은 폭을 갖는다.
상기 제 1 활성 영역(3) 및 접속 홀(91)은 절단선 A-A' 를 따라서 게이트 패턴(51)의 일 단부를 지나고, 그리고 게이트 패턴(51)의 양 측부들로부터 돌출한다. 상기 게이트 패턴(51)의 일 단부는 절단선 A-A' 와 직교하는 방향을 따라서 제 1 활성 영역(3) 및 접속 홀(91)과 교차한다. 상기 게이트 패턴(51)의 일 단부는 절단선 A-A' 와 직교하는 방향을 따라서 제 1 활성 영역(3)을 지나지 않지만 제 1 활성 영역(3)을 지나도록 형성될 수 있다.
상기 게이트 패턴(51)의 일 단부는 절단선 A-A' 와 직교하는 방향을 따라서 접속 홀(91)을 지나지만 접속홀(91)을 지나지 않도록 형성될 수 있다. 상기 게이트 패턴(51)의 타 단부는 제 2 활성 영역(7)에서 전기 배선들(156, 158) 사이에 위치한다. 상기 전기 배선들(156, 158)은 게이트 패턴(51)과 평행하게 위치하거나 평행하지 않게 위치할 수 있다.
도 2 는 본 발명의 제 2 실시예에 따르는 반도체 장치를 보여주는 평면도이다. 이 경우에, 도 2 는 도 1 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 2 를 참조하면, 본 발명의 실시예에 따르는 반도체 장치(213)는 도전 와이어(184), 안테나 소자(193)와 트랜지스터(203)를 포함한다. 상기 도전 와이어(184), 그리고 트랜지스터(203)의 구성 요소들은 도 1 에서 설명된다. 그러나, 상기 안테나 소자(193) 및 트랜지스터(203)의 구성 요소들은 도 1 의 안테나 소자(191) 및 트랜지스터(201)의 구성 요소들과 다르게 배치된다.
좀 더 상세하게 설명하면, 상기 안테나 소자(193)의 제 1 활성 영역(3)과 접속 배선(152)의 중첩 부분에서 접속 홀(92)은 도 1 에서 안테나 소자(191)의 제 1 활성 영역(3)과 접속 배선(152)의 중첩 부분에서 접속 홀(91)과 다르게 배치된다. 즉, 상기 접속 홀(91)은 안테나 소자(191)의 제 1 활성 영역(3)과 접속 배선(152)의 중첩 부분의 중앙 영역에 배치되지만, 상기 접속 홀(92)은 안테나 소자(193)의 제 1 활성 영역(3)과 접속 배선(152)의 중첩 부분의 가장 자리 주변에 배치된다.
또한, 상기 접속 홀(91)은 도 1 의 절단선 A-A' 를 따라서 게이트 패턴(51)의 일 단부와 완전히 중첩하며 게이트 패턴(51)의 양 측부들을 향하여 돌출하지만, 상기 접속 홀(92)은 도 2 의 절단선 C-C' 를 따라서 게이트 패턴(51)의 일 단부와 부분적으로 중첩하며 게이트 패턴(51)의 일 측부를 향하여 돌출한다.
도 3 은 본 발명의 제 3 실시예에 따르는 반도체 장치를 보여주는 평면도이다. 이 경우에, 도 3 은 도 1 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 3 을 참조하면, 본 발명의 실시예에 따르는 반도체 장치(215)는 도전 와이어(184), 안테나 소자(195)와 트랜지스터(205)를 포함한다. 상기 도전 와이어(184), 그리고 트랜지스터(205)의 구성 요소들은 도 1 에서 설명된다. 그러나, 상기 안테나 소자(195) 및 트랜지스터(205)의 구성 요소들은 안테나 소자(191) 및 트랜지스터(201)의 구성 요소들과 다르게 배치된다.
좀 더 상세하게 설명하면, 상기 안테나 소자(195)의 제 1 활성 영역(3)과 접속 배선(152)의 중첩 부분에서 접속 홀(93)은 도 1 에서 안테나 소자(191)의 제 1 활성 영역(3)과 접속 배선(152)의 중첩 부분에서 접속 홀(91)과 다르게 배치된다. 즉, 상기 접속 홀(91)은 도 1 의 절단선 A-A' 를 따라서 게이트 패턴(51)의 일 단부와 완전히 중첩하며 게이트 패턴(51)의 양 측부들을 향하여 돌출하지만, 상기 접속 홀(93)은 도 3 의 절단선 E-E' 를 따라서 게이트 패턴(51)의 일 단부와 부분적으로 중첩하며 게이트 패턴(51)으로부터 돌출하지 않는다.
도 4 는 본 발명의 제 4 실시예에 따르는 반도체 장치를 보여주는 평면도이다. 이 경우에, 도 4 는 도 1 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 4 를 참조하면, 본 발명의 실시예에 따르는 반도체 장치(217)는 도전 와이어(184), 안테나 소자(197)와 트랜지스터(207)를 포함한다. 상기 도전 와이어(184), 그리고 트랜지스터(207)의 구성 요소들은 도 1 에서 설명된다. 그러나, 상기 안테나 소자(197)의 구성 요소들은 도 1 의 안테나 소자(191)의 구성 요소들과 다른 개수를 갖는다.
좀 더 상세하게 설명하면, 상기 안테나 소자(197)는 도 1 의 안테나 소자(191)에서 개시되지 않은 기저 홀(15)을 더 갖는다. 상기 기저 홀(15)은 제 1 활성 영역(3)의 중앙 영역으로부터 절단선 G-G' 에 직각되는 방향을 따라서 연장하고, 그리고 제 1 활성 영역(3)의 일 측부를 향해서 돌출한다. 상기 기저 홀(15)은 접속 홀(94) 및 접속 배선(152)과 중첩한다. 또한, 상기 안테나 소자(197) 및 트랜지스터(207)의 구성 요소들은 도 1 에서 안테나 소자(191) 및 트랜지스터(201)의 구성 요소들과 다르게 배치된다.
좀 더 상세하게 설명하면, 상기 트랜지스터(207)의 게이트 패턴(51)의 일 단부는 제 1 활성 영역(3)에서 기저 홀(15)을 따라 위치하며 기저 홀(15)과 완전히 중첩한다. 더불어서, 상기 안테나 소자(191)의 접속 홀(91)은 도 1 의 절단선 A-A' 를 따라서 게이트 패턴(51)의 일 단부와 완전히 중첩하며 게이트 패턴(51)의 양 측부들을 향하여 돌출하지만, 상기 안테나 소자(197)의 접속 홀(94)은 도 4 의 절단선 G-G' 를 따라서 게이트 패턴(51)의 일 단부와 부분적으로 중첩하며 게이트 패턴(51)으로부터 돌출하지 않는다.
도 5 는 본 발명의 제 5 실시예에 따르는 반도체 장치를 보여주는 평면도이다. 이 경우에, 도 4 는 도 1 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 5 를 참조하면, 본 발명의 실시예에 따르는 반도체 장치(219)는 도전 와이어(188), 안테나 소자(199)와 트랜지스터(209)를 포함한다. 상기 도전 와이어(188)는 도 1 의 도전 와이어(184)에 대응한다. 상기 트랜지스터(209)의 구성 요소들은 도 1 에서 설명된다. 상기 게이트 패턴(53)의 일 단부는 안테나 소자(199)와 중첩한다. 다만, 상기 트랜지스터(209)의 게이트 패턴(53)의 일 단부는 도 1 의 트랜지스터(201)의 게이트 패턴(51)의 일 단부와 다른 크기를 갖는다.
또한, 상기 안테나 소자(199)의 구성 요소들은 도 1 의 안테나 소자(191)의 구성 요소들과 다른 개수를 갖는다. 좀 더 상세하게 설명하면, 상기 안테나 소자(199)는 제 1 활성 영역(5), 더미 게이트 패턴들(56, 59), 제 1 및 제 2 접속 홀들(95, 96)과 접속 배선(154)을 포함한다. 상기 제 1 활성 영역(5)은 트랜지스터(209)의 제 2 활성 영역(7)과 나란하게 위치한다. 상기 제 1 활성 영역(5)은 게이트 패턴(53)의 일 단부 및 타 단부로 둘러싸인다.
상기 더미 게이트 패턴들(56, 59)은 제 1 활성 영역(5)의 서로 마주보는 측부들에 각각 위치해서 제 1 활성 영역(5)과 중첩한다. 상기 제 1 및 2 접속 홀들(95, 96)은 절단선 I-I' 를 따라서 트랜지스터(209)의 게이트 패턴(53)의 일 단부, 그리고 제 1 활성 영역(5)과 각각 중첩한다. 상기 접속 배선(154)은 절단선 I-I' 를 따라서 제 1 및 2 접속 홀들(95, 96)과 중첩한다. 이 경우에, 상기 접속 배선(154)은 제 1 활성 영역(5)의 반대편으로 연장해서 콘택 홀(186)을 통하여 도전 와이어(188)와 전기적으로 접속한다.
도 6 은 도 1 의 절단선들 A-A' 및 B-B' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다.
도 6 을 참조하면, 본 발명의 실시예에 따르는 안테나 소자(191)와 트랜지스터(201)는 반도체 기판(1)의 제 1 활성 영역(3)과 제 2 활성 영역(7) 상에 게이트 패턴(51)을 포함한다. 상기 반도체 기판(1)은 제 1 활성 영역(3)과 제 2 활성 영역(7)을 한정하는 소자 분리막(8)을 포함한다. 상기 소자 분리막(8)은 절연 물질을 포함한다. 상기 제 1 활성 영역(3)은 내부에서 불순물 확산 영역(18)을 포함한다. 상기 제 2 활성 영역(7)은 소오스 영역 및 드레인 영역(85)을 포함한다.
상기 불순물 확산 영역(18), 그리고 소오스 영역 및 드레인 영역(85)은 제 1 활성 영역(3) 및 제 2 활성 영역(7)에서 게이트 패턴(51)과 중첩한다. 즉, 상기 불순물 확산 영역(18)은 게이트 패턴(51)의 바닥과 양 측부들 아래에 배치된다. 상기 소오스 영역 및 드레인 영역(85)은 게이트 패턴(51)의 양 측부들 아래에 배치된다. 상기 불순물 확산 영역(18)은 소오스 영역 및 드레인 영역(85)과 동일한 도전형을 가지거나 서로 다른 도전형을 가질 수 있다.
상기 게이트 패턴(51)은 일 단부를 통해서 제 1 활성 영역(3) 상에 위치되고, 그리고 타 단부를 통해서 제 2 활성 영역(7) 상에 위치된다. 상기 게이트 패턴(51)은 차례로 적층된 도전 패턴(21)과 절연 패턴(31)을 포함한다. 상기 도전 패턴(21)은 적어도 하나의 도전 물질을 포함한다. 상기 절연 패턴(31)은 적어도 하나의 절연 물질을 포함한다. 상기 게이트 패턴(51)의 양 측벽들 상에 게이트 스페이서(65)들이 각각 배치된다.
상기 스페이서(65)들은 제 2 활성 영역(7)보다 제 1 활성 영역(3)에서 더 작은 크기를 갖는다. 상기 게이트 스페이서(65)들은 적어도 하나의 절연 물질을 포함한다. 상기 반도체 기판(1)과 게이트 패턴(51) 사이에 게이트 절연막(10)이 배치된다. 상기 게이트 절연막(10)은 제 1 활성 영역(3), 제 2 활성 영역(7)과 소자 분리막(8) 상에 배치된다. 상기 게이트 절연막(10)은 적어도 하나의 절연 물질을 포함한다. 상기 제 1 활성 영역(3) 상에 도전 플러그(conductive plug; 111), 그리고 제 2 활성 영역(7) 상에 도전 스터드들(conductive studs; 118, 119)이 배치된다.
상기 도전 플러그(111)는 도 1 의 접속 홀(91)에 채워진다. 상기 도전 플러그(111)는 게이트 패턴(51)의 일 단부에서 게이트 패턴(51)의 양 측부들을 연결하며, 게이트 패턴(51)의 양 측부들에서 게이트 절연막(10)을 관통하여 제 1 활성 영역(3)과 접촉하고, 그리고 게이트 패턴(51)의 절연 패턴(31)을 관통해서 도전 패턴(21)과 접촉한다. 상기 도전 플러그(111)는 제 1 활성 영역(3)을 통해서 불순물 확산 영역(18)과 전기적으로 접속한다.
상기 도전 스터드들(118, 119)은 도 1 의 노드 홀들(98, 99)에 각각 채워진다. 상기 도전 스터드들(118, 119)은 게이트 패턴(51)의 타 단부 주변에서 게이트 절연막(10)을 관통해서 제 2 활성 영역(7)과 접촉한다. 상기 도전 스터드들(118, 119)은 제 2 활성 영역(7)을 통해서 소오스 영역 및 드레인 영역(85)과 전기적으로 각각 접속한다. 상기 도전 플러그(111)와 도전 스터드들(118, 119)은 적어도 하나의 도전 물질을 포함한다.
상기 도전 플러그(111)와 도전 스터드들(118, 119)을 둘러싸는 층간 절연막(90)이 배치된다. 상기 층간 절연막(90)은 게이트 절연막(10) 상에 위치해서 게이트 패턴(51)을 덮는다. 상기 층간 절연막(90)은 적어도 하나의 절연 물질을 포함한다. 상기 층간 절연막(90) 상에 접속 배선(152)과 전기 배선들(156, 158)이 배치된다. 상기 접속 배선(152)은 제 1 활성 영역(3) 상에서 도전 플러그(152)와 접촉한다.
상기 전기 배선들(156, 158)은 제 2 활성 영역(7) 상에서 도전 스터드들(118, 119)과 각각 접촉한다. 상기 접속 배선(152)과 전기 배선들(156, 158)의 각각은 차례로 적층된 접속 도전 패턴(125) 및 접속 절연 패턴(135)을 포함한다. 상기 접속 도전 패턴(125)은 게이트 패턴(51)의 도전 패턴(21)과 동일하거나 다른 물질을 포함한다. 상기 접속 절연 패턴(135)은 게이트 패턴(51)의 절연 패턴(31)과 동일하거나 다른 물질을 포함한다.
상기 층간 절연막(90) 상에 보호막(160)이 배치된다. 상기 보호막(160)은 접속 배선(152)과 전기 배선들(156, 158)을 덮는다. 상기 보호막(160)은 적어도 하나의 절연 물질을 포함한다. 이후로, 상기 보호막(160)에 도 1 의 콘택 홀(182)이 배치된다. 상기 콘택 홀(182)은 보호막(160)을 관통해서 접속 배선(152)을 노출시키도록 형성된다. 상기 콘택 홀(182)을 채우는 도전 와이어(184)가 보호막(160) 상에 배치된다.
도 7 은 도 2 의 절단선들 C-C' 및 D-D' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다. 이 경우에, 도 7 은 도 6 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 7 을 참조하면, 본 발명의 실시예에 따르는 안테나 소자(193)와 트랜지스터(203)는 도 6 의 안테나 소자(191) 및 트랜지스터(201)와 유사한 구조를 갖는다. 그러나, 상기 안테나 소자(193)의 게이트 패턴(51)과 도전 플러그(112)는 제 1 활성 영역(3)과 접속 배선(152) 사이에서 안테나 소자(191)의 게이트 패턴(51) 및 도전 플러그(111)와 다른 접속 구조를 갖는다.
좀 더 상세하게 설명하면, 상기 도전 플러그(112)는 게이트 패턴(51)의 일 단부에서 게이트 패턴(51)의 일 측부에 게이트 절연막(10)을 관통하여 제 1 활성 영역(3)과 접촉하고, 그리고 절연 패턴((31)을 관통해서 도전 패턴(21) 및 접속 배선(152)과 접촉한다. 상기 도전 플러그(112)는 제 1 활성 영역(3)을 통하여 불순물 확산 영역(18)과 전기적으로 접속한다.
도 8 은 도 3 의 절단선들 E-E' 및 F-F' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다. 이 경우에, 도 8 은 도 6 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 8 을 참조하면, 본 발명의 실시예에 따르는 안테나 소자(195)와 트랜지스터(205)는 도 6 의 안테나 소자(191) 및 트랜지스터(201)와 유사한 구조를 갖는다. 그러나, 상기 안테나 소자(195)의 게이트 패턴(51)과 도전 플러그(113)는 제 1 활성 영역(3)과 접속 배선(152) 사이에서 안테나 소자(191)의 게이트 패턴(51) 및 도전 플러그(111)와 다른 접속 구조를 갖는다.
좀 더 상세하게 설명하면, 상기 도전 플러그(113)는 게이트 패턴(51)의 일 단부에서 게이트 절연막(10)과 게이트 패턴(51)을 관통해서 제 1 활성 영역(3) 및 접속 배선(152)과 접촉한다. 상기 도전 플러그(113)는 게이트 절연막(10) 상에서 게이트 패턴(51)으로 둘러싸인다. 상기 도전 플러그(113)는 제 1 활성 영역(3)을 통하여 불순물 확산 영역(18)과 전기적으로 접속한다.
도 9 는 도 4 의 절단선들 G-G' 및 H-H' 를 따라 취해서 반도체 장치 내 안테나 소자 및 트랜지스터를 보여주는 단면도이다. 이 경우에, 도 9 는 도 6 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 9 를 참조하면, 본 발명의 실시예에 따르는 안테나 소자(197)와 트랜지스터(207)는 도 6 의 안테나 소자(191) 및 트랜지스터(201)와 유사한 구조를 갖는다. 그러나, 상기 안테나 소자(197)의 게이트 패턴(51)과 도전 플러그(114)는 제 1 활성 영역(3)과 접속 배선(152) 사이에서 안테나 소자(191)의 게이트 패턴(51) 및 도전 플러그(111)와 다른 접속 구조를 갖는다.
좀 더 상세하게 설명하면, 상기 게이트 패턴(51)은 게이트 절연막(10)을 관통해서 제 1 활성 영역(3)과 접촉한다. 상기 도전 플러그(114)는 게이트 패턴(51)의 일 단부에서 절연 패턴(31)을 관통하여 도전 패턴(21) 및 접속 배선(152)과 접촉한다. 즉, 상기 도전 플러그(114)는 제 1 활성 영역(3)과 도전 플러그(114)를 통해서 불순물 확산 영역(18)과 전기적으로 접속한다.
도 10 은 도 5 의 절단선들 I-I' 및 J-J' 를 따라 취해서 반도체 장치 내 안테나 소자를 보여주는 단면도이다. 이 경우에, 도 10 은 도 6 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 10 을 참조하면, 본 발명의 실시예에 따르는 안테나 소자(199)는 도 6 의 안테나 소자(191)와 다른 구조를 갖는다. 상기 안테나 소자(199)는 소자 분리막(8) 상에서 도 1 의 트랜지스터(209)의 게이트 패턴(53)의 일 단부와 중첩한다. 상기 안테나 소자(199)는 제 1 활성 영역(5), 더미 게이트 패턴들(56, 59), 도전 플러그(115, 116) 및 접속 배선(154)을 포함한다. 상기 제 1 활성 영역(5)은 게이트 패턴(53)의 일 단부로부터 이격해서 게이트 패턴(53) 주변에 위치한다.
상기 더미 게이트 패턴들(56, 59)은 소자 분리막(8) 상에 위치해서 제 1 활성 영역(5)의 서로 마주보는 측부들과 각각 중첩한다. 상기 게이트 패턴(53)과 더미 게이트 패턴들(56, 59)의 각각은 차례로 적층된 도전 패턴(25)과 절연 패턴(35)을 포함한다. 상기 도전 패턴(25)은 도 6 의 도전 패턴(21)과 동일한 물질을 포함한다. 상기 절연 패턴(35)은 도 6 의 절연 패턴(31)과 동일한 물질을 포함한다.
상기 도전 플러그(115, 116)는 게이트 패턴(53)의 일 단부에서 절연 패턴(35)을 관통하여 도전 패턴(25) 및 접속 배선(154)과 접촉하는 제 1 도전 플러그(115), 그리고 더미 게이트 패턴들(56, 59) 사이에서 게이트 절연막(10)을 관통하여 제 1 활성 영역(5) 및 접속 배선(154)과 접촉하는 제 2 도전 플러그(116)를 포함한다.
상기 접속 배선(154)은 차례로 적층된 접속 도전 패턴(128)과 접속 절연 패턴(138)을 포함한다. 상기 접속 도전 패턴(128)은 게이트 패턴(53)의 도전 패턴(25)과 동일하거나 다른 물질을 포함한다. 상기 접속 절연 패턴(138)은 게이트 패턴(53)의 절연 패턴(35)과 동일하거나 다른 물질을 포함한다. 상기 게이트 절연막(10) 상에 층간 절연막(90) 및 보호막(160)이 배치된다. 상기 층간 절연막(90)은 게이트 패턴(53)과 더미 게이트 패턴들(56, 59)을 덮으면서 도전 플러그(115, 116)를 둘러싼다. 상기 보호막(160)은 층간 절연막(90) 상에서 접속 배선(154)을 덮는다.
도 11 내지 도 33 은 도 6 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다. 이 경우에, 도 11 내지 도 33 의 각각은 도 1 의 절단선들 A-A' 및 B-B' 을 따라 취해서 단면도들을 도시한다.
도 11 을 참조하면, 본 발명의 실시예에 따르는 반도체 기판(1)이 준비된다. 상기 반도체 기판(1)은 N 형 또는 P 형의 도전성을 갖는다. 상기 반도체 기판(1)에 소자 분리막(8)이 형성된다. 상기 소자 분리막(8)은 도 1 에서 제 1 활성 영역(3)과 제 2 활성 영역(7)을 제외한 영역에 형성된다. 이를 통해서, 상기 소자 분리막(8)은 제 1 활성 영역(3)과 제 2 활성 영역(7)을 한정한다.
도 12 를 참조하면, 상기 제 1 활성 영역(3), 제 2 활성 영역(7) 및 소자 분리막(8) 상에 게이트 절연막(10)이 형성된다. 상기 게이트 절연막(10)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 금속 옥사이드, 금속 나이트라이드 또는 이들의 조합을 포함한다.
도 13 을 참조하면, 상기 게이트 절연막(10) 상에 제 1 포토레지스트 패턴(14)이 형성된다. 상기 제 1 포토레지스트 패턴(14)은 도 1 에서 제 1 활성 영역(3)에, 그리고 제 1 활성 영역(3) 및 제 2 활성 영역(7) 사이에 형성되지 않으며 제 2 활성 영역(7)에만 형성된다. 따라서, 상기 제 1 포토레지스트 패턴(14)은 제 1 활성 영역(3) 및 소자 분리막(8)의 상부를 노출시키고, 그리고 제 2 활성 영역(7)의 상부를 덮는다.
도 14 를 참조하면, 상기 소자 분리막(8) 및 제 1 포토레지스트 패턴(14)을 이온 주입 마스크로 이용해서 반도체 이온 주입 공정을 통하여 제 1 활성 영역(3)의 내부에 불순물들이 주입된다. 상기 불순물들은 제 1 활성 영역(3)의 내부에 불순물 확산 영역(18)을 형성한다. 상기 불순물 확산 영역(18)은 N 형 또는 P 형의 도전성을 갖는다.
도 15 를 참조하면, 상기 불순물 확산 영역(18)이 형성된 후에, 도 14 의 제 1 포토레지스트 패턴(14)이 게이트 절연막(10)으로부터 제거된다. 계속해서, 상기 게이트 절연막(10) 상에 제 1 도전막(20) 및 제 1 절연막(30)이 순차적으로 형성된다. 상기 제 1 도전막(20) 및 제 1 절연막(30)은 제 1 활성 영역(3), 제 2 활성 영역(7)과 소자 분리막(8) 상에 형성된다.
상기 제 1 도전막(20)은 금속, 금속 실리사이드, 금속 나이트라이드, 도핑된 폴리실리콘 또는 이들의 조합을 포함한다. 상기 제 1 절연막(30)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 이들의 조합을 포함한다.
도 16 을 참조하면, 상기 절연막(30) 상에 제 2 포토레지스트 패턴(41)이 형성된다. 상기 제 2 포토레지스트 패턴(41)은 도 1 에서 게이트 패턴(51)을 따라서 형성된다. 즉, 상기 게이트 패턴(51)은 도 1 에서 제 1 활성 영역(3), 제 2 활성 영역(7)과, 제 1 활성(3) 영역 및 제 2 활성 영역(7) 사이에 위치한다. 상기 제 2 포토레지스트 패턴(41)은 게이트 패턴(51)의 폭과 동일하게 형성된다.
따라서, 상기 제 2 포토레지스트 패턴(41)은 도 16 에서 제 1 활성 영역(3) 및 제 2 활성 영역(7) 상에 형성된다.
도 17 을 참조하면, 상기 게이트 절연막(10)이 노출될 때까지, 상기 제 2 포토레지스트 패턴(41)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 도 16 의 제 1 도전막(20)과 제 1 절연막(30)이 식각된다. 상기 제 1 도전막(20) 및 제 1 절연막(30)이 식각된 후에, 상기 제 1 도전막(20) 및 제 1 절연막(30)은 도전 패턴(21) 및 절연 패턴(31)으로 형성된다.
도 18 을 참조하면, 상기 도전 패턴(21) 및 절연 패턴(31)이 형성된 후에, 도 17 의 제 2 포토레지스트 패턴(41)은 절연 패턴(31)으로부터 제거된다. 상기 도전 패턴(21) 및 절연 패턴(31)은 제 1 활성 영역(3) 및 제 2 활성 영역(7) 상에서 게이트 절연막(10)을 노출한다. 상기 도전 패턴(21) 및 절연 패턴(31)은 게이트 패턴(51)을 형성한다.
따라서, 상기 게이트 패턴(51)은 일 단부를 통해서 제 1 활성 영역(3) 상에 형성되고, 그리고 타 단부를 통해서 제 2 활성 영역(7) 상에 형성된다. 이 경우에, 상기 게이트 패턴(51)은 제 1 활성 영역(3) 상에서 불순물 확산 영역(18)보다 작은 폭을 갖는다.
도 19 를 참조하면, 상기 게이트 절연막(10)과 게이트 패턴(51) 상에 제 2 절연막(60)이 형성된다. 상기 제 2 절연막(60)은 게이트 절연막(10)과 게이트 패턴(51)을 컨포멀하게 덮는다. 상기 제 2 절연막(60)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 이들의 조합을 포함한다.
도 20 을 참조하면, 상기 게이트 절연막(10)이 노출될 때까지, 상기 제 2 절연막(60)을 전면적으로 식각해서 게이트 패턴(51)의 양 측벽 상에 게이트 스페이서(65)들이 각각 형성된다. 상기 게이트 스페이서(65)들은 도 1 에서 게이트 패턴(51)의 양 측부들을 따라서 형성된다.
도 21 을 참조하면, 상기 게이트 스페이서(65)들이 형성된 후에, 상기 게이트 절연막(10) 상에 제 1 포토레지스트 막(75)이 형성된다. 상기 제 1 포토레지스트 막(75)은 도 1 에서 제 1 활성 영역(3)에, 그리고 제 1 활성 영역(3) 및 제 2 활성 영역(7) 사이에 형성되며 제 2 활성 영역(7)에 형성되지 않는다. 따라서, 상기 제 1 포토레지스트 막(75)은 도 21 에서 제 1 활성 영역(3) 및 소자 분리막(8)의 상부를 덮고, 그리고 제 2 활성 영역(7)의 상부를 노출시킨다.
도 22 를 참조하면, 상기 제 1 포토레지스트 막(75)을 이온 주입 마스크로 이용해서 반도체 이온 주입 공정을 통하여 제 2 활성 영역(7)의 내부에 불순물들이 주입된다. 상기 불순물들은 제 2 활성 영역(7)의 내부에 소오스 영역과 드레인 영역(85)을 형성한다. 상기 소오스 영역과 드레인 영역(85)은 게이트 패턴(51)의 양 측부들 아래 위치해서 게이트 패턴(51) 및/ 또는 게이트 스페이서(65)와 중첩한다. 상기 소오스 영역과 드레인 영역(85)은 N 형 또는 P 형의 도전성을 갖는다.
도 23 을 참조하면, 상기 소오스 영역과 드레인 영역(85)이 형성된 후에, 도 22 의 제 1 포토레지스트 막(75)은 게이트 절연막(10)으로부터 제거된다.
도 24 를 참조하면, 상기 게이트 절연막(10) 상에 층간 절연막(90)이 형성된다. 상기 층간 절연막(90)은 제 1 활성 영역(3), 제 2 활성 영역(7) 및 소자 분리막(8) 상에 위치해서 게이트 패턴(51)을 덮는다. 상기 층간 절연막(90)은 도핑된 실리콘 옥사이드, 도핑되지 않은 실리콘 옥사이드 또는 이들의 조합을 포함한다.
도 25 를 참조하면, 상기 층간 절연막(90) 상에 제 2 포토레지스트 막(100)이 형성된다. 상기 제 2 포토레지스트 막(100)은 제 1 개구부(101)와 관통구들(108, 109)을 포함한다. 상기 제 1 개구부(101)와 관통구들(108, 109)은 층간 절연막을 노출시킨다. 상기 제 1 개구부(101)는 도 1 의 접속 홀(91)에 대응된다. 상기 제 1 개구부(101)는 제 1 활성 영역(3)에서 게이트 패턴(51)의 일 단부 상에 형성된다.
상기 제 1 개구부(101)는 게이트 패턴(51) 상에 그리고 게이트 패턴(51)의 양 측부들 상에 위치한다. 따라서, 상기 제 1 개구부(101)는 게이트 패턴(51)의 폭보다 큰 크기를 갖는다. 상기 관통구들(108, 109)은 도 1 에서 노드 홀들(98, 99)에 각각 대응된다. 상기 관통구들(108, 109)은 제 2 활성 영역(7)에서 게이트 패턴(51)의 타 단부 상에 형성된다. 상기 관통구들(108, 109)은 게이트 패턴(51)의 양 측부들 상에 위치한다.
도 26 을 참조하면, 상기 반도체 기판(1)이 노출될 때까지, 상기 제 2 포토레지스트 막(100)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 게이트 스페이서(65)들과 층간 절연막(90)이 식각된다. 상기 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 게이트 스페이서(65)들과 층간 절연막(90)은 제 1 개구부(101)와 관통구들(106, 109)을 통하여 식각된다. 상기 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 게이트 스페이서(65)들과 층간 절연막(90)은 제 1 개구부(101) 아래에 접속 홀(91)을 갖는다.
상기 게이트 절연막(10)과 층간 절연막(90)은 관통구들(106, 109) 아래에 노드 홀들(98, 99)을 갖는다. 상기 접속 홀(91)은 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31)과 층간 절연막(90)을 관통해서 제 1 활성 영역(3), 게이트 패턴(51)의 도전 패턴(21)과 게이트 스페이서(65)들을 노출시킨다. 상기 노드 홀들(98, 99)은 게이트 절연막(10)과 층간 절연막(90)을 관통해서 제 2 활성 영역(7)을 노출시킨다.
도 27 을 참조하면, 상기 층간 절연막(90)에 접속 홀(91)과 노드 홀들(98, 99)이 형성된 후에, 도 26 의 제 2 포토레지스트 막(100)이 층간 절연막(90)으로부터 제거된다.
도 28 을 참조하면, 상기 층간 절연막(90) 상에 제 2 도전막(110)이 형성된다. 상기 제 2 도전막(110)은 접속 홀(91)과 노드 홀들(98, 99)을 채워서 제 1 활성 영역(3) 및 제 2 활성 영역(7)과 접촉한다. 이 경우에, 상기 제 2 도전막(110)은 제 1 활성 영역(3)에서 게이트 패턴(51)의 도전 패턴(21)과 접촉한다. 상기 제 2 도전막(110)은 금속, 금속 실리사이드, 금속 나이트라이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함한다.
도 29 를 참조하면, 상기 층간 절연막(90)이 노출될 때까지, 상기 제 2 도전막(110)은 반도체 식각 공정을 통하여 전면적으로 식각된다. 상기 제 2 도전막(110)이 식각된 후에, 상기 제 2 도전막(110)은 접속 홀(91)에서 도전 플러그(111)로 형성되고, 그리고 노드 홀들(98, 99)에서 도전 스터드들(118, 119)로 형성된다.
상기 도전 플러그(111)은 제 1 활성 영역(3)을 통해서 불순물 확산 영역(18)과 전기적으로 접속한다. 상기 도전 스터드들(118, 119)은 제 2 활성 영역(7)을 통해서 소오스 영역 및 드레인 영역(85)과 전기적으로 접속한다.
도 30 을 참조하면, 상기 층간 절연막(90) 상에 제 3 도전막(120) 및 제 3 절연막(130)이 형성된다. 상기 제 3 도전막(120)은 도전 플러그(111) 및 도전 스터드들(118, 119)과 접촉한다. 상기 제 3 도전막(120)은 도 15 의 제 1 도전막(20)과 동일하거나 다른 물질을 포함한다. 상기 제 3 절연막(130)은 도 15 의 제 1 절연막(20)과 동일하거나 다른 물질을 포함한다.
도 31 을 참조하면, 상기 제 3 절연막(130) 상에 제 3 포토레지스트 패턴들(142, 146, 148)이 형성된다. 상기 제 3 포토레지스트 패턴들(142, 146, 148)은 도 1 의 접속 배선(152)과 전기 배선들(156, 158)을 따라서 형성된다. 상기 제 3 포토레지스트 패턴(142)은 도전 플러그(111) 상에 형성되고, 그리고 상기 제 3 포토레지스트 패턴들(146, 148)은 도전 스터드들(118, 119) 상에 각각 형성된다.
도 32 를 참조하면, 상기 층간 절연막(90)이 노출될 때까지, 상기 제 3 포토레지스트 패턴들(142, 146, 148)을 이용해서 반도체 식각 공정을 통하여 도 31 의 제 3 도전막(120) 및 제 3 절연막(130)이 식각된다. 상기 제 3 도전막(120) 및 제 3 절연막(130)이 식각된 후에, 상기 제 3 도전막(120) 및 제 3 절연막(130)은 접속 도전 패턴(125)들 및 접속 절연 패턴(135)들로 형성된다.
도 33 을 참조하면, 상기 접속 도전 패턴(125)들 및 접속 절연 패턴(135)들이 형성된 후에, 도 32 의 제 3 포토레지스트 패턴들(142, 146, 148)은 접속 절연 패턴(135)들로부터 제거된다. 이 경우에, 상기 접속 도전 패턴(125)들 및 접속 절연 패턴(135)들은 도전 플러그(111) 상에 접속 배선(152)을 형성하고, 그리고 도전 스터드들(118, 119) 상에 전기 배선들(156, 158)을 형성한다.
이후로, 상기 접속 배선(152)과 전기 배선들(156, 158) 상에 도 6 의 보호막(160)이 형성된다. 상기 보호막(160)은 층간 절연막(90)과 동일하거나 다른 물질을 포함한다.
도 34 내지 도 37 은 도 6 의 안테나 소자 및 트랜지스터의 제조방법의 변형예를 설명하는 단면도들이다. 이 경우에, 도 34 내지 도 37 은 도 11 내지 도 33 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 34 를 참조하면, 도 23 에서 제 1 활성 영역의 내부에 불순물 확산 영역(18)을 가지지 않는 구조물이 준비된다. 즉, 상기 구조물은 도 11 내지 도 23 중 도 13 및 도 14 에 도시된 반도체 제조 단계들을 생략해서 형성될 수 있다. 계속해서, 상기 구조물의 게이트 절연막(10) 상에 제 2 포토레지스트 막(100)이 형성된다. 상기 제 2 포토레지스트 막(100)은 도 25 의 제 2 포토레지스트 막(100)과 다른 형상을 갖는다.
즉, 상기 제 2 포토레지스트 막(100)은 제 1 활성 영역(3) 상에 제 1 개구부(101)를 가지고, 그리고 제 2 활성 영역(7) 상에 관통구들(108, 109)을 가지지 않는다. 상기 제 1 개구부(101)는 제 1 활성 영역(3) 상에서 게이트 패턴(51) 그리고 게이트 패턴(51)의 양 측부들을 노출시킨다.
도 35 를 참조하면, 상기 제 2 포토레지스트 막(100)을 이온 주입 마스크로 이용해서 반도체 이온 주입공정을 통하여 제 1 활성 영역(3)의 내부에 불순물들이 주입된다. 상기 불순물들은 제 1 활성 영역(3)의 내부에 불순물 영역(18A)들을 형성한다. 상기 불순물 영역(18A)들은 제 1 활성 영역(3)에서 게이트 패턴의 양 측부들 아래에 위치한다. 상기 불순물 영역(18A)들은 게이트 패턴(51) 및/ 또는 게이트 스페이서(65)들과 중첩한다.
상기 불순물 영역(18A)들은 도 14 의 불순물 확산 영역(18)과 동일 형의 도전성을 갖는다.
도 36 을 참조하면, 상기 불순물 영역(18A)들이 형성된 후에, 상기 제 2 포토레지스트 막(100)은 게이트 절연막(10)으로부터 제거된다. 계속해서, 상기 게이트 절연막(10) 상에 층간 절연막(90)이 형성된다. 상기 층간 절연막(90)은 제 1 활성 영역(3), 제 2 활성 영역(7)과 소자 분리막(8) 상에 형성된다.
도 37 을 참조하면, 상기 층간 절연막(90) 상에 도 25 내지 도 33 의 반도체 제조 단계들이 적용되어서 도전 플러그(111), 도전 스터드들(118, 119), 접속 배선(153) 및 전기 배선들(156, 158)이 형성된다.
도 38 및 도 39 는 도 7 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다. 이 경우에, 도 38 및 도 39 는 도 11 내지 도 33 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 38 을 참조하면, 도 24 의 층간 절연막(90) 상에 제 2 포토레지스트 막(100)이 형성된다. 상기 제 2 포토레지스트 막(100)은 도 25 의 제 2 포토레지스트 막(100)과 다른 형상을 갖는다. 즉, 상기 제 2 포토레지스트 막(100)은 제 1 활성 영역(3) 상에 제 2 개구부(102)를 가지고, 그리고 제 2 활성 영역(7) 상에 관통구들(108, 109)을 갖는다.
상기 제 2 개구부(102)는 게이트 패턴(51)의 일 측부 상에 위치해서 게이트 패턴(51)과 부분적으로 중첩한다. 상기 관통구들(108, 109)은 도 25 에서 설명된다.
도 39 를 참조하면, 상기 제 1 활성 영역(3)과 제 2 활성 영역(7)이 노출될 때까지, 상기 제 2 포토레지스트 막(100)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 게이트 스페이서(65)와 층간 절연막(90)이 식각된다. 상기 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 게이트 스페이서(65)와 층간 절연막(90)은 제 2 개구부(102)와 관통구들(108, 109)을 통해서 식각된다.
상기 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 게이트 스페이서(65)와 층간 절연막(90)은 제 2 개구부(102) 아래에 접속홀(92)을 갖는다. 상기 접속홀(92)은 게이트 패턴(51)의 일 측부에 위치해서 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31)과 층간 절연막(90)을 관통하여 제 1 활성 영역(3), 게이트 패턴(51)의 도전 패턴(21)과 게이트 스페이서(65)를 노출시킨다.
상기 게이트 절연막(10)과 층간 절연막(90)은 관통구들(108, 109) 아래에 노드 홀들(98, 99)을 갖는다. 상기 노드 홀들(98, 99)은 도 26 에서 설명된다. 이후로, 상기 층간 절연막(90) 상에 도 27 내지 도 33 의 반도체 공정 단계들이 적용될 수 있다.
도 40 및 도 41 은 도 8 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다. 이 경우에, 도 40 및 도 41 은 도 11 내지 도 33 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 40 을 참조하면, 도 24 의 층간 절연막(90) 상에 제 2 포토레지스트 막(100)이 형성된다. 상기 제 2 포토레지스트 막(100)은 도 25 의 제 2 포토레지스트 막(100)과 다른 형상을 갖는다. 즉, 상기 제 2 포토레지스트 막(100)은 제 1 활성 영역(3) 상에 제 3 개구부(103)를 가지고, 그리고 제 2 활성 영역(7) 상에 관통구들(108, 109)을 갖는다.
상기 제 3 개구부(103)는 게이트 패턴(51) 상에 위치한다. 상기 관통구들(108, 109)은 도 25 에서 설명된다.
도 41 을 참조하면, 상기 제 1 활성 영역(3)과 제 2 활성 영역(7)이 노출될 때까지, 상기 제 2 포토레지스트 막(100)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 게이트 절연막(10), 게이트 패턴(51)과 층간 절연막(90)이 식각된다. 상기 게이트 절연막(10), 게이트 패턴(51)과 층간 절연막(90)은 제 3 개구부(103)와 관통구들(108, 109)을 통해서 식각된다.
상기 게이트 절연막(10), 게이트 패턴(51)과 층간 절연막(90)은 제 3 개구부(103) 아래에 접속홀(93)을 갖는다. 상기 접속홀(93)은 게이트 절연막(10), 게이트 패턴(51)의 도전 패턴(21) 및 절연 패턴(31), 그리고 층간 절연막(90)을 관통해서 제 1 활성 영역(3)을 노출시킨다. 상기 게이트 절연막(10)과 층간 절연막(90)은 관통구들(108, 109) 아래에 노드 홀들(98, 99)을 갖는다. 상기 노드 홀들(98, 99)은 도 26 에서 설명된다.
이후로, 상기 층간 절연막(90) 상에 도 27 내지 도 33 의 반도체 공정 단계들이 적용될 수 있다.
도 42 내지 도 46 은 도 9 의 안테나 소자 및 트랜지스터의 제조방법을 설명하는 단면도들이다. 이 경우에, 도 42 내지 도 46 은 도 11 내지 도 33 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 42 를 참조하면, 도 14 의 반도체 공정 단계가 게이트 절연막(10) 상에 수행된 후에, 상기 게이트 절연막(10) 상에 제 3 포토레지스트 막(170)이 형성된다. 상기 제 3 포토레지스트 막(170)은 관통 홀(175)을 갖는다. 상기 관통 홀(175)은 도 4 에서 기저 홀(15)에 대응된다. 상기 관통 홀(175)은 도 9 의 게이트 패턴(51)의 가상 형상(virtual shape; 51A)를 고려할 때에 게이트 패턴(51)의 폭보다 작은 크기를 갖는다. 상기 관통 홀(175)은 제 1 활성 영역(3) 상에서 게이트 절연막(10)을 노출시킨다.
도 43 을 참조하면, 상기 제 1 활성 영역(3)이 노출될 때까지, 상기 제 3 포토레지스트 막(170)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 게이트 절연막(10)이 식각된다. 상기 게이트 절연막(10)은 제 3 포토레지스트 막(170)의 관통 홀(175)을 통해서 식각된다. 상기 게이트 절연막(10)은 관통 홀(175) 아래에 기저 홀(15)을 갖는다. 상기 기저 홀(15)은 게이트 절연막(10)을 관통해서 제 1 활성 영역(3)을 노출시킨다.
도 44 를 참조하면, 상기 기저 홀(15)이 형성된 후에, 도 43 의 제 3 포토레지스트 막(170)은 게이트 절연막(10)으로부터 제거된다. 계속해서, 상기 게이트 절연막(10) 상에 도 15 내지 도 20 의 반도체 공정 단계들이 적용되어서 제 1 활성 영역(3) 및 제 2 활성 영역(7) 상에 게이트 패턴(51)과 게이트 스페이서(65)들이 형성된다.
상기 게이트 패턴(51)은 기저 홀(15)을 통해서 제 1 활성 영역(3)과 접촉한다. 상기 게이트 절연막(10), 게이트 패턴(51)과 게이트 스페이서(65)들 상에 도 21 내지 도 23 의 반도체 공정 단계들이 적용되어서 제 2 활성 영역(7)의 내부에 소오스 영역과 드레인 영역(85)이 형성된다.
도 45 를 참조하면, 상기 게이트 절연막(10), 게이트 패턴(51)과 게이트 스페이서(65)들 상에 도 24 및 25 의 반도체 공정 단계들이 적용되어서 층간 절연막(90) 및 제 2 포토레지스트 막(100)이 형성된다. 상기 제 2 포토레지스트 막(100)은 도 25 의 제 2 포토레지스트 막(100)과 다른 형상을 갖는다. 즉, 상기 제 2 포토레지스트 막(100)은 제 1 활성 영역(3) 상에 제 4 개구부(104)를 가지고, 그리고 제 2 활성 영역(7) 상에 관통구들(108, 109)을 갖는다.
상기 제 4 개구부(104)는 게이트 패턴(51) 상에 형성된다. 상기 관통구들(108, 109)은 도 25 에서 설명된다. 상기 제 2 활성 영역(7)과 게이트 패턴(51)의 도전 패턴(21)가 노출될 때까지, 상기 제 2 포토레지스트 막(100)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 그리고 층간 절연막(90)이 식각된다.
상기 게이트 절연막(10), 게이트 패턴(51)의 절연 패턴(31), 그리고 층간 절연막(90)은 제 2 포토레지스트 막(100)의 제 4 개구부(104)와 관통구들(108, 109)을 통해서 식각된다. 상기 게이트 절연막(10) 그리고 게이트 패턴(51)의 절연 패턴(31)은 제 1 활성 영역(3)에서 제 4 개구부(104) 아래에 접속 홀(94)을 갖는다. 상기 접속 홀(94)은 게이트 절연막(10) 그리고 게이트 패턴(51)의 절연 패턴(31)을 관통해서 게이트 패턴(51)의 도전 패턴(21)을 노출시킨다.
상기 게이트 절연막(10)과 층간 절연막(90)은 제 2 활성 영역(7)에서 관통구들(108, 109) 아래에서 노드 홀들(98, 99)을 갖는다. 상기 노드 홀들(98, 99)은 도 26 에서 설명된다.
도 46 을 참조하면, 상기 층간 절연막(90)에 접속 홀(94)과 노드 홀들(98, 99)이 형성된 후에, 상기 제 2 포토레지스트 막(100)은 층간 절연막(90)으로부터 제거된다. 이후로, 상기 층간 절연막(90) 상에 도 28 내지 도 33 의 반도체 공정 단계들이 적용될 수 있다.
도 47 내지 58 은 도 10 의 안테나 소자의 제조방법을 설명하는 단면도들이다. 이 경우에, 도 47 내지 58 은 도 11 내지 도 33 과 동일한 부재에 대해서 동일한 부호를 갖는다.
도 47 을 참조하면, 본 발명의 실시예에 따르는 반도체 기판(1) 상에 도 11 내지 도 14 의 반도체 제조 단계들이 적용되어서 소자 분리막(8), 게이트 절연막(10)과 불순물 확산 영역(18)이 형성된다. 상기 소자 분리막(8)은 도 5 의 제 1 활성 영역(5) 및 제 2 활성 영역(7)을 한정한다. 그러나, 도 47 은 본 발명을 간단히 설명하기 위해서 제 1 활성 영역(5) 만을 도시한다. 상기 불순물 확산 영역(18)은 제 1 활성 영역(5)의 내부에 형성된다.
상기 게이트 절연막(10)은 제 1 활성 영역(5) 및 소자 분리막(8) 상에 형성된다. 상기 게이트 절연막(10) 상에 도 15 및 도 16 의 반도체 제조 단계들이 적용되어서 제 1 도전막(20), 제 1 절연막(30)과 제 2 포토레지스트 패턴들(43, 46, 49)이 순차적으로 형성된다.
상기 제 2 포토레지스트 패턴들(43, 46, 49)은 도 16 의 제 2 포토레지스트 패턴(41)과 다른 형상을 갖는다. 상기 제 2 포토레지스트 패턴들(43, 46, 49)은 도 5 의 게이트 패턴(53)과 더미 게이트 패턴들(56, 59)을 따라서 형성된다.
도 48 을 참조하면, 상기 게이트 절연막(10)이 노출될 때까지, 상기 제 2 포토레지스트 패턴들(43, 46, 49)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 제 1 도전막(20) 및 제 1 절연막(30)이 식각된다. 상기 제 1 도전막(20) 및 제 1 절연막(30)이 식각된 후에, 상기 제 1 도전막(20) 및 제 1 절연막(30)은 도전 패턴(25)들 및 절연 패턴(35)들로 형성된다.
도 49 를 참조하면, 상기 도전 패턴(25)들 및 절연 패턴(35)들이 형성된 후에, 도 48 의 제 2 포토레지스트 패턴들(43, 46, 49)은 절연 패턴(35)들로부터 제거된다. 이를 통해서, 상기 도전 패턴(25)들 및 절연 패턴(35)들은 소자 분리막(8) 상에 게이트 패턴(53) 그리고 제 1 활성 영역(5) 및 소자 분리막(8) 상에 더미 게이트 패턴들(56, 59)로 형성된다.
도 50 을 참조하면, 상기 게이트 절연막(10) 상에 도 19 및 도 20 의 반도체 제조 단계들이 적용되어서 게이트 패턴(53) 및 더미 게이트 패턴들(56, 59)의 측벽들에 게이트 스페이서(68)들이 형성된다.
도 51 을 참조하면, 상기 게이트 절연막(10) 상에 층간 절연막(90)이 형성된다. 상기 층간 절연막(90)은 게이트 패턴(53), 더미 게이트 패턴들(56, 59)과 게이트 스페이서(68)들을 덮는다.
도 52 를 참조하면, 상기 층간 절연막(90) 상에 제 2 포토레지스트 막(100)이 형성된다. 상기 제 2 포토레지스트 막(100)은 도 25 의 제 2 포토레지스트 막(100)에 개시되지 않은 제 5 개구부(105)와 제 6 개구부(106)을 갖는다. 상기 제 5 개구부(105)와 제 6 개구부(106)은 층간 절연막(90)을 노출시킨다. 상기 제 5 개구부(105)는 게이트 패턴(51) 상에 위치한다. 상기 제 6 개구부(106)는 제 1 활성 영역(5) 상에서 더미 게이트 패턴들(56, 59) 사이에 위치한다.
도 53 을 참조하면, 상기 제 1 활성 영역(5) 그리고 게이트 패턴(53)의 도전 패턴(25)이 노출될 때까지, 상기 제 2 포토레지스트 막(100)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 게이트 절연막(10), 게이트 패턴(53)의 절연 패턴(35), 그리고 층간 절연막(90)이 식각된다. 상기 게이트 절연막(10), 게이트 패턴(53)의 절연 패턴(35), 그리고 층간 절연막(90)은 제 2 포토레지스트 막(100)의 제 5 개구부(105) 및 제 6 개구부(106)를 통해서 식각된다.
상기 게이트 패턴(53)의 절연 패턴(35) 그리고 층간 절연막(90)은 제 5 개구부(105) 아래에 제 1 접속홀(95)을 갖는다. 상기 제 1 접속홀(95)은 게이트 패턴(53)의 절연 패턴(35) 그리고 층간 절연막(90)을 관통해서 게이트 패턴(53)의 도전 패턴(25)을 노출시킨다. 상기 게이트 절연막(10)과 층간 절연막(90)은 제 6 개구부(106) 아래에 제 2 접속홀(96)을 갖는다. 상기 제 2 접속홀(96)은 게이트 절연막(10)과 층간 절연막(90)을 관통해서 제 1 활성 영역(5)을 노출시킨다.
도 54 를 참조하면, 상기 층간 절연막(90)에 제 5 개구부(105)와 제 6 개구부(106)가 형성된 후에, 상기 제 2 포토레지스트 막(100)은 층간 절연막(90)으로부터 제거된다. 상기 제 1 접속홀(95) 및 제 2 접속홀(96)은 접속홀을 형성한다.
도 55 를 참조하면, 상기 층간 절연막(90) 상에 도 28 및 도 29 의 반도체 제조 단계들이 적용되어서 제 1 접속홀(95)에 제 1 도전 플러그(115) 그리고 제 2 접속홀(96)에 제 2 도전 플러그(116)가 형성된다. 상기 제 1 도전 플러그(115)는 제 1 접속홀(95)을 채우면서 게이트 패턴(53)의 도전 패턴(35)과 접촉한다. 상기 제 2 도전 플러그(116)는 제 2 접속홀(96)을 채우면서 제 1 활성 영역(5)과 접촉한다. 상기 제 1 도전 플러그(115)와 제 2 도전 플러그(116)는 도전 플러그를 형성한다.
도 56 을 참조하면, 상기 층간 절연막(90) 상에 제 3 도전막(120) 및 제 3 절연막(130)이 형성된다. 상기 제 3 도전막(120)은 층간 절연막(90)을 덮으면서 제 1 도전 플러그(115) 및 제 2 도전 플러그(116)와 접촉한다.
도 57 을 참조하면, 상기 제 3 절연막(130) 상에 제 3 포토레지스트 패턴(144)이 형성된다. 상기 제 3 포토레지스트 패턴(144)은 도 6 의 접속 배선(154)을 따라서 형성된다.
도 58 을 참조하면, 상기 층간 절연막(90)이 노출될 때까지, 상기 제 3 포토레지스트 패턴(144)을 식각 마스크로 이용해서 반도체 식각 공정을 통하여 제 3 도전막(120) 및 제 3 절연막(130)이 식각된다. 상기 제 3 도전막(120) 및 제 3 절연막(130)이 식각된 후에, 상기 제 3 도전막(120) 및 제 3 절연막(130)은 접속 도전 패턴(128) 및 접속 절연 패턴(138)으로 형성된다. 상기 접속 도전 패턴(128) 및 접속 절연 패턴(138)은 접속 배선(154)을 형성한다.
이후로, 상기 층간 절연막(90) 및 접속 배선(154) 상에 도 33 의 반도체 제조 단계가 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
반도체 기판; 1, 활성 영역; 3, 5, 7
소자 분리막; 8, 게이트 절연막; 10
불순물 확산 영역; 18, 18A,
게이트 패턴; 51, 53
더미 게이트 패턴; 56, 59,
게이트 스페이서; 65, 68
소오스 영역 및 드레인 영역; 85,
층간 절연막; 90, 도전 플러그; 111-116
도전 스터드; 118, 119, 접속 배선; 152, 154
전기 배선; 156, 158, 보호막; 160
콘택홀; 182, 186, 전기 와이어; 184, 188
안테나 소자; 191, 193, 195, 197, 199
트랜지스터; 201, 203, 205, 207, 209
반도체 장치; 211, 213, 215, 217, 219
소자 분리막; 8, 게이트 절연막; 10
불순물 확산 영역; 18, 18A,
게이트 패턴; 51, 53
더미 게이트 패턴; 56, 59,
게이트 스페이서; 65, 68
소오스 영역 및 드레인 영역; 85,
층간 절연막; 90, 도전 플러그; 111-116
도전 스터드; 118, 119, 접속 배선; 152, 154
전기 배선; 156, 158, 보호막; 160
콘택홀; 182, 186, 전기 와이어; 184, 188
안테나 소자; 191, 193, 195, 197, 199
트랜지스터; 201, 203, 205, 207, 209
반도체 장치; 211, 213, 215, 217, 219
Claims (10)
- 반도체 기판의 제 1 활성 영역의 내부에 위치되는 불순물 확산 영역, 그리고 상기 불순물 확산 영역과 전기적으로 접속하며 상기 반도체 기판 상에 차례로 적층된 게이트 패턴의 일 단부와 접속 배선을 가지는 안테나 소자;
상기 반도체 기판의 제 2 활성 영역의 내부에 위치되는 소오스 영역과 드레인 영역, 그리고 상기 제 2 활성 영역 상에 위치하며 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 상기 게이트 패턴의 타 단부를 가지는 트랜지스터;
상기 제 1 활성 영역과 상기 제 2 활성 영역 상에 게이트 절연막; 및
상기 제 1 활성 영역 상에 도전 플러그(plug)를 포함하고,
상기 게이트 패턴은 차례로 적층된 도전 패턴 및 절연 패턴을 포함하고,
상기 도전 플러그의 상부는 상기 접속 배선에 접촉하고, 상기 도전 플러그의 하부는 상기 절연 패턴을 관통하여 상기 도전 패턴의 상부에 접촉하고,
상기 도전 패턴의 상부는 상기 도전 플러그의 하부와 접촉하고, 상기 도전 패턴의 하부는 상기 게이트 절연막을 관통하여 상기 불순물 확산 영역에 접촉하고,
상기 불순물 확산 영역과 상기 게이트 패턴, 상기 도전 플러그 및 상기 접속 배선이 반도체 기판에 수직으로 중첩되는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 불순물 확산 영역은 상기 제 1 활성 영역에서 상기 게이트 패턴의 상기 일 단부와 중첩하며 상기 게이트 패턴의 바닥 및 양 측부들 아래에 위치되는 반도체 장치. - 제 1 항에 있어서,
상기 불순물 확산 영역은 상기 제 1 활성 영역에서 상기 게이트 패턴의 상기 일 단부와 중첩하며 상기 게이트 패턴의 일 측부 아래에 위치되는 반도체 장치. - 제 1 항에 있어서,
상기 도전 패턴은 적어도 하나의 도전 물질을 포함하고, 상기 절연 패턴은 적어도 하나의 절연 물질을 포함하는 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 1 활성 영역의 서로 마주보는 측부들과 각각 중첩하는 더미(dummy) 게이트 패턴들을 더 포함하되,
상기 게이트 패턴의 상기 일 단부는 상기 반도체 기판 상에 위치해서 상기 제 1 활성 영역과 상기 제 2 활성 영역을 한정하는 소자 분리막 상에 위치하고,
상기 게이트 패턴의 상기 일 단부 및 상기 타 단부는 상기 제 1 활성 영역을 둘러싸고, 및
상기 도전 플러그는 상기 게이트 패턴의 상기 일 단부에서 상기 절연 패턴을 관통하여 상기 도전 패턴 및 상기 접속 배선과 접촉하는 제 1 도전 플러그, 그리고 상기 더미 게이트 패턴들 사이에서 상기 게이트 절연막을 관통하여 상기 제 1 활성 영역 및 상기 접속 배선과 접촉하는 제 2 도전 플러그를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 게이트 패턴의 양 측벽들 상에 위치되는 게이트 스페이서들;
상기 제 2 활성 영역에서 상기 게이트 절연막을 관통하여 상기 소오스 영역 및 상기 드레인 영역과 각각 접촉하는 도전 스터드(stud)들;
상기 도전 스터드들과 각각 접촉하는 전기 배선들; 및
상기 전기 배선들과 상기 접속 배선 아래에서 상기 게이트 패턴을 덮으며 상기 도전 플러그와 상기 도전 스터드들을 둘러싸는 층간 절연막을 더 포함하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130026391A KR102086776B1 (ko) | 2013-03-12 | 2013-03-12 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130026391A KR102086776B1 (ko) | 2013-03-12 | 2013-03-12 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140111897A KR20140111897A (ko) | 2014-09-22 |
| KR102086776B1 true KR102086776B1 (ko) | 2020-03-09 |
Family
ID=51757143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130026391A KR102086776B1 (ko) | 2013-03-12 | 2013-03-12 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102086776B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102496371B1 (ko) | 2018-10-30 | 2023-02-07 | 삼성전자주식회사 | 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140226A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその設計方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3380836B2 (ja) * | 1995-07-04 | 2003-02-24 | 松下電器産業株式会社 | Ｍｉｓ半導体装置及びその製造方法 |
| TW405243B (en) * | 1998-02-25 | 2000-09-11 | Koninkl Philips Electronics Nv | Semiconductor device comprising a mos transistor |
-
2013
- 2013-03-12 KR KR1020130026391A patent/KR102086776B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140226A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140111897A (ko) | 2014-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9660022B2 (en) | Semiconductive device with a single diffusion break and method of fabricating the same | |
| KR100827666B1 (ko) | 반도체 장치들 및 그의 형성방법들 | |
| US8378409B2 (en) | Non-volatile memory device and method for fabricating the same | |
| KR102578579B1 (ko) | 반도체 소자 | |
| CN102737975B (zh) | 与有源区重叠的poly切口的布局 | |
| KR101827612B1 (ko) | 플래시 메모리와 집적하기 위한 교차전극형 커패시터 | |
| US11239120B2 (en) | Semiconductor device | |
| CN109801965B (zh) | 具有双层间隙壁的晶体管及其形成方法 | |
| KR100773353B1 (ko) | 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들 | |
| KR102630392B1 (ko) | 반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법 | |
| KR101406225B1 (ko) | 반도체 소자의 제조방법 | |
| CN107492572B (zh) | 半导体晶体管元件及其制作方法 | |
| KR102086776B1 (ko) | 반도체 장치 | |
| KR20110084727A (ko) | 반도체 배선 구조체, 상기 반도체 배선 구조체를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈 | |
| JP2009135223A (ja) | 半導体装置およびその製造方法 | |
| KR20210071134A (ko) | 반도체 장치 | |
| US11764274B2 (en) | Memory device having contact plugs with narrower and wider portions | |
| KR100917617B1 (ko) | 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법 | |
| TWI535017B (zh) | 半導體結構及其製造方法 | |
| KR101455255B1 (ko) | 반도체 소자의 제조방법 | |
| KR20180073791A (ko) | 반도체 소자 | |
| KR100819558B1 (ko) | 반도체 저항소자들 및 그의 형성방법들 | |
| CN109698244B (zh) | 半导体装置以及其制造方法 | |
| KR100349345B1 (ko) | 반도체 장치의 비트라인 및 그 제조방법 | |
| KR20210123066A (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |