KR20210123066A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 게이트 전극- 소스 전극 사이의 누설 전류를 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제안한다. 본 발명의 반도체 소자는, 기판에 형성된 제1 도전형의 웰 영역; 상기 웰 영역에 형성된 소스 영역과 드레인 영역; 상기 웰 영역 위에 두께가 다른 제1 게이트 절연막 및 제2 게이트 절연막을 포함하는 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴; 상기 드레인 영역 방향으로, 상기 게이트 전극의 측면에 형성된 스페이서; 및 상기 제1 절연막 패턴보다 두껍고, 상기 제1 절연막 패턴과 접촉하며 형성되고, 상기 게이트 전극, 상기 스페이서, 상기 드레인 영역까지 연장되어 형성되는 제2 절연막 패턴;을 포함하여 구성된다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자에 관한 것으로, 누설 전류를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 코어(core) 회로 내부에 형성되어 있는 반도체 소자를 ESD(Electrostatic Discharge) 또는 EOS(Electrical Over Stress)로부터 보호하기 위하여 ESD 회로가 형성된다. 또한 ESD 또는 EOS가 반도체 소자의 게이트 전극을 통해 들어오는 경우를 대비해서, 게이트 절연막을 두껍게 형성한다. 왜냐하면 반도체 소자에 ESD 또는 EOS가 인가될 경우 얇은 게이트 절연막이 파괴될 수 있기 때문이다. 또한 ESD 또는 EOS를 견디기 위해서, 게이트 전극의 저항을 올리는 구조를 많이 사용하고 있다. 그래서 게이트 전극의 저항을 올리기 위해서 게이트 전극 표면에 실리사이드 블라킹 절연막을 형성한다. 그렇게 해서 게이트 전극에 인가된 높은 ESD 또는 EOS를 어느 정도 완화시킬 수 있다.
그런데 ESD 또는 EOS 등과 같은 높은 전계(electric field)가 형성되면, 게이트 전극- 드레인 전극 사이 또는 게이트 전극-소스 전극에 누설 전류가 발생하는 현상이 있었다. 이러한 현상을 방지하기 위해, 게이트 전극-드레인 전극 사이 간격을 크게 한다. 그래서 ESD 또는 EOS로 인한 높은 전계(electric field)에도 불과하고, 게이트 전극-드레인 전극 사이의 누설 전류를 차단할 수 있다. 그러나 게이트 전극과 소스 전극 사이는 채널을 형성하기 위해 소스 영역과 게이트 전극은 되도록 가까이 배치된다. 이러한 구조로 인해, 게이트 전극에 높은 전계(electric field)가 인가될 경우, 게이트 전극-소스 전극영역 사이는 누설 전류가 문제가 되고 있다.
본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 게이트 전극- 소스 전극 사이의 누설 전류를 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 게이트 전극-소스 영역 사이에 저항을 증가시켜 누설 전류를 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명은, 기판에 형성된 제1 도전형의 웰 영역; 상기 웰 영역에 형성된 소스 영역과 드레인 영역; 상기 웰 영역 위에 두께가 다른 제1 게이트 절연막 및 제2 게이트 절연막을 포함하는 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴; 상기 드레인 영역 방향으로, 상기 게이트 전극의 측면에 형성된 스페이서; 및 상기 제1 절연막 패턴보다 두껍고, 상기 제1 절연막 패턴과 접촉하며 형성되고, 상기 게이트 전극, 상기 스페이서, 상기 드레인 영역까지 연장되어 형성되는 제2 절연막 패턴;을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴과 중첩되도록 형성되고, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴 위에 형성된다.
바람직하게, 상기 드레인 영역 상에 형성된 드레인 실리사이드 층; 상기 드레인 실리사이드 층 상에 형성된 드레인 컨택 플러그; 상기 소스 영역 상에 형성된 소스 실리사이드 층; 및 상기 소스 실리사이드 층 상에 형성된 소스 컨택 플러그;를 더 포함하여 구성된다.
바람직하게, 상기 제1 절연막 패턴은 상기 소스 영역과 일부 중첩하면서 상기 소스 실리사이드 층과 접촉하고, 상기 소스 컨택 플러그와 일정 간격 이격되어 배치되고, 상기 제2 절연막 패턴은 상기 드레인 영역과 일부 중첩하면서 상기 드레인 실리사이드 층과 접촉하고, 상기 드레인 컨택 플러그와 일정 간격 이격되어 배치된다.
바람직하게, 상기 제1 절연막 패턴은 상기 기판에 형성된 제1 영역과 상기 게이트 전극 상에 형성된 제2 영역을 가지며, 상기 제1 영역의 길이가 상기 제2 영역의 길이보다 길게 형성된다.
바람직하게, 상기 제2 절연막 패턴은 상기 기판에 형성된 제3 영역과 상기 게이트 전극 상에 형성된 제4 영역을 가지며, 상기 제3 영역의 길이가 상기 제4 영역의 길이보다 짧게 형성된다.
바람직하게, 상기 게이트 전극 상에 형성된 게이트 실리사이드 층; 및 상게 게이트 실리사이드 층 상에 형성된 게이트 컨택 플러그;를 더 포함하고, 상기 제1 및 제2 절연막 패턴은 상기 게이트 컨택 플러그와 일정 간격 떨어져 형성된다.
바람직하게, 상기 게이트 컨택 플러그는 상기 반도체 소자의 상면 관점(top view)에서 상기 제1 절연막 패턴과 상기 제2 절연막 패턴에 의해 완전히 둘러싸여 있다.
바람직하게, 상기 드레인 영역을 감싸며 형성되는 제2 도전형의 확장 드레인 정션 영역; 상기 소스 영역을 감싸며 형성되는 제1 도전형의 바디 영역; 상기 제1 도전형의 바디 영역에 형성된 제1 도전형의 바디 픽업 영역; 상기 제1 도전형의 웰 영역을 포함하는 제2 도전형의 딥웰 영역; 상기 제2 도전형의 딥웰 영역에 형성된 제2 도전형의 딥웰 픽업 영역;을 더 포함한다.
바람직하게, 상기 제2 절연막 패턴은 상기 제2 도전형의 확장 드레인 정션 영역과 상기 드레인 영역, 상기 드레인 실리사이드 층과 직접 접촉하며 형성된다.
바람직하게, 상기 제1 절연막 패턴은 상기 제1 도전형의 바디 영역과 상기 소스 영역 영역, 상기 소스 실리사이드 층과 직접 접촉하며 형성된다.
바람직하게, 상기 게이트 전극의 상면(top surface)은 상기 게이트 실리사이드 층, 상기 제1 절연막 패턴, 상기 제2 절연막 패턴과 직접 접촉하여 형성된다.
본 발명의 다른 특징에 따르면, 기판에 게이트 절연막과 게이트 전극을 형성하는 단계; 상기 기판 전면적에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 게이트 전극의 일 측에 제1 절연막 패턴을 형성하고, 상기 게이트 전극의 타 측에 스페이서를 형성하는 단계; 상기 제1 마스크 패턴을 제거하는 단계; 상기 게이트 전극의 일 측에 소스 영역을 형성하는 단계; 상기 게이트 전극의 타 측에 드레인 영역을 형성하는 단계; 상기 기판 전면적에 제2 절연막을 증착하는 단계: 상기 제2 절연막 상에 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 이용하여 상기 게이트 전극의 일 측에 형성된 상기 제2 절연막을 제거하고, 상기 게이트 전극의 타 측 및 스페이서 상에 제2 절연막 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 제거하는 단계; 상기 드레인 영역 상에 드레인 실리사이드 층을 형성하는 단계; 상기 소스 영역 상에 소스 실리사이드 층을 형성하는 단계; 및 상기 드레인 실리사이드 층 및 소스 실리사이드 층 상에 각각 드레인 컨택 플러그 및 소스 컨택 플러그를 형성하는 단계;를 포함하고, 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 접촉하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게, 상기 기판에 딥웰 영역과 소자 분리 영역을 형성하는 단계; 상기 딥웰 영역에 제1 도전형의 웰 영역을 형성하는 단계; 상기 제1 도전형의 웰 영역 상에 제1 도전형의 바디 영역과 제2 도전형의 확장 드레인 영역을 형성하는 단계; 상기 딥웰 영역과 상기 바디 영역에 각각 딥웰 픽업 영역과 바디 픽업 영역 을 형성하는 단계;를 더 포함한다.
바람직하게, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴과 중첩되도록 형성되고, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴 위에 형성된다.
바람직하게, 상기 제1 절연막 패턴은 상기 소스 영역과 일부 중첩하면서 상기 소스 실리사이드 층과 접촉하고, 상기 소스 컨택 플러그와 일정 간격 이격되어 배치되고, 상기 제2 절연막 패턴은 상기 드레인 영역과 일부 중첩하면서 상기 드레인 실리사이드 층과 접촉하고, 상기 드레인 컨택 플러그와 일정 간격 이격되어 배치된다.
바람직하게, 상기 제1 절연막 패턴은 상기 기판에 형성된 제1 영역과 상기 게이트 전극 상에 형성된 제2 영역을 가지며, 상기 제1 영역의 길이가 상기 제2 영역의 길이보다 길게 형성된다.
바람직하게, 상기 제2 절연막 패턴은 상기 기판에 형성된 제3 영역과 상기 게이트 전극 상에 형성된 제4 영역을 가지며, 상기 제3 영역의 길이가 상기 제4 영역의 길이보다 짧게 형성된다.
바람직하게, 상기 게이트 전극 상에 게이트 실리사이드 층을 형성하는 단계; 및 상게 게이트 실리사이드 층 상에 게이트 컨택 플러그를 형성하는 단계;를 더 포함하고, 상기 제1 및 제2 절연막 패턴은 상기 게이트 컨택 플러그와 일정 간격 떨어져 형성된다.
바람직하게, 상기 게이트 컨택 플러그는 상기 반도체 소자의 상면 관점(top view)에서 상기 제1 절연막 패턴과 상기 제2 절연막 패턴에 의해 완전히 둘러싸여 있다.
바람직하게, 상기 제2 절연막 패턴은 상기 제2 도전형의 확장 드레인 정션 영역과 상기 드레인 영역, 상기 드레인 실리사이드 층과 직접 접촉하며 형성된다.
바람직하게, 상기 제1 절연막 패턴은 상기 제1 도전형의 바디 영역과 상기 소스 영역 영역, 상기 소스 실리사이드 층과 직접 접촉하며 형성된다.
바람직하게, 상기 게이트 전극의 상면(top surface)은 상기 게이트 실리사이드 층, 상기 제1 절연막 패턴, 상기 제2 절연막 패턴과 직접 접촉하여 형성된다.
바람직하게, 상기 드레인 컨택 플러그 및 소스 컨택 플러그를 형성하는 단계; 이전에, 상기 드레인 실리사이드 층 및 소스 실리사이드 층 상에 보더리스 컨택 절연막 및 층간 절연막을 형성하는 단계;를 더 포함한다.
이상과 같은 본 발명의 반도체 소자 및 그 제조 방법에 따르면, 소스 영역 방향으로 게이트 전극 일 측(one end)에 스페이서 대신, 제1 절연막 패턴을 형성하여 게이트 전극-소스 영역 간의 누설 전류를 막을 수 있다.
본 발명의 반도체 소자 및 그 제조 방법에 따르면, 드레인 영역 방향으로 게이트 전극 타 측(the other end)에 스페이서 및 제2 절연막 패턴을 형성하여 게이트 전극-드레인 영역 간의 누설 전류를 막을 수 있다.
본 발명의 반도체 소자 및 그 제조 방법에 따르면, 상기 제1 및 제2 절연막 패턴을 게이트 전극의 상면까지 연장하여 형성함으로써, 게이트 전극-소스 영역 또는 게이트 전극-드레인 영역 간의 누설 전류를 확실히 줄이는 효과가 있다. 그래서 보다 안정적인 반도체 소자의 기능을 제공할 수 있다.
도 1a 및 1b는 본 발명의 실시 예에 따른 반도체 소자의 평면도
도 2a, 2b 및 2c는 도 1의 A-A'선을 기준으로 한 반도체 소자의 단면도
도 3a, 3b 및 3c는 도 1b의 B-B'선 및 C-C'선을 기준으로 한 반도체 소자의 단면도
도 4 내지 도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도들
도 9는 본 발명의 실시 예에 따른 반도체 소자의 제조과정을 설명하는 공정도
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1a는 본 발명의 실시 예에 따른 반도체 소자의 평면도, 도 1b는 도 1a의 평면도에서 A - A'선, B - B'선, C - C'선을 표시한 도면이다. 반도체 소자의 A - A'선 단면도, B - B'선 단면도, C - C'선 단면도에 대한 설명은 아래에서 설명할 것이다.
도 1a에 도시된 실시 예를 참고하면, 기판에 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240)을 포함하는 액티브 영역(200)이 형성된다. 액티브 영역(200)의 각각의 영역(210, 220, 230, 240)들은 액티브 마스크 패턴(미도시)를 이용하여 형성한다. 바디 컨택영역(230)과 딥웰 픽업 영역(240)은 소정 간격 이격된다. 상기 액티브 영역(200)의 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240)에는 각각 드레인 컨택 플러그(211), 소스 컨택 플러그(221), 바디 컨택(231) 및 DNW 컨택(241)이 형성된다. 상기한 컨택(211, 221, 231, 241)들은 해당 영역에 각각 하나 이상 포함하여 형성될 수 있다. 아래에서 설명하지만 상기 컨택(211, 221, 231, 241)에는 금속 배선과 연결되는 컨택 플러그(도 2a: 212, 222, 232, 242)가 각각 형성된다.
그리고 소스영역(220)과 드레인 영역(210) 사이에 게이트 영역(110, 게이트 전극)이 형성된다. 즉 게이트 전극(110) 양쪽에 소스 영역(220)과 드레인 영역(210)이 존재하는 것이고, 게이트 전극(110)에는 게이트 컨택(111)이 형성된다.
도 1a에서 보듯이 반도체 소자는 제1 절연막 패턴(300)과 제2 절연막 패턴(400)을 포함한다. 제1 절연막 패턴(300)은 LDD 절연막을 식각해서 형성하기 때문에, LDD 절연막 패턴이라고 할 수 있다. 그리고 제2 절연막 패턴(400)은 살리사이드(salicide) 또는 실리사이드(silicide)가 형성되지 않도록 실리콘 산화막, 실리콘 질화막 물질을 이용해서 형성한다. 제2 절연막 패턴(400)은 논-살 공정(non-sal process)에서 형성되기 때문에 논-살 절연막 패턴(non-sal dielectric pattern)이라고 할 수 있다. 제1 절연막 패턴(300)과 제2 절연막 패턴(400)은 각각의 마스크 패턴(도 9d, 도 9h)을 이용하여 형성한다. 각각의 마스크 패턴은 제1 절연막 패턴(300)과 제2 절연막 패턴(400)의 형상에 대응하여 서로 다른 다양한 레이아웃(layout)으로 디자인될 수 있다. 제1 절연막 패턴(300) 및 제2 절연막 패턴(400)은 다양한 형태로도 형성될 수 있으며, 이는 뒤에서 설명할 다른 실시 예에서 보여주고자 한다.
본 실시 예에서 제1 절연막 패턴(300)의 형태, 크기 및 면적은 저농도 도핑 영역(lightly doped region) 또는 lightly doped drain (LDD) 형성 공정에서 결정한다.
도 1a을 보면, 제1 절연막 패턴(300)은 소스 영역(220)과 게이트 전극(110) 일부에 걸쳐 형성된다. 즉 게이트 전극(110)의 상면까지 확장되어 형성된 것이다. 제1 절연막 패턴의(300) 일부는 제2 절연막 패턴(400)과 중첩된다. 제1 절연막 패턴(300)은 E1 및 E2 길이를 갖도록 게이트 전극 상면까지 연장되어 형성한다. 제1 절연막 패턴(300)과 제2 절연막 패턴(400)이 없는 영역은 게이트 전극(110) 상에 게이트 실리사이드 층(120)이 형성된다. 여기서 제1 절연막 패턴(300)은 E1 길이를 갖는 제1 영역과 E2 길이를 갖는 제2 영역으로 나눌 수 있다. E1의 길이가 E2보다 길게 형성된다. E1의 길이가 길수록 게이트 전극(110)과 소스 영역(220) 사이에 누설 전류가 감소한다. 왜냐하면, 제1 절연막 패턴(300)에 의해 게이트 전극과 소스 영역 사이에 저항이 증대되기 때문이다.
도 1a를 보면 제2 절연막 패턴(400)은 제2 마스크 패턴(도 9h참조)에 의해 실리사이드 층(120)이 형성되지 않는 영역이다. 제2 절연막 패턴(400)은 게이트 전극(110) 및 드레인 영역(210)의 상면에 전체 또는 부분적으로 배치될 수 있다. 그리고 제1 절연막 패턴(300)의 가장자리 일부와 겹치고 있다. 제2 절연막 패턴(400)은 게이트 전극(110)의 일부와 드레인 영역(210)에 연장되어 형성된다. 이처럼 게이트 전극(110) 상에서 실리사이드 층이 미형성된 영역(400)이 실리사이드 층이 형성된 영역(120)보다 크다. 제1 절연막 패턴(300) 및 제2 절연막 패턴(400)에 의해 게이트 전극(110) 저항이 증대된다. 이로 인해 ESD 또는 EOS로 인한 반도체 소자의 불량을 막을 수 있다.
제2 절연막 패턴(400)은 메인 영역(400a)과 연장 영역(400b)을 포함한다. 메인 영역(400a)은 제1 절연막 패턴(300)과 일부가 중첩되는 게이트 전극(110)의 상면과 드레인 영역(210)의 일부를 포함하여 배치된다. 연장 영역(400b)은 메인 영역(400a)의 일 측(one end)에서 게이트 실리사이드 층(120)이 남아 있도록, Y축 방향으로 방향으로 연장되어 형성된다. 도 1a과 같이 메인 영역(400a)이 연장 영역(400b)보다 사이즈가 크다.
일반적으로 게이트 영역의 표면에는 오믹 컨택(Ohmic contact)을 형성하기 위해, CoSi2 또는 NiSi, TiSi2와 같은 실리사이드를 형성한다. 그러나 도 1a과 같이 게이트 전극(110)과 드레인 영역(200) 사이에 제2 절연막 패턴(non-silicide) 영역을 형성하면 게이트 전극과 드레인 영역 사이에 저항이 증대되어, 누설 전류가 감소한다.
도 1b는 아래에서 설명하게 될 반도체 소자의 단면을 표시하기 위한 도면이다. 각각의 단면도인 A-A'선, B-B'선, C-C'선 단면도는 아래에서 실시 예들을 참조하여 설명한다. 도 1b을 보면 액티브 영역(200)의 상부 및 하부 방향으로 소자 분리 영역, 예를 들어 shallow trench isolation (STI) 영역이 형성된다.
도 2는 도 1b의 A-A'선을 기준으로, 본 발명의 실시 예에 따른 반도체 소자의 단면도이다. 도면을 참고하면, 반도체 소자는 기판(10)의 상면에서 소정 깊이로 형성된 제1 도전형(즉 P형)의 웰 영역(20)을 포함한다. 상기 웰 영역(20)은 소자분리영역(40, 41) 사이에 배치되며, 소자분리영역(40, 41)보다 깊게 형성된다.
두께가 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함하는 게이트 절연막(50)은 상기 웰 영역(20) 위에 형성된다. 게이트 전극(110)은 게이트 절연막(50) 위에 배치된다. 드레인 영역(210) 및 소스 영역(220)은 상기 웰 영역(20) 내에 형성되고, 게이트 절연막(50) 아래 양측에 각각 배치된다.
게이트 절연막(50)은 두께가 서로 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함할 수 있다. 제1 게이트 절연막(51)은 제2 게이트 절연막(52)보다 얇으며, 제2 게이트 절연막(52)은 제1 게이트 절연막(51)보다 두껍게 형성될 수 있다. 제2 게이트 절연막(52)은 두개의 부분으로 또 나눌 수 있다. 즉, 제2 게이트 절연막(52)은 제1 게이트 절연막(51)과 가까일 갈수록 두께가 작아지는 부분이 있고, 스페이서(60) 방향으로 두께가 일정한 부분이 있다. 제1 게이트 절연막(51)과 가까일 갈수록 두께가 작아지는 부분은 게이트 절연막(50) 제조 과정에서 발생한다. 이렇게 두꺼운 두께가 다른 게이트 절연막(51, 52)를 사용함으로써, 중전압 또는 고전압 소자에서 사용하는 전압이 허용되는 레벨 쉬프트 반도체 소자를 구현할 수 있다.
두께가 얇은 제1 게이트 절연막(51)은 소스 영역(220) 근처에 배치되고 두께가 두꺼운 제2 게이트 절연막(52)은 드레인 영역(210) 근처에 배치된다. 드레인 전압이 소스 전압보다 높기 때문에 게이트 절연막(50)이 파괴되는 것을 방지하기 위함이다. 일 예로 드레인 전압은 중전압인 3.3V 이상이고, 게이트 전압은 저전압인 0.5V ~ 2V 정도일 경우 두꺼운 게이트 절연막만을 사용하면, 드레인 전류가 너무 낮아지고, 이를 위해 채널 영역의 폭을 넓게 가져가야 해서 반도체 소자의 면적이 커지는 문제가 있었다. 반대로 얇은 게이트 절연막만 사용하면, 중전압 이상의 드레인 전압으로 인하여 게이트 절연막이 파괴되는 문제가 있었다. 따라서 게이트 절연막(50)을 두께가 얇은 게이트 절연막(51)과 두께가 두꺼운 게이트 절연막(52)을 포함한 구성으로 하여 위와 같은 문제점을 해결한다.
드레인 전압은 소스 전압보다 높으므로, 게이트 절연막(50)은 드레인 영역에서 소스 영역으로 갈수록 절연막의 두께가 얇아지도록 경사지게 형성할 수도 있다. 드레인 영역은 항복 전압을 증가시키기 위해 게이트 전극(110)에서 소정의 거리만큼 이격 되어 형성된다.
게이트 전극(110) 및 게이트 절연막(50)의 양 측면에 각각 제1 절연막 패턴(300)과 스페이서(60)가 형성된다. 종래에는 게이트 전극(110)의 양 측면에는 스페이서만 형성되나, 본 실시 예에는 LDD 공정에서 확장된 제1 마스크에 의해 형성된 제1 절연막 패턴(300)이 소스 영역(220) 측에 형성되고, 소스 영역(220)은 제1 절연막 패턴(300)의 일부와 중첩되면서 형성된다. 그리고 드레인 영역(210) 측에 스페이서 절연막(60)이 형성된다. 제1 절연막 패턴(300)이 없는 영역은 항상 스페이서(60)가 형성된다. 왜냐하면 제1 마스크 패턴이 없는 영역은 제1 절연막이 에치-백(etch-back) 공정에 의해 스페이서 모양의 절연막이 게이트 전극(110)의 측면에 모두 형성되기 때문이다. 그래서 제1 절연막 패턴(300)과 스페이서 절연막(60)은 서로 같은 물질로 형성되는 것이다.
제2 절연막 패턴(400)은 제1 절연막 패턴(300)의 일부와 겹치면서 게이트 전극(110)의 상면과 스페이서(60)를 덮으면서 드레인 영역(210)까지 연장하여 형성된다. 제2 절연막 패턴(400)의 두께는 제1 절연막 패턴(300)보다 두껍게 형성된다. 제2 절연막 패턴(400)은 충분한 두께를 갖도록 설계한다. 그렇게 하는 이유는 제2 절연막 패턴(400)이 얇을 경우, 후속 공정에서 여러 가지 식각 공정이 진행되는데, 제2 절연막 패턴(400)이 제거될 수 있다. 그럴 경우, 실리사이드가 형성될 수 있기 때문이다.
반도체 소자는 확장 드레인 정션 영역(80)을 더 포함한다. 확장 드레인 정션 영역(80)은 드레인 영역(210)으로부터 제2 게이트 절연막(52)까지 연장되어 낮은 드레인 저항을 제공한다. 도 2a와 같이 확장 드레인 정션 영역(80)은 얇은 게이트 절연막인 제1 게이트 절연막(51)까지 길이(L)가 연장되어 배치될 수 있다. 즉 확장 드레인 정션 영역(80)의 길이는 게이트 절연막(51, 52)사이에서 자유롭게 길이를 조절하여 배치 가능하다. 확장 드레인 정션 영역(80)은 드레인 영역(210)보다 더 높은 에너지로 이온 주입을 하므로 드레인 영역(210)을 감싸도록 형성된다. 확장 드레인 정션 영역(80)은 N형 불순물 인(Phosphorous) 또는 비소(Arsenic)를 이용하여 형성할 수 있다. 확장 드레인 정션 영역(80) 깊이는 옆에 배치된 소자분리영역(40) 보다 얇은 깊이로 형성된다.
반도체 소자는 제1 도전형의 P- 바디영역(90)을 더 포함할 수 있다. 바디영역(90)은 얇은 게이트 절연막인 제1 게이트 절연막(51) 아래에 위치하여 채널 영역 역할을 한다. 바디영역(90)은 소스영역(220) 및 바디 컨택영역(230)을 감싸는 형태이고, 바디영역(90)의 깊이는 옆에 배치된 소자분리영역(41)보다 얇고 확장 드레인 정션 영역(80) 깊이보다는 깊다. 바디영역(90)은 확장 드레인 정션 영역(80)과 소정 간격 이격되게 배치된다. 그리고 바디영역(90)이 없을 경우 상기 제1 도전형의 웰 영역(20)이 채널 영역을 대신 수행할 수 있기 때문에 바디영역(90)은 선택 영역에 해당된다. 바디영역과 웰 영역의 도전형이 동일하기 때문에 가능하다. 바디영역(90)이 미 형성된 예는 아래의 도 2b에 도시하고 있다.
반도체 소자는 제2 도전형의 딥웰 영역(DNW)(30)을 더 포함할 수 있다. 제2 도전형의 딥웰 영역(30)은 반도체 소자와 다른 소자를 분리해야 할 경우에 필요하다. 상기 딥웰 영역(30)은 소자분리영역(40, 42) 사이에 배치되며, 제1 도전형의 웰 영역(20)을 포함하여 배치되어 있다. 이때 제2 도전형의 딥웰 영역(30)에 바이어스 전압을 인가하기 위한 제2 도전형의 딥웰 픽업 영역(240)을 더 형성할 수 있다.
반도체 소자는 드레인 영역(210)과 바디 픽업 영역(230) 옆에 형성되어 인접 소자와의 분리를 위한 소자분리영역(isolation region)(40, 41)을 포함한다. 소자분리영역(40, 41)은 STI(Shallow Trench Isolation), MTI(Medium Trench Isolation), DTI(Deep Trench Isolation) 중의 하나일 수 있다. 소자분리영역(40, 41)은 트렌치 대신 로코스(LOCOS) 산화막을 사용할 수도 있다. 그리고 트렌치 영역에는 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 폴리 실리콘(poly-Si) 물질을 채워서 형성할 수 있으며 또한 상기 물질들을 결합하여 형성 할 수도 있다.
반도체 소자는 소자분리영역(41)과 소스영역(220) 사이에 제1 도전형의 바디 픽업 영역(230)을 포함할 수 있다. 제1 도전형의 바디 픽업 영역(230)은 제1 도전형의 웰 영역(20) 또는 제1 도전형의 바디 영역(90)에 접지 전압을 인가하기 위한 것이다.
도 2a에서 보듯이 실리사이드 층(243, 233, 223, 213)은 제2 도전형의 딥웰 컨택영역(240), 바디 픽업 영역(230), 소스 영역 일부(220), 드레인 영역(210) 일부 상면에 배치된다. 소스 실리사이드 층(223) 위에는 소스 컨택 플러그(222)가 형성되며, 드레인 실리사이드 층(213) 위에는 드레인 컨택 플러그(212)가 형성된다. 또 바디 컨택 실리사이드 층(233) 및 딥웰 컨택 실리사이드 층(243)에는 각각 바디 컨택 플러그(232) 및 딥웰 컨택 플러그(242)가 형성될 수 있다. 여기서 실리사이드 층(243, 233, 223, 213)은 CoSi2, NiSi, TiSi2 등이 형성된 영역을 말한다. 실리사이드 층(243, 233, 223, 213)의 물질은 금속- 실리사이드 물질로 이루어진다.
또한, 본 발명의 실시 예에 따른 반도체 소자의 제1 절연막 패턴은 소스 영역과 일부 중첩하면서 소스 실리사이드 층과 접촉하고, 소스 컨택 플러그와 일정 간격 이격되어 배치된다. 제1 절연막 패턴은 기판에 형성된 제1 영역과 게이트 전극 상에 형성된 제2 영역을 가지며, 제1 영역의 길이가 제2 영역의 길이보다 길게 형성된다. 제1 절연막 패턴은 제1 도전형의 바디 영역과 소스 영역 영역, 소스 실리사이드 층과 직접 접촉하며 형성된다.
제2 절연막 패턴은 제1 절연막 패턴보다 두껍고, 제1 절연막 패턴과 접촉하며 형성되고, 상기 게이트 전극, 상기 스페이서, 상기 드레인 영역까지 연장되어 형성된다. 그래서 제2 절연막 패턴은 드레인 영역과 일부 중첩하면서 드레인 실리사이드 층과 접촉하고, 드레인 컨택 플러그와 일정 간격 이격되어 배치된다. 제2 절연막 패턴은 기판에 형성된 제3 영역과 게이트 전극 상에 형성된 제4 영역을 가지며, 제3 영역의 길이가 제4 영역의 길이보다 짧게 형성된다. 그리고 제2 절연막 패턴은 제2 도전형의 확장 드레인 정션 영역과 드레인 영역, 드레인 실리사이드 층과 직접 접촉하며 형성된다.
그리고 게이트 전극의 상면(top surface)은 게이트 실리사이드 층, 제1 절연막 패턴, 제2 절연막 패턴과 직접 접촉하여 형성된다. 그리고 상기 제1 및 제2 절연막 패턴은 게이트 컨택 플러그와 일정 간격 떨어져 형성된다.
도 2b는 앞서 설명한 도 2a의 반도체 소자에서 P형 바디영역(90)이 미 형성된 것을 보인 구조이다. 전체적인 구조는 도 2a와 동일하고 다만 P형 바디영역(90)이 없는 구조이다. 도 2b와 같이 P형 바디 영역(90)이 없더라도 제1 도전형의 웰 영역(P웰 영역)이 채널 영역을 수행할 수 있다. 그래서 본 실시 예의 반도체 소자에서 P형 바디영역(90)은 반드시 형성되지 않아도 된다.
도 2c는 도 2a에 도시한 반도체 소자에서 제1 절연막 패턴(300) 및 P형 바디영역(90)이 더 길게 확장된 구조이다. 도 2a와 비교하면 게이트 전극(110)의 측벽과 소스 영역(220) 사이가 더 길어져 형성되고 있다.
그래서 기판(10)과 접촉된 제1 절연막 패턴(300) 및 P형 바디 영역(90)은 각각 L1 및 L2만큼 확장된다.
도 3a는 도 1a의 A-A'선을 기준으로, 반도체 소자의 제1 절연막 패턴(300) 및 제2 절연막 패턴(400)의 폭(W)을 각각 표시한 단면도이다. 도 3a는 앞서 설명한 도 2a와 단면 구조가 동일하기 때문에 구조 설명은 생략한다.
도 3a에 도시된 바와 같이 게이트 전극(110)과 소스 영역(220) 사이에 배치된 제1 절연막 패턴(300)은 게이트 전극(110)의 높이만큼 단차가 있게 형성되며 폭 E1 및 E2를 가지며, 폭 E1이 E2보다 더 크다. 도면에서 보듯이 E1 및 E2는 소스 실리사이드 층(223)의 끝단부터 게이트 전극(110)의 상면 가장자리까지 형성된다. 게이트 전극(110) 상면에 위치한 제1 절연막 패턴의 일부는 제2 절연막 패턴 (400)과 일부 중첩된다.
제2 절연막 패턴(400)에서 폭 E4는 스페이서(60)가 형성된 게이트 전극(110)의 측벽부터 드레인 실리사이드 층(213)의 경계까지 포함한다. 그리고 제2 절연막 패턴(400)과 드레인 컨택 플러그(212)는 간격 'D' 만큼 떨어져 형성된다. 제2 절연막 패턴(400)과 드레인 컨택 플러그(212) 서로 접촉할 수 도 있으나, 그렇게 될 경우, 드레인 실리사이드 층(213)의 길이가 짧아져서 컨택 저항이 증가하는 단점이 있다. 제2 절연막 패턴(400)과 드레인 컨택 플러그(212) 사이에 간격 'D'를 확보하는 것이 바람직하다.
도 3b는 도 1b의 B-B'선 단면도이고, 도 3c는 도 1b의 C-C'선 단면도이다.
도 3b을 참고하여, 제1 도전형의 기판(10)위에 제2 도전형의 딥웰 영역(30)이 형성된다. 딥웰 영역(30) 위에는 제1 도전형의 웰 영역(20)이 형성된다. 소스 영역 및 드레인 영역이 형성되는 상기 제1 도전형의 웰 영역(20) 위에 소자분리영역(43)이 형성된다. 소자분리영역(43) 위에는 게이트 전극(110)이 형성된다.
게이트 전극(110)의 양 측면에는 각각 제1 절연막 패턴(300)와 스페이서(60)가 형성된다. 게이트 전극(110) 위에는 게이트 실리사이드 층(120)과 제1 절연막 패턴(300)과 제2 절연막 패턴(400)이 형성된다. 게이트 실리사이드 층(120) 상에 게이트 컨택 플러그(112)가 배치된다.
도 3b에 보듯이, 제1 절연막 패턴(E1, E2)과 제2 절연막 패턴(E3, E4)이 게이트 전극(110) 양측에 각각 형성된다. 게이트 전극(110) 상면에서 상기 제1 절연막 패턴(300)와 제2 절연막 패턴(400) 사이에 게이트 실리사이드 층(120)이 형성되고 있다. 그리고 제1 절연막 패턴(E1)과 제2 절연막 패턴(E3)의 일단은 게이트 컨택 플러그(112)와 일정 거리 이격되어 형성된다. 제1 절연막 패턴(E1)과 제2 절연막 패턴(E3)의 일단과 게이트 컨택 플러그(112)를 서로 접촉하면 형성하게 할 수 있으나, 그렇게 될 경우, 게이트 실리사이드 층(120)의 길이가 짧아져서, 게이트 컨택 저항이 증가할 수 있는 단점이 있다. 그래서 제1 절연막 패턴(E1)과 제2 절연막 패턴(E3)의 일단은 게이트 컨택 플러그(112)와 일정 거리 이격되어 형성하는 것이 바람직하다.
도 3c의 C-C' 단면도를 참고하면, 소자분리영역(43) 사이에 제1 도전형 웰 영역(20)이 배치되고 상기 웰 영역(20) 위에 게이트 절연막(50)이 형성된다. 상기 게이트 절연막(50)은 두께가 얇은 제1 절연막과 두께가 더 두꺼운 제2 절연막을 포함하는 게이트 절연막일 수 있다. 상기 게이트 절연막(50) 위에는 게이트 전극(110)이 형성되며, 게이트 전극(110) 측면에 스페이서(60)가 형성된다. 게이트 전극(110)은 제1 도전형 웰 영역(20) 위에 형성이 되며, 소자분리영역(43)의 상면 일부까지 중첩되어 배치된다.
제2 절연막 패턴(400)은 실리사이드의 형성을 방지하기 위한 것이다. 제2 절연막 패턴(400)은 실리콘 산화막, 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)등의 물질로 소정 두께로 형성될 수 있다. 도 3c와 같이 제2 절연막 패턴(400)은 게이트 컨택 플러그(112)와 일정간격 이격되며, 게이트 전극(110) 및 스페이서(60), 소자분리영역(43) 위에 형성된다. 게이트 전극의 측면에서, 제1 절연막 패턴(300)이 형성되지 않는 영역은 스페이서(60) 절연막이 모두 형성된다. 그래서 게이트 전극의 측면은 제1 절연막 패턴(300)과 스페이서(60) 절연막에 의해 기판(10)과 분리될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이다. 도 4는 도 1a의 구조와 대부분 유사하며 제1 절연막 패턴(300)의 구조만 차이가 있다. 설명의 편의를 위하여 도 1a와 동일한 구성은 같은 부호를 부여하고, 차이점 위주로 설명한다.
도 4를 보면, 반도체 소자는 제1 절연막 패턴(300)의 상단 일부에 형성된 연장부(310)을 더 포함한다. 연장부(310)은 게이트 컨택(111)의 상부에서 일단이 제2 절연막 패턴(400)까지 연장되어 접촉하는 형상이다. 그래서 제1 절연막 패턴(300)과 제2 절연막 패턴(400)은 게이트 컨택(111)을 완전하게 둘러싸는 형상이다. 도 2a와 비교하면 게이트 실리사이드 층(120)이 연장부(310)의 크기만큼 더 작아졌다. 그래서 도 4에 도시된 게이트 전극의 저항은 도2a의 게이트 전극의 저항보다 더 큰 저항을 갖는다. 그래서 누설전류를 더 줄일 수 있는 효과가 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다. 도 5는 앞서 설명한 실시 예들에 도시한 제2 절연막 패턴(400)은 더 작게 형성되고 반대로 제1 절연막 패턴(300)은 더 크게 형성된다. 설명의 편의를 위하여 제1 절연막 패턴(300)과 제2 절연막 패턴(400) 위주로 설명한다.
도 5을 참조하면, 제1 절연막 패턴(300)은 게이트 전극(110)과 소스 영역(220) 일부에 거쳐 형성하고, 상하 대칭되는 한 쌍의 연장부(500a, 500b)를 더 포함한다. 이러한 연장부(500a, 500b)에 의해 제1 절연막 패턴(300)은 드레인 영역(210)을 제외하고 게이트 전극(110)을 둘러싸고 있는 형태이다. 즉, 제1 절연막 패턴(300)은 게이트 전극(110)의 4개의 면과 모두 접촉하는 형태로 형성된다는 것이다. 그리고 제1 절연막 패턴(300)은 게이트 컨택(111)과는 일정간격 이격되어 배치된다.
제2 절연막 패턴(400)은 게이트 전극(110)의 일부를 포함하며 제1 절연막 패턴(300)보다 드레인 영역(210) 측으로 더 확장되어 디자인된다. 도 5에서 보듯이, 제2 절연막 패턴(400)은 소스 영역(220)과 접한 게이트 전극(110)의 일 측(one end)(110a)과 이격되며 게이트 전극(110)의 타 측(the other end)(110b)과 중첩된다. 그리고 제2 절연막 패턴(400)은 드레인 컨택 플러그(211) 및 게이트 컨택(111)과 소정 간격 이격되어 배치된다. 상면에서 보았을 때 대략 사각형상으로 형성된다.
도 6는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다. 도 6를 참조하면, 이전에 설명한 다른 실시 예들의 제1 절연막 패턴 및 제2 절연막 패턴에 비해 사이즈가 많이 축소된 것을 알 수 있다.
도 6에서 제1 절연막 패턴(510)은 소스영역(220)보다는 길고 게이트 전극(110)보다는 짧은 사이즈를 가지면서 소스영역(220) 및 게이트 전극(110)에 걸쳐 형성한다. 소스 컨택 플러그(221)과는 일정 거리 이격되어 형성된다. 제2 절연막 패턴(610)은 제1 절연막 패턴(510)이 끝나는 게이트 전극(110)부터 드레인 영역(210)에 걸쳐 형성한다. 제2 절연막 패턴(610)의 일단은 제1 절연막 패턴 (510)과 접하고 드레인 컨택 플러그(211)과는 일정 거리 이격되어 형성된다.
앞에서 설명한 실시 예들의 제1 절연막 패턴 및 제2 절연막 패턴보다 사이즈가 작아, 상대적으로 게이트 실리사이드 층(120)은 더 커진다. 게이트 실리사이드 층(120)은 게이트 컨택(111)의 하측에만 제1 절연막 패턴(510) 및 제2 절연막 패턴(610) 일부가 위치하고 다른 3면은 노출된다.
도 6에서 보듯이 제1 절연막 패턴(510)은 게이트 전극(110)을 포함해서 소스 영역(220) 방향으로 연장되는 형태이다. 마찬가지로, 제2 절연막 패턴(610)은 게이트 전극(110)을 포함해서 드레인 영역(210) 방향으로 연장되는 형태이다. 그래서 제1 절연막 패턴(510) 및 제2 절연막 패턴(610)은 게이트 컨택(111), 드레인 컨택 플러그(211) 및 소스 컨택 플러그(221) 내측에 배치된다.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다. 도 7은 제1 절연막 패턴(520)과 제2 절연막 패턴(620)이 서로 떨어져 형성되는 구조이다. 제1 절연막 패턴(520)이 소스 영역 근처에 형성되고 제2 절연막 패턴(620)은 드레인 영역 근처에 형성된 구조이다. 도면을 보면, 제1 절연막 패턴(520)은 소스 영역(220)과 게이트 전극(110)의 경계면을 따라 길게 배치되는 긴 막대 모양으로 형성된다. 그리고 소스 컨택 플러그(221) 및 게이트 컨택(111) 사이에 배치된다.
소스 영역(220)의 일부를 포함하여 제1 절연막 패턴(520)이 형성되므로 게이트 컨택(111)과 소스 컨택(221) 사이에 저항을 증가시킨다. 그래서 반도체 소자의 게이트 전극(110)과 소스 영역(220) 사이에 발생하는 누설전류를 감소시킬 수 있다.
또한 게이트 전극(110)과 드레인 영역(210) 사이에 제2 절연막 패턴(620)이 형성된다. 그래서 게이트 전극(110)과 드레인 영역(210)사이에는 충분한 저항이 확보되어 누설 전류를 줄일 수 있다.
또한 게이트 전극의 타 측(the other end)(110b)에는 스페이서(미도시)가 형성되어 있다. 제1 절연막 패턴이 없는 영역은 항상 스페이서가 형성된다.
도 8은 앞서 보여준 도 7과 비교하여 제2 절연막 패턴이 제1 절연막 패턴 방향으로 더 연장된 구조이다. 도 1a와 유사한 구조를 갖는다.
도 8을 참조하면, 제1 절연막 패턴(530)은 소스 영역(220)과 게이트 전극(110)의 경계면을 따라 길게 배치되는 긴 막대 모양이고, 제2 절연막 패턴(630)은 일부는 상기 제1 절연막 패턴(530)가 중첩되고, 게이트 전극(110) 및 드레인 영역(210)의 상면에 전체 또는 부분적으로 배치된다. 또 게이트 컨택(111)을 감싸도록 Y축 방향으로 연장된다.
제2 절연막 패턴(630)은 게이트 컨택(111)이 위치하는 소정의 영역 및 게이트 컨택(111) 주변, 그리고 제1 절연막 패턴(530)을 제외한 게이트 전극(110) 전부와 드레인 영역(210)에 걸쳐 형성됨을 알 수 있다. 도 8에서 보듯이 게이트 전극(110)상에서 실리사이드 층이 미형성된 영역(즉 제2 절연막 패턴)(630)이 게이트 실리사이드 층(120)보다 크게 형성되므로 ESD 또는 EOS에 잘 대응할 수 있다.
도 1a와 비교하면 제1 절연막 패턴(530)의 사이즈만 작다. 그리고 도 1a에서 제2 절연막 패턴의 일단은 게이트 영역의 일 측(one end) 모서리 내측에 위치되지만, 도 8에서는 얼라인된다.
위에서 설명한 본 발명의 실시 예들에 따른 반도체 소자는 이하의 방법으로 제조한다. 도 9에 반도체 소자의 제조 방법을 단계별로 보인 공정 순서도를 도시하였고 이를 참조하여 설명한다.
도 9a를 참조하면 제1 도전형의 기판(10) 위에 제2 도전형의 딥웰 영역(30)을 형성하고, 다른 소자들과 구분하기 위한 소자분리영역(40, 41, 42)을 기판(10)에서 소정 깊이로 형성한다. 다음에 제2 도전형의 딥웰 영역(30)에 제1 도전형의 웰 영역(20)을 형성한다. 다른 방법으로 제1 도전형의 기판(10)에 먼저 소자분리영역(40, 41, 42)들을 형성한 다음에 제2 도전형의 딥웰 영역(30)과 제1 도전형의 웰 영역(20)을 순서대로 형성할 수 있다.
도 9b를 보면 확장 드레인 형성용 포토 레지스트(Photo resist, PR) 마스크 패턴(1)을 형성한 다음 이온 주입하여 제1 도전형(P형)의 웰 영역(20) 상면에 제2 도전형(N형)의 확장 드레인 영역(80)을 형성한다. 제2 도전형(N형)의 확장 드레인 영역(80)은 소자 분리영역(40) 깊이보다는 얇게 형성한다. 이는 다른 소자 영역의 확장 드레인 영역(미도시)과 전기적으로 분리하기 위해 소자 분리영역(40) 깊이보다 더 얇게 형성한다.
도 9c는 P형 바디영역을 형성하는 공정이다. 앞선 공정에서 설치한 PR 마스크 패턴(1)을 제거하고, P형 바디영역(90)을 형성하기 위한 PR 마스크(2)를 형성한다. 그리고 도 9c와 같이 이온 주입하여 P형 바디영역(90)을 형성한다. P형 바디영역(90)의 깊이는 소자분리영역(41)의 얇고 상기 확장 드레인 영역(80)보다는 깊게 형성된다. P형 바디 영역(90)은 확장 드레인 영역(80)과는 이격되거나 서로 접촉할 수 있다.
본 발명에 따르면 도 9c의 P형 바디영역(90)을 형성하는 공정은 확장 드레인 영역(80) 이전에 형성 할 수 잇다. 또한 P형 바디영역(90)을 형성하는 공정은 생략할 수 있다. 앞서 설명한 바와 같이 P형 바디영역(90)이 없어도 제1 도전형의 웰 영역(20)이 채널 영역을 대신 수행할 수 있기 때문이다.
도 9d를 보면, P형 바디영역 형성용 PR 마스크 패턴(2)을 제거한 다음 두께가 다른 게이트 절연막(51, 52)을 형성한다. 게이트 절연막(51, 52)의 두께는 드레인 영역 방향(X축)으로 갈수록 두꺼워질 수 있다.
게이트 절연막(51,52) 위에 게이트 전극(110)을 형성한다. 게이트 전극(110)은 게이트 절연막(51,52) 위에 게이트 전극용 도전물질을 증착하고, 게이트 전극용 도전물질 상에 게이트 전극용 마스크 패턴을 형성한 다음 도전물질을 식각하여 형성할 수 있다.
게이트 전극(110)을 형성한 후, LDD 이온 주입을 실시하여 소스 영역쪽에 LDD 영역(95)를 형성한다. 드레인 영역은 드리프트 영역(80)이 형성되기 때문에 LDD 이온주입은 하지 않는다. LDD 영역(95)이 형성되어야 나중에 소스 영역(220)과 중첩되어 형성된다. LDD 영역(95)이 제1 절연막 패턴(300) 아래에 형성되어 있어야, 채널 영역이 확보될 수 있다.
그리고 LDD 영역(95) 형성 후에, 기판(10) 전면적에 소정 두께의 제1 절연막(310)을 형성한다. 도면과 같이 제1 절연막(310)은 게이트 전극(110)의 상면 및 측면을 포함하여 기판(10) 전면을 덮는다. 제1 절연막(310)이 식각되어 나중에 제1 절연막 패턴(300)을 형성하는 것이다. 제1 절연막(310) 물질로는 실리콘 산화막, 실리콘 질화막, 또는 두 개의 막을 결합한 막을 사용하며, LPCVD 방법으로 증착하여 형성된다.
제1 절연막(310) 상에 제3 마스크 패턴(3)을 형성한다. 제3 마스크 패턴(3)은 반도체 소자에서 제1 절연막 패턴(300)을 형성하기 위한 것이다. 제3 마스크 패턴(3)은 제1 절연막 패턴(300)뿐만 아니라 나중에 형성하게 될 제2 절연막 패턴을 고려하여 디자인한다.
도 9e를 참조하면 제3 마스크 패턴(3)을 이용하여 상기 제1 절연막(310)을 식각한다. 식각에 의해 게이트 전극(110) 및 소스 영역(90) 일부, 드레인 영역(80)의 일부가 노출된다. 상기 제3 마스크 패턴(3)이 덮고 있는 영역은 제1 절연막 패턴(300)이 그대로 남아있게 된다. 남아있는 영역(300)이 제1 절연막 패턴이 된다. 그리고 식각 공정시 게이트 전극(110)의 타 측(the other end)에 스페이서가 함께 형성된다. 그래서 게이트 전극(110)은 일 측면에 제1 절연막 패턴(300)이 형성되고 다른 측면에 스페이서(60)가 형성된다. 마스크 패턴이 없는 영역은 에치-백 공정에 의해 게이트 전극(110) 측면에 둥근 모양의 스페이서 절연막(60)이 형성되는 것이다. 이후 제3 마스크 패턴(3)을 제거한다.
도 9f를 참조하면, 제2 도전형의 도펀트를 이온주입하여, 제2 도전형의 드레인 영역(210), 소스 영역(220) 및 딥웰 픽업 영역(240)을 형성한다. 그리고 제2 도전형의 도펀트를 이온 주입하여, 제1 도전형의 바디 픽업 영역(230)을 형성한다. 드레인 영역(210)은 확장 드레인 영역(80) 내에 형성하고, 소스 영역(220) 및 바디 픽업 영역(230)은 P형 바디 영역(90)내에 형성한다. 상기 드레인 영역(210)은 소자분리영역(40)과 접촉하고, 상기 소스 영역(220)은 제1 절연막 패턴(300)의 일부와 중첩되게 형성한다. 딥웰 픽업 영역(240)은 바디 픽업 영역(230)과 소정의 간격으로 이격되며, 소자분리영역(41, 42) 사이에 배치된다.
다음에는 제2 절연막 패턴을 형성하는 공정이다. 도 9g를 참조하면, 제2 절연막 패턴 형성을 위해 기판(10) 전면에 제2 절연막(410)을 소정 두께로 증착한다. 도면부호 410은 식각되기 전의 제2 절연막이다. 나중에 식각공정에 따라 일부가 식각되면 본 발명에서 말하는 제2 절연막 패턴(400)이 형성되는 것이다.
도 9g와 같이 제2 절연막(410)은 게이트 전극(110), 제1 절연막 패턴(300), 스페이서(60), 확장 드레인 영역980), 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240), 소자 분리 영역(40, 41, 42) 위에 전체적으로 덮도록 증착한다. 제2 절연막(410)은 제1 절연막(310)과 동일한 성분의 물질일 수 있다. 또는 제2 절연막(410)과 제1 절연막(310)과의 식각 속도를 달리하기 위해 서로 다른 물질로 형성할 수 있다. 제2 절연막(410)의 두께는 제1 절연막(310)보다 두껍게 형성된다. 그리고 제2 절연막(410)은 실리콘 산화막, 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)등의 물질로 소정 두께로 형성될 수 있다.
도 9h에서 보듯이 제2 절연막(410)의 상면 일부에 제4 마스크 패턴(4)을 형성한다. 제4 마스크 패턴(4)은 제2 절연막 패턴(400)를 형성할 영역에만 배치된다. 도면을 보면 제4 마스크 패턴(4)은 제1 절연막 패턴(300)의 일부와 겹치면서 드레인 영역(210) 일부까지 걸쳐서 배치된다.
도 9i을 참조하면 앞선 공정에서 형성한 제4 마스크 패턴(4)을 제외한 나머지 부분에 제2 절연막(410)을 식각하는 공정을 보인다. 그러면 식각에 의해 제4 마스크 패턴(4)을 제외한 영역에 있는 제2 절연막(410)이 제거되면서, 제거된 영역이 노출된다. 제2 마스크(4)이 있는 영역은 도면과 같이 제2 절연막 패턴(400)이 그대로 남아있다.
도 9j는 상기 제4 마스크 패턴(4)을 제거한 상태다. 도 9j에서 보듯이 제2 절연막 패턴(400)이 제1 절연막 패턴(300)의 상면부터 드레인 영역(210) 일부까지 남아있는 상태가 된다.
그리고 게이트 전극(110), 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240) 상에 실리사이드 막(213, 223, 233, 243)을 형성한다. 실리사이드 막(213, 223, 233, 243) CoSi2, NiSi, TiSi2 물질로서, 제2 절연막 패턴(400)과 제1 절연막 패턴(300), 스페이서(60) 상에는 형성되지 않는다.
그리고 실리사이드 막(213, 223, 233, 243) CoSi2, NiSi, TiSi2 물질로서, 제2 절연막 패턴(400)과 제1 절연막 패턴(300), 스페이서(60) 상에 보더리스 (borderless) 컨택 절연막(미도시) 및 층간 절연막(미도시)이 형성된다. 보더리스 (borderless) 컨택 절연막(미도시) 및 층간 절연막(미도시)은 제2 절연막 패턴(400)과 제1 절연막 패턴(300)과 구별되는 막으로 보아야 한다.
도 9k와 같이 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240)에 금속배선과 연결되는 각각의 컨택 플러그(212, 222, 232, 242)를 형성한다. 컨택 플러그(212, 222, 232, 242)를 형성하기 위해서, 보더리스 (borderless) 컨택 절연막(미도시) 및 층간 절연막(미도시)를 식각하여 홀(hole)을 형성하고 텅스텐(W) 등의 금속 물질로 채우고 CMP를 하여 형성할 수 있다.
정리하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 먼저, 기판에 딥웰 영역과 소자 분리 영역을 형성하는 단계; 딥웰 영역에 제1 도전형의 웰 영역을 형성하는 단계; 상기 제1 도전형의 웰 영역 상에 제1 도전형의 바디 영역과 제2 도전형의 확장 드레인 영역을 형성하는 단계;를 포함한다.
그리고 다시 기판에 게이트 절연막과 게이트 전극을 형성하는 단계; 기판 전면적에 제1 절연막을 형성하는 단계; 제1 절연막 상에 제1 마스크 패턴을 형성하는 단계; 제1 마스크 패턴을 이용하여 게이트 전극의 일 측(one end)에 제1 절연막 패턴을 형성하고, 게이트 전극의 타 측(the other end)에 스페이서를 형성하는 단계; 제1 마스크 패턴을 제거하는 단계; 게이트 전극의 일 측(one end)에 소스 영역을 형성하는 단계; 게이트 전극의 타 측(the other end)에 드레인 영역을 형성하는 단계; 딥웰 영역과 바디 영역에 각각 딥웰 픽업 영역과 바디 픽업 영역 을 형성하는 단계;를 포함한다.
그리고 기판 전면적에 제2 절연막을 증착하는 단계: 제2 절연막 상에 제2 마스크 패턴을 형성하는 단계; 제2 마스크 패턴을 이용하여 게이트 전극의 일 측(one end)에 형성된 제2 절연막을 제거하고, 게이트 전극의 타 측(the other end) 및 스페이서 상에 제2 절연막 패턴을 형성하는 단계; 제2 마스크 패턴을 제거하는 단계; 드레인 영역 상에 드레인 실리사이드 층을 형성하는 단계; 상기 소스 영역 상에 소스 실리사이드 층을 형성하는 단계; 및 상기 드레인 실리사이드 층 및 소스 실리사이드 층 상에 각각 드레인 컨택 플러그 및 소스 컨택 플러그를 형성하는 단계;를 포함한다. 그리고 제1 절연막 패턴과 제2 절연막 패턴은 서로 접촉하는 것을 특징으로 한다.
도 9의 제조공정에서 제1 절연막 패턴(300) 및 제2 절연막 패턴(400) 구조는 도 1a에 도시된 구조를 기준으로 한 제조공정을 나타낸다. 제1 절연막 패턴(300) 및 제2 절연막 패턴(400)은 각각의 마스크 패턴을 이용하여 형성하고 있다. 그래서 앞서 설명한 도 4 내지 도 8에 도시하고 있는 제1 절연막 패턴 및 제2 절연막 패턴을 형성할 경우에는 마스크 패턴의 레이아웃을 변경하여야 할 것이다. 마스크 패턴의 레이아웃 변경만으로 다양한 형상의 제1 절연막 패턴 및 제2 절연막 패턴을 형성할 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 기판 20: 제1 도전형 웰 영역
30: 제2 도전형 딥웰 영역 40, 41, 42, 43: 소자분리영역
50: 게이트 절연막 60: 스페이서
80: 확장 드레인 정션 영역 90: P형 바디영역
110: 게이트 전극 111: 게이트 컨택
120: 게이트 실리사이드 층 200: 액티브 영역
210: 드레인 영역 211: 드레인 컨택 플러그
213: 드레인 실리사이드 층 220: 소스 영역
221: 소스 컨택 플러그 223: 소스 실리사이드 층
230: 바디 픽업 영역 231: 바디 컨택
240: 딥웰 픽업 영역 241: 딥웰 컨택
300: 제1 절연막 패턴 400: 제2 절연막 패턴
400a: 메인 영역 400b: 연장 영역

Claims (24)

  1. 기판에 형성된 제1 도전형의 웰 영역;
    상기 웰 영역에 형성된 소스 영역과 드레인 영역;
    상기 웰 영역 위에 두께가 다른 제1 게이트 절연막 및 제2 게이트 절연막을 포함하는 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴;
    상기 드레인 영역 방향으로, 상기 게이트 전극의 측면에 형성된 스페이서; 및
    상기 제1 절연막 패턴보다 두껍고, 상기 제1 절연막 패턴과 접촉하며 형성되고, 상기 게이트 전극, 상기 스페이서, 상기 드레인 영역까지 연장되어 형성되는 제2 절연막 패턴;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 절연막 패턴은 상기 제1 절연막 패턴과 중첩되도록 형성되고, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴 위에 형성되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 드레인 영역 상에 형성된 드레인 실리사이드 층;
    상기 드레인 실리사이드 층 상에 형성된 드레인 컨택 플러그;
    상기 소스 영역 상에 형성된 소스 실리사이드 층; 및
    상기 소스 실리사이드 층 상에 형성된 소스 컨택 플러그;를 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 절연막 패턴은 상기 소스 영역과 일부 중첩하면서 상기 소스 실리사이드 층과 접촉하고, 상기 소스 컨택 플러그와 일정 간격 이격되어 배치되고,
    상기 제2 절연막 패턴은 상기 드레인 영역과 일부 중첩하면서 상기 드레인 실리사이드 층과 접촉하고, 상기 드레인 컨택 플러그와 일정 간격 이격되어 배치되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 절연막 패턴은 상기 기판에 형성된 제1 영역과 상기 게이트 전극 상에 형성된 제2 영역을 가지며,
    상기 제1 영역의 길이가 상기 제2 영역의 길이보다 길게 형성되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 절연막 패턴은 상기 기판에 형성된 제3 영역과 상기 게이트 전극 상에 형성된 제4 영역을 가지며,
    상기 제3 영역의 길이가 상기 제4 영역의 길이보다 짧게 형성되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 전극 상에 형성된 게이트 실리사이드 층; 및
    상게 게이트 실리사이드 층 상에 형성된 게이트 컨택 플러그;를 더 포함하고,
    상기 제1 및 제2 절연막 패턴은 상기 게이트 컨택 플러그와 일정 간격 떨어져 형성되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 컨택 플러그는 상기 반도체 소자의 상면 관점(top view)에서 상기 제1 절연막 패턴과 상기 제2 절연막 패턴에 의해 완전히 둘러싸는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 드레인 영역을 감싸며 형성되는 제2 도전형의 확장 드레인 정션 영역;
    상기 소스 영역을 감싸며 형성되는 제1 도전형의 바디 영역;
    상기 제1 도전형의 바디 영역에 형성된 제1 도전형의 바디 픽업 영역;
    상기 제1 도전형의 웰 영역을 포함하는 제2 도전형의 딥웰 영역;
    상기 제2 도전형의 딥웰 영역에 형성된 제2 도전형의 딥웰 픽업 영역;을 더 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제2 절연막 패턴은 상기 제2 도전형의 확장 드레인 정션 영역과 상기 드레인 영역, 상기 드레인 실리사이드 층과 직접 접촉하며 형성되는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제1 절연막 패턴은 상기 제1 도전형의 바디 영역과 상기 소스 영역 영역, 상기 소스 실리사이드 층과 직접 접촉하며 형성되는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 게이트 전극의 상면(top surface)은 상기 게이트 실리사이드 층, 상기 제1 절연막 패턴, 상기 제2 절연막 패턴과 직접 접촉하여 형성되는 반도체 소자.
  13. 기판에 게이트 절연막과 게이트 전극을 형성하는 단계;
    상기 기판 전면적에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 이용하여 상기 게이트 전극의 일 측에 제1 절연막 패턴을 형성하고, 상기 게이트 전극의 타 측에 스페이서를 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계;
    상기 게이트 전극의 일 측에 소스 영역을 형성하는 단계;
    상기 게이트 전극의 타 측에 드레인 영역을 형성하는 단계;
    상기 기판 전면적에 제2 절연막을 증착하는 단계:
    상기 제2 절연막 상에 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 이용하여 상기 게이트 전극의 일 측에 형성된 상기 제2 절연막을 제거하고, 상기 게이트 전극의 타 측 및 스페이서 상에 제2 절연막 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 제거하는 단계;
    상기 드레인 영역 상에 드레인 실리사이드 층을 형성하는 단계;
    상기 소스 영역 상에 소스 실리사이드 층을 형성하는 단계; 및
    상기 드레인 실리사이드 층 및 소스 실리사이드 층 상에 각각 드레인 컨택 플러그 및 소스 컨택 플러그를 형성하는 단계;를 포함하고,
    상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 접촉하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 기판에 딥웰 영역과 소자 분리 영역을 형성하는 단계;
    상기 딥웰 영역에 제1 도전형의 웰 영역을 형성하는 단계;
    상기 제1 도전형의 웰 영역 상에 제1 도전형의 바디 영역과 제2 도전형의 확장 드레인 영역을 형성하는 단계;
    상기 딥웰 영역과 상기 바디 영역에 각각 딥웰 픽업 영역과 바디 픽업 영역 을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제2 절연막 패턴은 상기 제1 절연막 패턴과 중첩되도록 형성되고, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴 위에 형성되는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제1 절연막 패턴은 상기 소스 영역과 일부 중첩하면서 상기 소스 실리사이드 층과 접촉하고, 상기 소스 컨택 플러그와 일정 간격 이격되어 배치되고,
    상기 제2 절연막 패턴은 상기 드레인 영역과 일부 중첩하면서 상기 드레인 실리사이드 층과 접촉하고, 상기 드레인 컨택 플러그와 일정 간격 이격되어 배치되는 반도체 소자의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제1 절연막 패턴은 상기 기판에 형성된 제1 영역과 상기 게이트 전극 상에 형성된 제2 영역을 가지며,
    상기 제1 영역의 길이가 상기 제2 영역의 길이보다 길게 형성되는 반도체 소자의 제조 방법.
  18. 제 13 항에 있어서,
    상기 제2 절연막 패턴은 상기 기판에 형성된 제3 영역과 상기 게이트 전극 상에 형성된 제4 영역을 가지며,
    상기 제3 영역의 길이가 상기 제4 영역의 길이보다 짧게 형성되는 반도체 소자의 제조 방법.
  19. 제 13 항에 있어서,
    상기 게이트 전극 상에 게이트 실리사이드 층을 형성하는 단계; 및
    상게 게이트 실리사이드 층 상에 게이트 컨택 플러그를 형성하는 단계;를 더 포함하고,
    상기 제1 및 제2 절연막 패턴은 상기 게이트 컨택 플러그와 일정 간격 떨어져 형성되는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 게이트 컨택 플러그는 상기 반도체 소자의 상면 관점(top view)에서 상기 제1 절연막 패턴과 상기 제2 절연막 패턴에 의해 완전히 둘러싸는 반도체 소자의 제조 방법.
  21. 제 14 항에 있어서,
    상기 제2 절연막 패턴은 상기 제2 도전형의 확장 드레인 정션 영역과 상기 드레인 영역, 상기 드레인 실리사이드 층과 직접 접촉하며 형성되는 반도체 소자의 제조 방법.
  22. 제 14 항에 있어서,
    상기 제1 절연막 패턴은 상기 제1 도전형의 바디 영역과 상기 소스 영역 영역, 상기 소스 실리사이드 층과 직접 접촉하며 형성되는 반도체 소자의 제조 방법.
  23. 제 19 항에 있어서,
    상기 게이트 전극의 상면(top surface)은 상기 게이트 실리사이드 층, 상기 제1 절연막 패턴, 상기 제2 절연막 패턴과 직접 접촉하여 형성되는 반도체 소자의 제조 방법.
  24. 제 13 항에 있어서,
    상기 드레인 컨택 플러그 및 소스 컨택 플러그를 형성하는 단계; 이전에, 상기 드레인 실리사이드 층 및 소스 실리사이드 층 상에 보더리스 컨택 절연막 및 층간 절연막을 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.

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