KR102415934B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR102415934B1
KR102415934B1 KR1020200100930A KR20200100930A KR102415934B1 KR 102415934 B1 KR102415934 B1 KR 102415934B1 KR 1020200100930 A KR1020200100930 A KR 1020200100930A KR 20200100930 A KR20200100930 A KR 20200100930A KR 102415934 B1 KR102415934 B1 KR 102415934B1
Authority
KR
South Korea
Prior art keywords
insulating layer
layer pattern
gate
gate electrode
region
Prior art date
Application number
KR1020200100930A
Other languages
English (en)
Other versions
KR20220020529A (ko
Inventor
김국환
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020200100930A priority Critical patent/KR102415934B1/ko
Priority to US17/376,557 priority patent/US20220052156A1/en
Priority to TW110126990A priority patent/TW202207469A/zh
Priority to DE102021120897.1A priority patent/DE102021120897A1/de
Publication of KR20220020529A publication Critical patent/KR20220020529A/ko
Application granted granted Critical
Publication of KR102415934B1 publication Critical patent/KR102415934B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 누설 전류를 줄일 수 있는 반도체 소자를 개시한다. 본 발명의 반도체 소자는, 기판에 형성된 소스 영역과 드레인 영역과 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 게이트 전극의 일측면과 접하고, 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴, 상기 드레인 영역 방향으로, 상기 게이트 전극의 타측면에 형성된 스페이서, 및 상기 제1 절연막 패턴과 상기 스페이서 사이에 형성된 게이트 실리사이드 층을 포함하는 구성된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 누설 전류를 줄일 수 있는 반도체 소자에 관한 것이다.
일반적으로 코어(core) 회로 내부에 형성되어 있는 반도체 소자를 ESD(Electrostatic Discharge) 또는 EOS(Electrical Over Stress)로부터 보호하기 위하여 ESD 회로가 형성된다. 또한 ESD 또는 EOS가 반도체 소자의 게이트 전극을 통해 들어오는 경우를 대비해서, 게이트 절연막을 두껍게 형성한다. 왜냐하면 반도체 소자에 ESD 또는 EOS가 인가될 경우 얇은 게이트 절연막이 파괴될 수 있기 때문이다. 또한 ESD 또는 EOS를 견디기 위해서, 게이트 전극의 저항을 올리는 구조를 많이 사용하고 있다. 그래서 게이트 전극의 저항을 올리기 위해서 게이트 전극 표면에 실리사이드 블라킹 절연막을 형성한다. 그렇게 해서 게이트 전극에 인가된 높은 ESD 또는 EOS를 어느 정도 완화시킬 수 있다.
그런데 ESD 또는 EOS 등과 같은 높은 전계(electric field)가 형성되면, 게이트 전극- 드레인 전극 사이 또는 게이트 전극-소스 전극에 누설 전류가 발생하는 현상이 있었다. 이러한 현상을 방지하기 위해, 게이트 전극-드레인 전극 사이 간격을 크게 한다. 그래서 ESD 또는 EOS로 인한 높은 전계(electric field)에도 불과하고, 게이트 전극-드레인 전극 사이의 누설 전류를 차단할 수 있다. 그러나 게이트 전극과 소스 전극 사이는 채널을 형성하기 위해 소스 영역과 게이트 전극은 되도록 가까이 배치된다. 이러한 구조로 인해, 게이트 전극에 높은 전계(electric field)가 인가될 경우, 게이트 전극-소스 전극 영역 사이는 누설 전류가 문제가 되고 있다.
본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 게이트 전극- 소스 전극 사이의 누설 전류를 감소시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 게이트 전극-소스 영역 사이에 저항을 증가시켜 누설 전류를 감소시킬 수 있는 반도체 소자를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명은, 기판에 형성된 소스 영역과 드레인 영역과 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극의 일측면과 접하고, 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴; 상기 드레인 영역 방향으로, 상기 게이트 전극의 타측면에 형성된 스페이서; 및 상기 제1 절연막 패턴과 상기 스페이서 사이에 형성된 게이트 실리사이드 층을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 스페이서와 상기 제1 절연막 패턴은 서로 동일한 물질로 형성되고, 상기 제1 절연막 패턴은 상기 게이트 실리사이드 층, 상기 소스 영역, 상기 게이트 절연막과 직접 접촉하며, 상기 스페이서의 일단은 상기 게이트 전극의 타측면과 접하여 형성되고, 상기 스페이서의 끝단은 상기 게이트 절연막의 끝단과 정렬되어 형성된다.
상기 기판의 일부를 덥고, 상기 스페이서와 접촉하고, 상기 게이트 실리사이드 층과 접촉하여 형성된 실리사이드 블라킹 층을 더 포함한다.
상기 실리사이드 블라킹 층은 상기 제1 절연막 패턴과 서로 이격되어 형성한다.
상기 실리사이드 블라킹 층은 상기 게이트 절연막과 접촉하고, 상기 드레인 영역과 접촉하여 형성한다.
상기 실리사이드 블라킹 층은 상기 제1 절연막 패턴보다 두껍게 형성한다.
본 발명의 다른 특징에 따르면, 기판에 형성된 소스 영역과 드레인 영역과 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극의 일측면과 접촉하고, 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴; 상기 게이트 전극의 타측면과 접촉하고 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제2 절연막 패턴; 및 상기 제1 절연막 패턴과 상기 제2 절연막 패턴 사이에 형성된 게이트 실리사이드 층을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 평면도 관점에서 서로 만나고 상기 게이트 전극 주변을 감싸도록 형성된다.
상기 제1 절연막 패턴보다 상기 제2 절연막 패턴의 면적이 평면도 관점에서 보면 더 크게 형성된다.
상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 평면도 관점에서 보면 서로 접촉하고, 또 상기 제1 및 제2 절연막 패턴이 상기 게이트 실리사이드 층을 제외한 상기 게이트 전극의 모든 상면을 덮도록 형성된다.
상기 게이트 절연막은 제1 게이트 절연막과, 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 포함하고, 상기 제2 절연막 패턴의 일단은 상기 게이트 전극의 상면에 형성되고, 상기 제2 절연막 패턴의 타단은 상기 제2 게이트 절연막의 타단과 얼라인(align)되어 형성된다.
상기 제1 및 제2 절연막 패턴은 서로 동일한 물질로 형성되고, 상기 제1 절연막 패턴은 상기 게이트 실리사이드 층, 상기 소스 영역, 상기 게이트 절연막과 직접 접촉한다.
상기 제2 절연막 패턴과 상기 게이트 절연막은 상기 게이트 전극의 타측면보다 상기 드레인 영역 방향으로 더 연장된다.
상기 기판에 형성된 딥웰 영역; 상기 딥웰 영역 안에 형성된 웰 영역; 상기 드레인 영역을 감싸는 확장 드레인 정션 영역; 및 상기 소스 영역을 감싸는 바디 영역을 더 포함한다.
상기 드레인 영역 상에 형성된 드레인 실리사이드 층; 상기 드레인 실리사이드 층 상에 형성된 드레인 컨택 플러그; 상기 소스 영역 상에 형성된 소스 실리사이드 층; 및 상기 소스 실리사이드 층 상에 형성된 소스 컨택 플러그를 더 포함한다.
상기 게이트 실리사이드 층 상에 형성된 게이트 컨택 플러그를 더 포함하고, 상기 게이트 컨택 플러그는 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴과 가깝게 배치되고, 상기 게이트 컨택 플러그는 상기 제1 및 제2 절연막 패턴과 이격되어 형성된다.
상기 기판의 일부를 덥고, 상기 제2 절연막 패턴과 접촉하여 형성되고, 상기 제2 절연막 패턴보다 두꺼운 제3 절연막 패턴을 더 포함한다.
상기 제3 절연막 패턴은 상기 제1 절연막 패턴과 서로 이격되어 형성한다.
상기 제3 절연막 패턴은 상기 게이트 절연막과 접촉하고, 상기 드레인 영역과 접촉하여 형성한다.
상기 제3 절연막 패턴은 상기 제2 절연막 패턴보다 두껍게 형성한다.
상기 제3 절연막 패턴은 상기 제1 절연막 패턴까지 연장하여 형성한다.
본 발명의 또 다른 특징에 따르면, 액티브 영역 형성된 소스 영역과 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 소스 영역과 중첩되고, 상기 게이트 전극의 일측 및 상면 일부까지 연장되어 형성된 제1 절연막 패턴; 상기 게이트 전극의 타측과 접촉하고 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제2 절연막 패턴; 상기 제1 절연막 패턴과 상기 제2 절연막 패턴 사이에 형성된 게이트 실리사이드 층; 및 상기 게이트 전극 및 제2 절연막 패턴과 중첩되고, 상기 드레인 영역까지 연장되어 형성되는 제3 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 제3 절연막 패턴은 상기 제1 절연막 패턴까지 연장되어 형성된다.
상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 평면도 관점에서 보면 서로 접촉하고, 또 상기 제1 및 제2 절연막 패턴이 상기 게이트 실리사이드 층을 제외한 상기 게이트 전극의 모든 상면을 덮도록 형성된다.
상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 상면도 관점에서 보면 서로 만나고, 또 상기 게이트 전극 주변을 감싸도록 형성된다.
상기 제1 절연막 패턴보다 상기 제2 절연막 패턴의 면적이 상면도 관점에서 보면 더 크다.
상기 드레인 영역 상에 형성된 드레인 컨택; 상기 소스 영역 상에 형성된 소스 컨택; 및 상기 게이트 영역 상에 형성된 게이트 컨택을 더 포함한다.
상기 게이트 컨택은 상기 제1 및 제2 절연막 패턴과 이격되어 형성된다.
상기 제3 절연막 패턴은 상기 드레인 컨택, 상기 게이트 컨택, 상기 소스 컨택과 각각 이격되도록 형성된다.
상기 게이트 컨택 플러그는 상기 제1 및 제2 절연막 패턴과 이격되어 형성된다.
상기 게이트 컨택 플러그는 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴과 가깝게 배치된다.
이상과 같은 본 발명의 반도체 소자에 따르면, 소스 영역 방향으로 게이트 전극의 일 측에 제1 절연막 패턴을 형성하고, 드레인 영역 방향으로 게이트 전극의 타 측에 제2 절연막 패턴 및 제3 절연막 패턴을 형성하여, 게이트 전극 - 소스 영역 및 게이트 전극 - 드레인 영역 간의 누설 전류를 감소시키고 있다.
본 발명의 반도체 소자에 따르면, LDD 절연막을 식각해서 형성한 제2 절연막인 LDD 절연막 패턴을 드레인 영역 방향에 형성하고 있어, 게이트 전극과 드레인 영역 사이의 저항을 효과적으로 더 증가시켜 누설전류를 줄이고 있다.
본 발명의 반도체 소자에 따르면, 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막이 스페이서 역할을 하는 제2 절연막 패턴과 함께 드레인 영역 방향으로 연장하여 형성함으로써, 게이트 전극 -드레인 영역 간의 누설 전류를 막을 수 있다. 따라서 보다 안정적으로 동작하는 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도
도 1b는 도 1a의 A-A'선을 기준으로 한 반도체 소자의 단면도
도 2a는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도
도 2b는 도 1a의 B-B'선을 기준으로 한 반도체 소자의 단면도
도 3a는 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도
도 3b는 도 3a의 C-C'선을 기준으로 한 반도체 소자의 단면도
도 4a는 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도
도 4b는 도 4a의 D-D'선을 기준으로 한 반도체 소자의 단면도
도 5a는 본 발명의 제5 실시 예에 따른 반도체 소자의 평면도
도 5b는 도 5a의 E-E'선을 기준으로 한 반도체 소자의 단면도
도 6a는 본 발명의 제6 실시 예에 따른 반도체 소자의 평면도
도 6b는 도 6a의 F-F'선을 기준으로 한 반도체 소자의 단면도
도 7a는 본 발명의 제7 실시 예에 따른 반도체 소자의 평면도
도 7b는 도 7a의 G-G'선을 기준으로 한 반도체 소자의 단면도
도 8a는 본 발명의 제8 실시 예에 따른 반도체 소자의 평면도
도 8b는 도 8a의 H-H'선을 기준으로 한 반도체 소자의 단면도
도 8c는 도 8a의 I-I'선을 기준으로 한 반도체 소자의 단면도
도 9a는 본 발명의 제9 실시 예에 따른 반도체 소자의 평면도
도 9b는 도 9a의 J-J'선을 기준으로 한 반도체 소자의 단면도
도 9c는 도 9a의 K-K'선을 기준으로 한 반도체 소자의 단면
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1a는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도, 도 1b는 도 1a의 A-A'선을 기준으로 한 반도체 소자의 단면도이다.
도 1a를 보면, 기판에 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240)을 포함하는 액티브 영역(200)이 형성된다. 액티브 영역(200)의 각각의 영역(210, 220, 230, 240)들은 액티브 마스크 패턴(미도시)를 이용하여 형성한다. 바디 픽업영역(230)과 딥웰 픽업 영역(240)은 소정 간격 이격된다. 상기 액티브 영역(200)의 드레인 영역(210), 소스 영역(220), 바디 픽업 영역(230) 및 딥웰 픽업 영역(240)에는 각각 드레인 컨택(211), 소스 컨택(221), 바디 컨택(231) 및 DNW 컨택(241)이 형성된다. 상기한 컨택(211, 221, 231, 241)들은 해당 영역에 각각 하나 이상 포함하여 형성될 수 있다. 상기 컨택(211, 221, 231, 241)에는 금속 배선과 연결되는 컨택 플러그(도 1a: 212, 222, 232, 242)가 각각 형성된다.
소스영역(220)과 드레인 영역(210) 사이에 게이트 영역(110, 게이트 전극)이 형성된다. 도면을 기준으로 게이트 전극(110)의 좌측에 소스 영역(220)이 형성되고 우측에 드레인 영역(210)이 형성되고 있다. 게이트 전극(110)에는 게이트 컨택(111)이 형성된다.
도 1a에서 보듯이 반도체 소자는 제1 절연막 패턴(300)과 제3 절연막 패턴(400)을 포함한다. 제1 절연막 패턴(300)은 LDD 절연막을 식각해서 형성하기 때문에, 'LDD 절연막 패턴'이라고 할 수 있다. 그리고 제3 절연막 패턴(400)은 살리사이드(salicide) 또는 실리사이드(silicide)가 형성되지 않도록 실리콘 산화막, 실리콘 질화막 물질을 이용해서 형성한다. 제3 절연막 패턴(400)은 논-살 공정(non-sal process)에서 형성되기 때문에 '논-살 절연막 패턴(non-sal dielectric pattern)'이라고 할 수 있다. 또는 실리사이드가 형성하지 않도록 하기 위한 막이므로, 실리사이드 블라킹 층(silicide blocking layer), 실리사이드 블라킹 절연막(silicide blocking dielectric layer), 실리사이드 블라킹 절연막 패턴(silicide blocking dielectric pattern)이라고 부를 수 있다. 제1 절연막 패턴(300)과 제3 절연막 패턴(400)은 각각의 마스크 패턴을 이용하여 형성한다. 각각의 마스크 패턴은 제1 절연막 패턴(300)과 제3 절연막 패턴(400)의 형상에 대응하여 서로 다른 다양한 레이아웃(layout)으로 디자인될 수 있다. 제1 절연막 패턴(300) 및 제3 절연막 패턴(400)은 다양한 형태 및 소정 재질로 형성될 수 있으며, 이는 뒤에서 도시하는 다른 실시 예들을 참조하여 설명하기로 한다.
제1 절연막 패턴(300)은 소스 영역(220)과 게이트 전극(110)에 걸쳐 형성되며, 게이트 전극(110)보다 길게 형성된다. 제1 절연막 패턴(300)은 소스 컨택(221)및 게이트 컨택(111)과는 이격되며, E1 폭을 갖는 제1 영역과 E2의 폭을 갖는 제2 영역으로 나눌 수 있다. 폭은 X축 방향을 말한다. 제1 영역은 소스 영역(220)측에 위치하고, 제2 영역은 게이트 전극(110)측에 위치한다. 상기 E1 폭이 넓을수록 게이트 전극(110)과 소스 영역(220) 사이에 저항이 증대되기 때문에, 게이트 전극(110)과 소스 영역(220) 사이의 누설전류가 감소한다.
제1 절연막 패턴(300)과 제3 절연막 패턴(400)이 없는 영역은 게이트 전극(110) 상에 게이트 실리사이드 층(120)이 형성된다.
도 1a를 보면 제3 절연막 패턴(400)은 제1 절연막 패턴(300)과 소정 간격(D2) 이격되며, 게이트 전극(110) 및 드레인 영역(210)에 걸쳐 형성된다. 이렇게 하면 게이트 전극(110)과 드레인 영역(210) 사이의 저항이 증대되기 때문에, 게이트 전극(110)과 드레인 영역(210) 간의 누설전류가 감소하는 것을 기대할 수 있다. 제3 절연막 패턴(400)은 E3 폭을 갖는 제3 영역과 E4의 폭을 갖는 제4 영역으로 나눌수 있다. 제3 영역은 게이트 전극(110)측에 위치하고, 제4 영역은 드레인 영역(210)측에 위치한다. 제3 절연막 패턴(400)은 게이트 컨택(111) 및 드레인 컨택(211)과 소정 이격되게 배치되며, 제1 절연막 패턴(300)과 비교하면 폭은 더 크고 길이는 더 짧게 형성된다. 대략 직육면체 형상으로 형성된다.
제1 절연막 패턴(300)과 제3 절연막 패턴(400)에 의해 게이트 전극(110)의 저항이 증대된다. 따라서 ESD 또는 EOS로 인한 반도체 소자의 불량을 막을 수 있다.
도 1a를 보면 제3 절연막 패턴(400)과 드레인 컨택(211)은 간격 'D1'만큼 떨어져 형성된다. 제3 절연막 패턴(400)과 드레인 컨택 플러그(212)는 서로 접촉할 수도 있으나, 그렇게 될 경우 드레인 실리사이드 층(213)의 길이가 짧아져서 컨택 저항이 증가하는 단점이 있다. 그래서 제3 절연막 패턴(400)과 드레인 컨택 플러그(212) 사이에 간격 'D1'를 확보하는 것이 바람직하다.
도 1b는 도 1a의 A-A' 선을 기준으로 본 발명의 실시 예에 따른 반도체 소자의 단면도이다. 도면을 보면, 반도체 소자는 기판(10)의 상면에서 소정 깊이로 형성된 제1 도전형(즉 P형)의 웰 영역(20)을 포함한다. 상기 웰 영역(20)은 소자분리영역(40, 41) 사이에 배치되며, 소자분리영역(40, 41)보다 깊게 형성된다.
두께가 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함하는 게이트 절연막(50)은 상기 웰 영역(20) 위에 형성된다. 게이트 전극(110)은 게이트 절연막(50) 위에 배치된다. 드레인 영역(210) 및 소스 영역(220)은 상기 웰 영역(20) 내에 형성되고, 게이트 절연막(50) 아래 양측에 각각 배치된다.
게이트 절연막(50)은 두께가 서로 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함할 수 있다. 제1 게이트 절연막(51)은 제2 게이트 절연막(52)보다 얇으며, 제2 게이트 절연막(52)은 제1 게이트 절연막(51)보다 두껍게 형성될 수 있다. 제2 게이트 절연막(52)은 두개의 부분으로 또 나눌 수 있다. 제2 게이트 절연막(52)은 제1 게이트 절연막(51)과 가까이 갈수록 두께가 작아지는 부분이 있고, 스페이서(60) 방향으로 갈수록 두께가 일정한 부분이 있다. 이렇게 두께가 다른 게이트 절연막(51, 52)를 사용함으로써, 중전압 또는 고전압 소자에서 사용하는 전압이 허용되는 레벨 쉬프트 반도체 소자를 구현할 수 있다.
두께가 얇은 제1 게이트 절연막(51)은 소스 영역(220) 근처에 배치되고 두께가 두꺼운 제2 게이트 절연막(52)은 드레인 영역(210) 근처에 배치된다. 드레인 전압이 소스 전압보다 높기 때문에 게이트 절연막(50)이 파괴되는 것을 방지하기 위함이다. 일 예로 드레인 전압은 중전압인 3.3V 이상이고, 게이트 전압은 저전압인 0.5V ~ 2V 정도일 경우 두꺼운 게이트 절연막만을 사용하면, 드레인 전류가 너무 낮아지고, 이를 위해 채널 영역의 폭을 넓게 가져가야 해서 반도체 소자의 면적이 커지는 문제가 있었다. 반대로 얇은 게이트 절연막만 사용하면, 중전압 이상의 드레인 전압으로 인하여 게이트 절연막이 파괴되는 문제가 있었다. 따라서 게이트 절연막(50)을 두께가 얇은 게이트 절연막(51)과 두께가 두꺼운 게이트 절연막(52)을 포함한 구성으로 하여 위와 같은 문제점을 해결한다.
드레인 전압은 소스 전압보다 높으므로, 게이트 절연막(50)은 드레인 영역(210)에서 소스 영역(220)으로 갈수록 게이트 절연막(50)의 두께가 얇아지도록 경사지게 형성할 수도 있다. 드레인 영역(210)은 항복 전압을 증가시키기 위해 게이트 전극(110)에서 소정의 거리만큼 이격 되어 형성된다.
게이트 전극(110) 및 게이트 절연막(50)의 양 측면에 각각 제1 절연막 패턴(300)과 스페이서(60)가 형성된다. 제1 절연막 패턴(300)이 소스 영역(220) 측에 형성되고, 소스 영역(220)은 제1 절연막 패턴(300)의 일부와 중첩되면서 형성된다. 그리고 드레인 영역(210) 측에 스페이서(60)가 형성된다. 스페이서(60)는 제1 절연막 패턴(300)이 없는 드레인 영역(210) 측에만 형성되고, 제1 절연막 패턴(300)과 스페이서(60)는 같은 물질로 형성된다.
제3 절연막 패턴(400)은 제1 절연막 패턴(300)과 이격되면서 게이트 전극(110)의 상면과 스페이서(60)를 덮으면서 드레인 영역(210)까지 연장하여 형성된다. 제3 절연막 패턴(400)은 기판(10)의 일부를 덥고, 스페이서(60)와 접촉하고, 상기 실리사이드 층(120)과 접촉하여 형성된다. 제3 절연막 패턴(400)의 두께는 제1 절연막 패턴(300)보다 두껍게 형성된다. 제3 절연막 패턴(400)은 충분한 두께를 갖도록 설계한다. 그렇게 하는 이유는 제3 절연막 패턴(400)이 얇을 경우, 후속 공정에서 진행되는 여러 가지 식각 공정에 의해 제거될 수 있고, 그러면 이렇게 제거된 영역에 실리사이드가 형성될 수 있기 때문이다. 제1 절연막 패턴(300)과 제3 절연막 패턴(400) 사이의 게이트 전극(110) 위에는 게이트 실리사이드 층(120)이 형성된다.
반도체 소자는 확장 드레인 정션 영역(80)을 더 포함한다. 확장 드레인 정션 영역(80)은 드레인 영역(210)으로부터 제2 게이트 절연막(52)까지 연장되어 낮은 드레인 저항을 제공한다. 도 1b와 같이 확장 드레인 정션 영역(80)은 얇은 게이트 절연막인 제1 게이트 절연막(51)까지 길이(L)가 연장되어 배치될 수 있다. 즉 확장 드레인 정션 영역(80)의 길이는 게이트 절연막(51, 52)사이에서 자유롭게 길이를 조절하여 배치 가능하다. 확장 드레인 정션 영역(80)은 드레인 영역(210)보다 더 높은 에너지로 이온 주입을 함으로써 드레인 영역(210)을 감싸도록 형성된다. 확장 드레인 정션 영역(80)은 N형 불순물 인(Phosphorous) 또는 비소(Arsenic)를 이용하여 형성할 수 있다. 확장 드레인 정션 영역(80) 깊이는 옆에 배치된 소자분리영역(40) 보다 얇은 깊이로 형성된다.
반도체 소자는 제1 도전형의 P- 바디영역(90)을 더 포함할 수 있다. P-바디영역(90)은 얇은 게이트 절연막인 제1 게이트 절연막(51) 아래에 위치하여 채널 영역 역할을 한다. P-바디영역(90)은 소스영역(220), 바디 컨택영역(230) 및 LDD 영역(95)을 감싸는 형태이고, P-바디영역(90)의 깊이는 옆에 배치된 소자분리영역(41)보다 얇고 확장 드레인 정션 영역(80) 깊이보다는 깊다. P-바디영역(90)의 깊이는 소자 분리 영역(41)보다 깊을 수도 있다. P-바디영역(90)의 깊이는 확장 드레인 정션 영역(80) 깊이와 동일하거나 얇을 수도 있다. P-바디영역(90)은 확장 드레인 정션 영역(80)과 소정 간격 이격되게 배치된다. 그리고 P-바디영역(90)이 없을 경우 상기 제1 도전형의 웰 영역(20)이 채널 영역을 대신 수행할 수 있기 때문에 P-바디영역(90)은 형성되지 않아도 된다. P-바디영역(90)과 웰 영역(20)의 도전형이 동일하기 때문에 가능하다. LDD 영역(95)은 채널 영역을 확보하기 위한 것이고, LDD 이온 주입을 실시하여 제1 게이트 절연막(51) 아래에 형성된다. 드레인 영역(210)은 확장 드레인 정션 영역(80)이 형성되기 때문에 LDD 이온 주입은 하지 않는다.
반도체 소자는 제2 도전형의 딥웰 영역(DNW)(30)을 더 포함할 수 있다. 제2 도전형의 딥웰 영역(30)은 반도체 소자와 다른 소자를 분리해야 할 경우에 필요하다. 상기 딥웰 영역(30)은 소자분리영역(40, 42) 사이에 배치되며, 제1 도전형의 웰 영역(20)을 포함하여 배치되어 있다. 이때 제2 도전형의 딥웰 영역(30)에 바이어스 전압을 인가하기 위한 제2 도전형의 딥웰 픽업 영역(240)을 더 형성할 수 있다. 소자분리영역(42) 옆에는 기판 픽업 영역(250)이 형성된다.
반도체 소자는 드레인 영역(210)과 바디 픽업 영역(230) 옆에 형성되어 인접 소자와의 분리를 위한 소자분리영역(isolation region)(40, 41)을 포함한다. 소자분리영역(40, 41)은 STI(Shallow Trench Isolation), MTI(Medium Trench Isolation), DTI(Deep Trench Isolation) 중의 하나일 수 있다. 소자분리영역(40, 41)은 트렌치 대신 로코스(LOCOS) 산화막을 사용할 수도 있다. 그리고 트렌치 영역에는 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 폴리 실리콘(poly-Si) 물질을 채워서 형성할 수 있으며 또한 상기 물질들을 결합하여 형성 할 수도 있다.
반도체 소자는 소자분리영역(41)과 소스영역(220) 사이에 제1 도전형의 바디 픽업 영역(230)을 포함할 수 있다. 제1 도전형의 바디 픽업 영역(230)은 제1 도전형의 웰 영역(20) 또는 제1 도전형의 바디 영역(90)에 접지 전압을 인가하기 위한 것이다.
도 1b에서 보듯이 실리사이드 층(253, 243, 233, 223, 213)은 기판 픽업영역(250), 딥웰 컨택영역(240), 바디 픽업 영역(230), 소스 영역 일부(220), 드레인 영역(210) 일부 상면에 배치된다. 소스 실리사이드 층(223) 위에는 소스 컨택 플러그(222)가 형성되며, 드레인 실리사이드 층(213) 위에는 드레인 컨택 플러그(212)가 형성된다. 또 바디 컨택 실리사이드 층(233) 및 딥웰 컨택 실리사이드 층(243)에는 각각 바디 컨택 플러그(232) 및 딥웰 컨택 플러그(242)가 형성될 수 있다. 여기서 실리사이드 층(253, 243, 233, 223, 213)은 CoSi2, NiSi, TiSi2 등이 형성된 영역을 말한다. 실리사이드 층(253, 243, 233, 223, 213)의 물질은 금속- 실리사이드 물질로 이루어진다.
도 1b에서 보듯이 제1 절연막 패턴(300)은 소스 영역(220)과 일부 중첩하면서 소스 실리사이드 층(223)과 접촉하고, 소스 컨택 플러그(222)와 일정 간격 이격되어 배치된다. 제1 절연막 패턴(300)은 기판(10)에 형성된 제1 영역과 게이트 전극(110) 상에 형성된 제2 영역을 가지며, 제1 영역의 폭과 제2 영역의 폭이 거의 같게 형성될 수 있다. 또는 제1 영역의 폭과 제2 영역의 폭이 다르게 형성될 수 있다. 제1 절연막 패턴(300)은 소스 영역(220), 소스 실리사이드 층(223), LDD 영역(95)과 직접 접촉하며 형성된다.
제3 절연막 패턴(400)은 상기 게이트 전극(110)의 일부와 스페이서(60)를 덮으면서 드레인 영역(210)까지 연장되어 형성된다. 제3 절연막 패턴(400)은 드레인 영역(210)과 일부 중첩하면서 드레인 실리사이드 층(213)과 접촉하고, 드레인 컨택 플러그(212)와 일정 간격 이격되어 배치된다. 제3 절연막 패턴(400)은 게이트 전극(110) 상에 형성된 제3 영역과 기판에 형성된 제4 영역을 가지며, 제3 영역의 폭이 제4 영역의 폭보다 짧게 형성된다. 그리고 제3 절연막 패턴(400)은 제2 도전형의 확장 드레인 정션 영역(80)과 드레인 영역(210), 드레인 실리사이드 층(213)과 직접 접촉하며 형성된다.
게이트 전극(110)의 상면(top surface)은 게이트 실리사이드 층(120), 제1 절연막 패턴(300), 제3 절연막 패턴(400)과 직접 접촉하여 형성된다. 그리고 상기 제1 절연막 패턴(300) 및 제3 절연막 패턴(400)은 게이트 컨택(111)과 일정 간격 떨어져 형성된다.
이와 같이 소스 영역(220)의 방향으로 게이트 전극(110)의 일 측에는 LDD 절연막 패턴을 형성하고, 드레인 영역(210)의 방향으로 게이트 전극(110)의 타 측에는 스페이서(60)와 논-살 절연막 패턴을 형성하고 있어, 게이트 전극 - 소스 영역과 게이트 전극 - 드레인 영역 간의 누설 전류를 감소시킬 수 있다.
이하 설명하는 본 발명의 다른 실시 예들에 따른 반도체 소자의 평면도 및 단면도는 앞에서 설명한 도 1과 대부분 유사하기 때문에, 설명의 편의를 위하여 도 1과 동일한 구성은 같은 부호를 부여하고, 차이점 위주로 설명한다.
도 2a는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도, 도 2b는 도 1a의 B-B'선을 기준으로 한 반도체 소자의 단면도이다.
도 2a를 보면, 반도체 소자는 제1 절연막 패턴(300), 제2 절연막 패턴(310) 및 제3 절연막 패턴(400)을 포함한다. 3개의 절연막 패턴이 형성되고 있다. 도 1a에 도시한 반도체 소자에서 제 2 절연막 패턴(310)이 더 형성된 구조이다. 제1 절연막 패턴(300) 및 제2 절연막 패턴(310)은 LDD 절연막을 식각해서 형성하는 것으로, 제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 동일한 물질로 형성된다. 제1 절연막 패턴(300)과 제2 절연막 패턴(310)의 형태, 크기 및 면적은 저농도 도핑 영역(lightly doped region) 또는 lightly doped drain (LDD) 형성 공정에서 결정한다. 제3 절연막 패턴(400)은 논-살 공정(non-sal process)에서 형성되는 논-살 절연막 패턴이다.
도 2a에서 보듯이 제1 절연막 패턴(300)은 소스 영역(220)과 게이트 전극(110) 일부에 걸쳐 형성되고, 제2 절연막 패턴(310)은 드레인 영역(210)과 게이트 전극(110) 일부에 걸쳐 형성된다. 폭과 길이가 동일한 서로 대칭되는 구조라 할 수 있다. 제1 절연막 패턴(300)과 제2 절연막 패턴(310)이 미 형성된 게이트 전극(110) 상에 게이트 실리사이드 층(120)이 형성된다. 제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 서로 이격되게 배치되고 있다. 그리고 도 2a와 같이 게이트 전극(110)의 양측에 서로 대칭구조로 구성하기 때문에 도 1a와 같이 하나의 절연막 패턴을 형성할 때보다 패턴 형성과정이 더 안정적이고 유리하다.
게이트 컨택(111)을 중심으로 양쪽으로 배치된 제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 각각 s1 및 s2만큼 이격된다. 이격 거리 s1과 s2는 동일하거나 다르게 설계할 수 있는데, 실시 예의 반도체 소자는 제1 절연막 패턴(300)과 게이트 컨택(111) 간의 거리 s1이 제2 절연막 패턴(310)과 게이트 컨택(111) 간의 거리 s2보다 더 크게 형성하고 있다.
도 2a에서 보듯이 제3 절연막 패턴(400)은 제2 절연막 패턴(310) 위에 일부가 중첩되며 드레인 영역(201) 일부에 걸쳐 형성된다. 제3 절연막 패턴(400)은 제2 절연막 패턴(310)보다 폭(X축 방향)은 더 넓고 길이(Y축 방향)는 짧게 형성된다. 제3 절연막 패턴(310)과 드레인 컨택(211)은 간격 'D1'만큼 떨어져 있다.
도 2b는 도 2a의 B-B' 선을 기준으로 본 발명의 실시 예에 따른 반도체 소자의 단면도이다. 앞서 설명한 도 1b에 도시한 반도체 소자 구조와 비교하면, 드레인 방향의 게이트 전극(110)에 제2 절연막(310)이 더 형성되어 있는 것이다.
제1 절연막 패턴(300)이 소스 영역(220) 측에 형성되고, 소스 영역(220)은 제1 절연막 패턴(300)의 일부와 중첩되면서 형성된다. 그리고 드레인 영역(210)측에는 도 1b의 스페이서 대신에 제2 절연막 패턴(310)이 형성된다. 상기 제3 절연막 패턴(310)은 게이트 전극(110) 상면 일부와 측면, 그리고 제2 게이트 절연막(52)의 일부와 중첩되면서 형성된다. 웰 영역(20) 위에 형성되는 게이트 절연막(50)은 두께가 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함하며, 제2 게이트 절연막(52)은 게이트 전극(110)에서 드레인 영역(210) 방향으로 더 연장되어 형성된다. 제1 절연막 패턴(300)과 제2 절연막 패턴(310)의 두께는 동일하다. 그리고 제1 절연막 패턴(300)과 제2 절연막 패턴(310) 사이의 게이트 전극(110) 위에는 게이트 실리사이드 층(120)이 형성된다.
도 2b에서 보듯이, 제3 절연막 패턴(400)은 제2 절연막 패턴(310)을 덮으면서 드레인 영역(210)까지 연장하여 형성된다. 제3 절연막 패턴(400)의 두께는 제1 절연막 패턴(300) 및 제2 절연막 패턴(310)보다 두껍게 형성된다. 제3 절연막 패턴(400)을 두껍게 하는 이유는 후속 공정에서 진행되는 여러 가지 식각 공정에 의하여 제3 절연막 패턴(400)이 제거되는 것을 방지하기 위함이다.
도 2b에서 보듯이 제1 절연막 패턴(300)은 소스 영역(220)과 일부 중첩하면서 소스 실리사이드 층(223)과 접촉하고, 소스 컨택 플러그(222)와 일정 간격 이격되어 배치된다. 제1 절연막 패턴(300)은 소스 영역(220), 소스 실리사이드 층(223), LDD 영역(95)과 직접 접촉하며 형성된다. 제2 절연막 패턴(310)은 제2 게이트 절연막(52)에 의하여 제2 도전형의 확장 드레인 정션 영역(80)과는 떨어지게 배치된다. 제2 절연막 패턴(310)과 제2 게이트 절연막(52)의 일 측은 얼라인되고 확장 드레인 정션 영역(80)에 위에 배치된다. 제3 절연막 패턴(400)은 상기 제2 절연막 패턴(310)을 덮으면서 드레인 영역(210)까지 연장되어 형성된다. 제3 절연막 패턴(400)은 드레인 영역(210)과 일부 중첩하면서 드레인 실리사이드 층(213)과 접촉하고, 드레인 컨택 플러그(212)와 일정 간격 이격되어 배치된다. 그리고 제3 절연막 패턴(400)은 제2 절연막 패턴(310), 제2 게이트 절연막(52), 제2 도전형의 확장 드레인 정션 영역(80), 드레인 영역(210) 및 드레인 실리사이드 층(213)과 직접 접촉하며 형성된다.
도 3a는 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도, 도 3b는 도 3a의 C-C'선을 기준으로 한 반도체 소자의 단면도이다. 제3 실시 예도 앞서 설명하고 있는 실시 예들의 구성들과 차이점 위주로 살펴본다.
도 3a를 보면, 반도체 소자는 제1 절연막 패턴(300) 및 제2 절연막 패턴(310)과 제3 절연막 패턴(400)을 포함한다. 제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 상부 및 하부에 각각 상/하 연장부(300a, 300b)가 형성되어 연결되는 형태이다. 그래서 도 3a의 절연막 패턴(300, 310)은 대략 4각 링 형상으로 게이트 전극(110)의 가장자리를 에워싸고 있는 형상이다. 게이트 전극(110)의 4면과 모두 접촉하게 된다. 상기 상/하부 연장부(300a, 300b)의 길이를 조절하면 제1 절연막 패턴(300)과 제3 절연막 패턴(310) 사이 간격을 조절할 수 있다.
제1 절연막 패턴(300) 및 제2 절연막 패턴(310)은 게이트 컨택(111)과 일정 간격 이격되어 배치되고, 제1 절연막 패턴(300) 및 제2 절연막 패턴(310)이 미 형성된 게이트 전극(110) 상에는 게이트 실리사이드 층(120)이 형성되도록 디자인된다. 제1 절연막 패턴(300)은 소스 영역(220) 및 이와 인접한 게이트 전극의 가장자리 일부와 겹치고, 제2 절연막 패턴(310)은 드레인 영역(210) 및 이와 인접한 게이트 전극의 가장자리 일부와 겹치고 있다.
도 3a을 보면 반도체 소자는 드레인 영역(210)쪽에 제3 절연막 패턴(400)을 포함한다. 제3 절연막 패턴(400)은 위에서 보면 사각 형상이고, 제2 절연막 패턴(310) 일부 및 드레인 영역(210)의 상면에 부분적으로 배치된다. 제3 절연막 패턴(400)의 일단은 제2 절연막 패턴(310)과 일부가 중첩되게 배치되고 타단은 드레인 컨택(211)과 간격 'D1' 만큼 떨어져 형성된다.
도 3b는 도 3a의 C-C'선을 기준으로 한 반도체 소자의 단면도이다. 즉 도 2b와 도 3b를 비교하면 반도체 기판에 형성된 트렌치 아이솔레이션 영역(40, 41, 42), 딥웰 영역(30), 웰 영역(20), 소스 영역(22), 확장 드레인 정션 영역(80), 드레인 영역(210), 바디 영역(90) 및 그외 픽업 영역(230, 240, 250), 컨택 플ㄹ그(212, 222, 232, 242) 등은 유사하다. 또한 게이트 절연막(50, 51, 52), 게이트 전극(110), 실리사이드 층(120, 213, 223, 233, 243, 253), 제1 절연막 패턴(300)도 유사한 구조를 갖는다. 여기서 상기 게이트 절연막은 제1 게이트 절연막과, 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 포함한다.
여기서 제1 절연막 패턴(300)은 LDD 영역(95), 게이트 실리사이드 층(120), 소스 실리사이드 층(223), 소스 영역(220)과 직접 접촉하여 형성된다. 제1 절연막 패턴(300)은 서로 연결된 형태이다.
그리고 도 3b에서, 도 2b와 달라진 부분은, 스페이서 대신(도2b, 60) 대신 제2 절연막 패턴(310)의 형성이다. 제1 절연막 패턴(300)과 마찬가지로, 제2 절연막 패턴(310)도 서로 연결된 형태이다. 제1 절연막 패턴(300)이 소스 영역(220)과 가까운 게이트 전극(110)의 일측면(one sidewall)에 형성되면, 제2 절연막 패턴(310)은 드레인 영역(210)과 가까운 게이트 전극(110)의 타측면(other sidewall)에 형성된다. 제2 절연막 패턴(310)의 일단(one end)은 제2 게이트 절연막(52)의 상부에 형성되고, 타단(other end)는 게이트 전극(110)의 상부 일부까지 연장되어 형성된다. 제2 절연막 패턴(310)의 일단(one end)은 두꺼운 제2 게이트 절연막(52)의 끝단과 정렬(align)되어 형성된다. 즉, 제2 절연막 패턴(310)과 제2 게이트 절연막(52)이 동시에 식각이 되기 때문에, 제2 절연막 패턴의 끝부분과 상기 제2 게이트 절연막의 끝부분과 얼라인(align)되어 형성되는 것이다. 제1 절연막 패턴과 제2 절연막 패턴은 서로 이격되어 형성한다. 제1 및 제2 절연막 패턴을 형성하기 위해 LDD 절연막을 증착하고 패터닝하기 때문에 제1 및 제2 절연막 패턴은 동일한 물질로 형성된다.
그리고 제3 절연막 패턴(400)이 기판 상에 형성되는데, 기판의 일부를 덥고, 제2 절연막 패턴과 접촉하고, 게이트 실리사이드 층(120)과 접촉하여 형성된다. 제1 절연막 패턴과 제3 절연막 패턴은 서로 이격되어 형성한다. 제3 절연막 패턴은 게이트 절연막(50, 52)과 접촉하고, 드레인 영역(210), 드레인 실리사이드 층(213)과 접촉하여 형성한다. 그러나 제3 절연막 패턴은 드레인 컨택 플러그(212)와 이격되어 형성한다. 상기 제3 절연막 패턴은 상기 제2 절연막 패턴보다 두껍게 형성한다.
다음의 실시 예는 논-살 절연막 패턴은 미형성되고 LDD 절연막 패턴만 형성된 반도체 소자에 대한 예이다.
도 4a를 참조하면, 반도체 소자는 게이트 전극(110) 양측에 형성된 LDD 절연막 패턴인 제1 절연막 패턴(300)과 제2 절연막 패턴(310)을 포함한다. 제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 모두 LDD 절연막을 식각해서 형성한 LDD 절연막 패턴이다. 제1 절연막 패턴(300)은 소스 영역(220)과 게이트 전극(110)에 걸쳐 형성되고, 각각 소스 컨택(221) 및 게이트 컨택(111)과는 이격되어 디자인된다.
제2 절연막 패턴(310)은 제1 절연막 패턴(300)과 소정 간격 이격되며 게이트 전극(110)과 드레인 영역(210)에 걸쳐 형성된다. 그리고 제1 절연막 패턴(300)보다 사이즈가 크게 형성된다. 도 4a에서 보듯이 제2 절연막 패턴(310)은 드레인 컨택(211)과 간격 D1만큼 이격되도록 드레인 영역(210) 방향으로 확장되는 소정 사이즈를 가진다. 상기 간격 D1은 도 1b, 도 2b, 도 3b에서 언급한 간격과 대응된다. 그래서 도 4a에 도시한 제 2 절연막 패턴(310)은 제3 절연막 패턴(400)의 폭만큼 더 연장되어 형성되었다고 할 수 있다. 도 4a의 반도체 소자에서 제2 절연막 패턴(310)은 도 1 내지 도 3에서 설명했던 스페이서(60) 및 논-살 절연막 패턴(400)의 역할을 수행한다.
그리고 제1 절연막 패턴(300)과 제2 절연막 패턴(310)이 형성되지 않은 영역은 게이트 전극(110) 위에는 게이트 실리사이드 층(120)이 형성된다.
도 4a의 D-D' 선 단면도를 나타낸 도 4b를 살펴본다. 반도체 소자는 웰 영역 (20)위에 두께가 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함한다. 게이트 전극(110)은 게이트 절연막(50) 위에 배치된다. 드레인 영역(210) 및 소스 영역(220)은 상기 웰 영역(20) 내에 형성되고, 게이트 절연막(50) 아래 양측에 각각 배치된다.
게이트 절연막(50)은 두께가 서로 다른 제1 게이트 절연막(51)과 제2 게이트 절연막(52)을 포함할 수 있다. 제1 게이트 절연막(51)은 제2 게이트 절연막(52)보다 얇으며, 제2 게이트 절연막(52)은 제1 게이트 절연막(51)보다 두껍게 형성될 수 있다.
도 4b에서 보듯이 두께가 얇은 제1 게이트 절연막(51)은 소스 영역(220) 근처에 배치되고 두께가 두꺼운 제2 게이트 절연막(52)은 드레인 영역(210) 근처에 배치된다. 그리고 제2 게이트 절연막(52)과 제2 절연막 패턴(310)은 앞서 실시 예와 비교하면 길이가 더 길게 확장된 구조이다. 즉 제2 게이트 절연막(52)과 제2 절연막 패턴(310)은 드레인 영역(210) 방향까지 길이가 연장되어 드레인 실리사이드 층(213)과 접촉하고, 드레인 컨택 플러그(212)와 일정 간격 이격되어 배치되게 디자인된다. 도 4b에서 알 수 있듯이 반도체 소자의 제2 게이트 절연막(52)은 제1 게이트 절연막(51)보다 길이가 더 길게 형성된다.
게이트 전극(110)의 양 측면에 제1 절연막 패턴(300)과 제2 절연막 패턴(310)이 형성된다. 제1 절연막 패턴(300)이 소스 영역(220) 측에 형성되고, 소스 영역(220)은 제1 절연막 패턴(300)의 일부와 중첩되면서 형성된다. 그리고 드레인 영역(210) 측에 제2 절연막 패턴(310)이 형성된다. 제2 절연막 패턴(310)은 제1 절연막 패턴(300)과 이격되면서 게이트 전극(110)의 상면과 측면, 그리고 길게 연장되어 형성된 제2 게이트 절연막(52)을 덮으면서 드레인 영역(210)까지 형성된다. 제2 절연막 패턴(310)의 끝단은 제2 게이트 절연막(52)의 끝단과 얼라인(align)되고, 드레인 컨택 플러그(212)와 소정 간격 이격된다.
도 4b의 반도체 소자는 게이트 전극(110)의 측면에 스페이서가 미형성된 구조로서, 제2 절연막 패턴(310)이 스페이서 및 논-살 역할을 하게 된다. 그리고 제2 게이트 절연막(52) 아래에 있는 드레인 영역(210)은 제2 절연막 패턴(310)을 형성한 다음에 이온 주입되어 형성된다. 제2 절연막 패턴(310)이 마스크 역할을 한다.
도 5a는 본 발명의 제5 실시 예에 따른 반도체 소자의 평면도이다. 도 5a는 도 4a와 같이 스페이서가 없는 구조이고, LDD 절연막 패턴으로만 절연막 패턴이 형성된 예이다. 도 5a는 도 4a에 도시한 반도체 소자에서 제1 절연막 패턴(300)과 제2 절연막 패턴(310)의 상/하부가 더 길게 확장되어 연결된 구조이다. 도 4a와 비교하면 게이트 실리사이드 층(120)의 면적이 더 줄어든다.
도 5a을 보면, 제1 절연막 패턴(300)과 제2 절연막 패턴(310), 상부 연장부(300a) 및 하부 연장부(300b)를 포함한다고 할 수 있고, 실질적으로 하나의 LDD 절연막 패턴일 수 있다.
제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 각각 소스 컨택(221) 및 드레인 컨택(211)과 소정 간격 이격된다. 또 게이트 실리사이드 층(120)에 형성된 게이트 컨택(111)과도 이격된다. 게이트 컨택(111)을 중심으로 좌우 방향으로 배치된 제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 각각 s1 및 s2만큼 떨어지게 배치된다. 상기 거리 s1 및 s2는 다양하게 설계할 수 있으나, 도 5a의 실시 예는 s1이 s2보다 더 크게 형성하고 있다.
도 5b의 반도체 소자의 단면도는 도 4b와 동일하기 때문에 생략하기로 한다. 도 4와 도 5에 도시한 반도체 소자는 제1 절연막 패턴(300)과 제2 절연막 패턴(310)의 상부 및 하부가 이격되어 있거나 절연막 패턴으로 연결된 정도의 차이만 존재하고, 다른 구성은 동일하다.
도 6a는 본 발명의 제6 실시 예에 따른 반도체 소자의 평면도이다. 도시된 바와 같이 반도체 소자는 LDD 절연막을 식각하여 형성한 제1 절연막 패턴(300) 및 제2 절연막 패턴(310)과 논-살 공정에서 형성하는 논-살 절연막 패턴인 제3 절연막 패턴(400)을 포함한다.
제1 절연막 패턴(300)과 제2 절연막 패턴(310)은 게이트 전극(110)의 양측에 서로 대칭되게 배치된다. 제1 절연막 패턴(300)은 소스 영역(220)과 게이트 전극(110)에 걸쳐 형성되고 소스 컨택(221), 게이트 컨택(111)과 이격된다. 제2 절연막 패턴(310)은 게이트 전극(110) 상에서 제1 절연막 패턴(300)과 이격되며, 게이트 전극(110)과 드레인 영역(210)에 걸쳐 형성된다. 마찬가지로 게이트 컨택(111) 및 드레인 컨택(211)과 이격된다.
제3 절연막 패턴(400)은 제1 절연막 패턴(300) 및 제2 절연막 패턴(310), 게이트 전극(110), 드레인 영역(210) 일부에 걸쳐 형성된다. 도 2a에 도시한 반도체 소자와 비교하면 제3 절연막 패턴(400)은 소스 영역(220) 방향으로 더 길게 확장되어 제1 절연막 패턴(300)과 중첩되고, 게이트 전극(110)의 하단 부분도 감싸고 있다. 도 2a의 제3 절연막 패턴(400)보다 사이즈가 더 크다.
제3 절연막 패턴(400)에 의해 게이트 전극(110) 위는 논-살 층으로 형성된다. 도 6a에서 보듯이 제1 절연막 패턴(300) 내지 제3 절연막 패턴(400)이 미 형성된 게이트 전극(110) 위의 일부만 게이트 실리사이드 층(120)이 형성되고 있다. 게이트 실리사이드 층(120)은 게이트 컨택(111)을 중심으로 주변 영역이 해당한다. 그래서 게이트 실리사이드 층(120)보다 논-살 층의 면적이 훨씬 크게 형성된다.
도 6a와 같이 게이트 실리사이드 층(120)을 제외한 영역에 제 3 절연막 패턴(400), 즉 논-살 층을 넓게 형성하면, 게이트 전극(110)과 소스 영역(220) 사이에 저항을 증가시킬 수 있어 누설전류를 감소시킬 수 있다. 그래서 누설전류로 인하여 소스 영역(220)이 손상되는 것을 방지할 수 있다.
제3 절연막 패턴(400)은 제1 절연막 패턴(300)부터 드레인 영역(210)까지 형성되는데, 도 6b를 보면 제3 절연막 패턴(400)이 형성된 범위를 알 수 있다. 도 6b에 보듯이 제3 절연막 패턴(400)은 제1 절연막 패턴(300)과 제2 절연막 패턴(310)을 전부 덮으면서 드레인 영역(210)까지 걸쳐 소정 두께로 형성되고 있음을 알 수 있다. 제3 절연막 패턴(400)은 드레인 영역(210)과 일부가 중첩되어 배치되고, 드레인 실리사이드 층(213)과 이격된다.
도 7a는 도 6a에 도시한 반도체 소자에서 제2 절연막 패턴(310)이 드레인 영역(210) 방향으로 더 길게 확장되어 제3 절연막 패턴(400)과 얼라인 된 구조이다. 제2 절연막 패턴(310)의 사이즈만 더 크게 형성된 형태라 할 수 있다.
그래서 도 7b에서 보듯이 제2 절연막 패턴(310)이 드레인 영역(210)까지 확장되어 제3 절연막 패턴(400)과 얼라인되었음을 알 수 있다. 이 경우, 제2 게이트 절연막(52)도 드레인 방향으로 길게 연장되어 제2 절연막 패턴(310)과 얼라인 된 상태로 형성된다. 따라서 도 7b의 반도체 소자 구조에서는 제3 절연막 패턴(310)은 기판과 직접 접촉하지 않고, 제2 게이트 절연막(52)이 정션 드레인 확장 영역(80), 드레인 영역(210) 및 드레인 실리사이드 층(213)과 직접 접촉하는 구조이다.
도 8은 본 발명의 제8 실시 예에 따른 반도체 소자의 평면도이다. 도 8a는 도 7a와 비교하면 제3 절연층이 사용되지 않고 제1 절연막 패턴(300)과 제2 절연막 패턴(310)이 연장부(330)로 연결된 구조이다. 연장부(330)는 게이트 컨택(111)의 아래 방향에 있는 절연막 패턴(300, 310)을 마주보는 방향으로 길게 확장하여 연결한 형상이다. 동일한 공정에서 형성되기 때문에 하나의 절연막 패턴이라 할 수 있다.
도 8a에서 보듯이 절연막 패턴(300, 310, 330)은 소스 영역(220), 게이트 컨택(111) 주변을 제외한 게이트 전극(110), 드레인 영역(210)에 걸쳐 형성되고, 소스 컨택(221), 드레인 컨택(211), 게이트 컨택(111)과 모두 일정거리 이격된다. 절연막 패턴(300, 310, 330)에 의해 게이트 컨택(111)은 3면이 둘러싸여 있고, 상단의 1면만 노출된다. 게이트 컨택(111)을 중심으로 좌우 방향에 있는 절연막 패턴(300, 310)과는 각각 s1 및 s2만큼 이격된다. 거리 s1 및 s2는 제1 절연막 패턴(300)과 제2 절연막 패턴(310)을 형성할 때 제조공정에 의하여 같거가 다르게 설계된다. 실시 예는 거리 s1이 s2보다 더 크게 형성한다. 평면도 관점에서, 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 접촉하고, 상기 제1 및 제2 절연막 패턴의 면적이 상기 게이트 실리사이드를 제외한 모든 상기 게이트 전극의 상면을 덮도록 형성되는 특징으로 하는 반도체 소자가 된다.
도 8b는 도 8a의 H-H' 선을 기준으로 본 발명의 실시 예에 따른 반도체 소자의 단면도이다. 도 8b에서 보듯이 제1 절연막 패턴(300)은 소스 영역(220)과 일부 중첩하면서 소스 실리사이드 층(223)과 접촉하고, 소스 컨택 플러그(222)와 일정 간격 이격되어 배치된다. 그리고 제2 절연막 패턴(310)은 드레인 영역(210)까지 길게 연장되어 형성된다. 제2 절연막 패턴(310)이 길게 연장되기 때문에, 그 아래에 있는 제2 게이트 절연막(52)도 길게 연장하여 얼라인되게 형성한다. 제2 게이트 절연막(52)의 연장된 부분이 확장 드레인 정션 영역(80) 및 드레인 영역(210), 드레인 드레인 실리사이드 층(213)과 접촉한다.
도 8b에서 보듯이, 제1 절연막 패턴(300)과 제2 절연막 패턴(310)을 연결하는 연장부(330)가 게이트 전극(110)의 상면에 형성된다. 게이트 전극(110) 위에 연장부(330)가 형성된 상태다.
도 8c는 도 8a의 I-I' 선을 기준으로 본 발명의 실시 예에 따른 반도체 소자의 단면도이다. 도 8c에 보듯이 반도체 소자는 기판(10)과, 기판(10)에 형성된 아이솔레이션 영역(43)을 포함한다. 기판(10)에는 게이트 전극(110)이 형성되고, 게이트 전극(110)의 양 측면에 제1 절연막 패턴(300)과 제2 절연막 패턴(310)이 배치된다. 제2 절연막 패턴(310)의 길이가 제1 절연막 패턴(300)보다 더 길게 형성된다.
제1 절연막 패턴(300)과 제2 절연막 패턴(310) 사이의 게이트 전극(110) 위에는 게이트 컨택 플러그(112)가 위치하고, 게이트 컨택 플러그(112) 주변으로 게이트 실리사이드 층(110)이 형성된다. 그리고 게이트 컨택 플러그(112)와 제1 절연막 패턴(300)과의 거리 s1이 게이트 컨택 플러그(112)와 제2 절연막 패턴(310)과의 거리 s2보다 더 크게 디자인된다. 즉, 게이트 컨택 플러그는 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴과 가깝게 배치된다. 또는 게이트 컨택 플러그는 상기 제2 절연막 패턴보다 상기 제1 절연막 패턴으로부터 더 멀리 배치된다. 이는 게이트-소스 영역간의 누설 전류를 줄이는데, 효과적이다.
도 9a는 도 8a에 도시한 반도체 소자에서, 제1 절연막 패턴(300)과 제2 절연막 패턴(310)의 상부측이 더 확장되어 연결된 구조이다. 그래서 게이트 컨택(111)을 완전하게 둘러싸고 있는 형태이다. 도 8a와 비교하면 게이트 실리사이드 층(120)의 사이즈가 더 작게 형성된다.
그리고 게이트 컨택(111)을 중심으로 좌우 방향에 있는 제1 절연막 패턴(300) 및 제2 절연막 패턴(310)은 각각 s1 및 s2만큼 이격된다. 거리 s1 및 s2는 제1 절연막 패턴(300)과 제2 절연막 패턴(310)을 형성할 때 제조공정에 의하여 같거나 다르게 설계된다. 실시 예는 거리 s1이 s2보다 더 크게 형성한다. 즉, 게이트 컨택 플러그는 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴과 가깝게 배치된다. 또는 게이트 컨택 플러그는 상기 제2 절연막 패턴보다 상기 제1 절연막 패턴으로부터 더 멀리 배치된다. 이는 게이트-소스 영역간의 누설 전류를 줄이는데, 효과적이다.
도 9b는 도 9a의 J-J' 선의 단면도, 도 9c는 도 9a의 K-K' 선의 단면도이다. 도 9b 및 도 9c의 단면도 도 8b 및 도 8c와 대응된다. 게이트 컨택(111)의 3면을 절연막 패턴으로 둘러싸거나 4면을 절연막 패턴으로 둘러싸는 형성만 차이가 존재한다. 나머지 구성들은 모두 동일하다고 할 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 기판 20: 제1 도전형 웰 영역
30: 제2 도전형 딥웰 영역 40, 41, 42, 43: 소자분리영역
50: 게이트 절연막 60: 스페이서
80: 확장 드레인 정션 영역 90: P형 바디영역
110: 게이트 전극 111: 게이트 컨택
120: 게이트 실리사이드 층 200: 액티브 영역
210: 드레인 영역 211: 드레인 컨택
213: 드레인 실리사이드 층 220: 소스 영역
221: 소스 컨택 223: 소스 실리사이드 층
230: 바디 픽업 영역 231: 바디 컨택
240: 딥웰 픽업 영역 241: 딥웰 컨택
300: 제1 절연막 패턴 310: 제2 절연막 패턴
400: 제3 절연막 패턴

Claims (31)

  1. 기판에 형성된 소스 영역과 드레인 영역과 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극의 일측면 및 상기 게이트 전극의 상면 일부와 직접 접촉되도록, 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴;
    상기 드레인 영역 방향으로, 상기 게이트 전극의 타측면에 형성된 스페이서; 및
    상기 제1 절연막 패턴과 상기 스페이서 사이에 형성된 게이트 실리사이드 층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 스페이서와 상기 제1 절연막 패턴은 서로 동일한 물질로 형성되고,
    상기 제1 절연막 패턴은 상기 게이트 실리사이드 층, 상기 소스 영역, 상기 게이트 절연막과 직접 접촉하며,
    상기 스페이서의 일단은 상기 게이트 전극의 타측면과 접하여 형성되고, 상기 스페이서의 끝단은 상기 게이트 절연막의 끝단과 정렬되어 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 기판의 일부를 덥고, 상기 스페이서와 접촉하고, 상기 게이트 실리사이드 층과 접촉하여 형성된 실리사이드 블라킹 층을 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 실리사이드 블라킹 층은 상기 제1 절연막 패턴과 서로 이격되어 형성하는 것을 특징으로 하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 실리사이드 블라킹 층은 상기 게이트 절연막과 접촉하고, 상기 드레인 영역과 접촉하여 형성하는 것을 특징으로 하는 반도체 소자.
  6. 제 3 항에 있어서,
    상기 실리사이드 블라킹 층은 상기 제1 절연막 패턴보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자.
  7. 기판에 형성된 소스 영역과 드레인 영역과 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극의 일측면 및 상기 게이트 전극의 상면 일부와 직접 접촉되도록, 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴;
    상기 게이트 전극의 타측면 및 상기 게이트 전극의 상면 다른 일부와 직접 접촉되도록, 상기 드레인 영역부터 상기 게이트 전극의 상면 다른 일부까지 연장되어 형성된 제2 절연막 패턴; 및
    상기 제1 절연막 패턴과 상기 제2 절연막 패턴 사이에 형성된 게이트 실리사이드 층을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    평면도 관점에서, 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 만나고 상기 게이트 전극 주변을 감싸도록 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서,
    평면도 관점에서, 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴의 면적이 더 크게 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제 7 항에 있어서,
    평면도 관점에서, 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 접촉하고, 상기 제1 및 제2 절연막 패턴이 상기 게이트 실리사이드 층을 제외한 상기 게이트 전극의 모든 상면을 덮도록 형성되는 특징으로 하는 반도체 소자.
  11. 제 7 항에 있어서,
    상기 게이트 절연막은 제1 게이트 절연막과, 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 포함하고,
    상기 제2 절연막 패턴의 일단은 상기 게이트 전극의 상면에 형성되고, 상기 제2 절연막 패턴의 타단은 상기 제2 게이트 절연막의 타단과 얼라인(align)되어 형성되는 것을 특징으로 하는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 제1 및 제2 절연막 패턴은 서로 동일한 물질로 형성되고,
    상기 제1 절연막 패턴은 상기 게이트 실리사이드 층, 상기 소스 영역, 상기 게이트 절연막과 직접 접촉하는 것을 특징으로 하는 반도체 소자.
  13. 제 7 항에 있어서,
    상기 제2 절연막 패턴과 상기 게이트 절연막은 상기 게이트 전극의 타측면보다 상기 드레인 영역 방향으로 더 연장되는 것을 특징으로 하는 반도체 소자.
  14. 제 7 항에 있어서,
    상기 기판에 형성된 딥웰 영역;
    상기 딥웰 영역 안에 형성된 웰 영역;
    상기 드레인 영역을 감싸는 확장 드레인 정션 영역; 및
    상기 소스 영역을 감싸는 바디 영역을 더 포함하는 반도체 소자.
  15. 제 7 항에 있어서,
    상기 드레인 영역 상에 형성된 드레인 실리사이드 층;
    상기 드레인 실리사이드 층 상에 형성된 드레인 컨택 플러그;
    상기 소스 영역 상에 형성된 소스 실리사이드 층; 및
    상기 소스 실리사이드 층 상에 형성된 소스 컨택 플러그를 더 포함하는 반도체 소자.
  16. 제 7 항에 있어서,
    상기 게이트 실리사이드 층 상에 형성된 게이트 컨택 플러그를 더 포함하고,
    상기 게이트 컨택 플러그는 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴과 가깝게 배치되고,
    상기 게이트 컨택 플러그는 상기 제1 및 제2 절연막 패턴과 이격되어 형성되는 것을 특징으로 하는 반도체 소자.
  17. 제 7 항에 있어서,
    상기 기판의 일부를 덥고, 상기 제2 절연막 패턴과 접촉하여 형성되고, 상기 제2 절연막 패턴보다 두꺼운 제3 절연막 패턴을 더 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제3 절연막 패턴은 상기 제1 절연막 패턴과 서로 이격되어 형성하는 것을 특징으로 하는 반도체 소자.
  19. 제 17 항에 있어서,
    상기 제3 절연막 패턴은 상기 게이트 절연막과 접촉하고, 상기 드레인 영역과 접촉하여 형성하는 것을 특징으로 하는 반도체 소자.
  20. 제 17 항에 있어서,
    상기 제3 절연막 패턴은 상기 제2 절연막 패턴보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자.
  21. 제 17 항에 있어서,
    상기 제3 절연막 패턴은 상기 제1 절연막 패턴까지 연장하여 형성하는 것을 특징으로 하는 반도체 소자.
  22. 액티브 영역 형성된 소스 영역과 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 소스 영역의 일부와 중첩되고, 상기 게이트 전극의 일측 및 상기 게이트 전극의 상면 일부와 직접 접촉되도록, 상기 소스 영역부터 상기 게이트 전극의 상면 일부까지 연장되어 형성된 제1 절연막 패턴;
    상기 게이트 전극의 타측 및 상기 게이트 전극의 상면 다른 일부와 직접 접촉되도록, 상기 드레인 영역부터 상기 게이트 전극의 상면 다른 일부까지 연장되어 형성된 제2 절연막 패턴;
    상기 제1 절연막 패턴과 상기 제2 절연막 패턴 사이에 형성된 게이트 실리사이드 층; 및
    상기 게이트 전극 및 제2 절연막 패턴과 중첩되고, 상기 드레인 영역까지 연장되어 형성되는 제3 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 제3 절연막 패턴은 상기 제1 절연막 패턴까지 연장되어 형성되는 것을 특징으로 하는 반도체 소자.
  24. 제 22 항에 있어서,
    평면도 관점에서, 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 접촉하고, 상기 제1 및 제2 절연막 패턴이 상기 게이트 실리사이드 층을 제외한 상기 게이트 전극의 모든 상면을 덮도록 형성되는 특징으로 하는 반도체 소자.
  25. 제 22 항에 있어서,
    평면도 관점에서, 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 만나고, 상기 게이트 전극 주변을 감싸도록 형성되는 것을 특징으로 하는 반도체 소자.
  26. 제 22 항에 있어서,
    평면도 관점에서, 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴의 면적이 더 큰 것을 특징으로 하는 반도체 소자.
  27. 제 22 항에 있어서,
    상기 드레인 영역 상에 형성된 드레인 컨택;
    상기 소스 영역 상에 형성된 소스 컨택; 및
    상기 게이트 전극 상에 형성된 게이트 컨택을 더 포함하는 반도체 소자.
  28. 제 27 항에 있어서,
    상기 게이트 컨택은 상기 제1 및 제2 절연막 패턴과 이격되어 형성되는 것을 특징으로 하는 반도체 소자.
  29. 제 27 항에 있어서,
    상기 제3 절연막 패턴은 상기 드레인 컨택, 상기 게이트 컨택, 상기 소스 컨택과 각각 이격되도록 형성되는 것을 특징으로 하는 반도체 소자.
  30. 제 27 항에 있어서,
    상기 게이트 전극 상에 형성된 게이트 컨택 플러그를 더 포함하고,
    상기 게이트 컨택 플러그는 상기 제1 및 제2 절연막 패턴과 이격되어 형성되는 것을 특징으로 하는 반도체 소자.
  31. 제 30 항에 있어서,
    상기 게이트 컨택 플러그는 상기 제1 절연막 패턴보다 상기 제2 절연막 패턴과 가깝게 배치되는 것을 특징으로 하는 반도체 소자.
KR1020200100930A 2020-08-12 2020-08-12 반도체 소자 KR102415934B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200100930A KR102415934B1 (ko) 2020-08-12 2020-08-12 반도체 소자
US17/376,557 US20220052156A1 (en) 2020-08-12 2021-07-15 Semiconductor device
TW110126990A TW202207469A (zh) 2020-08-12 2021-07-22 半導體裝置
DE102021120897.1A DE102021120897A1 (de) 2020-08-12 2021-08-11 Halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200100930A KR102415934B1 (ko) 2020-08-12 2020-08-12 반도체 소자

Publications (2)

Publication Number Publication Date
KR20220020529A KR20220020529A (ko) 2022-02-21
KR102415934B1 true KR102415934B1 (ko) 2022-07-01

Family

ID=80000774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200100930A KR102415934B1 (ko) 2020-08-12 2020-08-12 반도체 소자

Country Status (4)

Country Link
US (1) US20220052156A1 (ko)
KR (1) KR102415934B1 (ko)
DE (1) DE102021120897A1 (ko)
TW (1) TW202207469A (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741737A (en) * 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
KR100976793B1 (ko) * 2007-12-31 2010-08-20 주식회사 동부하이텍 모스 트랜지스터의 제조 방법
TW200931662A (en) * 2008-01-10 2009-07-16 Fujitsu Microelectronics Ltd Semiconductor device and manufacturing method thereof
KR20100079175A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP5202473B2 (ja) * 2009-08-18 2013-06-05 シャープ株式会社 半導体装置の製造方法
US8507996B2 (en) * 2009-09-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Block contact plugs for MOS devices
US9159802B2 (en) * 2012-05-14 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with mask layers and methods for forming the same
KR101856338B1 (ko) * 2016-07-15 2018-05-10 매그나칩 반도체 유한회사 디스플레이 드라이버 반도체 소자 및 그 제조 방법
KR102299662B1 (ko) * 2017-07-13 2021-09-07 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR20190109685A (ko) * 2018-03-16 2019-09-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
CN109244140A (zh) * 2018-09-29 2019-01-18 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
KR102642021B1 (ko) * 2019-01-31 2024-02-29 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
KR102192898B1 (ko) 2019-02-19 2020-12-18 권혜란 코팅 블록 및 그 제조방법

Also Published As

Publication number Publication date
KR20220020529A (ko) 2022-02-21
TW202207469A (zh) 2022-02-16
DE102021120897A1 (de) 2022-02-17
US20220052156A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
US7825431B2 (en) Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection
US10879387B2 (en) Drain centered LDMOS transistor with integrated dummy patterns
KR20190109685A (ko) 반도체 소자 및 이의 제조방법
TWI415223B (zh) Semiconductor device and manufacturing method thereof
TWI615981B (zh) 半導體器件
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102566097B1 (ko) 정전기 방전 자체 보호 능력을 개선한 고전압 반도체 소자 및 그 제조방법
KR20040092017A (ko) 모스 트랜지스터 및 그 제조방법
EP1515371B1 (en) Semiconductor device comprising a MOS transistor and method of making the same
TWI438886B (zh) 靜電放電保護裝置及其製作方法、以及積體電路
KR102274813B1 (ko) 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법
TW202010019A (zh) 電晶體元件及其製備方法
KR102415934B1 (ko) 반도체 소자
US6501155B2 (en) Semiconductor apparatus and process for manufacturing the same
US11201090B2 (en) Semiconductor structures with isolation structures and fabrication methods thereof
KR102362576B1 (ko) 반도체 소자 및 그 제조방법
KR102081561B1 (ko) 반도체 소자 및 이의 제조방법
CN111868932A (zh) 雪崩鲁棒性ldmos
TWI708364B (zh) 半導體元件及其製造方法
CN113241375B (zh) 半导体器件及其制造方法
US20240145409A1 (en) Semiconductor structure having dummy active region
US5883410A (en) Edge wrap-around protective extension for covering and protecting edges of thick oxide layer
TWI536534B (zh) 靜電放電防護元件
JP2004006480A (ja) 電界効果トランジスタのゲート電極保護ダイオードの製造方法
JP2010245314A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant