TWI615981B - 半導體器件 - Google Patents

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Abstract

本發明提供了一種半導體器件，能夠高壓工作，其包括：一半導體基底，具有第一導電類型；一第一阱摻雜區，形成於該半導體基底的一部分中，並且具有相反於該第一導電類型的第二導電類型；一第一及第二摻雜區，形成於該第一阱摻雜區中並且具有該第二導電類型；一第一閘極結構，形成於該第一阱摻雜區上並且相鄰於該第一摻雜區；一第二閘極結構，形成為與該第一閘極結構的以及該第一阱摻雜區的重疊；一第三閘極結構，形成於該第二閘極結構旁並且靠近該第二摻雜區；其中該第一阱摻雜區的頂面中位於該第二和第三閘極結構之間的部分避免有任何閘極結構和矽化物形成於其上。

Description

半導體器件
本發明涉及積體電路(Integrated Circuit，IC)領域，特別係涉及一種能夠高電壓(高壓)工作的半導體器件。
近年來，隨著對高壓器件(諸如功率半導體器件)的需求增加，業界對應用於高壓器件中的HV MOSFET(High-Voltage Metal-Oxide-Semiconductor Field Effect Transistors，高電壓金屬氧化物半導體場效應電晶體)的研究已越來越有興趣。
在各種類型的HV MOSFET中，一般經常使用諸如LDMOS(Lateral Double Diffused Metal-Oxide-Semiconductor，橫向擴散金屬氧化物半導體)等半導體器件。
但是，隨著半導體製造技術的發展，用於高壓器件的HV MOSFET的崩潰電壓(breakdown voltage)需要進一步加強。如此，由於持續對高壓器件的半導體製造的需要，因此需要可靠的具有增強的崩潰電壓的高壓MOSFET來滿足設備性能要求，該高壓MOSFET用於高壓器件。
因此，本發明之主要目的即在於提供一種半導體器件，能夠高壓工作。
根據本發明至少一個實施例的一種半導體器件，包括：一半導體基底，具有第一導電類型；一第一阱摻雜區，形成於該半導體基底的一部分中，並且具有相反於該第一導電類型的第二導電類型；一第一摻雜區，形成於該第一阱摻雜區中並且具有該第二導電類型；一第二摻雜區，形成於該第一阱摻雜區中，並且與該第一摻雜區分開，並且具有該第二導電類型；一第一閘極結構，形成於該第一阱摻雜區上，並且相鄰於該第一摻雜區；一第二閘極結構，形成為與該第一閘極結構的一部分以及該第一阱摻雜區的一部分重疊；以及一第三閘極結構，形成於該第二閘極結構旁，並且靠近該第二摻雜區，其中該第一阱摻雜區的頂面中位於該第二和第三閘極結構之間的部分避免有任何閘極結構和矽化物形成於其上。
根據本發明至少一個實施例的一種半導體器件，包括：一半導體基底，具有第一導電類型；一第一阱摻雜區，形成於該半導體基底的一部分中，並且具有相反於該第一導電類型的第二導電類型；一第一摻雜區，形成於該第一阱摻雜區中，並且具有該第二導電類型；一第二摻雜區，形成於該第一阱摻雜區中，並且與該第一摻雜區分開，並且具有該第二導電類型；一第一閘極結構，形成於該第一阱摻雜區上，並且相鄰於該第一摻雜區；一第二閘極結構，形成為與該第一閘極結構的一部分重疊；以及一第三閘極結構，形成於該第二閘極結構旁並且靠近該第二摻雜區，其中，該第二閘極結構具有一第一側壁和一相對於該第一側壁的第二側壁，其中該第一側壁直接設置於該第一閘極結構的頂面上，該第二側壁直接設置於該第 一阱摻雜區上；其中，該第三閘極結構具有一第三側壁，接近該第二側壁，並且該第三側壁直接設置於該第一阱摻雜區上；其中，沒有任何閘極結構及矽化物形成於該第二側壁和該第三側壁之間。
根據本發明至少一個實施例的一種半導體器件，包括：一半導體基底，具有第一導電類型；一第一阱摻雜區，形成於該半導體基底的一部分中，並且具有相反於該第一導電類型的第二導電類型；一源極雜區，形成於該第一阱摻雜區中，並且具有該第二導電類型；一汲極摻雜區，形成於該第一阱摻雜區中，並且與該源極摻雜區分開，並且具有該第二導電類型；一閘極結構，形成於該第一阱摻雜區上，並且相鄰於該源極摻雜區；一第一場板閘極結構，形成為與該第一閘極結構的一部分重疊，並且電性耦接至該閘極結構；以及一第二場板閘極結構，與該第一場板閘極結構隔開並且相鄰於該汲極摻雜區；其中，該第一場板閘極結構具有一第一底角，該第一底角接近該第二場板閘極結構並且低於該閘極結構的頂面；其中，該第二場板閘極結構具有一第二底角，接近並對齊該第一底角，其中該第一底角和該第二底角沒有與任何矽化物及閘極結構接觸。
本發明實施例的半導體器件，利用至少兩個閘極(如場板閘極)結構來延伸該半導體器件的閘極結構與汲極摻雜區之間的橫向距離，從而提高該半導體器件的工作電壓；同時，該兩個閘極結構之間的間隔內沒有任何矽化物及閘極結構形成，從而在製造該半導體器件時，不用增加額外的遮罩 (mask)。
500a、500b‧‧‧半導體器件
100‧‧‧半導體基底
108‧‧‧隔離分件
102‧‧‧掩埋區
104、106、110、112‧‧‧阱摻雜區
140、134a、144a、138、134b、141_1‧‧‧頂面
114、116‧‧‧摻雜區
G1、G2、G3、G4‧‧‧閘極結構
118a、122、122a、122b、118b‧‧‧介電層
120a、124、124a、124b、120b‧‧‧導電層
126a、126b‧‧‧遮罩層
128、129‧‧‧蝕刻製程
S1‧‧‧間隔
132、136‧‧‧底面
132a、136a‧‧‧第一部分
132b、136b‧‧‧第二部分
141‧‧‧第一側壁
142‧‧‧第二側壁
144‧‧‧第三側壁
146‧‧‧第四側壁
150、152‧‧‧底角
128a、128b、128c‧‧‧導電觸點
130‧‧‧導電線
VSS‧‧‧參考電勢
VDD‧‧‧汲極電源電壓
通過閱讀接下來的詳細描述以及參考所附的圖示所做的示例，可以更容易地理解本發明，其中：第1~6圖為根據本發明實施例的用來示意半導體器件的形成方法的各個中間階段的剖面示意圖；第7圖為根據本發明一些實施例的半導體器件的剖面示意圖。
以下描述為實現本發明的較佳方式。該描述僅係說明本發明一般原理的目的，而不應視為限制。本發明的範圍最好通過參考所附的申請專利範圍來確定。
本發明實施例提供了一種半導體器件，例如功率MOS(Metal-Oxide-Semiconductor，金屬氧化物半導體)電晶體。該半導體器件利用至少兩個場板閘極(field plate gate)結構來延伸該功率MOS電晶體的閘極結構與汲極摻雜區之間的橫向距離。該橫向距離沿大致平行於半導體基底的頂面的方向。將該兩個場板閘極結構之間的間隔設計得足夠小，以避免有任何矽化物形成於該間隔內。因此，無需形成假性閘極(dummy gate)結構來覆蓋該間隔的底面以阻止矽化物的形成。接近源極摻雜區的場板閘極結構係電性耦接至該功率MOS電晶體的閘極結構。接近汲極摻雜區的場板閘極結構可以電性耦接至該功率MOS電晶體的閘極結構並且與該汲極摻雜區隔開 另一假性閘極結構。可選地，接近該汲極摻雜區的場板閘極結構可以電性浮接並且相鄰於該汲極摻雜區。透過本發明實施例，在功率MOS電晶體的工作期間，可以在溝道區(源極摻雜區和汲極摻雜區之間的區域)觀察到更加均勻的電場分佈，並且得到更高的崩潰電壓(breakdown voltage，BVD)。
第1~6圖為根據本發明實施例的用來示意半導體器件500a的形成方法的各個中間階段的剖面示意圖。由第1~6圖所示的方法形成的第6圖中所示的半導體器件500a包括：一HV MOSFET，能夠高壓(例如100v或以上)工作。例如，該HV MOSFET可以為功率MOS電晶體。
於第1圖中，提供了一半導體基底100。如第1圖所示，該半導體基底100包括：一矽基底或者一SiGe(矽鍺)基底。在一些實施例中，該半導體基底100包括：一塊狀半導體基底(bulk semiconductor substrate)，一應變半導體基底(strained semiconductor substrate)或者一複合半導體基底(compound semiconductor substrate)。該半導體基底100可以具有第一導電類型，如P型。隔離元件108分別設置在該半導體基底100的相對端部中，以定義一主動區，該主動區用來於其上形成該半導體器件500a。隔離元件108可以為第1圖所示的STI(Shallow Trench Isolation，淺溝槽隔離)元件，但是不限制於此。在一些實施例中，該隔離元件108可以為FOX(Field Oxide，場氧化物)隔離元件。該隔離元件108可以包括：諸如矽氧化物等絕緣材料，但是不限制於此。
如第1圖所示，於半導體基底100中位於隔離元 件108下方的部分中形成一摻雜的掩埋區102。該摻雜的掩埋區102可以具有相反於第一導電類型的第二導電類型，例如N型。另外，在該摻雜的掩埋區102與每個隔離元件108之間形成阱摻雜區104。於半導體基底100的位於阱摻雜區104之間的部分中形成一阱摻雜區106，並且該阱摻雜區106位於摻雜的掩埋區102的上方。阱摻雜區104和106可以具有第一導電類型，例如P型。於半導體基底100的位於隔離元件108、阱摻雜區104和106之間的部分中形成一阱摻雜區110。該阱摻雜區110的頂面140也位於半導體基底100的頂面上。該阱摻雜區110可以具有第二導電類型，如N型。於該阱摻雜區110的一部分中形成一阱摻雜區112，並且該阱摻雜區112相鄰於一個隔離元件108，例如圖示中左側的隔離元件。另外，該阱摻雜區112由阱摻雜區110和隔離元件108圍繞。該阱摻雜區112可以具有第一導電類型，如P型。
如第1圖所示，在該阱摻雜區112的一部分中形成一摻雜區114，並且該摻雜區114可以具有第二導電類型，如N型。另一摻雜區116形成於該阱摻雜區110的一部分中，並且相鄰於右側的隔離元件108。該摻雜區116可以具有第二導電類型，如N型。該摻雜區114和116的摻雜濃度大於阱摻雜區110的摻雜濃度。在一些實施例中，該摻雜區114和116分別作為半導體器件500a的源極摻雜區和汲極摻雜區。
一閘極結構G1形成於該阱摻雜區110上。形成的該閘極結構G1覆蓋該阱摻雜區112的一部分，以及該阱摻雜區110的一部分。另外，該閘極結構G1設置為與該摻雜區114 相鄰。
該閘極結構G1包括：一介電層118a和一形成於該介電層118a上的導電層120a。在一些實施例中，該介電層118a可以包括：矽氧化物、矽氮化物，等等，並且厚度介於23~140Å(埃米)之間。該導電層120a可以包括：諸如多晶矽、金屬等導電材料，並且厚度介於800~2000Å之間。在一些實施例中，該介電層118a通過介電材料沉積製程和接著的圖案化製程來形成。該導電層120a通過導電材料沉積製程及接著的圖案化製程來形成。
接著，於該阱摻雜區110上共形(conformably)且完整地形成一介電層122。如第2圖所示，該介電層122完全地覆蓋阱摻雜區110的頂面140以及閘極結構G1。另外，該介電層122接觸該閘極結構G1(包含上述的介電層118a和上述的導電層120a)。在一些實施例中，該介電層122可以包括：矽氧化物、矽氮化物，等等，並且厚度可以介於大約200~1200Å之間。該介電層122可以比介電層118a更厚。在一些實施例中，該介電層122可以作為RPO(Resist-Protection-Oxide，抗蝕刻保護氧化)層。該RPO層用來覆蓋主動區中的矽化物禁止(silicide-forbidden)區，從而避免於矽化物製程期間在該矽化物禁止區上形成矽化物。
接著，如第3圖所示，在該介電層122上共形且完整地形成一導電層124。該導電層124完全地覆蓋該介電層122的頂面141_1。在一些實施例中，該導電層124可以包括：諸如多晶矽、金屬等導電材料，並且厚度可以介於大約 300~2000Å之間。該導電層124可以比導電層120a更厚。
接著，如第4圖所示，於該導電層124(見第3圖)的一部分上形成一圖案化的遮罩層126a和126b，其中該圖案化的遮罩層126b位於該圖案化的遮罩層126a旁邊。在一些實施例中，通過使用用來圖案化RPO層的遮罩來形成該圖案化的遮罩層126a和126b。接著，執行一蝕刻製程128以移除導電層124的未被圖案化的遮罩層126a和126b所覆蓋的部分。如第4圖所示，該圖案化的遮罩層126a和126b可以包括：諸如光致抗蝕劑等材料，並且該蝕刻製程128例如可以是乾式蝕刻製程。該蝕刻製程128停止於該介電層122上，從而形成一圖案化的導電層124a和124b。形成的該圖案化的導電層124a與閘極結構G1的一部分重疊。另外，形成的該圖案化的導電層124a和124b覆蓋閘極結構G1和摻雜區116之間的阱摻雜區110。在一些實施例中，該圖案化的遮罩層126a和126b之間的間隔S1可以大於或等於RPO層的設計規則所規定的最小間隔值。
接著，如第5圖所示，執行另一蝕刻製程129，以移除介電層122(見第4圖)的未被圖案化的遮罩層126a和126b所覆蓋的部分。該蝕刻製程129例如可以為乾式蝕刻製程。如第5圖所示，該蝕刻製程129停止於導電層120a和半導體基底100上，從而分別形成圖案化的介電層122a和122b。該圖案化的介電層122a形成於圖案化的導電層124a的下方。另外，該圖案化的介電層122a形成於閘極結構G1的一部分上，以及阱摻雜區110的頂面140的接近閘極結構G1的一部分上。 類似地，該圖案化的介電層122b，位於該圖案化的介電層122a旁邊，並且形成於圖案化的導電層124b(位於圖案化的導電層124a旁)的下方。另外，該圖案化的介電層122b形成於頂面140(見第3圖)的位於圖案化的介電層122a和摻雜區116之間的部分上。
在第6圖中，在移除了該圖案化的遮罩層126a和126b(第5圖所示)之後，在阱摻雜區110的頂面140上同時形成閘極結構G2和G3。在上述的製程之後，形成了半導體器件500a。
在一些實施例中，該閘極結構G2包括：該圖案化的導電層124a和該圖案化的介電層122a。該閘極結構G2形成為與閘極結構G1的頂面134a的一部分重疊，以及與阱摻雜區110的一部分重疊。另外，該閘極結構G2形成為與半導體基底100的頂面140的靠近閘極結構G1的一部分重疊。該閘極結構G2的圖案化的介電層122a與閘極結構G1的導電層118a接觸。在一些實施例中，該閘極結構G2可以作為半導體器件500a的場板閘極結構。
在一些實施例中，閘極結構G2的底面132的第一部分132a接觸該閘極結構G1的頂面134a。換言之，閘極結構G2的底面132的第一部分132a與閘極結構G1的頂面134a對齊。閘極結構G2的底面132的第二部分132b接觸阱摻雜區110的頂面140。另外，閘極結構G1的頂面134a與閘極結構G2的頂面144a不共平面。在一些實施例中，閘極結構G2覆蓋其下的閘極結構G1的20%~80%的頂面134a，其中該閘極結 構G1包括：上述的導電層120a和上述的介電層118a。
在一些實施例中，該閘極結構G2包括：一第一側壁141和一第二側壁142，其中該第二側壁142相對於該第一側壁141。該第一側壁141，接近閘極結構G1，係直接設置在該閘極結構G1的頂面134a上；以及該第二側壁142，遠離該閘極結構G1，係直接設置在阱摻雜區110上，如第6圖所示。
在一些實施例中，該閘極結構G3也可以作為半導體器件500a的場板閘極結構。該閘極結構G3包括：一圖案化的導電層124b和一圖案化的介電層122b。該閘極結構G3在該閘極結構G2的旁邊形成並且接近摻雜區116。在本實施例中，該閘極結構G3形成為靠近摻雜區116，而沒有覆蓋任何閘極結構。該閘極結構G3具有平坦的頂面138和平坦的底面136。在本實施例中，閘極結構G1的頂面134a沿著大致垂直於阱摻雜區110的頂面140的方向，定位在閘極結構G3的平坦的頂面138和平坦的底面136之間。
如第6圖所示，該閘極結構G3具有一第三側壁144和一相對於該第三側壁144的第四側壁146。該閘極結構G3的第三側壁144形成為與第二側壁142相鄰，並且直接設置在阱摻雜區110上。形成的第四側壁146與第二摻雜區116相鄰。
如第6圖所示，閘極結構G2和G3的間隔基本上與間隔S1相同。在一些實施例中，閘極結構G2和G3的間隔S1設計得足夠小，以避免任何矽化物形成於該間隔中。因此，間隔S1的最小值與設計規則定義的RPO層的最小間隔相同。在一些實施例中，該間隔S1的範圍大約為0.4μm(微米)~0.8μm。 在其他的一些實施例中，該間隔S1的範圍大約為0.5μm~0.6μm。因此，阱摻雜區110的頂面140中位於閘極結構G2和G3之間的部分(從間隔S1露出)避免任何閘極結構以及任何矽化物形成於其上。換言之，間隔S1小至使得沒有矽化物可以形成於閘極結構G2的第二側壁142和閘極結構G3的第三側壁144之間。因此，無需形成假性閘極結構來覆蓋間隔S1的底面。
需要注意的是，閘極結構G2的底面132的第二部分132b形成為不覆蓋任何假性閘極結構。閘極結構G3的平坦的底面136形成為不覆蓋任何的假性閘極結構。因此，閘極結構G2的底角(bottom corner)150和閘極結構G3的底角152(靠近底角150)設置為低於閘極結構G1的頂面。
儘管阱摻雜區110的頂面140中位於摻雜區114和116之間的部分(也作為半導體器件500a的溝道區的頂面)由閘極結構G1、G2和G3部分地覆蓋，但是閘極結構G2和G3之間小的間隔S1可以防止在阱摻雜區110的頂面140(由間隔S1露出)上形成矽化物。也就是說，阱摻雜區110的頂面140中位於摻雜區114和116之間的部分可以避免任何矽化物形成於其上。
如第6圖所示，為了便於說明提供至半導體器件500a的電勢，導電觸點(conductive contact)128a和128b以及導電線130可以進一步提供至半導體器件500a。該導電觸點128a連接至閘極結構G1的導電層120a。該導電觸點128b連接至閘極結構G2的導電層124a。在一些實施例中，該導電觸 點128a和128b連接至導電線130，使得閘極結構G2電性耦接至閘極結構G1。可以在半導體器件500a的工作期間，向閘極結構G2和G3提供相等的電勢，其中閘極結構G1包括：導電層120a和介電層118a，閘極結構G2包括：圖案化的導電層124a和圖案化的介電層122a。閘極結構G1和G2可以組合以起半導體器件500a的能夠高壓工作的組合閘極的功能。因此，閘極結構G2可以作為延伸的閘極結構以降低表面電場以及增加半導體器件500a的通態電流。
在一些其他的實施例中，該閘極結構G2係電性耦接至摻雜區114(即半導體器件500a的源極摻雜區)，而非閘極結構G1。換言之，閘極結構G2係電性耦接至參考電勢VSS以增加半導體器件500a的轉換速度。
在一些實施例中，導電觸點128a和128b可以包括：諸如鎢、銅等導電材料，並且導電線130a可以包括：諸如鎢、銅等材料。
在一些實施例中，閘極結構G3係電性浮接的。換言之，閘極結構G3係與閘極結構G1、閘極(場板閘極)結構G2、摻雜區114和摻雜區116電性隔離。因此。閘極結構G3(場板閘極結構)可以作為假性閘極結構。另外，摻雜區114(作為半導體器件500a的源極摻雜區)係電性耦接至參考電勢VSS。摻雜區116(作為半導體器件500a的汲極摻雜區)係電性耦接至汲極電源電壓VDD。
在本實施例中，閘極結構G2通過閘極結構G3來脫離摻雜區116，以改善半導體器件500a的崩潰電壓。另外， 閘極結構G2和G3之間的間隔S1設計為足夠小以阻止在摻雜區114和116之間的溝道區上形成不期望的矽化物。
第7圖為根據本發明實施例的半導體器件500b的剖面示意圖。以下實施例的元件，有相同或者類似於先前已參考第1~6圖描述了的，出於簡潔而不再重複。半導體器件500a和500b之間的一個不同在於：半導體器件500b進一步包括：一閘極結構G4，形成於閘極結構G1旁並且相鄰摻雜區116。換言之，該閘極結構G4被閘極結構G3覆蓋，並且延伸至摻雜區116。該閘極結構G3覆蓋該閘極結構G4的頂面134b的一部分，以及覆蓋阱摻雜區110的頂面140中的位於閘極結構G2和G4之間的一部分。
如第7圖所示，該閘極結構G4包括：一介電層118b和一位於該介電層118b上的導電層120b。該介電層118a和118b係同時形成。另外，該導電層120a和120b係同時形成。因此，閘極結構G4的頂面134b與閘極結構G1的頂面134a共平面。
在一些實施例中，如第7圖所示，該閘極結構G3也可以作為半導體器件500b的場板閘極結構。該閘極結構G3的底面136具有兩個處於不同水平面的部分，即彼此不共平面。閘極結構G3的底面136的第一部分136a接觸閘極結構G4的頂面134b。換言之，閘極結構G3的底面136的第一部分136a對齊閘極結構G4的頂面134b。閘極結構G3的底面136的第二部分136b接觸阱摻雜區110的頂面140。
如第7圖所示，閘極結構G3的第三側壁144形成 為接近閘極結構G1的第二側壁142並且直接設置在阱摻雜區110上。該第四側壁146形成為接近第二摻雜區116並且直接位於閘極結構G4的頂面134b上。
另外，閘極結構G4的頂面134b與閘極結構G3的頂面148b不共平面。在一些實施例中，閘極結構G3覆蓋其下的閘極結構G4的頂面134b的大約20%~80%的面積，其中閘極結構G4包括：上述的導電層120b和上述的介電層118b。
儘管阱摻雜區110的頂面140中位於摻雜區114和116之間的部分(也作為半導體器件500b的溝道區的頂面)由閘極結構G1、G2、G3和G4部分地覆蓋，但是閘極結構G2和G3之間的小的間隔可以防止在第7圖所示的半導體器件500b的阱摻雜區110的頂面140(從間隔S1露出)上形成矽化物。
如第7圖所示，在一些實施例中，作為場板閘極結構的閘極結構G3係通過導電觸點128a、128b和128c以及導電線130電性耦接至閘極結構G1和G2。可以組合閘極結構G1、G2和G3以起能夠高壓工作的半導體器件500b的組合閘極結構的功能。因此，閘極結構G2和G3可以作為延伸的閘極結構，以增加半導體器件500b的通態電流。
在其他的一些實施例中，閘極結構G2和G3係電性耦接至摻雜區114(即半導體器件500b的源極摻雜區)而非閘極結構G1。換言之，閘極結構G2和G3係電性耦接至參考電勢VSS以增加半導體器件500b的轉換速度。
在一些實施例中，閘極結構G4係電性浮接的。因 此，閘極結構G4可以作為假性閘極結構。另外，摻雜區114，作為半導體器件500b的源極摻雜區，係電性耦接至參考電勢VSS。摻雜區116，作為半導體器件500b的汲極摻雜區，係電性耦接至汲極電源電壓VDD。
在本實施例中，閘極結構G3通過形成的閘極結構G4脫離摻雜區116(汲極摻雜區)，以改善半導體器件500b的崩潰電壓，其中閘極結構G4作為假性閘極結構。儘管沒有假性閘極結構覆蓋半導體基底100的由間隔S1露出的頂面140，但是閘極結構G2和G3之間小的間隔S1可以防止在阱摻雜區110的頂面140(由間隔S1露出)上形成矽化物。
本發明實施例提供了一種半導體器件500a和500b。該半導體器件可以包括：一功率MOS電晶體。該半導體器件使用至少兩個彼此接近的場板閘極結構來延伸功率MOS晶體管的閘極結構和汲極摻雜區之間的橫向距離。該橫向距離沿大致平行於阱摻雜區110的頂面的方向。該兩個場板閘極結構之間的間隔設置為足夠小，以避免有任何矽氧化物形成於該間隔內。因此，不必要求形成覆蓋間隔的底面的假性閘極結構。接近源極摻雜區的場板閘極結構與功率MOS電晶體的閘極結構的一部分重疊，並且電性連接至功率MOS電晶體的閘極結構。因此，接近源極摻雜區的場板閘極結構和該閘極結構可以作為組合的閘極結構。在一些實施例中，接近汲極摻雜區的場板閘極結構可以電性浮接(即與功率MOS電晶體的其他元件電性隔離)。場板閘極結構和假性閘極(如假性多晶閘極)結構可以同時形成。場板閘極結構和假性閘極結構可以由RPO圖案 和該RPO圖案上的導電層圖案組成。
在一些實施例中，接近汲極摻雜區的場板閘極結構可以電性耦接至閘極結構並且通過額外的假性閘極結構與汲極摻雜區隔開。因此，該兩個場板閘極結構和閘極結構可以作為組合的閘極結構。該額外的假性閘極結構係電性浮接的(即，與功率MOS電晶體的其他元件電性隔離)。因此，接近汲極摻雜區的場板閘極結構電性耦接至閘極電壓並且脫離汲極摻雜區，該汲極摻雜區耦接至高工作電壓。
通過第6和7圖所示的組合的閘極結構的使用，可以在半導體器件500a和500b的工作期間，在溝道區(源極摻雜區和汲極摻雜區之間的區域)中觀察到更加均勻的電場分佈。另外，通過形成假性閘極結構來使得組合的閘極結構脫離汲極摻雜區。該假性閘極結構形成為防止在組合的閘極結構和半導體器件的汲極摻雜區之間的溝道區上形成不期望的矽化物。相應地，第6和7圖所示的能夠高壓操作的半導體器件500a和500b可以在大約9~100v的較高電壓下工作。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
500a‧‧‧半導體器件
100‧‧‧半導體基底
108‧‧‧隔離分件
102‧‧‧掩埋區
104、106、110、112‧‧‧阱摻雜區
140、134a、144a、138‧‧‧頂面
114、116‧‧‧摻雜區
G1、G2、G3‧‧‧閘極結構
118a、122a、122b‧‧‧介電層
120a、124a、124b‧‧‧導電層
S1‧‧‧間隔
132、136‧‧‧底面
132a‧‧‧第一部分
132b‧‧‧第二部分
141‧‧‧第一側壁
142‧‧‧第二側壁
144‧‧‧第三側壁
146‧‧‧第四側壁
150、152‧‧‧底角
128a、128b‧‧‧導電觸點
130‧‧‧導電線
VSS‧‧‧參考電勢
VDD‧‧‧汲極電源電壓

Claims (19)

  1. 一種半導體器件，包括：一半導體基底，具有第一導電類型；一第一阱摻雜區，形成於該半導體基底中，並且具有相反於該第一導電類型的第二導電類型；一第一摻雜區，形成於該第一阱摻雜區中並且具有該第二導電類型；一第二摻雜區，形成於該第一阱摻雜區中，並且與該第一摻雜區分開，同時具有該第二導電類型；一第一閘極結構，形成於該第一阱摻雜區上，並且相鄰於該第一摻雜區；一第二閘極結構，形成為與該第一閘極結構的一部分以及該第一阱摻雜區的一部分重疊；以及一第三閘極結構，形成於該第二閘極結構旁，並且靠近該第二摻雜區，其中該第二閘極結構的介電層/抗蝕刻保護氧化層與該第三閘極結構的介電層/抗蝕刻保護氧化層隔開一距離以避免有任何閘極結構和矽化物形成於該第一阱摻雜區的頂面中位於該第二和第三閘極結構之間的部分上。
  2. 如申請專利範圍第1項所述的半導體器件，其中，該第一閘極結構的頂面所在的水平面介於該第三閘極結構的平坦的頂面和平坦的底面之間。
  3. 如申請專利範圍第1項所述的半導體器件，其中，進一步包括：一第二阱摻雜區，形成於該第一阱摻雜區中，並且具有該 第一導電類型；其中，該第一摻雜區係形成於該第二阱摻雜區中；其中，該第一閘極結構形成為與該第二阱摻雜區一部分和該第一阱摻雜區的一部分重疊。
  4. 如申請專利範圍第1項所述的半導體器件，其中，該第二閘極結構係電性耦接至該第一閘極結構，該第三閘極結構係電性浮接的，該第一摻雜區係電性耦接至參考電勢，該第二摻雜區係電性耦接至汲極電源電壓。
  5. 如申請專利範圍第4項所述的半導體器件，其中，該第三閘極結構形成為沒有被任何閘極結構覆蓋。
  6. 如申請專利範圍第1項所述的半導體器件，其中，該第二閘極結構具有一第一底面，與該第一閘極結構接觸；以及一第二底面，與該第三閘極結構的底面對齊。
  7. 如申請專利範圍第6項所述的半導體器件，其中，進一步包括：一第四閘極結構，位於該第一閘極結構旁，並且相鄰於第二摻雜區；其中，該第三閘極結構與該第四閘極結構的一部分重疊。
  8. 如申請專利範圍第7項所述的半導體器件，其中，該第二閘極結構係電性耦接至該第一閘極結構，該第三閘極結構係電性耦接至該第一閘極結構，該第四閘極結構係電性浮接，該第一摻雜區係電性耦接至參考電壓，以及該第二摻雜區係電性耦接至汲極電源電壓。
  9. 如申請專利範圍第8項所述的半導體器件，其中，該第三 閘極結構具有一第三底面，接觸該第四閘極結構，並且對齊於該第一底面；以及一第四底面，對齊該第四閘極結構的底面和該第二底面。
  10. 如申請專利範圍第7項所述的半導體器件，其中，該第四閘極結構的頂面與該第一閘極結構的頂面對齊。
  11. 一種半導體器件，包括：一半導體基底，具有第一導電類型；一第一阱摻雜區，形成於該半導體基底中，並且具有相反於該第一導電類型的第二導電類型；一第一摻雜區，形成於該第一阱摻雜區中，並且具有該第二導電類型；一第二摻雜區，形成於該第一阱摻雜區中，並且與該第一摻雜區分開，同時具有該第二導電類型；一第一閘極結構，形成於該第一阱摻雜區上，並且相鄰於該第一摻雜區；一第二閘極結構，形成為與該第一閘極結構的一部分重疊；以及一第三閘極結構，形成於該第二閘極結構旁並且靠近該第二摻雜區；其中，該第二閘極結構具有一第一側壁和一相對於該第一側壁的第二側壁，其中該第一側壁直接設置於該第一閘極結構的頂面上，該第二側壁直接設置於該第一阱摻雜區上；其中，該第三閘極結構具有一第三側壁，接近該第二側壁， 並且該第三側壁直接設置於該第一阱摻雜區上；其中，其中該第二閘極結構的介電層/抗蝕刻保護氧化層與該第三閘極結構的介電層/抗蝕刻保護氧化隔開一距離以使得沒有任何閘極結構及矽化物形成於該第二側壁和該第三側壁之間。
  12. 如申請專利範圍第11項所述的半導體器件，其中，該第三閘極結構具有一相對於該第三側壁的第四側壁，並且該第四側壁相鄰於該第二摻雜區或者設置於該第二摻雜區上。
  13. 如申請專利範圍第11項所述的半導體器件，其中，該第二閘極結構係電性耦接至該第一閘極結構，該第三閘極結構係電性浮接，該第一摻雜區係電性耦接至參考電勢，以及該第二摻雜區係電性耦接至汲極電源電壓。
  14. 如申請專利範圍第11項所述的半導體器件，其中，進一步包括：一第四閘極結構，形成於該第一閘極結構旁，並且相鄰於該第二摻雜區；其中，該第三閘極結構的相對於該第三側壁的第四側壁直接設置於該第四閘極結構的頂面上。
  15. 如申請專利範圍第14項所述的半導體器件，其中，該第二閘極結構係電性耦接至該第一閘極結構，該第三閘極結構係電性耦接至該第一閘極結構，該第四閘極結構係電性浮接，該第一摻雜區係電性耦接至參考電勢，以及該第二摻雜區係電性耦接至汲極電源電壓。
  16. 一種半導體器件，包括：一半導體基底，具有第一導電類型； 一第一阱摻雜區，形成於該半導體基底中，並且具有相反於該第一導電類型的第二導電類型；一源極摻雜區，形成於該第一阱摻雜區中，並且具有該第二導電類型；一汲極摻雜區，形成於該第一阱摻雜區中，並且與該源極摻雜區分開，同時具有該第二導電類型；一閘極結構，形成於該第一阱摻雜區上，並且相鄰於該源極摻雜區；一第一場板閘極結構，形成為與該第一閘極結構的一部分重疊，並且電性耦接至該閘極結構；以及一第二場板閘極結構，與該第一場板閘極結構隔開並且接近於該汲極摻雜區；其中，該第一場板閘極結構具有一第一底角，該第一底角接近該第二場板閘極結構並且低於該閘極結構的頂面；其中，該第二場板閘極結構具有一第二底角，接近並對齊該第一底角，其中該第一底角和該第二底角沒有與任何矽化物及閘極結構接觸。
  17. 如申請專利範圍第16項所述的半導體器件，其中，該第二場板閘極結構係與該閘極結構、該第一場板閘極結構、該第一摻雜區及該第二摻雜區電性隔離。
  18. 如申請專利範圍第16項所述的半導體器件，其中，進一步包括：一假性閘極結構，由該第二場板閘極結構覆蓋並且延伸至該第二摻雜區； 其中，該假性閘極結構的頂面對齊該閘極結構的頂面。
  19. 如申請專利範圍第18項所述的半導體器件，其中，該第一場板閘極結構係電性耦接至該閘極結構，該第二場板閘極結構係電性耦接該閘極結構，該假性閘極結構係電性浮接，該第一摻雜區係電性耦接至參考電勢，以及該第二摻雜區係電性耦接至汲極電源電壓。
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