KR102566097B1 - 정전기 방전 자체 보호 능력을 개선한 고전압 반도체 소자 및 그 제조방법 - Google Patents

정전기 방전 자체 보호 능력을 개선한 고전압 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 기판에 형성된 P형 바디 영역 및 N형 드리프트 영역; 상기 P형 바디 영역 및 상기 N형 드리프트 영역 상에 형성되는 게이트 전극; 상기 게이트 전극의 일 측면에 형성되는 스페이서; 상기 P형 바디 영역에 형성되는 고농도 소스 영역; 및 상기 N형 드리프트 영역에 형성되는 고농도 드레인 영역을 포함하고, 상기 게이트 전극은 고농도 도핑 영역 및 고농도 도핑 블라킹 영역을 포함하고, 상기 고농도 도핑 영역의 도펀트 농도는 상기 고농도 도핑 블라킹 영역보다 높고, 상기 고농도 도핑 영역은 상기 P형 바디 영역과 중첩되고, 상기 고농도 도핑 블라킹 영역은 상기 N형 드리프트 영역과 중첩되는, 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 의하면, 게이트 폴리 리서프(Gate Poly RESURF) 방식을 적용함으로써 자가-보호 능력(Self-Protection Capability; SPC)을 증가시키고, 정전기 방전(Electro-static discharge; ESD) 특성을 향상시킬 수 있다.

Description

정전기 방전 자체 보호 능력을 개선한 고전압 반도체 소자 및 그 제조방법{High Voltage SEMICONDUCTOR DEVICE for improving ESD self-protection capability AND MANUFACTURING METHOD THREOF}
본 발명은 고전압 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 정전기 방전(Electro-static discharge; ESD)에 대한 자체 보호 능력이 향상된 고전압 반도체 소자 및 그 제조방법에 관한 것이다.
LDMOS(lateral double-diffused MOSFET) 또는 EDMOS(Extended Drain MOSFET) 등의 고전압 반도체 소자는 전력 관리 집적 회로(PMIC) 및 LED/LCD 드라이버 제품(driver products)로 사용된다.
이러한 고전압 반도체 소자는 별도의 ESD 소자를 사용하지 않고, 큰 면적(total with of transistor ≥ 5mm)의 LDMOS 또는 EDMOS로 파워-어레이(Power-Array; PA)를 구성한다.
그래서 ESD 서지(surge event)가 발생했을 때 자가-보호 능력(self-protection capability, SPC)을 사용하여 대응할 수 있다. 자가-보호 능력(self-protection capability, SPC)이 부족하게 되면 PA 면적을 더 증가시켜야 하므로, SPC는 칩 사이즈(chip size)의 경쟁력을 위해 중요한 요소(factor)의 하나이다.
고전압 소자에서 표면 전계 완화(Reduced Surface Electric Field, 줄여서RESURF) 구조를 사용해 항복 전압(breakdown voltage)을 개선하는 시도가 많다. 그런데 항복 전압(breakdown voltage)이 개선되는 반면, 자가-보호 능력(Self-Protection Capability; SPC)이 감소하는 문제가 발생할 수 있다.
미국 공개특허공보 US 2013/0277741A1
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 게이트 폴리 리서프(Gate Poly RESURF) 방식을 적용함으로써, RESURF 특성도 유지하면서 자가-보호 능력(Self-Protection Capability; SPC)을 증가시킨, 고전압 반도체 소자 및 그 제조방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명은, 기판에 형성된 P형 바디 영역 및 N형 드리프트 영역; 상기 P형 바디 영역 및 상기 N형 드리프트 영역 상에 형성되는 게이트 전극; 상기 게이트 전극의 일 측면에 형성되는 스페이서; 상기 P형 바디 영역에 형성되는 고농도 소스 영역; 및 상기 N형 드리프트 영역에 형성되는 고농도 드레인 영역을 포함하고, 상기 게이트 전극은 고농도 도핑 영역 및 고농도 도핑 블라킹 영역을 포함하고, 상기 고농도 도핑 영역의 도펀트 농도는 상기 고농도 도핑 블라킹 영역보다 높고, 상기 고농도 도핑 영역은 상기 P형 바디 영역과 중첩되고, 상기 고농도 도핑 블라킹 영역은 상기 N형 드리프트 영역과 중첩되는, 반도체 소자를 제공한다.
여기서, 상기 반도체 소자는 상기 게이트 전극 상에 형성되는 실리사이드 막을 더 포함하고, 상기 실리사이드 막은 상기 고농도 도핑 영역 및 상기 고농도 도핑 블라킹 영역과 중첩될 수 있다.
여기서, 상기 반도체 소자는 상기 N형 드리프트 영역 아래에 형성되는 P형 매립 층; 상기 P형 매립 층 아래에 형성된 N형 매립 층; 및 상기 N형 매립 층의 양 측면에 각각 형성되는 깊은 트렌치 구조를 더 포함할 수 있다.
여기서, 상기 반도체 소자의 상기 고농도 도핑 블라킹 영역은 저농도 도핑 영역이거나 미 도핑(undoped) 영역일 수 있다.
여기서, 상기 반도체 소자의 상기 고농도 도핑 영역은 상기 고농도 소스 영역과 가깝고, 상기 고농도 도핑 블라킹 영역은 상기 고농도 드레인 영역과 가까운 것을 특징으로 하고, 상기 고농도 도핑 영역의 농도는 상기 고농도 소스 영역 또는 상기 고농도 드레인 영역의 농도와 동일할 수 있다.
여기서, 상기 반도체 소자는 상기 기판 상에 형성된 게이트 절연막; 및 상기 게이트 전극 상면에서 시작하여 상기 고농도 드레인 영역 근처까지 형성된 실리사이드 블라킹 절연막을 더 포함하고, 상기 실리사이드 블라킹 절연막은 상기 고농도 도핑 블라킹 영역과 직접 접촉하고, 상기 고농도 도핑 블라킹 영역은 상기 실리사이드 막, 상기 게이트 절연막 및 상기 실리사이드 블라킹 절연막과 접촉하며 형성될 수 있다.
한편, 본 발명은 기판에 P형 바디 영역 및 N형 드리프트 영역을 형성하는 단계; 상기 P형 바디 영역 및 상기 N형 드리프트 영역 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 일 측면에 스페이서를 형성하는 단계; 상기 P형 바디 영역 및 상기 N형 드리프트 영역에 각각 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 단계; 상기 게이트 전극 상면에서 상기 고농도 드레인 영역 근처까지 실리사이드 블라킹 절연막을 형성하는 단계; 및 상기 게이트 전극 표면에 실리사이드 막을 형성하는 단계를 포함하고, 상기 게이트 전극은 고농도 도핑 영역 및 고농도 도핑 블라킹 영역을 포함하고, 상기 고농도 도핑 영역의 도펀트 농도는 상기 고농도 도핑 블라킹 영역보다 높고, 상기 고농도 도핑 영역은 상기 P형 바디 영역과 중첩되고, 상기 고농도 도핑 블라킹 영역은 상기 N형 드리프트 영역과 중첩되는, 반도체 소자의 제조방법을 추가로 제공한다.
여기서, 상기 게이트 전극을 형성하는 단계는, 상기 고농도 도핑 영역이 형성되는 제1 영역 상에 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 고농도 도핑 블라킹 영역이 형성되는 제2 영역에 저농도 이온 주입을 실시하는 단계; 및 상기 제1 마스크 패턴을 제거하는 단계를 포함할 수 있다.
여기서, 상기 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 단계는, 상기 고농도 도핑 블라킹 영역이 형성되는 상기 제2 영역 상에 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 이용하여 상기 고농도 도핑 영역이 형성되는 상기 제1 영역에 고농도 이온 주입을 실시하는 단계; 및 상기 제2 마스크 패턴을 제거하는 단계를 포함하고, 상기 고농도 이온 주입을 실시하는 단계에 의해 상기 고농도 도핑 영역, 상기 고농도 소스 영역 및 상기 고농도 드레인 영역이 동시에 형성될 수 있다.
여기서, 상기 반도체 소자의 제조방법은 상기 기판에 N형 매립 층을 형성하는 단계; 및 상기 N형 매립 층 상에 P형 매립 층을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 반도체 소자의 제조방법은 상기 N형 매립 층의 양 측면에 깊은 트렌치 구조를 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 고농도 도핑 블라킹 영역은 저농도 도핑 영역이거나 미 도핑(undoped) 영역일 수 있다.
여기서, 상기 고농도 도핑 영역은 상기 고농도 소스 영역에 인접하여 형성되고, 상기 고농도 도핑 블라킹 영역은 상기 고농도 드레인 영역에 인접하여 형성되고, 상기 고농도 도핑 영역의 농도는 상기 고농도 소스 영역 또는 상기 고농도 드레인 영역의 농도와 동일할 수 있다.
여기서, 상기 반도체 소자의 제조방법은 상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 실리사이드 블라킹 절연막은 상기 고농도 도핑 블라킹 영역과 직접 접촉하고, 상기 고농도 도핑 블라킹 영역은 상기 실리사이드 막, 상기 게이트 절연막 및 상기 실리사이드 블라킹 절연막과 접촉하며 형성될 수 있다.
이상과 같은 본 발명의 반도체 소자 및 그 제조방법에 따르면, 게이트 폴리 리서프(Gate Poly RESURF) 방식을 적용함으로써 자가-보호 능력(Self-Protection Capability; SPC)을 증가시키고, 정전기 방전(Electro-static discharge; ESD) 보호 특성을 향상시킬 수 있다. 나아가, ESD 보호 목적으로 사용되는 파워-어레이(Power-Array; PA) 형태의 고전압 소자의 전체 너비(total width)를 줄일 수 있으므로, 칩 사이즈(chip size) 축소에 효과적이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 5는 본 발명의 실시 예에 따른 도핑 농도를 표시한 반도체 소자의 단면을 도시한 것이다.
도 6은 본 발명의 본 발명의 게이트 폴리 리서프(Gate Poly RESURF) 방식이 적용된 DD-타입(Double diffused-type)의 LDMOS(Lateral Double diffused MOS)의 단면을 도시한 것이다.
도 7 내지 도 12는 일 실시 예에 따른 본 발명의 반도체 소자의 제조방법을 단계적으로 나타낸 도면이다.
도 13 내지 도 16은 다른 실시 예에 따른 본 발명의 반도체 소자의 제조방법을 단계적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시 예로, 고전압 반도체 소자로 사용되는 LDMOS(Lateral Double diffused Metal Oxide Semiconductor) 및 EDMOS(Extended Drain Metal Oxide Semiconductor) 소자는 다수 캐리어 소자로서 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력소자이다. 그리고 LDMOS 또는 EDMOS 소자는 포터블 전력 조절(portable power management)용 장치 또는 PC 주변부 등 고전압(High voltage)이 가해지는 부분에 적합하도록 설계된 MOS소자이다. 그리고 LDMOS 또는 EDMOS소자는 채널의 길이를 CMOS(complementary MOS) 소자와 동일하게 노광 공정을 적용하여 형성할 수 있다. 뿐만 아니라 LDMOS 또는 EDMOS소자는 다른 전력 소자에 비해서 전력 소자와 로직 소자를 하나의 칩에 집적하는 PIC(power integrated circuit)회로를 구성할 수도 있다.
본 명세서는 기판(10)에 형성된 P형 바디 영역(30) 및 N형 드리프트 영역(50); 상기 P형 바디 영역(30) 및 상기 N형 드리프트 영역(50) 상에 형성되는 게이트 전극(70); 상기 게이트 전극(70)의 일 측면에 형성되는 스페이서(80); 상기 P형 바디 영역(30)에 형성되는 고농도 소스 영역(90); 및 상기 N형 드리프트 영역(50)에 형성되는 고농도 드레인 영역(91)을 포함하고, 상기 게이트 전극(70)은 고농도 도핑 영역(71) 및 고농도 도핑 블라킹 영역(72)을 포함하고, 상기 고농도 도핑 영역(71)의 도펀트 농도는 상기 고농도 도핑 블라킹 영역(72)보다 높고, 상기 고농도 도핑 영역(71)은 상기 P형 바디 영역(30)과 중첩되고, 상기 고농도 도핑 블라킹 영역(72)은 상기 N형 드리프트 영역(50)과 중첩되는, 반도체 소자를 개시한다.
이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면을 도시한 것이다. 보다 구체적으로, 도 1은 본 발명의 게이트 폴리 리서프(Gate Poly RESURF) 방식이 적용된 ED-타입(Extended drain-type)의 LDMOS(Lateral Double diffused MOS)의 단면을 도시한 것이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(1)은 기판 기판(10)에 형성된 N형 매립 층(20); 상기 N형 매립 층(20) 상에 형성되는 P형 바디 영역(30) 및 N형 드리프트 영역(50); 상기 N형 매립 층(20)과 N형 드리프트 영역(50) 사이에 형성되는 P형 매립 층(40); 상기 P형 바디 영역(30) 및 상기 N형 드리프트 영역(50) 상에 형성되는 게이트 절연막(60); 상기 게이트 절연막(60) 상에 형성되고, 고농도 도핑 영역(71) 및 고농도 도핑 블라킹 영역(72)을 포함하는 게이트 전극(70); 상기 게이트 전극(70)의 일 측에 형성되는 스페이서(80); 상기 P형 바디 영역(30)에 형성되는 고농도 소스 영역(90); 상기 N형 드리프트 영역(50)에 형성되는 고농도 드레인 영역(91)을 포함한다.
게이트 전극(70)은 고농도 도핑 영역(71) 및 고농도 도핑 블라킹 영역(72)을 포함한다. 고농도 도핑 영역(71)은 고농도 소스 영역(90)에 근접하여 형성된다. 그리고 고농도 도핑 블라킹 영역(72)은 고농도 드레인 영역(91)에 근접하여 형성된다. 또한 고농도 도핑 영역(71)은 상기 P형 바디 영역(30)과 중첩되고, 상기 고농도 도핑 블라킹 영역(72)은 상기 N형 드리프트 영역(50)과 중첩되는 것을 볼 수 있다.
고농도 도핑 영역(71)은 상기 고농도 도핑 블라킹 영역(72)보다 도핑 농도가 더 높은 것이 바람직하다. 이러한 게이트 전극(70) 내 고농도 도핑 영역(71)은 전류 경로의 저항을 감소시키는 효과가 있다.
고농도 도핑 블라킹 영역(72)은 저농도 도핑 영역으로 형성할 수 있다. 그래서 고농도 도핑 블라킹 영역(72)은 고농도 도핑 영역(71)보다 도핑 농도가 낮다. 그래서 고농도 도핑 블라킹 영역(72)은 고농도 도핑 영역(71)에 비해 높은 저항을 갖는다. 고농도 도핑 블라킹 영역(72)은 고농도 도핑을 막았기 때문에 도핑 농도도 낮고 도핑 효율도 그 만큼 떨어진다. 그래서 고농도 도핑 블라킹 영역(72)에서 폴리 디플리션(poly depletion)이 일어 날 수 있다. 폴리 디플리션(poly depletion)은 폴리-실리콘 막 내의 불충분한 도핑에 의해 발생되는 현상이다. 폴리 디플리션(poly depletion)이 있을 경우, 매우 높은 저항체가 있는 것으로 간주할 수 있다. 그래서 고농도 도핑 블라킹 영역(72)은 비록 게이트 전극(70)이지만, carrier가 거의 없는 필드 산화막 또는 절연막처럼 생각할 수 있다. LOCOS와 같은 필드 산화막이 드레인 영역(91)과 게이트 전극(70) 사이에 존재하는 것처럼 볼 수 있다. 그래서 표면 전계 완화 효과에도 도움을 줄 수 있다.
일반적으로, 고농도 드레인 영역(91)으로부터 발생한 높은 전계가 게이트 전극(70) 바로 아래까지 연장되어 형성된다. 게이트 전극(70) 아래의 기판 표면에 높은 전계가 있는 상태에서 ESD의 이벤트가 발생할 경우, 게이트 전극(70) 바로 아래에 있는 게이트 절연막(60)이 파괴되어 고전압 소자(1)가 정상적인 작동을 할 수 없게 된다. 표면의 높은 전계를 완화할 필요가 있다. 고농도 도핑 블라킹 영역(72)은 두꺼운 절연막으로 간주되어, 표면 전계를 완화시키는 역할을 할 수 있다. 이러한 고농도 도핑 블라킹 영역(72)으로 인한, 표면 전계를 완화(RESURF)효과에 의해 ESD 이벤트에 대한 자가-보호 능력(Self-Protection Capability; SPC)을 개선할 수 있다. 이러한 것이 게이트 폴리 리서프(Gate Poly RESURF) 효과이다.
표면 전계 완화(RESURF)를 위해서 고농도 드레인 영역(91)과 게이트 전극(70) 사이에 별도의 필드 플레이트(미 도시)를 형성할 수 있다. 별도의 필드 플레이트는 표면 전계는 완화될 수 있지만, 별도의 필드 플레이트가 소스 컨택 플러그와 전기적으로 연결될 경우, ESD 방전 경로가 형성될 수 있다. 그럴 경우, ESD 방전을 위한 충분한 홀딩 전압(Vh)까지 도달하지 않을 수 있다. 그럴 경우, ESD 특성 중의 하나인 스냅 백 특성을 나쁘게 할 수 있다.
그래서 본 발명에서는 별도의 필드 플레이트를 형성하지 않고, 게이트 전극(70) 자체를 이용하여 필드 플레이트를 형성한다. 즉, 앞서 언급한 저항이 비교적 높은 고농도 도핑 블라킹 영역(72)은 게이트 전극 자체에 형성하는 것이다. 그래서 고농도 도핑 블라킹 영역(72)이 필드 플레이트 역할을 하여 표면 전계가 완화되는 효과를 가져 올 수 있다.
또한 고농도 도핑 블라킹 영역(72)은 마치 두꺼운 절연막이 있는 것처럼 여겨질 수 있어, 게이트-드레인 사이의 커패시턴스(capacitance) 값(Cgd)을 감소시킬 수 있다. 감소된 게이트-드레인 사이의 커패시턴스(capacitance)로 인해 스위칭 속도 향상에도 도움이 된다.
계속해서, 도 1을 참조하면, 본 발명의 반도체 소자는 게이트 전극(70)의 일 측면에 절연막 재질의 제1 스페이서(spacer)(80)가 형성된다.
그리고 실리사이드 블라킹 절연막(81, 100, 101)이 게이트 전극 주변에 형성된다. 실리사이드 블라킹 절연막(81, 100, 101)은 실리사이드 막(110, 120, 121) 형성을 방해한다.
먼저 제1 실리사이드 블라킹 절연막(100)은 게이트 전극 일부 표면에 형성된다. 제2 실리사이드 블라킹 절연막(81)은 게이트 전극(70)의 타 측면에 형성된다. 제3 실리사이드 블라킹 절연막(101)은 제3 실리사이드 블라킹 절연막(101)은 N형 드리프트 영역(50)과 고농도 드레인 영역(121) 상에 형성된다. 노출된 고농도 드레인 영역(121) 상에는 실리사이드 막(121)이 형성된다. 제1 실리사이드 블라킹 절연막(100), 제2 실리사이드 블라킹 절연막(81) 및 제3 실리사이드 블라킹 절연막(101)은 같은 스텝에서 형성될 수 있다.
게이트 전극(70)의 양 측면에 스페이서(80)를 형성하고, 나중에 실리사이드 블라킹 절연막을 형성하기 때문에 제2 실리사이드 블라킹 절연막(81)은 스페이서(80)과 실리사이드 블라킹 절연막이 합쳐진 절연막이다. 제2 실리사이드 블라킹 절연막(81)은 스페이서(80) 모양과 유사하지만, 그 두께는 스페이서(80)의 두께보다 두껍다.
제1 실리사이드 블라킹 절연막(100) 및 제2 실리사이드 블라킹 절연막(81)은 고농도 도핑 블라킹 영역(72)의 상면 및 측면과 각각 접촉하면서 형성되고 있다. 고농도 도핑 블라킹 영역(72), 제1 실리사이드 블라킹 절연막(100) 및 제2 실리사이드 블라킹 절연막(81)이 모두 고농도 드레인 영역(91)과 인접하여 형성되기 때문이다.
고농도 도핑 블라킹 영역(72)은 게이트 전극 표면에 형성된 실리사이드 막(110) 및 게이트 절연막(60)과도 직접 접촉한다. 그래서 고농도 도핑 블라킹 영역(72)은 실리사이드 막(110), 게이트 절연막(60), 제1 실리사이드 블라킹 절연막(100) 및 제2 실리사이드 블라킹 절연막(81)과 접촉하며 형성되는 것이다.
상기 게이트 전극(70)의 일부 표면에 형성되는 실리사이드 막(110)을 더 포함한다. 여기서 게이트 전극(70) 상에서 실리사이드 블라킹 절연막(100)이 형성된 구간을 제외한 나머지 부분에 실리사이드 막(110)이 형성된다. 상기 실리사이드 막(110)은 상기 고농도 도핑 영역(71) 및 고농도 도핑 블라킹 영역(72)과 중첩된다.
본 발명의 반도체 소자는 고농도 소스 영역(90) 및 상기 고농도 드레인 영역(91)에 각각 형성되는 실리사이드 막(120, 121)도 포함한다. 이러한 실리사이드 막(120, 121)은 컨택 플러그(130, 131)와 기판(10) 사이의 저항을 낮추기 위하여 사용될 수 있다. 구체적으로, TiSi2, NiSi 또는 CoSi2를 이용한 실리사이드 막을 형성한다.
본 발명의 반도체 소자는 고농도 소스 영역(90) 및 고농도 드레인 영역(91) 상에 각각 형성되는 소스 컨택 플러그(130) 및 드레인 컨택 플러그(131); 상기 소스 컨택 플러그(130) 및 상기 드레인 컨택 플러그(131) 상에 각각 형성되는 금속 배선(140, 141)을 더 포함한다. 컨택 플러그(130, 131)로 Ti/TiN/W 물질을 사용한다. 금속 배선(1401, 141) 물질로는 Al, AlCu, 또는 Cu 등(미도시)을 이용할 수 있다.
또한, 본 발명의 반도체 소자에서 기판(10)은 P형 실리콘 기판(Psub)인 것이 바람직하고, 기판 내 고농도 도핑 영역인 N형 매립 층(20)이 형성된다. 여기서, N형 매립 층(20)은 고전압 소자에서 완전 고립(fully isolated) MOS 소자를 위해 필요하다. 완전 고립(fully isolated)은 P형 바디 영역(30) 또는 N형 드리프트 영역(50)에 기판(10)과 다른 바이어스(bias)를 인가할 목적으로도 사용된다. 또한 N형 매립 층(30)을 사용한 고립화(isolation)는 고전압 소자의 스위칭(switching)에 의한 노이즈 감소를 목적으로 할 수 있다. 따라서 P형 바디 영역(30)/N형 매립 층(20)/기판(10)으로 만들어지는 기생(parasitic) PNP 구조에서 이득(gain)을 최소화하여 누설 전류(leakage)를 줄이기 위해 고농도의 N형 매립 층(20)을 사용할 수 있다. 수많은 고전압 소자가 고속 스위칭(switching) 동안 약간의 누설 전류(leakage)도 소비전력이나 발열로 나타나기 쉽다. 따라서 0.1 이하의 낮은 이득(low gain)을 요구하는 경우도 있다. 한편, 본 발명의 반도체 소자에서 P형 바디 영역(30)은 채널 영역을 형성하기 위해 필요하다.
그리고 본 발명의 반도체 소자에서 상기 N형 매립 층(20)의 양 측면에 각각 형성되는 깊은 트렌치 구조(Deep trench isolation, DTI, 11, 12)도 포함한다. 상기 N형 매립 층(20)의 양 측면에 각각 형성되는 DTI(11, 12)는 인접 소자와의 분리를 위한 소자분리영역에 해당하는 것으로, 이러한 소자분리영역은 DTI(11, 12) 이외에도 STI(Shallow Trench Isolation), MTI(Medium Trench Isolation) 등을 사용할 수 있다. 나아가, 이러한 소자분리영역은 트렌치 대신 로코스(LOCOS) 실리사이드 블라킹 절연막을 사용할 수도 있다. 그리고 트렌치 영역에는 실리콘 실리사이드 블라킹 절연막(SiO2), 실리콘 질화막(SiN), 폴리 실리콘(poly-Si) 등의 물질을 채워서 형성할 수 있으며 또한 상기 물질들을 결합하여 형성할 수도 있다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 2를 참조하면, 고농도 도핑 블라킹 영역(73)을 제외하고, 나머지 구조는 도 1과 유사한 구조를 가진다. 고농도 도핑 블라킹 영역(73)은 도펀트가 주입되지 않은 언돕트(updoped) 영역으로 형성할 수 있다. 이온 주입을 막기 위한 마스크 패턴을 사용하여 언돕트(updoped) 영역을 형성할 수 있다. 그래서 고농도 도핑 블라킹 영역(73)은 고농도 도핑 영역(71)에 비해 높은 저항을 갖는다. 또한 앞서 도 1의 고농도 도핑 블라킹 영역(72)은 저농도 도핑 영역에 비해, 도 2의 고농도 도핑 블라킹 영역(73)은 미 도핑 영역(undoped)이기 때문에 도 1의 고농도 도핑 블라킹 영역(72)에 비해 저항이 더 높다.
그래서 도 1의 구조에 비해, 도 2의 고농도 도핑 블라킹 영역(73)은 더 높은 저항으로 인해 표면 전계를 완화(RESURF)효과가 더 클 수 있다. 마찬가지로, ESD 이벤트에 대한 자가-보호 능력(Self-Protection Capability; SPC)을 개선할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 3을 참조하면, 게이트 폴리 리서프(Gate Poly RESURF) 방식이 적용된 DD-타입(Double diffused-type)의 LDMOS(Lateral Double diffused MOS)의 단면을 도시한 것이다. LDMOS가 DD-타입인 점을 제외하고, ED-타입의 LDMOS와 거의 유사한 구성을 갖는 것을 확인할 수 있다. 다만 다른 점은, 도 3에서, 게이트 전극(70)의 일부가 고농도 드레인 영역(91)과 중첩되고 있다는 것이다. 앞의 도 1, 도 2 구조를 보면 게이트 전극(70)과 고농도 드레인 영역(91)은 서로 일정 간격 떨어져 형성된다. 그럴 경우 항복 전압이 증가된다. 반면 도 3에서, 게이트 전극(70)의 일부가 고농도 드레인 영역(91)과 중첩되고 있어서 항복 전압이 낮아질 수 있다. 그렇지만, 스위칭 속도는 도 1 및 도 2에 도시된 구조에 비해 훨씬 빠를 수 있다. 고농도 소스 영역(90)과 고농도 드레인 영역(91) 사이의 거리가 매우 작아졌기 때문이다. 도 3 구조도 앞서 설명한 도 1의 고농도 블라킹 영역(72)의 효과와 유사하여 자세한 설명은 생략한다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 것이다.
도 4를 참조하면, 도 3과 비교해서, 고농도 블라킹 영역(72)이 미 도핑 영역(undoped region, 73)으로 바뀐 부분 외에는 매우 유사하다. 도 4 구조도 앞서 설명한 도 1 또는 도 2의 고농도 블라킹 영역(72, 73)의 효과와 유사하여 자세한 설명은 생략한다.
도 5는 본 발명의 실시 예에 따른 도핑 농도를 표시한 반도체 소자의 단면을 도시한 것이다.
도 5를 참조하면, 본 발명의 반도체 소자에서 게이트 전극(70)을 중심으로, A, B, C 및 D 구간으로 표시하였다. 또한 점선은 게이트 전극(70)의 도핑 정도 또는 도핑 효율을 나타낸다. 도핑 효율은 소스/드레인 영역 형성 후 고온 어닐링 또는 급속 열처리에 의해 이온 주입된 도펀트가 활성화된 후 측정하는 값을 의미한다. 도핑 효율이 높다는 것은 그만큼 활성화된 도펀트가 많음을 뜻하고, 그 만큼 게이트 전극의 저항이 낮음을 의미한다. 고농도 도핑 영역(71)에서 점선은 게이트 절연막(60)에 가깝게 그려져 있다. 이는 도핑 농도가 매우 높다라는 것을 의미한다.
반면에 고농도 도핑 블라킹 영역(72)은 고농도 도핑을 막았기 때문에 도핑 농도도 낮고 도핑 효율도 그 만큼 떨어진다. 그래서 고농도 도핑 블라킹 영역(72)에서 점선은 게이트 절연막(60)에서 상당히 멀리 떨어져 있다. 고농도 도핑 블라킹 영역(72)은 폴리 디플리션(poly depletion)이 일어날 수 있다. 폴리 디플리션(poly depletion)은 폴리-실리콘 막 내의 불충분한 도핑에 의해 발생되는 현상이다. 폴리 디플리션(poly depletion)이 있을 경우, 매우 높은 저항체가 있는 것으로 간주할 수 있다. 고농도 도핑 블라킹 영역(72)은 게이트 전극으로 사용된 폴리-실리콘에 carrier가 거의 없는 절연막처럼 생각할 수 있다.
A 구간은 고농도 블로킹 영역(72) 또는 저농도 도핑(low doping) 영역 또는 미 도핑(undoped) 영역을 포함하는 구간이다. A 구간은 앞서 언급한 고농도 도핑 블라킹 영역(72)의 시작 점에서 고농도 드레인 영역(91)의 시작 점까지 거리를 나타낸다. A 구간의 길이가 길수록 고농도 블로킹 영역(72) 또는 저농도 도핑(low doping) 영역 또는 미 도핑(undoped) 영역의 길이는 길어진다.
B 구간은 필드 플레이트(Field Plate; FP) 구간이다. B 구간은 실리사이드 층(110)이 형성되어 있다. 그래서 필드 플레이트의 길이를 조정할 수 있다. B의 길이가 커질수록 필드 플레이트 길이가 증가하는 것이다. 그 만큼 앞선 언급한 표면 전계 효과가 커지는 것이다.
C 구간은 게이트-드레인 사이의 항복 전압(Gate to Drain BV) 구간에 해당된다. C의 길이가 커질수록 게이트-드레인 사이의 항복 전압(Gate to Drain BV)은 향상된다. 그러나 단위 소자의 길이가 커지는 단점이 있다. 어레이 형태의 소자에서 단위 소자의 길이를 최소화하는 것이 바람직하다.
D 구간은 오버랩 캡(Overlap cap.; Cgd)구간에 해당한다. D 구간은 N형 드리프트 영역(50)과 중첩되는 영역이다. 그래서 N형 드리프트 영역의 왼쪽 끝 단에서 시작하여 고농도 블라킹 영역(72) 또는 저농도 도핑 영역(72)의 시작 점까지 거리이다. 드리프트 영역(50)도 드레인 영역에 해당되기 때문에 게이트 전극(70)-게이트 절연막(60)-드리프트 영역(50)로 구성된 MIS 커패시터(150) 구조가 형성된다. 그래서 D 길이가 커질수록 MIS 커패시터(150) 면적이 커지므로, 게이트-드레인 정전용량(Cgd) 값이 증가될 수 있다. 그래서 Cgd 값을 줄이기 위해서 적절한 길이로 조정할 필요가 있다. 게이트-드레인 정전용량(Cgd) 값이 증가될수록 스위칭 속도가 떨어질 수 있다.
본 발명의 반도체 소자에서 상기 A, B, C 및 D 구간의 비율을 조절함에 따라 SPC을 증가시키고, 정전기 방전(Electro-static discharge; ESD) 보호 특성을 향상시킬 수 있다. 본 발명의 일 실시 예에 따른 반도체 소자는 게이트 전극(70)의 도핑 농도가 서로 상이한 고농도 도핑 영역(71) 및 고농도 도핑 블라킹 영역(72)으로 구분함에 따라 게이트 폴리 리서프(Gate Poly RESURF) 방식을 구현할 수 있고, SPC을 개선할 수 있다.
도 6은 본 발명의 본 발명의 게이트 폴리 리서프(Gate Poly RESURF) 방식이 적용된 DD-타입(Double diffused-type)의 LDMOS(Lateral Double diffused MOS)의 단면을 도시한 것이다.
도 6을 참조하면, 도 5와 유사한 구조를 가지고 있고, 마찬가지로, A, B, C 및 D구간을 포함하고 있다. 고농도 드레인 영역(91)이 게이트 전극(70)과 중첩됨으로 말미암아 A구간의 길이가 짧아진 것 외에는 거의 유사하다.
이러한 본 발명의 반도체 소자는 상술한 바와 같이, 게이트 폴리 리서프 방식이 적용된 고전압 반도체 소자에 관한 것으로 고 주파수 어플리케이션(High frequency application)에 적용이 가능하다. 예를 들어, 모바일(Mobile)용 PMIC DC-DC converter 에 사용되는 게이트 드라이브 IC(Gate drive IC) 또는 모터 드라이브 (Motor drive)용 게이트 드라이브 IC(Gate drive IC)에 사용될 수 있다. 또한, RF 소자 또는 스위칭 파워 MOSFET 소자에도 사용될 수 있다.
한편, 본 명세서는 기판(10)에 P형 바디 영역(30) 및 N형 드리프트 영역(50)을 형성하는 단계; 상기 P형 바디 영역(30) 및 상기 N형 드리프트 영역(50) 상에 게이트 전극(70)을 형성하는 단계; 상기 게이트 전극(70)의 일 측면에 스페이서(80)를 형성하는 단계; 상기 P형 바디 영역(30) 및 상기 N형 드리프트 영역(50)에 각각 고농도 소스 영역(90) 및 고농도 드레인 영역(91)을 형성하는 단계; 상기 게이트 전극(70) 상면에서 상기 고농도 드레인 영역(91) 근처까지 실리사이드 블라킹 절연막(81, 100, 101)을 형성하는 단계; 및 상기 게이트 전극(70) 표면에 실리사이드 막(110)을 형성하는 단계를 포함하고, 상기 게이트 전극(70)은 고농도 도핑 영역(71) 및 고농도 도핑 블라킹 영역(72)을 포함하고, 상기 고농도 도핑 영역(71)의 도펀트 농도는 상기 고농도 도핑 블라킹 영역(72)보다 높고, 상기 고농도 도핑 영역(71)은 상기 P형 바디 영역(30)과 중첩되고, 상기 고농도 도핑 블라킹 영역(72)은 상기 N형 드리프트 영역(50)과 중첩되는, 반도체 소자의 제조방법을 추가로 개시한다.
도 7 내지 도 12는 일 실시 예에 따른 본 발명의 반도체 소자의 제조방법을 단계적으로 나타낸 도면이다.
도 7을 참조하면, 본 발명의 반도체 소자의 제조방법은 기판(10)에 N형 매립 층(20)을 형성하는 단계; 상기 N형 매립 층(20) 상에 P형 바디 영역(30), P형 매립 층(40) 및 N형 드리프트 영역(50)을 형성하는 단계; 상기 P형 바디 영역(30) 및 상기 N형 드리프트 영역(50) 상에 게이트 절연막(60)을 형성하는 단계; 상기 게이트 절연막 상(60)에 게이트 전극(70)을 형성하는 단계를 포함한다. 게이트 전극(70)은 게이트 절연막 상에 폴리-실리콘 물질의 도전층을 증착하고 패터닝 공정을 통해서 형성될 수 있다.
또한, 본 발명의 반도체 소자의 제조방법에서 N형 매립 층(20)의 양 측면에 깊은 트렌치 구조(11, 12)를 각각 형성하는 단계를 더 포함할 수 있다. 상기 N형 매립 층(20)의 양 측면에 각각 형성되는 DTI(11, 12)는 인접 소자와의 분리를 위한 소자분리영역에 해당하는 것으로, 이러한 소자분리영역은 DTI(11, 12) 이외에도 STI(Shallow Trench Isolation), MTI(Medium Trench Isolation) 등을 사용할 수 있다. 나아가, 이러한 소자분리영역은 트렌치 대신 로코스(LOCOS) 실리사이드 블라킹 절연막을 사용할 수도 있다. 그리고 트렌치 영역에는 실리콘 실리사이드 블라킹 절연막(SiO2), 실리콘 질화막(SiN), 폴리 실리콘(poly-Si) 등의 물질을 채워서 형성할 수 있으며 또한 상기 물질들을 결합하여 형성할 수도 있다.
도 8을 참조하면, 본 발명의 반도체 소자의 제조방법은 게이트 전극(70)에 고농도 도핑 블라킹 영역(72)을 형성하는 공정이다.
먼저 고농도 도핑 영역(71)이 형성되는 제 1 영역에 LDD 이온 주입 용 제1 마스크 패턴(75)를 형성한다. 그리고 게이트 전극(70)을 향해서 저농도 이온 주입(화살표)을 실시한다. 저농도 이온 주입은 LDD 이온 주입과 유사하다. 로직 소자의 경우, 게이트 전극(70)을 형성 후 LDD 이온 주입을 실시하여 LDD 영역을 형성한다. 그 LDD 이온 주입할 때 상기 저농도 이온 주입 영역(72)를 오픈하여 이온 주입을 실시하면 마스크 비용을 줄일 수 있다. 그래서 제1 마스크 패턴(75)은 N형 LDD 마스크 패턴 또는 P형 LDD 마스크 패턴을 사용하는 LDD 마스크 패턴으로 볼 수 있다. 이온 주입 후 제1 마스크 패턴은 제거된다.
여기서 도시 되지 않았지만, 다른 방법으로 제1 마스크 패턴을 사용하지 않고, 게이트 전극(70)의 모든 영역에 저농도 이온 주입을 실시할 수 있다. 즉, 게이트 전극(70)의 전 영역이 저농도 도핑 영역으로 바뀌는 것이다.
도 9를 참조하면, LDD 이온 주입 후 양 측면에 스페이서(80)를 형성한다. 게이트 전극(70)의 양 측면에 스페이서(80)를 형성하는 단계는 상기 게이트 절연막(60) 상에 고농도 도핑 블라킹 영역(72)을 형성하는 단계 이후에 진행된다. 그리고 고농도 도핑 영역(71) 형성하는 단계 이전에 스페이서(80)를 형성한다.
도 10을 참조하면, 고농도 소스 영역(90) 및 고농도 드레인 영역(91)을 형성하기 위하여 포토 레지스트(Photo resist, PR)을 이용하여 제2 마스크 패턴 (160, 161, 162)을 형성한 다음 고농도 이온 주입 공정을 실시한다. 여기서 제2 마스크 패턴 (160, 161, 162) 중에서 부호 '161'은 고농도 도핑 블라킹 마스크 패턴(161)으로 부를 수 있다.
고농도 도핑 블라킹 마스크 패턴(161)은 게이트 전극의 일부를 덮도록 형성된다. 그래서 고농도 이온 주입으로부터 고농도 도핑 블라킹 영역(72)을 보호하는 것이다. 마스크 패턴이 없는 오픈된 영역은 고농도 이온 주입에 의해 기판(10)에는 고농도 소스 영역(90) 및 고농도 드레인 영역(91)이 형성된다. 그리고 게이트 전극(70)에는 고농도 도핑 영역(71)이 형성된다. 본 발명의 반도체 소자의 제조방법에서 게이트 전극(70)의 상기 고농도 도핑 영역(71)은 상기 고농도 도핑 블라킹 영역(72)보다 도핑 농도가 더 높은 것이 바람직하다. 도펀트 농도 기준으로 약 5 내지 6 order 정도 높을 수 있다. 고농도 도핑 영역(71)이 1E19-1E21/cm3 를 갖는다고 하면, 고농도 도핑 블라킹 영역(72)은 그보다 낮은 1E13-1E17/cm3 농도를 가진다.
도 11을 참조하면, 본 발명의 반도체 소자의 제조방법은 상기 고농도 소스 영역(90) 및 상기 고농도 드레인 영역(91)을 형성하는 단계 이후에, 상기 게이트 전극(70)의 제1 구간 상에 실리사이드 블라킹 절연막(81, 100, 101)을 형성하는 단계이다.
그리고 실리사이드 블라킹 절연막(81, 100, 101)이 게이트 전극 주변에 형성된다. 실리사이드 블라킹 절연막(81, 100, 101)은 실리사이드 막(110, 120, 121) 형성을 방해한다.
먼저 제1 실리사이드 블라킹 절연막(100)은 게이트 전극 일부 표면에 형성된다. 제2 실리사이드 블라킹 절연막(81)은 게이트 전극(70)의 타 측면에 형성된다. 제3 실리사이드 블라킹 절연막(101)은 N형 드리프트 영역(50)과 고농도 드레인 영역(121) 상에 형성된다. 제1 실리사이드 블라킹 절연막(100), 제2 실리사이드 블라킹 절연막(81) 및 제3 실리사이드 블라킹 절연막(101)은 같은 스텝에서 형성될 수 있다.
게이트 전극(70)의 양 측면에 스페이서(80)를 형성하고, 나중에 실리사이드 블라킹 절연막을 형성하기 때문에 제2 실리사이드 블라킹 절연막(81)은 스페이서(80)과 실리사이드 블라킹 절연막이 합쳐진 절연막이다. 제2 실리사이드 블라킹 절연막(81)은 스페이서(80) 모양과 유사하지만, 그 두께는 스페이서(80)의 두께보다 두껍다.
여기서, 상기 실리사이드 블라킹 절연막(81, 100, 101)은 게이트 전극 타 측면에 형성된 스페이서(81)와 연결되어 절연 특성을 나타낼 수 있다.
도 12를 참조하면, 본 발명의 반도체 소자의 제조방법은 상기 게이트 전극(70)의 제1 구간 상에 실리사이드 블라킹 절연막(100, 101)을 형성하는 단계 이후에, 상기 게이트 전극(70)의 제2 구간에 실리사이드 막(110)을 형성하는 단계이다. 실리사이드 막(110)은 고농도 도핑 영역(71)과 접촉하지만 고농도 도핑 블라킹 영역(72)와도 접촉한다.
나아가, 도 12를 참조하면, 상기 게이트 전극(70)의 제2 구간에 실리사이드 막(110)을 형성함과 동시에 상기 고농도 소스 영역(90) 및 상기 고농도 드레인 영역(91)에 실리사이드 막(120, 121)을 각각 형성하는 단계를 더 포함할 수 있다. 실리사이드 막(110, 120, 121)으로 NiSi, TiSi2 또는 CoSi2를 이용할 수 있다.
도 13 내지 도 16은 다른 실시 예에 따른 본 발명의 반도체 소자의 제조방법을 단계적으로 나타낸 도면이다.
도 13을 참조하면, 본 발명의 반도체 소자의 제조방법은 앞서 언급한 도 7과 유사한다. 게이트 절연막 상(60)에 게이트 전극(70)을 형성한다. 게이트 전극(70)은 게이트 절연막 상에 폴리-실리콘 물질의 도전 층을 증착하고 패터닝 공정을 통해서 형성될 수 있다. 게이트 전극(70) 형성 후 게이트 전극(70) 양 측면에 스페이서(80)을 형성한다. 게이트 전극(70)은 도핑을 전혀 하지 않은 상태(72)이기 때문에 높은 저항을 갖는 게이트 전극(70)이 형성된다.
도 14를 참조하면, 고농도 소스 영역(90) 및 고농도 드레인 영역(91)을 형성하기 위하여 포토 레지스트(Photo resist, PR)을 이용하여 제2 마스크 패턴 (160, 161, 162)을 형성한 다음 고농도 이온 주입 공정을 실시한다. 여기서 제2 마스크 패턴 (160, 161, 162) 중에서 '161'은 고농도 도핑 블라킹 마스크 패턴(161)으로 부를 수 있다.
고농도 도핑 블라킹 마스크 패턴(161)은 게이트 전극의 일부를 덮도록 형성된다. 그래서 고농도 이온 주입으로부터 고농도 도핑 블라킹 영역을 보호하는 것이다. 마스크 패턴이 없는 오픈된 영역은 고농도 이온 주입에 의해 기판(10)에는 고농도 소스 영역(90) 및 고농도 드레인 영역(91)이 형성된다. 그리고 게이트 전극(70)에는 고농도 도핑 영역(71)이 형성된다. 본 발명의 반도체 소자의 제조방법에서 게이트 전극(70)의 상기 고농도 도핑 영역(71)은 상기 고농도 도핑 블라킹 영역(72)보다 도핑 농도가 더 높은 것이 바람직하다. 도펀트 농도 기준으로 약 4 내지 5 order 이상 높을 수 있다. 고농도 도핑 영역(71)이 1E19-1E21/cm3 를 갖는다고 하면, 고농도 도핑 블라킹 영역(72)은 그보다 낮은 1E11-1E15/cm3 농도를 가진다. 고농도 도핑 블라킹 영역(72)은 이온 주입을 실시하지 않아 undoped 영역으로 intrinsic 영역과 유사하다고 할 수 있다.
도 15을 참조하면, 앞서 설명한 본 발명의 반도체 소자의 제조방법을 따른다. 게이트 전극(70)의 제1 구간 상에 실리사이드 블라킹 절연막(100, 101)을 형성한다.
도 16을 참조하면, 게이트 전극(70)의 제2 구간에 실리사이드 막(110)을 형성한다. 실리사이드 막(110)은 고농도 도핑 영역(71)과 접촉하지만 고농도 도핑 블라킹 영역(72)와도 접촉한다.
이상과 같은 본 발명의 반도체 소자 및 그 제조방법에 따르면, 게이트 폴리 리서프(Gate Poly RESURF) 방식을 적용함으로써 자가-보호 능력(Self-Protection Capability; SPC)을 증가시키고, 정전기 방전(Electro-static discharge; ESD) 특성을 향상시킬 수 있다. 나아가, ESD 목적으로 사용되는 파워-어레이(Power-Array; PA) LDMOS의 전체 너비(total width)를 줄일 수 있으므로, 칩 사이즈(chip size) 축소에 효과적이다.
본 발명의 반도체 소자 및 그 제조방법에 따르면, 게이트 폴리 리서프(Gate Poly RESURF) 방식을 적용함으로써 공정의 단순화에 따른 저비용 및 고효율 특성을 얻을 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
1: 게이트 폴리 리서프 LDMOS (DD-타입)
2: 게이트 폴리 리서프 LDMOS (ED-타입)
10: 기판(Psub) 11, 12: 깊은 트렌치 구조
20: N형 매립 층(NBL) 30: P형 바디(P-body) 영역
40: P형 매립 층(PBL) 50: N형 드리프트(N-drift) 영역
60: 게이트 절연막 70: 게이트 전극
71: 고농도 도핑 영역
72: 고농도 도핑 블라킹 영역, 저농도 도핑 영역, 미 도핑 영역
80: 스페이서 81: 제2 실리사이드 블라킹 절연막
90: 고농도 소스 영역
91: 고농도 드레인 영역
100, 101: 제1, 제3 실리사이드 블라킹 절연막
110: 실리사이드 막 120, 121: 실리사이드 막
130: 소스 컨택 플러그 131: 드레인 컨택 플러그
140, 141: 필드 플레이트 150: 커패시터
160, 161, 162: 고농도 도핑 블로킹 마스크

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 기판에 P형 바디 영역 및 N형 드리프트 영역을 형성하는 단계;
    상기 P형 바디 영역 및 상기 N형 드리프트 영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 일 측면에 스페이서를 형성하는 단계;
    상기 P형 바디 영역, 상기 게이트 전극의 제1 영역, 상기 N형 드리프트 영역의 제1 영역을 오픈하고, 상기 게이트 전극의 제2 영역과 상기 N형 드리프트 영역의 제2 영역을 덮는 게이트 마스크 패턴을 형성하는 단계;
    상기 게이트 마스크 패턴을 이용하여 상기 P형 바디 영역, 상기 게이트 전극의 제1 영역, 상기 N형 드리프트 영역의 제1 영역에 이온 주입을 실시하는 단계;
    상기 이온 주입에 의해, 상기 P형 바디 영역, 상기 게이트 전극의 제1 영역, 상기 N형 드리프트 영역의 제1 영역에 동시에 고농도 소스 영역, 고농도 게이트 영역, 고농도 드레인 영역을 각각 형성하는 단계;
    상기 게이트 마스크 패턴을 제거하는 단계;
    상기 게이트 전극 상면에서 상기 고농도 드레인 영역 근처까지 실리사이드 블라킹 절연막을 형성하는 단계; 및
    상기 게이트 전극 표면에 실리사이드 막을 형성하는 단계를 포함하고,
    상기 게이트 전극의 제1 영역은 상기 고농도 게이트 영역이 되고, 상기 게이트 전극의 제2 영역은 고농도 도핑 블라킹 영역이 되고,
    상기 고농도 게이트 영역의 도펀트 농도는 상기 고농도 도핑 블라킹 영역보다 높고,
    상기 고농도 도핑 블라킹 영역은 상기 N형 드리프트 영역과 전기적으로 분리되는,
    상기 고농도 드레인 영역은 상기 스페이서로부터 일정 간격 떨어져 형성되는,
    반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극을 형성하는 단계 이후에,
    상기 게이트 전극의 제1 영역 상에 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 이용하여 상기 게이트 전극의 제2 영역 상에 저농도 이온 주입을 실시하는 단계; 및
    상기 제1 마스크 패턴을 제거하는 단계를 포함하는, 반도체 소자의 제조방법.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 기판에 N형 매립 층을 형성하는 단계; 및
    상기 N형 매립 층 상에 P형 매립 층을 형성하는 단계를 더 포함하고,
    상기 P형 바디 영역은 상기 N형 매립 층 및 상기 P형 매립 층을 접촉하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 기판에 깊은 트렌치 구조를 형성하는 단계를 더 포함하고,
    상기 P형 바디 영역은 상기 N형 매립 층, 상기 P형 매립 층, 상기 깊은 트렌치 구조와 접촉하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 고농도 도핑 블라킹 영역은 저농도 도핑 영역이거나 미 도핑(undoped) 영역인 것을 특징으로 하는, 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 고농도 게이트 영역은 상기 고농도 소스 영역에 인접하여 형성되고,
    상기 고농도 도핑 블라킹 영역은 상기 고농도 드레인 영역에 인접하여 형성되고,
    상기 고농도 게이트 영역의 농도는 상기 고농도 소스 영역 또는 상기 고농도 드레인 영역의 농도와 동일한, 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 실리사이드 블라킹 절연막은 상기 고농도 도핑 블라킹 영역과 직접 접촉하고,
    상기 고농도 도핑 블라킹 영역은 상기 실리사이드 막, 상기 게이트 절연막 및 상기 실리사이드 블라킹 절연막과 접촉하며 형성되는, 반도체 소자의 제조방법.
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