CN117497420B - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制备方法，包括：提供衬底和外延层，外延层位于衬底上；形成漂移区和第一掺杂区位于外延层中，且第一掺杂区位于漂移区的底部，第一掺杂区和漂移区的掺杂类型相反；形成沟道区和第二掺杂区位于外延层中，且第二掺杂区位于沟道区的顶部，第二掺杂区和沟道区的掺杂类型相反，形成栅极结构位于外延层上，且栅极结构覆盖漂移区和第二掺杂区的部分表面；形成接触场板位于漂移区的部分表面上，且接触场板与栅极结构接触；以及，形成漏区和源区分别位于漂移区和沟道区中，且源区与第二掺杂区的部分底部接触。本发明实现降低半导体器件的导通电阻。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
BCD工艺是一种集合Bipolar器件、CMOS器件和DMOS器件的芯片制造工艺，BCD工艺具有高跨导、强负载驱动能力、集成度高和低功耗的优点。其中，DMOS器件是BCD电路中的核心所在，高性能、低成本、高密度的LDMOS器件的实现具有重要的意义，目前LDMOS器件在PMIC（Power Management IC）电路中已经得到了广泛的应用与研究。为了实现高性能的LDMOS器件，需要满足高源漏耐压和低导通电阻。
图1为现有技术中LDMOS器件的结构示意图。请参考图1，图1为一种典型的LDMOS器件的结构，对于不同的耐压要求，通常的做法是调整以下尺寸：沟道长度a、场板800与栅极多晶硅620的重合尺寸b及场板800延伸出栅极多晶硅620的尺寸c。随着源漏耐压要求的提高，对于a、b及c的尺寸要求不能无限提高，单纯增加a、b及c的尺寸会导致源漏的导通电阻相应的线性增加。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以降低半导体器件的导通电阻。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
提供衬底和外延层，所述外延层位于所述衬底上；
形成漂移区和第一掺杂区位于所述外延层中，且所述第一掺杂区位于所述漂移区的底部，所述第一掺杂区和所述漂移区的掺杂类型相反；
形成沟道区和第二掺杂区位于所述外延层中，且所述第二掺杂区位于所述沟道区的顶部，所述第二掺杂区和所述沟道区的掺杂类型相反，形成栅极结构位于所述外延层上，且所述栅极结构覆盖所述漂移区和所述第二掺杂区的部分表面；
形成接触场板位于所述漂移区的部分表面上，且所述接触场板与所述栅极结构接触；以及，
形成漏区和源区分别位于所述漂移区和所述沟道区中，且所述源区与所述第二掺杂区的部分底部接触。
可选的，形成漂移区和第一掺杂区位于所述外延层中的步骤包括：
形成第一图形化的光刻胶层覆盖所述外延层的部分表面，所述第一图形化的光刻胶层具有第一开口；
沿着所述第一开口，执行第一离子注入工艺在所述外延层中形成所述漂移区，以及执行第二离子注入工艺在所述外延层中形成所述第一掺杂区，其中所述第一离子注入工艺和所述第二离子注入工艺的掺杂离子类型相反；以及，
去除所述第一图形化的光刻胶层。
可选的，所述第二离子注入工艺的注入剂量为5×1012/cm2~5×1014/cm2。
可选的，形成沟道区和第二掺杂区位于所述外延层中和形成栅极结构位于外延层上的步骤包括：
形成由下至上堆叠的栅氧化层和栅极多晶硅层位于所述外延层上；
形成第二图形化的光刻胶层覆盖所述外延层的部分表面和所述栅极多晶硅层的顶面，所述第二图形化的光刻胶层具有第二开口，所述第二开口显露所述栅氧化层和所述栅极多晶硅层远离所述漂移区的侧面；
沿着所述第二开口，执行第三离子注入工艺在所述外延层中形成所述第二掺杂区，以及执行第四离子注入工艺在所述外延层中形成所述沟道区，其中所述第三离子注入工艺和所述第四离子注入工艺的掺杂离子类型相反；
去除所述第二图形化的光刻胶层；以及，
形成侧墙覆盖所述栅氧化层和所述栅极多晶硅层的两侧面，所述栅氧化层、所述栅极多晶硅层和所述侧墙构成所述栅极结构。
可选的，所述第三离子注入工艺的注入剂量为5×1012/cm2~5×1014/cm2。
可选的，所述源区和所述第二掺杂区的掺杂类型相同。
可选的，在形成漏区和源区分别位于所述漂移区和所述沟道区中之后，还包括：
形成介质层覆盖所述栅极结构和所述外延层；以及，
在所述介质层中形成漏极插塞、源极插塞和接触插塞，所述漏极插塞与所述漏区电性连接，所述源极插塞与所述第二掺杂区电性连接，所述接触插塞与所述接触场板电性连接。
本发明还提供了一种半导体器件，包括：
衬底和外延层，所述外延层位于所述衬底上；
漂移区和沟道区，位于所述外延层中；
第一掺杂区和第二掺杂区，分别位于所述漂移区的底部和所述沟道区的顶部，其中所述第一掺杂区和所述漂移区的掺杂类型相反，所述第二掺杂区和所述沟道区的掺杂类型相反；
漏区和源区，分别位于所述漂移区和所述沟道区中，且所述源区与所述第二掺杂区的部分底部接触；
栅极结构，位于所述源区和所述漏区之间的所述外延层上，所述栅极结构覆盖所述漂移区和所述第二掺杂区的部分表面；
接触场板，位于所述漂移区的部分表面上，且所述接触场板与所述栅极结构接触。
可选的，所述外延层的厚度为3µm~8µm，所述外延层的阻值为10ohm~30ohm。
可选的，还包括：
介质层，覆盖所述栅极结构和所述外延层；
漏极插塞、源极插塞和接触插塞，位于所述介质层中，所述漏极插塞与所述漏区电性连接，所述源极插塞与所述第二掺杂区电性连接，所述接触插塞与所述接触场板电性连接。
在本发明提供的半导体器件及其制备方法中，提供衬底和外延层，外延层位于衬底上；形成漂移区和第一掺杂区位于外延层中，且第一掺杂区位于漂移区的底部，第一掺杂区和漂移区的掺杂类型相反；形成沟道区和第二掺杂区位于外延层中，且第二掺杂区位于沟道区的顶部，第二掺杂区和沟道区的掺杂类型相反，形成栅极结构位于外延层上，且栅极结构覆盖漂移区和第二掺杂区的部分表面；形成接触场板位于漂移区的部分表面上，且接触场板与栅极结构接触；以及，形成漏区和源区分别位于漂移区和沟道区中，且源区与第二掺杂区的部分底部接触。本发明通过在漂移区的底部形成反型的第一掺杂区，当在漏区加高压时，能够增加耗尽区的宽度，利于降低导通电阻；并且在沟道区的顶部形成反型的第二掺杂区，能够避免表面沟道，减少导通饱和时载流子被界面捕获，进一步利于降低导通电阻，从而实现降低半导体器件的导通电阻。
附图说明
图1为现有技术中LDMOS器件的结构示意图。
图2为本发明一实施例提供的半导体器件的制备方法的流程图。
图3为本发明一实施例提供的半导体器件的制备方法中提供衬底和外延层的剖面示意图。
图4为本发明一实施例提供的半导体器件的制备方法中形成漂移区和第一掺杂区的剖面示意图。
图5为本发明一实施例提供的半导体器件的制备方法中形成栅氧化层和栅极多晶硅层的剖面示意图。
图6为本发明一实施例提供的半导体器件的制备方法中形成沟道区和第二掺杂区的剖面示意图。
图7为本发明一实施例提供的半导体器件的制备方法中形成侧墙和接触场板的剖面示意图。
图8为本发明一实施例提供的半导体器件的制备方法中形成源区和漏区的剖面示意图。
图9为本发明一实施例提供的半导体器件的制备方法中形成源极插塞、漏极插塞和接触插塞的剖面示意图。
其中，附图标记为：
10-衬底；20-外延层；31-第一图形化的光刻胶层；32-第二图形化的光刻胶层；310-第一开口；320-第二开口；40-漂移区；51-第一掺杂区；52-第二掺杂区；60-栅极结构；61-栅氧化层；62-栅极多晶硅层；63-侧墙；70-沟道区；80-接触场板；91-漏区；92-源区；100-介质层；101-漏极插塞；102-源极插塞；103-接触插塞；620-栅极多晶硅；800-场板。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的半导体器件的制备方法的流程图。请参考图2，本发明还提供了一种半导体器件的制备方法，包括：
步骤S1：提供衬底和外延层，外延层位于衬底上；
步骤S2：形成漂移区和第一掺杂区位于外延层中，且第一掺杂区位于漂移区的底部，第一掺杂区和漂移区的掺杂类型相反；
步骤S3：形成沟道区和第二掺杂区位于外延层中，且第二掺杂区位于沟道区的顶部，第二掺杂区和沟道区的掺杂类型相反，形成栅极结构位于外延层上，且栅极结构覆盖漂移区和第二掺杂区的部分表面；
步骤S4：形成接触场板位于漂移区的部分表面上，且接触场板与栅极结构接触；
步骤S5：形成漏区和源区分别位于漂移区和沟道区中，且源区与第二掺杂区的部分底部接触。
图3为本实施例提供的半导体器件的制备方法中提供衬底和外延层的剖面示意图，图4为本实施例提供的半导体器件的制备方法中形成漂移区和第一掺杂区的剖面示意图，图5为本实施例提供的半导体器件的制备方法中形成栅氧化层和栅极多晶硅层的剖面示意图，图6为本实施例提供的半导体器件的制备方法中形成沟道区和第二掺杂区的剖面示意图，图7为本实施例提供的半导体器件的制备方法中形成侧墙和接触场板的剖面示意图，图8为本实施例提供的半导体器件的制备方法中形成源区和漏区的剖面示意图，图9为本实施例提供的半导体器件的制备方法中形成源极插塞、漏极插塞和接触插塞的剖面示意图。下面结合图3~图9对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图3，执行步骤S1：提供衬底10，在衬底10上外延生长形成外延层20，外延层20和衬底10的晶向相同，外延层20的材质优选为硅或锗硅。在本实施例中，外延层20的厚度优选为3µm~8µm，外延层20的阻值优选为10ohm~30ohm，不限于上述厚度和阻值。形成较低阻值的外延层20利于实现全隔离器件，降低器件电阻。
请参考图4，执行步骤S2：形成漂移区和第一掺杂区位于外延层中的步骤包括：形成第一图形化的光刻胶层31覆盖外延层20的部分表面，第一图形化的光刻胶层31具有第一开口310，第一开口310显露出外延层20的剩余表面；沿着第一开口310，执行第一离子注入工艺在外延层20中形成漂移区40，以及执行第二离子注入工艺在外延层20中形成第一掺杂区51，第一掺杂区51位于漂移区40的底部且与漂移区40的底部接触，其中第一离子注入工艺和第二离子注入工艺的掺杂离子类型相反，使得第一掺杂区51和漂移区40的掺杂类型相反。在本实施例中，第二离子注入工艺的注入剂量可为5×1012/cm2~5×1014/cm2，注入能量可为20Kev~100Kev。在本实施例中，第一离子注入工艺和第二离子注入工艺均为垂直注入，即注入方向垂直于外延层20的表面，图4中的虚线箭头所指方向为第一离子注入工艺和第二离子注入工艺的注入方向。
在本实施例中，执行第一离子注入工艺和执行第二离子注入工艺的工艺顺序不受限，可以是先执行第一离子注入工艺形成漂移区40，然后再执行第二离子注入工艺形成第一掺杂区51；也可以是先执行第二离子注入工艺形成第一掺杂区51，然后再执行第一离子注入工艺形成漂移区40，需要保证的是第一掺杂区51和漂移区40的掺杂类型相反，且第一掺杂区51位于漂移区40的底部且与漂移区40的底部接触。在形成第一掺杂区51和漂移区40后，去除第一图形化的光刻胶层31。
执行步骤S3：形成沟道区和第二掺杂区位于外延层中和形成栅极结构位于外延层上的步骤包括：
请参考图5，形成由下至上堆叠的栅氧化层61和栅极多晶硅层62位于外延层20上。请参考图6，形成第二图形化的光刻胶层32覆盖外延层20的部分表面和栅极多晶硅层62的顶面以及栅极多晶硅层62靠近漂移区40的侧面，第二图形化的光刻胶层32具有第二开口320，第二开口320显露栅氧化层61和栅极多晶硅层62远离漂移区40的侧面以及显露外延层20的剩余表面。沿着第二开口320，执行第三离子注入工艺在外延层20中形成第二掺杂区52，以及执行第四离子注入工艺在外延层20中形成沟道区70，第二掺杂区52位于沟道区70的顶部且与沟道区70的顶部接触，其中第三离子注入工艺和第四离子注入工艺的掺杂离子类型相反，使得第二掺杂区52和沟道区70的掺杂类型相反，并且沟道区70和漂移区40的掺杂类型相反。在本实施例中，第三离子注入工艺的注入剂量可为5×1012/cm2~5×1014/cm2，注入能量可为20Kev~100Kev。在本实施例中，第三离子注入工艺和第四离子注入工艺均包括垂直注入和倾斜注入，即注入方向垂直于外延层20的表面和倾斜于外延层20的表面，倾斜注入为了使第二掺杂区52和沟道区70延伸至栅极多晶硅层62的下方，图6中的虚线箭头所指方向为第三离子注入工艺和第四离子注入工艺的注入方向。
在本实施例中，执行第三离子注入工艺和第四离子注入工艺的工艺顺序不受限，可以是先执行第三离子注入工艺形成第二掺杂区52，然后再执行第四离子注入工艺形成沟道区70；也可以是先执行第四离子注入工艺形成沟道区70，然后再执行第三离子注入工艺形成第二掺杂区52，需要保证的是第二掺杂区52和沟道区70的掺杂类型相反，且第二掺杂区52位于沟道区70的顶部且与沟道区70的顶部接触。在形成第二掺杂区52和沟道区70后，去除所述第二图形化的光刻胶层32。
请参考图7，进一步地，形成侧墙63覆盖栅氧化层61和栅极多晶硅层62的两侧面，栅氧化层61、栅极多晶硅层62和侧墙63构成栅极结构60，栅极结构60位于外延层20上，且栅极结构60覆盖漂移区40和第二掺杂区52的部分表面。
请继续参考图7，执行步骤S4：采用沉积工艺和刻蚀工艺在漂移区40的部分表面上形成接触场板80，且接触场板80与栅极结构60接触（与侧墙63接触），接触场板80的材质优选包括氧化硅，接触场板80的厚度可为600Å~1500Å，不限于上述材质和厚度范围。
请参考图8，执行步骤S5：形成漏区91和源区92分别位于漂移区40和沟道区70中，且源区92与第二掺杂区52的部分底部接触，源区92与第二掺杂区52的掺杂类型相同，漏区91和源区92的掺杂类型相同，由于源区92与第二掺杂区52的掺杂类型相同使得源区92与第二掺杂区52电性连接。
请参考图9，进一步地，在形成漏区和源区分别位于漂移区和沟道区中之后，还包括：形成介质层100覆盖栅极结构60和外延层20；以及，在介质层100中形成漏极插塞101、源极插塞102和接触插塞103，漏极插塞101与漏区91电性连接，源极插塞102与第二掺杂区52电性连接，接触插塞103与接触场板80电性连接。
在本实施例中，通过在漂移区40的底部形成反型的第一掺杂区51（反型是指掺杂类型相反），当在漏区91施加高压时，器件导通，反型的第一掺杂区51能够增加耗尽区的宽度，利于降低导通电阻；并且在沟道区70的顶部形成反型的第二掺杂区52，能够避免表面沟道，减少导通饱和时载流子被外延层20和栅氧化层61之间的界面捕获，并且降低热载流子效应，也降低饱和电流的噪声，进一步利于降低导通电阻，从而实现降低半导体器件的导通电阻。
图9为本实施例提供的半导体器件的制备方法中形成源极插塞、漏极插塞和接触插塞的剖面示意图，也为本实施例的半导体器件的剖面图。请参考图9，基于同一发明构思，本实施例还提供了一种半导体器件，采用上述的半导体器件的制备方法制备得到，本实施例的半导体器件为LDMOS器件。半导体器件包括：衬底10、外延层20、漂移区40、沟道区70、第一掺杂区51、第二掺杂区52、漏区91、源区92、栅极结构60和接触场板80。其中，外延层20位于衬底10上，外延层20和衬底10的晶向相同，外延层20的材质优选为硅或锗硅。在本实施例中，外延层20的厚度优选为3µm~8µm，外延层20的阻值优选为10ohm~30ohm，不限于上述厚度和阻值。形成较低阻值的外延层20利于实现全隔离器件，降低器件电阻。
漂移区40和沟道区70位于外延层20中，沟道区70和漂移区40的掺杂类型相反。第一掺杂区51和第二掺杂区52分别位于漂移区40的底部和沟道区70的顶部，其中第一掺杂区51和漂移区40的掺杂类型相反，第二掺杂区52和沟道区70的掺杂类型相反。漏区91和源区92分别位于漂移区40和沟道区70中，且源区92与第二掺杂区52的部分底部接触，源区92与第二掺杂区52的掺杂类型相同，漏区91和源区92的掺杂类型相同。
栅极结构60位于源区92和漏区91之间的外延层20上，栅极结构60覆盖漂移区40和第二掺杂区52的部分表面。接触场板80位于漂移区40的部分表面上，且接触场板80与栅极结构60接触（与栅极结构60中的侧墙接触）接触场板80的材质优选包括氧化硅，接触场板80的厚度可为600Å~1500Å，不限于上述材质和厚度范围。
进一步地，还包括介质层100、漏极插塞101、源极插塞102和接触插塞103，其中介质层100覆盖栅极结构60和外延层20，漏极插塞101、源极插塞102和接触插塞103位于介质层100中，漏极插塞101与漏区91电性连接，源极插塞102与第二掺杂区52电性连接，接触插塞103与接触场板80电性连接。
在本实施例中，通过在漂移区40的底部形成反型的第一掺杂区51（反型是指掺杂类型相反），当在漏区91施加高压时，器件导通，反型的第一掺杂区51能够增加耗尽区的宽度，利于降低导通电阻；并且在沟道区70的顶部形成反型的第二掺杂区52，能够避免表面沟道，减少导通饱和时载流子被外延层20和栅氧化层61之间的界面捕获，并且降低热载流子效应，也降低饱和电流的噪声，进一步利于降低导通电阻，从而实现降低半导体器件的导通电阻。
综上，在本发明提供的半导体器件及其制备方法中，提供衬底和外延层，外延层位于衬底上；形成漂移区和第一掺杂区位于外延层中，且第一掺杂区位于漂移区的底部，第一掺杂区和漂移区的掺杂类型相反；形成沟道区和第二掺杂区位于外延层中，且第二掺杂区位于沟道区的顶部，第二掺杂区和沟道区的掺杂类型相反，形成栅极结构位于外延层上，且栅极结构覆盖漂移区和第二掺杂区的部分表面；形成接触场板位于漂移区的部分表面上，且接触场板与栅极结构接触；以及，形成漏区和源区分别位于漂移区和沟道区中，且源区与第二掺杂区的部分底部接触。本发明通过在漂移区的底部形成反型的第一掺杂区，当在漏区加高压时，能够增加耗尽区的宽度，利于降低导通电阻；并且在沟道区的顶部形成反型的第二掺杂区，能够避免表面沟道，减少导通饱和时载流子被界面捕获，进一步利于降低导通电阻，从而实现降低半导体器件的导通电阻。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (9)
1.一种半导体器件的制备方法，所述半导体器件为LDMOS器件，其特征在于，包括：
提供衬底和外延层，所述外延层位于所述衬底上；
利用第一图形化的光刻胶层为掩模，离子注入形成漂移区和第一掺杂区位于所述外延层中，且所述第一掺杂区位于所述漂移区的底部，所述第一掺杂区和所述漂移区的宽度相同，所述第一掺杂区和所述漂移区的掺杂类型相反；
利用第二图形化的光刻胶层为掩模，离子注入形成沟道区和第二掺杂区位于所述外延层中，且所述第二掺杂区位于所述沟道区的顶部，所述第二掺杂区和所述沟道区的宽度相同，所述第二掺杂区和所述沟道区的掺杂类型相反，形成栅极结构位于所述外延层上，且所述栅极结构覆盖所述漂移区和所述第二掺杂区的部分表面，所述第二掺杂区和所述沟道区延伸至所述栅极结构的栅极多晶硅层的下方；
形成接触场板位于所述漂移区的部分表面上，且所述接触场板与所述栅极结构接触；以及，
形成漏区和源区分别位于所述漂移区和所述沟道区中，且所述源区与所述第二掺杂区的部分底部接触，所述源区和所述第二掺杂区的掺杂类型相同。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，形成漂移区和第一掺杂区位于所述外延层中的步骤包括：
形成所述第一图形化的光刻胶层覆盖所述外延层的部分表面，所述第一图形化的光刻胶层具有第一开口；
沿着所述第一开口，执行第一离子注入工艺在所述外延层中形成所述漂移区，以及执行第二离子注入工艺在所述外延层中形成所述第一掺杂区，其中所述第一离子注入工艺和所述第二离子注入工艺的掺杂离子类型相反；以及，
去除所述第一图形化的光刻胶层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述第二离子注入工艺的注入剂量为5×1012/cm2~5×1014/cm2。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，形成沟道区和第二掺杂区位于所述外延层中和形成栅极结构位于外延层上的步骤包括：
形成由下至上堆叠的栅氧化层和所述栅极多晶硅层位于所述外延层上；
形成所述第二图形化的光刻胶层覆盖所述外延层的部分表面和所述栅极多晶硅层的顶面，所述第二图形化的光刻胶层具有第二开口，所述第二开口显露所述栅氧化层和所述栅极多晶硅层远离所述漂移区的侧面；
沿着所述第二开口，执行第三离子注入工艺在所述外延层中形成所述第二掺杂区，以及执行第四离子注入工艺在所述外延层中形成所述沟道区，其中所述第三离子注入工艺和所述第四离子注入工艺的掺杂离子类型相反；
去除所述第二图形化的光刻胶层；以及，
形成侧墙覆盖所述栅氧化层和所述栅极多晶硅层的两侧面，所述栅氧化层、所述栅极多晶硅层和所述侧墙构成所述栅极结构。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，所述第三离子注入工艺的注入剂量为5×1012/cm2~5×1014/cm2。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，在形成漏区和源区分别位于所述漂移区和所述沟道区中之后，还包括：
形成介质层覆盖所述栅极结构和所述外延层；以及，
在所述介质层中形成漏极插塞、源极插塞和接触插塞，所述漏极插塞与所述漏区电性连接，所述源极插塞与所述第二掺杂区电性连接，所述接触插塞与所述接触场板电性连接。
7.一种半导体器件，所述半导体器件为LDMOS器件，其特征在于，包括：
衬底和外延层，所述外延层位于所述衬底上；
漂移区和沟道区，位于所述外延层中；
第一掺杂区和第二掺杂区，分别位于所述漂移区的底部和所述沟道区的顶部，其中所述第一掺杂区和所述漂移区的掺杂类型相反，所述第二掺杂区和所述沟道区的掺杂类型相反，所述第一掺杂区和所述漂移区的宽度相同，所述第二掺杂区和所述沟道区的宽度相同；
漏区和源区，分别位于所述漂移区和所述沟道区中，且所述源区与所述第二掺杂区的部分底部接触，所述源区和所述第二掺杂区的掺杂类型相同；
栅极结构，位于所述源区和所述漏区之间的所述外延层上，所述栅极结构覆盖所述漂移区和所述第二掺杂区的部分表面，所述第二掺杂区和所述沟道区延伸至所述栅极结构的栅极多晶硅层的下方；
接触场板，位于所述漂移区的部分表面上，且所述接触场板与所述栅极结构接触。
8.如权利要求7所述的半导体器件，其特征在于，所述外延层的厚度为3µm~8µm，所述外延层的阻值为10ohm~30ohm。
9.如权利要求7所述的半导体器件，其特征在于，还包括：
介质层，覆盖所述栅极结构和所述外延层；
漏极插塞、源极插塞和接触插塞，位于所述介质层中，所述漏极插塞与所述漏区电性连接，所述源极插塞与所述第二掺杂区电性连接，所述接触插塞与所述接触场板电性连接。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173584A (ja) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | 半導体装置 |
| KR20100135441A (ko) * | 2009-06-17 | 2010-12-27 | 주식회사 동부하이텍 | 수평형 디모스 소자 및 그의 제조 방법 |
| CN109148583A (zh) * | 2018-07-11 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | Snldmos器件及其制造方法 |
| CN115863439A (zh) * | 2023-02-28 | 2023-03-28 | 广州粤芯半导体技术有限公司 | Ldmos器件及其制作方法 |
| CN117253795A (zh) * | 2023-09-26 | 2023-12-19 | 华虹半导体(无锡)有限公司 | Ldmos器件结构的制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11894457B2 (en) * | 2020-05-09 | 2024-02-06 | Joulwatt Technology Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR102566097B1 (ko) * | 2021-07-23 | 2023-08-14 | 주식회사 키파운드리 | 정전기 방전 자체 보호 능력을 개선한 고전압 반도체 소자 및 그 제조방법 |
| KR20230082182A (ko) * | 2021-12-01 | 2023-06-08 | 주식회사 디비하이텍 | 고전압 반도체 소자 및 제조방법 |
-
2023
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173584A (ja) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | 半導体装置 |
| KR20100135441A (ko) * | 2009-06-17 | 2010-12-27 | 주식회사 동부하이텍 | 수평형 디모스 소자 및 그의 제조 방법 |
| CN109148583A (zh) * | 2018-07-11 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | Snldmos器件及其制造方法 |
| CN115863439A (zh) * | 2023-02-28 | 2023-03-28 | 广州粤芯半导体技术有限公司 | Ldmos器件及其制作方法 |
| CN117253795A (zh) * | 2023-09-26 | 2023-12-19 | 华虹半导体(无锡)有限公司 | Ldmos器件结构的制造方法 |
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