KR20100135441A - 수평형 디모스 소자 및 그의 제조 방법 - Google Patents

수평형 디모스 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 수평형 디모스 소자 및 그의 제조 방법을 제공하는 데 있다. 이 방법은 폴리 실리콘층을 반도체 기판의 상부 전면에 형성하는 단계와, 제1 마스크를 이용하여 폴리 실리콘층을 패터닝하여 게이트를 형성하는 단계와, 제1 마스크의 일부를 덮고 바디 영역을 노출시키는 제2 마스크를 반도체 기판의 상부에 형성하는 단계 및 제1 및 제2 마스크들을 이온 주입 마스크로 이용하여 반도체 기판에 제1 도전형 이온을 주입하여, 게이트에 자기 정렬된 바디층을 바디 영역에 형성하는 단계를 포함한다. 그러므로, 게이트 길이(Lg)를 최소화하여 항복 전압에 대한 비저항(Rsp) 특성을 개선시킬 수 있고, 게이트와 자기 정렬된 바디층을 형성할 수 있고 게다가 문턱 전압 등 소자의 전기적인 특성의 변화(variation)를 최소화시킬 수 있고, 바디층을 깊이 형성할 수 있고, 게이트의 하부에 오버랩되어 형성된 N형 드리프트 영역의 도핑 프로파일이 과도하게 확산된 P형 바디층에 의해 영향을 적게 받아, 채널과 N형 드리프트 영역 사이의 전기적인 상호 연결도 특성을 개선시킬 수도 있는 효과를 갖는다.
수평형 디모스 소자(LDMOS), 바디(body)층, 이온 주입

Description

수평형 디모스 소자 및 그의 제조 방법{Lateral Double Diffused MOS device and method for manufacuring the device}
본 발명은 고전압 소자에 관한 것으로서, 특히, 수평형 디모스(LDMOS:Lateral Double Diffusion Metal Oxide Semiconductor) 소자 및 그의 제조 방법에 관한 것이다.
이하, 일반적인 수평형 디모스 소자(LDMOS:Lateral Double Diffused Metal Oxide Semiconductor)의 제조 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1e들은 일반적인 LDMOS의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 N+ 매립층(buried layer)(12)을 형성하고, 매립층(12)의 상부에 N형 웰(14)을 형성하고, 반도체 기판(10)의 상부 전면에 포토 레지스트 패턴(photoresist pattern)(10)을 형성한다. 이후, 포토 레지스트 패턴(10)을 마스크로 이용하여 이온 주입에 의해 P- 바디층(body layer)(16)과 N형 불순물층(18)을 형성한다. 이후, 포토 레지스트 패턴(10)을 제거한다.
도 1b를 참조하면, 반도체 기판(10)의 상부 전면에 포토 레지스트 패턴(30)을 형성하고, 포토 레지스트 패턴(30)을 마스크로 이용하여 반도체 기판(10)에 이온을 주입하여 N형 트리프트 층(NDT)(32)을 형성한다. 이후, 포토 레지스트 패턴(30)을 제거한다.
이후, 도 1c를 참조하면, 반도체 기판(10)의 상부에 소자 분리막(40)을 로코스(LoCos) 공정에 의해 형성하고, 통상적인 사진 및 식각 공정에 의해 NDT(32)에 저전압(LV:Low Voltage) N형 웰(42)을 형성한다.
이후, 도 1d를 참조하면, 바디층(16)과 부분적으로 오버랩(overlap)되도록 반도체 기판(10)의 상부에 포토 레지스트 패턴(52)을 마스크로 이용하여 게이트 절연막(54) 및 게이트(50)를 형성한다.
이후, 도 1e를 참조하면, 포토 레지스트 패턴(52)을 제거한 후, 통상적인 방법에 의해 드레인(drain) 영역(60), 소스(source) 영역(62), 불순물 도핑 영역(64), 층간 절연막(70), 콘텍(72) 및 패드(74)를 형성한다.
전술한 일반적인 LDMOS의 제조 방법에 의하면, P형 바디층(16)을 형성하기 위한 포토 레지스트 패턴(20)과 게이트(50)를 형성하기 위해 사용된 포토 레지스트 패턴(52)이 서로 독립적으로 형성되기 때문에, 바디층(16)과 게이트(50)간의 정렬이 틀어(misalignment)질 수 있는 문제점이 있다.
한편, P형 바디층(16)을 형성할 때 주입된 P형 불순물과 N형 불순물 층(18)간의 확산율 차이를 이용하여 LDMOS의 채널(channel)을 형성한다. 즉, 동일한 열처리 조건 하에서 N형의 비소(Arsenic) 보다는 P형의 보론(boron)이 측면으로 확산을 많이 하는 특성을 이용하여 LDMOS 의 채널을 형성한다. 이는 채널이 자기 정렬(self-alignment) 되어 형성되도록 하지만 그 채널이 폴리 실리콘 게이트(50)의 하부에 확실히 형성되도록 하기 위하여, 포토 레지스트 패턴(20)이 형성되었던 자리(②)와 게이트(50)를 형성하기 위한 포토 레지스트 패턴이 형성된 자리(①)를 일정한 길이(d1)만큼 오버랩(overlap) 시킨다. 즉, 채널과 소스 사이의 연결(connectivity)을 보장하기 위해, 포토 레지스트 패턴들(20 및 52)은 서로 비정렬(misalignment)되지 않도록 일정 길이 이상 오버랩되어야 한다. 이로 인하여, 게이트(50)의 길이(Lg)를 최소화하는데 한계가 있다. 특히, 30 볼트(V) 내지 40 볼트 이하의 고 전압을 위한 소자의 피치(Pitch) 크기를 최소화 하는데 한계가 있다.
결국, 전술한 바와 같이 일반적인 수평형 디모스 소자를 제조할 경우, 고전압 소자의 주요 특성인 비저항(Specific resistance) 대(vs) 항복 전압(breakdown voltage)을 개선하는데 한계가 있다. 또한, 도 1e를 참조하면, 바디층(16)의 확산에 의해 N 형 드리프트 영역(32)의 도핑 레벨이 낮아지는 문제점도 있다.
본 발명이 이루고자 하는 기술적 과제는, 바디층이 폴리 실리콘 게이트에 자기 정렬(self-alignment)되도록 하여, 줄어든 피치(Pitch) 크기를 갖고, 비저항(Specific resistance) 대(vs) 항복 전압(breakdown voltage)의 특성을 개선시킬 수 있는 수평형 디모스 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 수평형 디모스 소자는, 반도체 기판에 형성된 소자 분리 영역과, 상기 반도체 기판에 형성된 드리프트 영역과, 상기 반도체 기판의 상부와 소자 분리 영역에 걸쳐서 형성된 게이트와, 게이트와 자기 정렬되며 이온 주입 공정에 의해 반도체 기판에 형성된 바디층과, 드리프트 영역에 형성된 드레인 영역 및 바디층에 형성된 소스 영역과, 게이트를 포함하는 반도체 기판의 상부 전면에 형성된 층간 절연막 및 층간 절연막을 관통하여 소스 및 드레인 영역에 각각 접촉되어 형성된 콘텍로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 수평형 디모스 소자의 제조 방법은, 폴리 실리콘층을 반도체 기판의 상부 전면에 형성하는 단계와, 제1 마스크를 이용하여 상기 폴리 실리콘층을 패터닝하여 게이트를 형성하는 단계와, 상기 제1 마스크의 일부를 덮고 바디 영역을 노출시키는 제2 마스크를 상기 반도체 기판의 상부에 형성하는 단계 및 상기 제1 및 상기 제2 마스크들을 이온 주입 마스크로 이용하여 상기 반도체 기판에 제1 도전형 이온을 주입하여, 상기 게이트에 자기 정 렬된 바디층을 상기 바디 영역에 형성하는 단계로 이루어지는 것이 바람직하다.
또는, 본 발명에 의한 수평형 디모스 소자의 제조 방법은, 폴리 실리콘층을 반도체 기판의 상부 전면에 형성하는 단계와, 제1 마스크를 이용하여 상기 폴리 실리콘층을 패터닝하여 게이트를 형성하는 단계와, 상기 제1 마스크를 제거하는 단계와, 상기 게이트의 일부를 덮고 바디 영역을 노출시키는 제2 마스크를 상기 반도체 기판의 상부에 형성하는 단계 및 상기 제2 마스크와 상기 게이트를 이온 주입 마스크로 이용하여 상기 반도체 기판에 제1 도전형 이온을 주입하여, 상기 게이트에 자기 정렬된 바디층을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 수평형 디모스 소자 및 그의 제조 방법은
폴리 실리콘 게이트를 먼저 형성한 이후에 바디층을 형성하기 때문에, 게이트 길이(Lg)를 최소화하여 항복 전압에 대한 비저항(Rsp) 특성을 개선시킬 수 있고, 게이트와 자기 정렬된 바디층을 형성할 수 있고 게다가 문턱 전압(VT:Theshold Voltage) 등 소자의 전기적인 특성의 변화(variation)를 최소화시킬 수 있고,
게이트를 형성하기 위해 사용된 제1 마스크를 잔류시킨 후에 제1 마스크상에 바디층을 형성하기 위한 제2 마스크를 형성하여, 이중 마스크인 제1 및 제2 마스크들을 이온 주입 마스크로서 이용하기 때문에 높은 에너지로 불순물 이온을 주입하여 바디층을 깊이 형성할 수 있고, 더우기 바디층을 형성하기 이전에 저 전압 P형 웰이 게이트와 오버랩되지 않도록 하여 P형 바디층의 영역이 더욱 깊게 형성될 수 있고,
넓은 각도로 경사지게 불순물 이온을 주입하여 바디층을 형성하기 때문에 바디층을 형성한 이후의 부가적인 확산 공정을 수행하지 않고서도 게이트의 하부에 적절한 문턱 전압을 얻을 수 있는 채널 영역을 형성할 수 있다. 따라서, 게이트의 하부에 오버랩되어 형성된 N형 드리프트 영역의 도핑 프로파일(doping profile)이 과도하게 확산된 P형 바디층에 의해 영향을 적게 받아, 채널과 N형 드리프트 영역 사이의 전기적인 상호 연결도(connectivity) 특성을 개선시킬 수도 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 수평형 디모스 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명의 설명을 간단하게 하기 위해, 청구항에 기재된 제1 도전형은 P형이고, 제2 도전형은 N형인 것으로 가정하여 설명하지만 본 발명은 이에 국한되지 않고, 제1 도전형이 N형이고, 제2 도전형이 P형인 경우에도 적용될 수 있다.
도 2f는 본 발명에 의한 수평형 디모스 소자의 단면도를 나타낸다.
도 2f를 참조하면, 반도체 기판(110)에 N+ 매립층(buried layer)(112)이 형성되어 있다. 이때, N+ 매립층(112)의 상부에 N형 웰(114)이 형성되어 있고, N형 웰(114)의 사이의 반도체 기판(110)에 N형 드리프트 영역(NDT)(120)이 형성되어 있다.
이때, 반도체 기판(110)에 저 전압(LV:Low Voltage) P형 웰(142)이 더 형성되어 있다. 이 경우, 바디층(160A 또는 160B)은 웰(142)에 부분적으로 중첩되어 형 성된다.
N형 웰(114)과 반도체 기판(110)에 소자 분리 영역(130)이 형성되어 있다. 또한, 소자 분리 영역(130)과 반도체 기판(110)의 상부에 걸쳐서 게이트(152)가 형성되어 있고, 게이트(152)의 하부에 게이트 절연막(150)이 형성되어 있다. 이때, 게이트 절연막(150)과 게이트(152)의 측부에 스페이서(spacer)(180)가 형성되어 있다.
이때, 소자 분리막(130)들 사이의 N형 드리프트 영역(120)에 저전압(LV:Low Voltage) N형 웰(140)이 형성되어 있다. 바디층(160A 및 160B)은 게이트(152)와 자기 정렬되며 이온 주입 공정에 의해 반도체 기판(110)에 형성되어 있다.
N형 드리프트 영역(120)의 내부에 형성된 LV N형 웰(140)에 N+형 드레인 영역(182)이 형성되어 있고, 바디층(160A 또는 160B)에 N+형 소스 영역(184)이 형성되어 있다. 소스 영역들(184)의 사이에는 고농도로 더욱 도핑된 바디층(186)이 형성되어 있다.
게이트(152)를 포함하는 반도체 기판(110)의 상부 전면에 층간 절연막(190)이 형성되어 있고, 층간 절연막(190)을 관통하여 소스 및 드레인 영역들(184 및 182)에 각각 접촉되는 콘텍(192)이 형성되어 있고, 콘텍(192)을 통해 드레인 및 소스 영역들과 각각 접촉하는 패드(194)가 형성되어 있다.
본 발명에 의하면, 게이트(152)의 하부에 위치하는 소스 영역(184)의 폭(d2)은 0.1㎛ 이하일 수 있다. 폭(d2)이 적을수록 수평형 디모스 소자를 작게 구현할 수 있다.
이하, 본 발명의 실시예들에 의한 수평형 디모스 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2e들은 도 2f에 도시된 수평형 디모스 소자를 제조하는 본 발명에 의한 제조 방법을 설명하기 위한 단면도들을 나타낸다.
도 2a를 참조하면, 반도체 기판(110)에 N+ 매립층(112)을 형성한다. N+ 매립층(112)의 상부에 N형 웰(114)을 형성한다. 이후, N형 웰(114)의 사이의 반도체 기판(110)에 N형 드리프트 영역(NDT)(120)을 형성한다. N형 드리프트 영역(120)을 형성하기 위해서, 통상의 사진 및 식각 공정에 의해 포토 레지스트 패턴(미도시)을 반도체 기판(110)의 상부에 형성하고, 형성된 포토 레지스트 패턴을 이온 주입 마스크로 이용하여 N형 이온을 주입하여 N형 드리프트 영역(120)을 형성할 수 있다.
이후, 도 2b에 도시된 바와 같이, 반도체 기판(110)에 소자 분리 영역(130)을 형성한다. 소자 분리 영역(130)은 로코스(LOCOS:LOCal Oxidation of Silicon) 공정에 의해 형성된 것으로 가정하지만, 본 발명은 이에 국한되지 않고 다양한 방법들로 소자 분리 영역(130)을 형성할 수 있음은 물론이다.
소자 분리막(130)을 형성한 이후에 LV N형 웰(140)을 N형 드리프트 영역(120)에 형성한다.
본 발명에 의하면, 반도체 기판(110)에서 추후 형성될 바디 영역(160A 또는 160B)을 부분적으로 에워싸도록 LV P형 웰(142)을 형성한다. LV P형 웰(142)이 존재할 경우, 추후에 바디 영역(160A 또는 160B)이 더 깊게 형성될 수 있다. 이후, 반도체 기판(110)의 상부 전면에 산화막(150A)이 형성된다.
도 2c를 참조하면, 폴리 실리콘층(미도시)을 반도체 기판의 상부 전면에 형성한다. 이후, 통상의 사진 및 식각 공정에 의해 형성된 포토 레지스트 패턴인 제1 마스크(154)를 이용하여 폴리 실리콘층을 패터닝하여 게이트(152)를 형성한다. 게이트(152)가 형성될 때, 산화막(150A)이 동시에 패터닝되어 게이트 절연막(150)이 형성된다.
바디층(160A 또는 160B)은 다음과 같이 2가지 실시예에 의해 형성될 수 있다. 즉, 도 2d에 도시된 바와 같이 바디층(160A)은 더블 마스킹(double masking)에 의해 형성될 수도 있고 도 2e에 도시된 바와 같이 바디층(160B)은 싱글 마스킹(single masking)에 의해 형성될 수도 있다.
먼저, 본 발명의 일 실시예에 의하면, 도 2d를 참조하면, 더블 마스킹에 의해 바디층(160A)을 형성할 수 있다. 즉, 게이트(152)를 형성할 때 사용된 제1 마스크(154)를 제거하지 않은 상태에서, 제1 마스크(154)의 일부를 덮고 바디층(160A)이 형성될 영역인 바디 영역을 노출시키는 제2 마스크(156)를 반도체 기판(110)의 상부에 형성한다. 이후, 제1 및 제2 마스크들(154 및 156)을 이온 주입 마스크로 이용하여 반도체 기판(110)에 P형 불순물 이온(170A)을 주입하여, 게이트(152)에 자기 정렬(self-alignment)된 바디층(160A)을 바디 영역에 형성한다. 이와 같이, 두 개의 마스크들(154 및 156)을 이용하여 바디층(160A)을 형성하므로, 높은 에너지로 불순물 이온(170A)을 주입할 수 있다. 예를 들어, 바디 영역에 P형 불순물 이온(170A) 예를 들면 11가의 붕소(B:Boron)이 주입되는 에너지는 70keV 내지 160keV일 수 있다.
도 3은 도 2d를 확대 도시한 단면도로서, WO는 이온 주입될 때 게이트(152)에 의해 가려지는 소스 영역까지의 거리를 나타내고, H1은 게이트(152)를 형성하는 폴리 실리콘의 두께와 제1 마스크(154)의 두께의 합을 나타낸다.
도 3을 참조하여 불순물 이온(170A)이 주입되는 각도와 제1 및 제2 마스크들(154 및 156)의 두께 간의 상관 관계를 다음과 같이 살펴본다.
바디층(160A)이 형성될 영역을 노출시키는 제2 마스크(156)들 사이의 간격(W2)은 다음 수학식 1과 같이 표현될 수 있다.
Figure 112009036589419-PAT00001
여기서, W1은 바디층(160A)이 형성될 영역을 노출시키는 제1 마스크(154)들 사이의 간격을 나타내고, H2는 제1 마스크(154)의 상부에 형성된 제2 마스크(156)의 높이 즉, 두께를 나타내고, B°는 W1의 최소값에서의 P형 불순물 이온(170A)이 주입되는 최대 입사각으로서 다음 수학식 2와 같이 표현될 수 있다.
Figure 112009036589419-PAT00002
W2의 폭은 B°을 쉐도윙(shadowing)하지 않아야 한다(B°〈 A°). 그러므로, W2는 다음 수학식 3과 같이 결정된다. 예를 들어, 15°≤A°≤40°일 수 있으며, 바람직하게는 20°≤A°≤30°일 수 있다.
Figure 112009036589419-PAT00003
이후, 도 2f를 참조하면, 바디층(160A)을 형성한 이후에, 제1 및 제2 마스크들(154 및 156)을 제거한다. 이후, 반도체 기판(110)에 N형 불순물 이온을 주입하여 드레인 영역(182)을 LV N형 웰(140)에 형성하고, 고농도로 도핑된 P+ 불순물층(186)을 형성한다. 이후, P+ 불순물층(186)에 인접하여 불순물이 고농도로 주입된 N+형 소스 영역(184)을 형성한다. 이때, N+ 형 소스 영역(184)은 예를 들면 비소(As) 등을 이용하여 5E14 내지 1E16 ion/㎠, 20 내지 100 keV의 조건으로 이온 주입하여 형성할 수 있다.
이후, 게이트(152)를 포함하는 반도체 기판(110)의 상부 전면에 층간 절연막(190)을 형성한다. 이후, 통상적인 방법 즉, 사진 및 식각 공정에 의해 층간 절연막(190)상에 형성된 포토 레지스트 패턴(미도시)을 이용하여, 소스 및 드레인 영역(184 및 182)을 노출시키는 홀을 층간 절연막(190)에 형성한다. 이후, 홀의 내부에 금속 물질을 갭필하여 콘텍(192)을 형성한다.
또는 본 발명의 다른 실시예에 의하면, 도 2c 및 도 2e를 참조하면, 폴리 실리콘층을 반도체 기판(110)의 상부 전면에 형성한다. 이후, 제1 마스크(154)를 이용하여 폴리 실리콘층을 패터닝하여 게이트(152)를 형성한다. 이후, 제1 마스크(154)를 제거한다. 이후, 게이트(152)의 일부를 덮고 바디 영역을 노출시키는 제2 마스크(162)를 반도체 기판(110)의 상부에 형성한다. 이후, 제2 마스크(162)와 게이트(152)를 이온 주입 마스크로 이용하여 반도체 기판(110)에 P형 불순물 이온(170B)을 주입하여, 게이트(152)에 자기 정렬된 바디층(160B)을 형성한다. 이 경우, 바디층(160B)을 형성하기 위한 예를 들면 11가의 붕소(B:Boron)이 주입되는 이온 주입의 에너지는 50keV 내지 110keV일 수 있다.
도 1a에 도시된 바와 같이 일반적인 경우 바디층(16)을 형성한 이후에 부가적인 확산 공정을 요구하였지만, 도 2d 또는 도 2e에 도시된 바와 같이 넓은 각도로 경사지게 이온을 주입(170A 또는 170B)할 경우, 부가적인 확산 공정이 요구되지 않고서도 게이트(152)의 하부에 적절한 문턱 전압을 얻을 수 있는 채널 영역이 형성될 수 있다.
결국, 도 2e에 도시된 바와 같이, 제1 마스크(154)를 이용하지 않고 게이트(152)와 제2 마스크(162)만을 이온 주입 마스크로서 이용하여 이온 주입을 수행할 경우, 게이트(152)의 두께는 충분히 두꺼워야 한다. 예를 들어, 게이트(152)의 두께는 4000Å 이상이 될 수도 있고, 2000Å 이상이고 4000Å이하일 수도 있다.
도 2d 또는 도 2e에 도시된 이온 주입의 경우 4-회전(rotation)에 의해 이온을 주입할 수 있다.
이와 같이, 바디층(160B)을 형성한 이후에, 제2 마스크(162)를 제거한다. 이후의 공정은 도 2f에 대한 전술한 설명과 동일하다.
도 4는 비저항(Rsp) 대(vs) 항복 전압(BV)의 특성을 나타내는 그래프로서, 횡축은 항복 전압을 나타내고 종축은 비저항을 각각 나타낸다. 여기서, ■은 본 발 명의 특성을 나타내고, ◆은 일반적인 기술의 특성을 나타낸다.
도 4를 참조하면, 게이트(152)의 길이(Lg)를 최소화하여 비저항대 항복 전압의 특성을 개선시킬 수 있으며, 일반적인 경우보다 본 발명에 의할 경우 25% 정도의 개선이 가능함을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1e들은 일반적인 LDMOS의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명에 의한 수평형 디모스 소자를 제조하는 방법을 설명하기 위한 단면도들을 나타낸다.
도 3은 도 2d를 확대 도시한 단면도이다.
도 4는 비저항 대 항복 전압의 특성을 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
110: 반도체 기판 112: 매립층
114: 웰 120: 드리프트 영역
130: 소자 분리영역 140, 142: 웰
150A: 산화막 152: 게이트
154: 제1 마스크 156, 162: 제2 마스크
160A, 160B: 바디층

Claims (11)

  1. 폴리 실리콘층을 반도체 기판의 상부 전면에 형성하는 단계;
    제1 마스크를 이용하여 상기 폴리 실리콘층을 패터닝하여 게이트를 형성하는 단계;
    상기 제1 마스크의 일부를 덮고 바디 영역을 노출시키는 제2 마스크를 상기 반도체 기판의 상부에 형성하는 단계; 및
    상기 제1 및 상기 제2 마스크들을 이온 주입 마스크로 이용하여 상기 반도체 기판에 제1 도전형 이온을 주입하여, 상기 게이트에 자기 정렬된 바디층을 상기 바디 영역에 형성하는 단계를 구비하는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 수평형 디모스 소자의 제조 방법은
    상기 반도체 기판에서 상기 바디 영역을 부분적으로 에워싸도록 제1 도전형 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 바디 영역에 상기 제1 도전형 이온이 주입되는 에너지는 70keV 내지 160keV인 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 수평형 디모스 소자의 제조 방법은
    상기 반도체 기판에 제2 도전형 드리프트 영역을 형성하는 단계;
    상기 반도체 기판에 소자 분리 영역을 형성하는 단계;
    상기 바디층을 형성한 이후에, 상기 제1 및 상기 제2 마스크들을 제거하는 단계;
    상기 반도체 기판에 제2 도전형 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계;
    상기 게이트를 포함하는 상기 반도체 기판의 상부 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 사진 및 식각 공정에 의해 패터닝하여 상기 소스 및 상기 드레인 영역들을 노출시키는 홀을 형성하는 단계; 및
    상기 홀의 내부에 금속 물질을 갭필하여 콘텍을 형성하는 단계를 더 구비하는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 바디층이 형성될 영역을 노출시키는 상기 제2 마스크들 사이의 간격은 아래와 같은 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
    Figure 112009036589419-PAT00004
    (여기서, W2는 상기 제2 마스크들 사이의 상기 간격을 의미하고, W1은 상기 바디층이 형성될 영역을 노출시키는 상기 제1 마스크들 사이의 간격을 나타내고, 상기 H2는 상기 제1 마스크의 상부에 형성된 상기 제2 마스크의 높이를 나타내고, B°는 W1의 최소값에서의 상기 제1 도전형 이온이 주입되는 최대 입사각을 나타낸다.)
  6. 폴리 실리콘층을 반도체 기판의 상부 전면에 형성하는 단계;
    제1 마스크를 이용하여 상기 폴리 실리콘층을 패터닝하여 게이트를 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 게이트의 일부를 덮고 바디 영역을 노출시키는 제2 마스크를 상기 반도체 기판의 상부에 형성하는 단계; 및
    상기 제2 마스크와 상기 게이트를 이온 주입 마스크로 이용하여 상기 반도체 기판에 제1 도전형 이온을 주입하여, 상기 게이트에 자기 정렬된 바디층을 형성하는 단계를 구비하는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  7. 제6 항에 있어서, 상기 바디층을 형성하기 위한 상기 이온 주입의 에너지는 50keV 내지 110keV 인 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  8. 제6 항에 있어서, 상기 게이트의 두께는 4000Å 이상인 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  9. 반도체 기판에 형성된 소자 분리 영역;
    상기 반도체 기판에 형성된 드리프트 영역;
    상기 반도체 기판의 상부와 소자 분리 영역에 걸쳐서 형성된 게이트;
    상기 게이트와 자기 정렬되며 이온 주입 공정에 의해 상기 반도체 기판에 형성된 바디층;
    상기 드리프트 영역에 형성된 드레인 영역 및 상기 바디층에 형성된 소스 영역;
    상기 게이트를 포함하는 상기 반도체 기판의 상부 전면에 형성된 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 소스 및 드레인 영역에 각각 접촉되어 형성된 콘텍을 구비하는 것을 특징으로 하는 수평형 디모스 소자.
  10. 제9 항에 있어서, 상기 수평형 디모스 소자는
    상기 반도체 기판에 형성된 웰을 더 구비하고,
    상기 바디층은 상기 웰에 형성되는 것을 특징으로 하는 수평형 디모스 소자.
  11. 제9 항에 있어서, 상기 게이트의 하부에 위치하는 상기 소스 영역의 폭은 0.1㎛ 이하인 것을 특징으로 하는 수평형 디모스 소자.
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