JP2011204998A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ゲート絶縁膜及びLOCOS領域の下、及びドレイン領域を囲むようにドレイン領域に接してオフセット領域を設け、オフセット領域を、第1オフセット領域と、第1オフセット領域の上にドレイン領域を囲み且つLOCOS酸化膜の下に形成される第2オフセット領域と、前記オフセット領域のソース領域側の端部からLOCOSのソース領域側の端部までの間のみに形成される第3オフセット領域とで形成し、第2オフセット領域の不純物濃度を、第1オフセット領域及び第3オフセット領域よりも高くする。高濃度の第2オフセット領域を設けることによりオン抵抗の低減を図り且つ高濃度の第2オフセット領域を低濃度のオフセット領域で挟むことにより、第2オフセット領域の深さ方向の空乏化を促進し電界の緩和を図り耐圧の向上を図る。
【選択図】 図1
Description
例えば、特許文献1には、耐圧を上昇させるために、ドレインドリフト領域を形成するPオフセット領域を、ソース側に張り出させて形成する方法が提案されている。
図11は、その構成を示したものであって、図中106は、不純物濃度の低いpオフセット領域である。図11に示すように、ゲート酸化膜107の下にソース側に張り出させて不純物濃度の低いpオフセット領域106を設けているため、この領域に空乏層が広がりやすくなり、その結果、電界が緩和されることによって耐圧を向上させている。
なお、図11において、103はpソース領域、104はpドレイン領域、108はゲート電極、109は電界緩和用のLOCOS、110はpオフセット領域106よりも不純物濃度の高い第二pオフセット領域である。
また、ソース側に張り出したpオフセット領域106が存在するため、ある程度のゲート長Lga(ゲート電極108−LOCOS109間の距離)が必要となり、セルピッチが大きくなってしまう。つまり、ゲート長を短くすると、pオフセット領域106がチャネルを形成するn型領域と重なることになり、実効的なn型不純物濃度を低下させてしまう。そのため、n型領域の空乏層が広がりやすくなり、ソース領域103及びドレイン領域104間のパンチスルー耐圧が低下してしまう。その結果、ゲート長Lgaを、ある程度確保する必要がある。
このLOCOS109を形成する際に、イオン注入を行ったボロンが、LOCOS109中に吸われてしまい、LOCOS109付近のボロン濃度、すなわちp型オフセット濃度が低下する。つまり、ボロンの偏析が生じることになる。そのため、LOCOS106付近のボロン濃度にバラツキが生じ、その結果、オン抵抗が上昇すると共に、また、オン抵抗のバラツキが生じることになる。
そこで、この発明は上記従来の未解決の課題に着目してなされたものであり、耐圧とオン抵抗とのトレードオフ関係を改善することを目的としている。
さらに、請求項3にかかる半導体装置は、前記中間オフセット領域の深さ方向の幅は、前記上部オフセット領域及び前記下部オフセット領域の空乏化に伴い、前記中間オフセット領域の、前記上部オフセット領域と重なる同等領域の深さ方向へ空乏化が進んで、当該領域が完全空乏化する値に設定されることを特徴とする。
さらに、本発明の請求項5にかかる半導体装置の製造方法は、前記第3のイオン注入工程は、前記上部オフセット領域の形成領域にイオンを注入し且つ前記LOCOS酸化膜の中に不純物濃度のピーク位置が位置するように前記イオン注入を行うことを特徴とする。
本発明者は、鋭意検討の結果、ソース側にオフセット領域としての不純物低濃度領域を張り出さずに耐圧を上昇させ、且つボロン濃度のバラツキを抑制する方法を見出した。
(本発明における半導体装置の構成)
図1は、本発明における半導体装置の主要部の断面図であって、図1の半導体装置は、横型電界効果P型MOSトランジスタである。
図1に示すように、この半導体装置は、シリコン基板からなるP型基板1の表面層に、N型ウェル2が形成され、このN型ウェル2領域内に、P+型ソース領域3およびP+型ドレイン領域4が互いに分離して形成されている。
前記ゲート酸化膜5の上に、ゲート電極である導電性ポリシリコン層7が形成されている。このとき、導電性ポリシリコン層7のソース側の端部は、ゲート酸化膜5のソース側の端部と重なるように形成され、ドレイン側の端部は、LOCOS6の上に重ねて形成されている。
そして、P+型ソース領域3およびP+型ドレイン領域4の上に層間絶縁膜15が形成され、この層間絶縁膜15に、P+型ソース領域3、P+型ドレイン領域4に通じるコンタクトホールが設けられて、ソース電極16及びドレイン電極17が形成されている。
次に、図1のドレインドリフト領域10について説明する。
ドレインドリフト領域10は、不純物濃度の異なる第一Pオフセット領域11と、第二Pオフセット領域12と第三Pオフセット領域13とで構成される。第三Pオフセット領域13は、LOCOS6の端部よりもP+型ソース領域3側に張り出してゲート酸化膜5の下に形成され、この第三Pオフセット領域13、LOCOS6及びP+型ドレイン領域4の下層の領域に、P+型ドレイン領域4を囲むように第二Pオフセット領域12が形成され、この第二Pオフセット領域12の下の、当該第二Pオフセット領域と同等領域に第一Pオフセット領域11が形成される。このとき、第一Pオフセット領域11、第二Pオフセット領域12及び第三Pオフセット領域13のソース側の端部は、略同一位置となるように形成される。
なお、深さは、P型基板1と絶縁層間膜との界面からのy方向(図1において垂直方向)距離を表す。
また、図2に示すように、第一Pオフセット領域11、第二Pオフセット領域12、第三Pオフセット領域13は、LOCOS6よりも約0.4〔μm〕程度、P+型ソース領域3側に張り出した位置に形成される。また、ゲート長(ゲート電極7−LOCOS6間の距離)Lgaは、約1.3〔μm〕である。
図1に示すように、本願発明における半導体装置においては、ドレインドリフト領域10を構成する、第一Pオフセット領域11、第二Pオフセット領域12及び第三Pオフセット領域13のソース側の端部は、略同一位置となるように形成され、不純物濃度が最大である第二Pオフセット領域12を、これよりも不純物濃度の低い第一Pオフセット領域11及び第三Pオフセット領域13で挟んだサンドイッチ構造としている。
このサンドイッチ構造のオフセット領域により、ゲート電極7の下層の、LOCOS6のソース側の端部近傍における電界を緩和している。
図3に示すように、低濃度領域である第一Pオフセット領域11及び第三Pオフセット領域13から広がった空乏層は、高濃度領域である第二Pオフセット領域12を挟み込み、第二Pオフセット領域12のy方向の上部及び下部から空乏化が促進され、空乏層が広がることで、ドレインドリフト領域10の、第一Pオフセット領域11、第二Pオフセット領域12、第三Pオフセット領域13が積層された領域全体が深さ方向に完全空乏化される。そのため、電界は緩和され、電界集中箇所とはならない。
また、チャネルからP+ドレイン領域4までの距離は、LOCOS6直下を通る経路が最短となる。
ここで、このLOCOS6直下の抵抗を低減すると、ドリフト抵抗を効果的に低減することができ、すなわちオン抵抗を低減することができる。
そこで、本願発明では、図1に示すように、LOCOS6直下の領域に、不純物濃度が高濃度の第二Pオフセット領域12を形成している。
そのため、本願発明では、第三Pオフセット領域13の不純物濃度を、第一Pオフセット領域11の不純物濃度よりも高くし、空乏層をより伸びにくくしてJFET効果を抑制することで、オン抵抗の増大を防いでいる。
P+型ドレイン領域4に電圧を印加すると、不純物濃度が低い第一Pオフセット領域11と第三Pオフセット領域13では空乏層が広がりやすい。
一方、第二Pオフセット領域12は、不純物濃度が最も高いため、x方向(図1において水平方向)には空乏層が広がりにくいが、y方向距離は0.2〔μm〕程度と薄いため、y方向からは完全に空乏化しやすい。
次に、本発明における半導体装置の製造方法を、図4から図10を伴って説明する。
まず、図4に示すように、抵抗率5〜10〔Ω・cm〕程度のシリコン基板からなるP型基板21の表面に、900〜1000〔℃〕程度の温度環境下でのスチーム酸化により、膜厚100〜200〔nm〕の酸化膜(SiO2膜)22を形成する。さらに、酸化膜22の上に、減圧CVD法により全面に膜厚110〜120〔nm〕程度のSi3N4膜23を形成する。これにより、P型基板21の上に酸化膜22及びSi3N4膜23がこの順に積層された構造となる。
続いてイオン注入用のフォトレジストを除去した後、1100〜1300〔℃〕程度の温度環境下で熱処理を行ってN型ウェル25を形成する(図6)。
この酸化工程の熱で、Pオフセット不純物注入領域27にイオン注入されたボロンは拡散し、Pオフセット領域29を形成する。このとき、ボロンは、イオン注入により充分深い位置に注入されているため、酸化膜からなるLOCOS28及びP型基板21の界面まではボロンは拡散しない。つまり、LOCOS形成時にSiO2からなるLOCOS28へのボロンの偏析は起こらない。
その後、ホットリン酸によりSi3N4膜23を除去し、続いて、フッ酸(HF)系薬液を用いて酸化膜(SiO2膜)22を除去する。これにより、図8に示す構造となる。
次に、図9に示すように、第二Pオフセットの形成領域に開口を有するフォトレジスト31を形成し、フォトレジスト31をイオン注入用のマスクとして、ボロン(B)を、加速エネルギ100〜150〔keV〕、ドーズ量1×1012〜1×1013/cm2程度の条件下でイオン注入する。
さらに、同一のフォトレジスト31をイオン注入用のマスクとして、二フッ化ボロン(BF2)を、加速エネルギ50〜100〔keV〕、ドーズ量1×1012〜1×1013/cm2程度の条件下で、第三Pオフセット領域33形成のためのイオン注入を行う。
続いて、フォトレジスト31を除去し、フッ酸(HF)系薬液を用いて酸化膜(SiO2膜)30を除去する。
次に、CVD法により膜厚350〜400〔nm〕程度の導電性ポリシリコン層35を全面に形成する。その後、公知のフォトリソグラフィ技術によりゲート形成領域にフォトレジストを形成し、フォトレジストをマスクとし、公知のエッチング方法によりゲート形成領域以外の導電性ポリシリコン層35を除去し、フォトレジストを除去する。
続いて、不純物注入領域形成用のフォトレジストを除去後、800〜900〔℃〕程度の温度環境下で熱処理を行って、P+型ソース不純物注入領域およびP+型ドレイン不純物注入領域中のボロンを拡散させて、P+型ソース領域、P+型ドレイン領域を形成する。さらに、CVD法により600〜700〔nm〕程度の層間絶縁膜(SiO2膜)を全面に堆積させる。
このようにして作製した、半導体装置について、耐圧及びオン抵抗を測定したところ、耐圧:40〔V〕、オン抵抗(RonA):0.10〔Ω・mm2〕となることが確認できた。また、このときの、ゲート長Lgaは、約1.3〔μm〕である。
また、このトレードオフの改善と共に、ゲート長Lgaの短縮が可能となることが確認できた。
また、上記実施の形態に記載の手順で半導体装置を作製することにより、原理上、LOCOS6作製時のボロンの偏析は生じない。したがって、ボロンの偏析に起因するオン抵抗のバラツキは生じない。
ここで、上記実施の形態において、P型基板1が半導体基板に対応し、N型ウェル2が第2導電型ウェル領域に対応し、P+型ソース領域3及びP+型ドレイン領域4が第1導電型のソース領域及びドレイン領域に対応し、オフセット領域10がオフセット領域に対応し、LOCOS6がLOCOS酸化膜に対応し、第一Pオフセット領域11が下部オフセット領域に対応し、第二Pオフセット領域12が中間オフセット領域に対応し、第三Pオフセット領域13が上部オフセット領域に対応している。
2 N型ウェル
3 P+型ソース領域
4 P+型ドレイン領域
5 ゲート酸化膜
6 LOCOS
7 導電性ポリシリコン層(ゲート電極)
10 ドレインドリフト領域
11 第一Pオフセット領域
12 第二Pオフセット領域
13 第三Pオフセット領域
14 空乏層
15 層間絶縁膜
16 ソース電極
17 ドレイン電極
Claims (5)
- 第1導電型の半導体基板と、
当該半導体基板の表面層に形成された第2導電型ウェル領域と、
前記第2導電型ウェル領域内に互いに分離して形成される前記第1導電型のソース領域及びドレイン領域と、
前記ドレイン領域に接して設けられたオフセット領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記オフセット領域の表面層に形成され且つ一端が前記ドレイン領域に接し、他端が前記ゲート電極と重なるLOCOS酸化膜と、
前記ソース領域の表面に接して設けられたソース電極と、
前記ドレイン領域の表面に接して設けられたドレイン電極と、を備え、
前記オフセット領域は、
前記オフセット領域の表面層に前記LOCOS酸化膜の前記ソース領域側の端部から前記ソース領域側に張り出して形成される上部オフセット領域と、
当該上部オフセット領域の下に形成され且つ前記LOCOS酸化膜及び前記ドレイン領域と接する中間オフセット領域と、
当該中間オフセット領域の下に形成される下部オフセット領域と、からなり、
且つ前記オフセット領域の前記ソース領域側の端部に、前記上部オフセット領域と前記中間オフセット領域と前記下部オフセット領域とが重なる3層構造を有し、
前記中間オフセット領域は、前記上部オフセット領域及び前記下部オフセット領域よりも不純物濃度が高いことを特徴とする半導体装置。 - 前記上部オフセット領域は、前記下部オフセット領域よりも不純物濃度が高いことを特徴とする請求項1記載の半導体装置。
- 前記中間オフセット領域の深さ方向の幅は、前記上部オフセット領域及び前記下部オフセット領域の空乏化に伴い、前記中間オフセット領域の、前記上部オフセット領域と重なる同等領域の深さ方向へ空乏化が進んで、当該領域が完全空乏化する値に設定されることを特徴とする請求項1又は請求項2記載の半導体装置。
- 第1導電型の半導体基板に形成された第2導電型ウェル領域内に互いに分離して形成される前記第1導電型のソース領域及びドレイン領域と、
前記ドレイン領域に接して設けられたオフセット領域と、
前記オフセット領域の表面層に形成され且つ一端が前記ドレイン領域に接し、他端が前記ソース領域側に伸びるLOCOS酸化膜と、を備え、
前記オフセット領域が、
前記オフセット領域の表面層に前記LOCOS酸化膜の前記ソース領域側の端部から前記ソース領域側に張り出して形成される上部オフセット領域と、
当該上部オフセット領域の下に形成され且つ前記LOCOS酸化膜及び前記ドレイン領域と接する中間オフセット領域と、
当該中間オフセット領域の下に形成される下部オフセット領域と、からなり、
且つ前記オフセット領域の前記ソース領域側の端部に、前記上部オフセット領域と前記中間オフセット領域と前記下部オフセット領域とが重なる3層構造を有する半導体装置の製造方法であって、
前記下部オフセット領域の形成領域にイオン注入を行う第1のイオン注入工程と、
前記第1のイオン注入工程後に、熱酸化処理を行って前記LOCOS酸化膜を形成すると共に、前記下部オフセット領域の形成領域に注入されたイオンを拡散させる酸化工程と、
前記LOCOS酸化膜を含む全面に酸化膜を形成した後、前記中間オフセット領域の形成領域を除く部分にレジストを形成し、当該レジストをイオン注入用のマスクとして、前記中間オフセット領域の形成領域に前記中間オフセット領域形成のためのイオン注入を行う第2のイオン注入工程と、
当該第2のイオン注入工程後に、前記レジストをイオン注入用のマスクとして、当該マスクが形成されていない領域に前記上部オフセット領域形成のためのイオン注入を行う第3のイオン注入工程と、を有し、
前記第3のイオン注入工程では、前記第2のイオン注入工程におけるイオン種よりも質量の重いイオン種を用い且つより低い加速エネルギでイオン注入を行うことを特徴とする半導体装置の製造方法。 - 前記第3のイオン注入工程は、
前記上部オフセット領域の形成領域にイオンを注入し且つ前記LOCOS酸化膜の中に不純物濃度のピーク位置が位置するように前記イオン注入を行うことを特徴とする請求項4記載の半導体装置の製造方法。
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