WO2012172725A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
WO2012172725A1
WO2012172725A1 PCT/JP2012/003150 JP2012003150W WO2012172725A1 WO 2012172725 A1 WO2012172725 A1 WO 2012172725A1 JP 2012003150 W JP2012003150 W JP 2012003150W WO 2012172725 A1 WO2012172725 A1 WO 2012172725A1
Authority
WO
WIPO (PCT)
Prior art keywords
diffusion layer
region
oxide film
isolation oxide
drain region
Prior art date
Application number
PCT/JP2012/003150
Other languages
English (en)
French (fr)
Inventor
理絵 西原
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2012172725A1 publication Critical patent/WO2012172725A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a high voltage MOS transistor.
  • High voltage MOS transistors known as one of semiconductor devices are widely used in display devices for liquid crystal panels and plasma display panels used for televisions and monitors.
  • the high breakdown voltage MOS transistor is required to have higher breakdown voltage performance as the image quality of the panel is improved in recent years.
  • this high voltage MOS transistor includes an N-type semiconductor substrate 101, and an N-type well region 102 is formed in the semiconductor substrate 1.
  • a P-type source region 105 and a P-type drain region 106 are formed at a predetermined interval.
  • a first isolation oxide film 103a and a second isolation oxide film 103b for element isolation are formed on the outer periphery of the P-type drain region 106 in plan view on the main surface of the semiconductor substrate 101.
  • a gate oxide film 107 is formed between the second isolation oxide film 103b and the source region 105, and a gate electrode 108 is formed from the upper side of the gate oxide film 107 to the upper side of the second isolation oxide film 103b. ing.
  • a P type diffusion layer 104 is formed adjacent to the P type drain region 106 below the first isolation oxide film 103a and the second isolation oxide film 103b.
  • the impurity concentration of the diffusion layer 104 is lower than the impurity concentration of the P-type drain region 106.
  • the diffusion layer 104 is formed so as to surround the drain region 106 in a plan view.
  • the first isolation oxide film 103a and the second isolation oxide film 103b are omitted.
  • the diffusion layer 104 having a lower impurity concentration than the drain region 106 around the drain region 106, a sharp change in the impurity concentration in the outer peripheral portion of the drain region 106 is suppressed, so that the drain region When a voltage is applied to 106, the electric field strength between the outer peripheral portion of the drain region 6 and the diffusion layer 104 is reduced to improve the breakdown voltage. In other words, by forming the diffusion layer 104, the interval between equipotential lines between the outer periphery of the drain region 6 and the diffusion layer 104 when a voltage is applied to the drain region 106 is increased.
  • the second isolation oxide film 103b is formed by thermal oxidation after the diffusion layer 104 is formed.
  • impurities near the second isolation oxide film 103b in the diffusion layer 104 may diffuse to the second isolation oxide film 103b side.
  • the impurity concentration in the diffusion layer 104 in the vicinity of the second isolation oxide film 103b is lowered, and the change rate of the impurity concentration between the outer periphery of the drain region 106 and the vicinity of the second isolation oxide film 103b in the diffusion layer 104 is accordingly reduced.
  • the electric field strength between the outer peripheral portion of the drain region 106 and the diffusion layer 104 is increased (that is, the interval between equipotential lines is reduced), and the breakdown voltage is reduced.
  • a P-type diffusion layer 109 is formed adjacent to the diffusion layer 104 in a part below the gate oxide film 107, and the second isolation oxide film 103b.
  • a technique has been proposed in which the impurity concentration of the diffusion layer 104 is suppressed by supplying impurities from the diffusion layer 109 to the diffusion layer 104 when forming (see Patent Document 1).
  • the channel length L1 is correspondingly shortened, so that punch-through occurs between the source region 105 and the drain region 106. It tends to occur.
  • the present invention has been made in view of the above reasons, and an object thereof is to provide a semiconductor device capable of improving the breakdown voltage and suppressing the occurrence of punch-through.
  • the present invention relates to a semiconductor substrate in which a first conductivity type well region is formed and a second conductivity type source region and a second conductivity type drain region are formed in an upper portion of the well region, and a semiconductor substrate A gate oxide film provided on the source region side in a region corresponding to the region between the source region and the drain region, and a drain in a region corresponding to the region between the source region and the drain region on the semiconductor substrate.
  • the well region includes a region below the isolation oxide film.
  • a second conductivity type first diffusion layer is formed in a region including the side, and a second conductivity type second diffusion layer is formed in contact with the first diffusion layer below the first diffusion layer.
  • the impurity concentration of the first diffusion layer is lower than the impurity concentration of the drain region
  • the impurity concentration of the second diffusion layer is characterized by lower than the impurity concentration of the first diffusion layer.
  • the second diffusion layer is formed in contact with the first diffusion layer below the first diffusion layer, and the impurity concentration of the first diffusion layer is lower than the impurity concentration of the drain region. Since the impurity concentration of the diffusion layer is lower than the impurity concentration of the first diffusion layer, the distribution of equipotential lines when a voltage is applied to the drain region widens downward, so that the interval between equipotential lines is widened. Since the electric field strength at the outer peripheral portion of the film decreases, the breakdown voltage can be improved. In other words, the radius of curvature at the end of the depletion layer is increased, and the curve of the equipotential line is gently bent, so that the breakdown voltage can be improved. In addition, since the second diffusion layer is formed below the first diffusion layer, the length of the channel region below the gate oxide film can be maintained, and therefore, between the drain region and the source region. The occurrence of punch-through can be suppressed.
  • the semiconductor device according to the present invention may be formed by the first diffusion layer extending to the lower side of the drain region.
  • the second diffusion layer may not be formed in a region corresponding to the lower side of the drain region.
  • the third diffusion layer of the first conductivity type is formed below the second diffusion layer in the well region, and the impurity concentration of the third diffusion layer is set to the well region. It may be higher than the impurity concentration.
  • the third diffusion layer of the first conductivity type is formed below the second diffusion layer, and the impurity concentration of the third diffusion layer is higher than the impurity concentration of the well region.
  • the depletion layer in the first diffusion layer and the second diffusion layer spreads, and the interval between the equipotential lines adjacent to each other in the thickness direction of the semiconductor substrate and in the direction orthogonal to the thickness direction spreads. Since the electric field strength can be reduced, the breakdown voltage can be improved.
  • the end of the second diffusion layer on the source region side is equal to the end of the first diffusion layer on the source region side in the direction from the drain region to the source region. It may be in a position or a position retreated to the drain region side.
  • the second diffusion layer does not protrude below the gate oxide film, the distance between the drain region and the source region can be increased correspondingly. Can be suppressed.
  • the isolation oxide film may be formed by a LOCOS (Local Oxidation of Silicon) method.
  • LOCOS Local Oxidation of Silicon
  • the isolation oxide film may be formed by STI (Shallow Trench Isolation).
  • the present invention also includes a step of forming a first conductivity type well region in a semiconductor substrate, a step of forming a second conductivity type source region and a second conductivity type drain region in the well region, and the well region. After the step of forming the first conductivity type first diffusion layer and the step of forming the first diffusion layer, the source region and the drain overlap with a part of the first diffusion layer in plan view on the semiconductor substrate.
  • a method of manufacturing a semiconductor device including the step of forming a gate electrode over the upper side of the release oxide film may be.
  • FIG. 1 shows a high-breakdown-voltage MOS transistor according to the first embodiment, where (a) is a cross-sectional view, (b) is a profile in the depth direction of an impurity concentration at a portion indicated by A in (a), and (c) is a plan view. is there.
  • the distribution of equipotential lines when a voltage is applied to the drain region of the high breakdown voltage MOS transistor according to the first embodiment and the high breakdown voltage MOS transistor according to the comparative example is shown.
  • (A) shows the high breakdown voltage according to the first embodiment. Distribution of equipotential lines for MOS transistors
  • (b) is a diagram showing the distribution of equipotential lines for a high voltage MOS transistor according to a comparative example.
  • FIG. 3 is a cross-sectional view showing main steps of a method for manufacturing a high voltage MOS transistor according to the first embodiment.
  • 7 shows a high voltage MOS transistor according to the second embodiment, where (a) is a cross-sectional view, (b) is a profile in the depth direction of the impurity concentration at the site indicated by the AA line in (a), and (c) is It is a top view.
  • FIG. 10 is a diagram showing the distribution of equipotential lines when a voltage is applied to the drain region of the high voltage MOS transistor according to the second embodiment.
  • 7 is a plan view of a high voltage MOS transistor according to a third embodiment.
  • FIG. 7 is a plan view of a high voltage MOS transistor according to a fourth embodiment.
  • pressure-resistant MOS transistor which concerns on Embodiment 5 is shown, (a) is sectional drawing, (b) is a top view.
  • pressure-resistant MOS transistor which concerns on Embodiment 6 is shown, (a) is sectional drawing, (b) is a top view.
  • 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • the high voltage MOS transistor which concerns on a modification is shown, (a) is a top view concerning one modification, (b) is a top view concerning another modification.
  • FIG. 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • pressure-resistant MOS transistor which concerns on a modification is shown, (a) is a top view, (b) is operation
  • an isolation oxide film 3 is formed on the main surface of an N-type semiconductor substrate (silicon substrate) 1 for element isolation.
  • an N-type well region 2 is formed in a region from the main surface to a predetermined depth (in this embodiment, a depth of about 2 ⁇ m to 15 ⁇ m from the main surface).
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a P-type drain region 6 is formed in a region surrounded by the isolation oxide film 3 in the upper part of the well region 2, and is located at a predetermined distance from the drain region 6 in the upper part of the well region 2.
  • a P-type source region 5 is formed.
  • a P-type first diffusion layer 4 is formed below the isolation oxide film 3 so as to extend also below the drain region 6. Further, a gate oxide film 7 is formed between the source region 5 and the drain region 6 on the silicon substrate 1, and the gate electrode 8 covers the gate oxide film 7 and a part of the isolation oxide film 3. Is formed. A P-type second diffusion layer 10 having an impurity concentration lower than that of the first diffusion layer 4 in contact with the first diffusion layer 4 is formed below the first diffusion layer 4.
  • FIG. 1B shows the impurity concentration profile in the AA direction of FIG.
  • the profile includes a depth corresponding to the distribution center of the impurity concentration of the first diffusion layer 4 and a depth corresponding to the distribution center of the impurity concentration of the second diffusion layer 10. There are peaks, and the position of the first diffusion layer 4 and the position of the second diffusion layer 10 can be specified from these two peaks.
  • the silicon substrate 1 is formed of silicon single crystal and has an average specific resistance of about 5 to 70 ⁇ ⁇ cm.
  • the well region 2 has an average impurity concentration of about 2 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the first diffusion layer 4 has an average impurity concentration of about 4 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 and is formed from the lower side of the isolation oxide film 3 to a depth of about 1 ⁇ m.
  • the second diffusion layer 10 has an average impurity concentration of about 2 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 and is formed from the lower side of the second isolation oxide film 3 to a depth of about 0.5 to 2 ⁇ m. Has been.
  • the first diffusion layer 4 and the second diffusion layer 10 are formed by ion implantation of boron.
  • the end of the second diffusion layer 10 on the source region 5 side is located on the drain region 6 side by about 0 to 1 ⁇ m from the end of the first diffusion layer 4 on the source region 5 side. That is, the end portion of the second diffusion layer 10 on the source region 5 side receded from the end portion of the first diffusion layer 4 on the source region 5 side to the drain region 6 side in the direction from the drain region 6 to the source region 5. In position.
  • the high breakdown voltage MOS transistor is formed so that the first diffusion layer 4 and the second diffusion layer 10 surround the drain region 6, and the second diffusion layer 10 It is located inside the first diffusion layer 4 in plan view.
  • a sectional view taken along line XX in FIG. 1C corresponds to FIG.
  • the impurity is locally doped at the end of the second isolation oxide film 203b on the source region 5 side, which is a portion where the impurity is overlapped and doped when forming the diffusion layer 209. Concentration increases.
  • the equipotential line distribution when a voltage is applied to the drain region 206 reflects the distribution of the impurity concentration at the end of the second isolation oxide film 203b on the source region 205 side, as shown in FIG. As shown in FIG. 2, the interval between equipotential lines at the end of the second isolation oxide film 203b on the source region 5 side is locally narrowed, and the electric field strength at that portion is increased.
  • the distribution of equipotential lines is shifted to the second diffusion layer 10 side, so that the source region 5 of the isolation oxide film 3 is obtained.
  • the interval between equipotential lines at the end portion on the side is widened, and the electric field strength at the part is reduced.
  • the breakdown voltage is improved by reducing the electric field strength at the end of the isolation oxide film 3 on the source region 5 side.
  • the angle formed between the equipotential line at the end of the second isolation oxide film 3b on the source region 5 side and the lower surface of the gate oxide film 7 is larger than that of the high voltage MOS transistor according to the comparative example. That is, the magnitude of the component perpendicular to the gate oxide film 7 of the electric field generated at the end of the second isolation oxide film 3b on the source region 5 side is reduced. Thereby, injection of hot carriers into the gate oxide film 7 is reduced, so that the breakdown voltage can be improved and the reliability of the gate oxide film 7 can be improved.
  • the end of the second diffusion layer 10 on the source region 5 side is located on the source region 5 side of the first diffusion layer 4.
  • the end of the second diffusion layer 10 on the source region 5 side is located on the source region 5 side of the first diffusion layer 4.
  • the channel length L1 in order to suppress the occurrence of punch-through.
  • the channel length L1 is increased, the size of the entire transistor is increased accordingly. Becomes an obstacle to miniaturization.
  • the breakdown voltage can be improved while maintaining the channel length, so that the size of the entire transistor can be reduced.
  • the high breakdown voltage MOS transistor is formed such that the first diffusion layer 4 and the second diffusion layer 10 are overlapped in the thickness direction of the silicon substrate 1 in a region below the isolation oxide film 3 that greatly affects the current capability.
  • the resistance of the current path (drift region) on the lower side of the isolation oxide film 3 can be reduced.
  • a resist mask is formed on the silicon substrate (silicon substrate) 1 in a region other than the well region formation planned region where the N-type well region 2 is to be formed using a photolithography technique.
  • phosphorus is ion-implanted through the resist mask.
  • ion implantation is performed with an acceleration energy of 100 to 150 keV and a dose of 2.0 ⁇ 10 11 to 1.0 ⁇ 10 12 cm ⁇ 2 .
  • the resist mask is removed, heat treatment is performed at a temperature of 1000 ° C. to 1200 ° C. for 4 hours to 10 hours, and the implanted phosphorus ions are activated, so that the depth of about 2 ⁇ m to 15 ⁇ m from the surface of the silicon substrate 1 is obtained.
  • Well region 2 is formed (see FIG. 3A).
  • a silicon oxide film 12 is formed on the silicon substrate 1 by thermal oxidation
  • a silicon nitride film 13 is formed by a CVD method
  • an isolation oxide film 3 is to be formed by a LOCOS (Local Oxidation of Silicon) method.
  • a resist mask is formed to mask a region other than the region where the isolation oxide film is to be formed.
  • only the silicon nitride film 13 is removed by dry etching to form a slit S in the region where the isolation oxide film is to be formed, and then the resist mask is removed.
  • the area of the slit S is smaller than the area of the isolation oxide film 3 to be actually made.
  • boron is ion-implanted.
  • the ion implantation is performed with an acceleration energy of 100 to 150 keV and a dose amount of 5 ⁇ 10 12 to 2 ⁇ 10 13 cm ⁇ 2 (see FIG. 3B).
  • the isolation oxide film 3 is formed by performing a thermal oxidation process (the isolation oxide film 3 is formed by a so-called LOCOS method).
  • the thermal oxidation treatment the silicon nitride film 13 around the slit S rises above the silicon substrate 1 due to thermal stress. Therefore, the area of the isolation oxide film 3 is larger than the area of the slit S formed in the silicon nitride film 13.
  • the silicon nitride film 13 and a part of the silicon oxide film 12 are removed (see FIG. 3C). Due to the heat applied during the thermal oxidation treatment, boron ions implanted into the well region 2 are thermally diffused and activated, whereby the first diffusion layer 4 is formed.
  • a resist mask 15 is formed to mask regions other than the second diffusion layer formation scheduled region where the second diffusion layer 10 is to be formed, and ions of boron are implanted (see FIG. 3D).
  • ion implantation is performed with an acceleration energy of 1000 to 3000 keV and a dose of 1 ⁇ 10 11 to 1 ⁇ 10 12 cm ⁇ 2 .
  • the acceleration energy at this time is higher than the acceleration energy at the time of ion implantation of boron which is the base of the first diffusion layer 4.
  • a polysilicon film is formed.
  • a resist mask for masking regions other than the gate electrode formation scheduled region for forming the gate electrode 8 is formed using photolithography technology, and the polysilicon film is etched by dry etching to form the gate electrode 8. (See FIG. 3 (e)).
  • a resist mask for masking regions other than the source region formation planned region and the drain region formation planned region where the source region 5 and the drain region 6 are to be formed is formed, and then ion implantation is performed.
  • Inject BF2 ion implantation is performed with an acceleration energy of 20 to 40 keV and a dose of 1 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 2 .
  • the source region 5 and the drain region 6 are formed (see FIG. 3F).
  • the second diffusion layer 10 is formed after the formation of the isolation oxide film 3, so that the second diffusion layer 10 is made of silicon by thermal oxidation treatment when forming the isolation oxide film 3. Since diffusion in the direction along the surface of the substrate 1 can be suppressed, occurrence of punch-through between the source region 5 and the drain region 6 can be suppressed.
  • an isolation oxide film 3 is formed on the main surface of an N-type silicon substrate 1 for element isolation.
  • an N-type well region 2 is formed in a region extending from the main surface to a predetermined depth (in this embodiment, a depth of about 2 ⁇ m to 15 ⁇ m from the main surface).
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a P-type drain region 6 is formed in a region above the well region 2 and surrounded by the isolation oxide film 3, and the P-type drain region 6 is separated from the drain region 6 by a predetermined distance.
  • a source region 5 of the mold is formed.
  • a P-type first diffusion layer 4 is formed below the isolation oxide film 3 so as to extend also below the drain region 6.
  • a gate oxide film 7 is formed in a region corresponding to between the source region 5 and the drain region 6 on the silicon substrate 1 so as to cover part of the gate oxide film 7 and the isolation oxide film 3.
  • a gate electrode 8 is formed.
  • a P-type second diffusion layer 10 having an impurity concentration lower than that of the first diffusion layer 4 in contact with the first diffusion layer 4 is formed below the first diffusion layer 4. Further, an N-type third diffusion layer 11 is formed at a position separated from the second diffusion layer 10 below the second diffusion layer 10.
  • FIG. 4B shows the impurity concentration profile in the AA direction of FIG.
  • the depth corresponding to the distribution center of the impurity concentration of the first diffusion layer 4 the depth corresponding to the distribution center of the impurity concentration of the second diffusion layer 10
  • the first A peak exists at each of the depths corresponding to the distribution center of the impurity concentration of the third diffusion layer 11, and the position of the first diffusion layer 4, the position of the second diffusion layer 10, and the third diffusion layer 11 from these three peaks.
  • the silicon substrate 1 is made of silicon single crystal and has a specific resistance of about 5 to 70 ⁇ ⁇ cm.
  • the well region 2 has an average impurity concentration of about 2 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the first diffusion layer 4 has an average impurity concentration of about 4 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 and is formed from the lower side of the isolation oxide film 3 to a depth of about 1 ⁇ m.
  • the second diffusion layer 10 has an average impurity concentration of about 2 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 and is formed from the lower side of the isolation oxide film 3 to a depth of about 0.5 to 2 ⁇ m. Yes.
  • the first diffusion layer 4 and the second diffusion layer 10 are formed by ion implantation of boron.
  • the end of the second diffusion layer 10 on the source region 5 side is located on the drain region 6 side by about 0 to 1 ⁇ m from the end of the first diffusion layer 4 on the source region 5 side.
  • the third diffusion layer 11 has an impurity concentration of about 3 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 , and a depth from the lower surface of the second isolation oxide film 3 to the center of the impurity concentration distribution is 1 to 2. It is about 5um. Further, the end portion on the source region 5 side in the third diffusion layer 11 is substantially at the same position as the end portion on the source region 5 side in the second diffusion layer 10.
  • the high breakdown voltage MOS transistor is formed so that the first diffusion layer 4, the second diffusion layer 10 and the third diffusion layer 11 surround the drain region 6.
  • the second diffusion layer 10 and the third diffusion layer 11 are located inside the first diffusion layer 4 in plan view.
  • the third diffusion layer 11 is formed so as to overlap the second diffusion layer 10 in plan view. Therefore, when the second diffusion layer 10 and the third diffusion layer 11 are formed by ion implantation, a common mask can be used, so that the mask formation step can be omitted, and the manufacturing cost can be reduced. There is an advantage that can be.
  • a sectional view taken along line XX in FIG. 4C corresponds to FIG.
  • the distribution of equipotential lines when a voltage is applied to the drain region 106 indicates that the impurity at the end of the second isolation oxide film 103b on the source region 5 side.
  • the concentration distribution as shown in FIG. 2B, the interval between the equipotential lines at the end of the second isolation oxide film 103b on the source region 5 side is locally narrowed, and the electric field at that portion is reduced. Strength is high.
  • the distribution of equipotential lines is shifted to the second diffusion layer 10 side, the interval between equipotential lines is widened, and the third diffusion layer is formed. 11 exists, the depletion layers in the first diffusion layer 4 and the second diffusion layer 10 extend upward from the PN junction portion (see arrow A1), and accordingly, the distribution of equipotential lines on the source region 5 side is increased. It spreads to the drain region 6 side (see arrow A2). As a result, the electric field strength on the source region 5 side of the isolation oxide film 3 is further reduced, so that the breakdown voltage can be further improved.
  • the angle formed between the equipotential line at the end of the isolation oxide film 3 on the source region 5 side and the lower surface of the gate oxide film 7 is larger than that of the high voltage MOS transistor according to the comparative example described above. That is, the magnitude of the component perpendicular to the gate oxide film 7 of the electric field generated at the end of the second isolation oxide film 3b on the source region 5 side is reduced. Thereby, injection of hot carriers into the gate oxide film 7 is reduced, so that damage to the gate oxide film 7 is reduced and the reliability of the gate oxide film 7 can be improved.
  • the third diffusion layer 11 having a higher impurity concentration than the well region 2 is formed below the second diffusion layer 10. 10 and the spread shape of the depletion layer in the second diffusion layer 11 changes, and accordingly, the interval between equipotential lines in the outer peripheral portion of the isolation oxide film 3 is expanded, that is, the electric field strength in the outer peripheral portion of the isolation oxide film 3 is increased. Since the voltage is reduced, the breakdown voltage can be improved.
  • the end of the second diffusion layer 10 on the source region 5 side is located closer to the drain region 6 than the end of the first diffusion layer 4 on the source region 5 side, the high breakdown voltage according to the comparative example described above. Compared with a MOS transistor, it is possible to suppress a decrease in punch-through breakdown voltage between the source 5 region and the drain region 6.
  • This high breakdown voltage MOS transistor is formed in such a manner that a first diffusion layer 4 and a second diffusion layer 10 are overlapped in the thickness direction of the silicon substrate 1 in a region below the isolation oxide film 3 that has a great influence on the current capability. As a result, the resistance of the current path (drift region) on the lower side of the isolation oxide film 3 can be reduced.
  • a first diffusion layer 4 and a second diffusion layer 10 are overlapped in the thickness direction of the silicon substrate 1 in a region below the isolation oxide film 3 that has a great influence on the current capability.
  • the resistance of the current path (drift region) on the lower side of the isolation oxide film 3 can be reduced.
  • a first isolation oxide film 3a and a predetermined distance from the first isolation oxide film 3a are formed on the main surface of an N-type silicon substrate 1 for element isolation.
  • a second isolation oxide film 3b located at a distance is formed.
  • an N-type well region 2 is formed in a region extending from the main surface to a predetermined depth.
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a P-type source region 5 is formed in an upper portion of the well region 2 and in a region surrounded by the first isolation oxide film 3a in plan view.
  • a P-type drain region 6 is formed in a region above the well region 2 and surrounded by the second isolation oxide film 3b.
  • a P-type first diffusion layer 4a is formed below the first isolation oxide film 3a so as to be adjacent to the source region 5, and a drain region 6 is formed below the second isolation oxide film 3b.
  • a P-type first diffusion layer 4b is formed in a state extending to the lower side.
  • a gate oxide film 7 is formed between the source region 5 and the drain region 6 on the silicon substrate 1, and the gate oxide film 7, the first isolation oxide film 3a, and the second isolation oxide film 3b.
  • a gate electrode 8 is formed so as to cover a part of the gate electrode 8.
  • P-type second diffusion layers 10a and 10b are formed below the first diffusion layers 4a and 4b so as to be in contact with the first diffusion layers 4a and 4b.
  • the second diffusion having a lower impurity concentration than the first diffusion layers 4a and 4b in contact with the first diffusion layers 4a and 4b below the first diffusion layers 4a and 4b.
  • the layers 10a and 10b By forming the layers 10a and 10b, the spreading shape of the depletion layer in the first diffusion layers 4a and 4b and the second diffusion layers 10a and 10b is changed, and the end of the first isolation oxide film 3a on the drain region 6 side is changed. Since the equipotential lines are spaced apart from each other and the end of the second isolation oxide film 3b on the source region 5 side (the electric field strength is reduced), the breakdown voltage can be improved.
  • the first diffusion layers 4a and 4b and the second diffusion layer 10a are provided in regions below the first isolation oxide film 3a and the second isolation oxide film 3b, respectively, which greatly affect the current capability.
  • 10b are formed so as to overlap in the thickness direction of the silicon substrate 1, thereby reducing the resistance of the current path (drift region) below the first isolation oxide film 3a and the second isolation oxide film 3b. Can do.
  • ⁇ Embodiment 4> The structure of the P-channel type high voltage MOS transistor according to this embodiment will be described with reference to FIG.
  • the high breakdown voltage MOS transistor has a first isolation oxide film 3a and a predetermined distance from the first isolation oxide film 3a on the main surface of an N-type silicon substrate 1 for element isolation.
  • a second isolation oxide film 3b located at a distance is formed.
  • an N-type well region 2 is formed in a region from the main surface to a predetermined depth.
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a P-type source region 5 is formed in an upper portion of the well region 2 and in a region surrounded by the first isolation oxide film 3a in plan view.
  • a P-type drain region 6 is formed in a region surrounded by a second isolation oxide film 3b formed above the well region 2 and spaced from the source region 5 by a predetermined distance. . Further, a P-type first diffusion layer 4 is formed below the first isolation oxide film 3e and the second isolation oxide film 3g so as to extend also below the drain region 6. A gate oxide film 7 is formed between the source region 5 and the drain region 6, and a part of the first isolation oxide film 3 a and a part of the second isolation oxide film 3 b are formed from the gate oxide film 7. A gate electrode 8 is formed so as to cover. A P-type second diffusion layer 10 having an impurity concentration lower than that of the first diffusion layer 4 in contact with the first diffusion layer 4 is formed below the first diffusion layer 4.
  • the second diffusion layer 10 having an impurity concentration lower than that of the first diffusion layer 4 is formed below the first diffusion layer 4. And, by changing the spreading shape of the depletion layer in the second diffusion layer 10, the interval between equipotential lines at the end of the second isolation oxide film 3b on the source region 5 side is widened (the electric field strength is reduced). The breakdown voltage can be improved.
  • the high breakdown voltage MOS transistor is formed in a form in which the first diffusion layer 4 and the second diffusion layer 10 are overlapped in the thickness direction of the silicon substrate 1 in a region below the second isolation oxide film 3b that greatly affects the current capability.
  • the resistance of the current path (drift region) on the lower side of the second isolation oxide film 3b can be reduced.
  • an isolation oxide film 3 for element isolation is formed on the main surface of an N-type silicon substrate 1.
  • an N-type well region 2 is formed in a region from the main surface to a predetermined depth.
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a drain region 6 is formed in a region above the well region 2 and surrounded by the isolation oxide film 3 in plan view, and is separated in plan view in the upper portion of the well region 2.
  • a P-type drain region 6 is formed in a rectangular annular region surrounding the oxide film 3.
  • the source region 5 is formed at a position that is symmetric with respect to a virtual axis L ⁇ b> 1 that penetrates the center of the drain region 6 in the thickness direction of the silicon substrate 1.
  • a P-type first diffusion layer 4 is formed below the isolation oxide film 3 so as to extend also below the drain region 6.
  • a gate oxide film 7 is formed between the source region 5 and the drain region 6, and a gate electrode 8 is formed so as to cover a part of the isolation oxide film 3 from the gate oxide film 7.
  • a P-type second diffusion layer 10 having an impurity concentration lower than that of the first diffusion layer 4 in contact with the first diffusion layer 4 is formed below the first diffusion layer 4.
  • the isolation oxide film 3 is formed in a rectangular ring shape surrounding the source region 5.
  • the end of the second diffusion layer 10 on the source region 5 side (the peripheral portion of the second diffusion layer 10) is the end of the first diffusion layer 4 on the source region 5 side (the peripheral portion of the first diffusion layer 4). Further, it is located on the drain region 6 side (inner side) about 0 to 1 ⁇ m.
  • the second diffusion layer 10 has a corner portion formed in an arc shape in plan view. This is because the breakdown voltage is improved by relaxing the concentration of the electric field at the corner portion in the second diffusion layer 10.
  • a sectional view taken along line XX in FIG. 8B corresponds to FIG. ⁇ Embodiment 6>
  • the structure of the P-channel type high voltage MOS transistor according to this embodiment will be described with reference to FIG.
  • this high breakdown voltage MOS transistor includes a first isolation oxide film 3a and a first isolation oxide film 3a on the main surface of an N-type silicon substrate 1 for element isolation.
  • a second isolation oxide film 3b positioned at a predetermined interval is formed.
  • an N-type well region 2 is formed in a region from the main surface to a predetermined depth.
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a source region 5 is formed in the upper portion of the well region 2 and in the central portion of the region surrounded by the first isolation oxide film 3a in plan view.
  • a P-type drain region 6 is formed in a region surrounded by the first isolation oxide film 3a and the second isolation oxide film 3b in plan view.
  • the drain region 6 is formed at a position that is symmetric with respect to a virtual axis L ⁇ b> 2 that penetrates the center of the source region 5 in the thickness direction of the silicon substrate 1.
  • a P-type first diffusion layer 4 is formed below the first isolation oxide film 3a and the second isolation oxide film 3b so as to extend also below the drain region 6.
  • a gate oxide film 7 is formed between the source region 5 and the drain region 6, and a gate electrode 8 is formed so as to cover a part of the isolation oxide film 3 from the gate oxide film 7.
  • a P-type second diffusion layer 10 having an impurity concentration lower than that of the first diffusion layer 4 in contact with the first diffusion layer 4 is formed below the first diffusion layer 4.
  • the second isolation oxide film 3b is formed in a rectangular ring shape surrounding the source region 5, and the first isolation oxide film 3a is further outside the second isolation oxide film 3b. It is formed in a rectangular ring surrounding
  • the end of the second diffusion layer 10 on the source region 5 side (the inner peripheral edge of the second diffusion layer 10) is the end of the first diffusion layer 4 on the source region 5 side (the inner peripheral edge of the first diffusion layer 4). Part) from the drain region 6 side (outside).
  • a sectional view taken along line XX in FIG. 9B corresponds to FIG. ⁇ Modification> (1)
  • FIG. 10A it may be a high voltage MOS transistor formed so that the second diffusion layer 10 and the first diffusion layer 4 substantially overlap in plan view.
  • FIG. 10B is a cross-sectional view taken along line XX in FIG.
  • the position of the end portion on the source region 5 side in the second diffusion layer 10 is substantially equal to the position of the end portion on the source region 5 side in the first diffusion layer 10. .
  • the present invention is not limited to this. is not.
  • the 2nd diffused layer 10 may have a corner part formed in circular arc shape by planar view.
  • the second diffusion layer 10 may be formed in an octagonal shape formed by notching a rectangular corner portion in a straight line in a plan view.
  • sectional view taken along line XX in FIG. 11A and the sectional view taken along line XX in FIG. 11B correspond to FIG. 1A.
  • the first diffusion layer 4 is formed in a portion overlapping the drain region 6 in plan view
  • the second diffusion layer 10 is formed in a portion overlapping the drain region 6 in plan view.
  • the second diffusion layer 10 may be configured not to be formed on a portion overlapping the drain region 6 in plan view, that is, below the drain region 6.
  • FIG. 12A is a plan view of a high voltage MOS transistor according to this modification
  • FIG. 12B is a cross-sectional view taken along line XX in FIG. As shown in FIG. 12B, the second diffusion layer 10 is not formed in a portion overlapping the drain region 6 in plan view, that is, below the drain region 6.
  • the first diffusion layer 4 is not formed in a portion overlapping the drain region 6 in plan view, that is, below the drain region 6, and the second diffusion layer 10 is connected to the drain region 6 in plan view. It may also be formed on the overlapping portion, that is, the lower side of the drain region 6.
  • FIG. 13A is a plan view of a high voltage MOS transistor according to this modification
  • FIG. 13B is a cross-sectional view taken along line XX in FIG.
  • the first diffusion layer 4 is not formed in a portion overlapping the drain region 6 in plan view, that is, below the drain region 6.
  • the second diffusion layer 10 is also formed at a portion overlapping the drain region 6 in plan view, that is, below the drain region 6.
  • the second diffusion layer 10 and the third diffusion layer 11 are formed inside the first diffusion layer 4 in plan view.
  • the present invention is not limited to this.
  • the first diffusion layer 4, the second diffusion layer 10, and the third diffusion layer 11 may be formed so as to substantially overlap in a plan view.
  • FIG. 14B is a cross-sectional view taken along line XX in FIG.
  • the end portions on the source region 5 side in the second diffusion layer 10 and the third diffusion layer 11 are substantially at the same positions as the end portions on the source region 5 side in the first diffusion layer 10. .
  • the concentration of the electric field at the corners in the second diffusion layer 10 and the third diffusion layer 11 can be relaxed, so that the breakdown voltage can be improved.
  • FIG. 15A the concentration of the electric field at the corners in the second diffusion layer 10 and the third diffusion layer 11 can be relaxed, so that the breakdown voltage can be improved.
  • the source region 5 is formed so as to surround the drain region 6 .
  • the present invention is not limited to this.
  • the source regions 5a and 5b and the gate electrodes 8a and 8b may be arranged symmetrically with the drain region 6 interposed therebetween.
  • the cross-sectional view taken along line XX in FIG. 17 corresponds to FIG.
  • the drain region 6 is formed so as to surround the periphery of the source region 5 .
  • the present invention is not limited to this.
  • the drain regions 6a and 6b, the first isolation oxide films 3a1 and 3a2, the second isolation oxide films 3b1 and 3b2, the first diffusion layers 4a and 4b, and the second diffusion layers 10a and 10b are It may be arranged symmetrically across the source region 5.
  • the cross-sectional view taken along line XX in FIG. 18 corresponds to FIG.
  • the isolation oxide film 3 is formed by the LOCOS method.
  • the method of forming the isolation oxide film 3 is not limited to the LOCOS method.
  • STI Silicon It may be formed by a (Trench Isolation) method.
  • a manufacturing method in the case where the isolation oxide film 3 is formed by the STI method will be described with reference to the drawings.
  • a well region 2 is formed in the silicon substrate 1 by performing phosphorus ion implantation and heat treatment on the silicon substrate 1 (see FIG. 18A). Note that the specific method is the same as that of the first embodiment, and thus the description thereof is omitted.
  • a silicon oxide film 12 is formed on the silicon substrate 1 by thermal oxidation
  • a silicon nitride film 13 is formed by a CVD method, and an isolation oxide film formation scheduled region in which an isolation oxide film 3 is to be formed by an STI method
  • a resist mask that masks the other region is formed, and only the silicon nitride film 13 is removed by dry etching using the resist mask.
  • the first diffusion layer 4 is formed by performing ion implantation and heat treatment. (FIG. 18B), and then the resist 14 is removed.
  • a resist mask for masking regions other than the region where the isolation oxide film 3 is scheduled to be formed is formed again, and the silicon oxide film 12 is formed using the resist mask.
  • the resist mask is removed to form a trench structure (see FIG. 18C).
  • a silicon oxide film is formed so as to fill the trench by a thermal oxidation method and a CVD method, and thereafter, planarization by CMP method and removal of a part of the silicon nitride film 13 and the silicon oxide film are performed.
  • the structure shown in (d) is obtained. Since the process after forming the structure of FIG. 18D is the same as that of FIGS. 3D to 3F, the description is omitted.
  • the impurity concentration of the first diffusion layer 4 is about 4 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 on average and has a depth of 1 ⁇ m from the lower side of the isolation oxide film 3.
  • the impurity concentration of the second diffusion layer 10 is about 2 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 on average, and the depth is 0 from the lower side of the isolation oxide film 3.
  • the impurity concentration and depth of the first diffusion layer 4 are not limited to this, and the first diffusion layer 4 and the second diffusion layer 10 are not limited thereto.
  • the impurity concentration of the second diffusion layer 10 should be lower than the impurity concentration of the first diffusion layer 4.
  • the present invention is useful as a semiconductor device that requires high breakdown voltage.
  • Silicon substrate (semiconductor substrate) 2 well region 3 isolation oxide film 4 first diffusion layer 5 source region 6 drain region 7 gate oxide film 8 gate electrode 10 second diffusion layer 11 third diffusion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　高耐圧ＭＯＳトランジスタ（半導体装置）は、ウェル領域２内における上方にＰ型のソース領域５およびＰ型のドレイン領域６が形成された半導体基板１と、ソース領域５とドレイン領域６の間に形成されたゲート酸化膜７と、ゲート酸化膜７とドレイン領域６との間に設けられた分離酸化膜３と、ゲート酸化膜７から分離酸化膜３の一部を覆うように形成されたゲート電極８とを備える。そして、ウェル領域２には、分離酸化膜３の下側を含む領域にＰ型の第１拡散層４が形成されるとともに、第１拡散層４の下側に第１拡散層４と接する形でＰ型の第２拡散層１０が形成され、第１拡散層４の不純物濃度が、ドレイン領域６の不純物濃度より低く、第２拡散層１０の不純物濃度が、第１拡散層４の不純物濃度より低い。

Description

半導体装置とその製造方法
　本発明は半導体装置に関し、特に高耐圧ＭＯＳトランジスタを含む半導体装置に関するものである。
　半導体装置の１つとして知られる高耐圧ＭＯＳトランジスタは、テレビやモニターなどに利用される液晶パネルやプラズマディスプレイパネルの表示デバイスに広く使用されている。そして、この高耐圧ＭＯＳトランジスタは、近年のパネルの画質向上に伴いより高い耐圧性能が求められるようになってきている。
　従来のＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図１９を用いて説明する。
　図１９（ａ）に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型の半導体基板１０１を備え、半導体基板１内には、Ｎ型のウェル領域１０２が形成されている。また、ウェル領域１０２内には、所定の間隔だけ隔ててＰ型のソース領域１０５と、Ｐ型のドレイン領域１０６とが形成されている。また、半導体基板１０１の主表面上における平面視でＰ型のドレイン領域１０６の外周部には、素子分離のための第１分離酸化膜１０３ａおよび第２分離酸化膜１０３ｂが形成されている。また、第２分離酸化膜１０３ｂとソース領域１０５との間にゲート酸化膜１０７が形成されるとともに、ゲート酸化膜１０７の上側から第２分離酸化膜１０３ｂの上側に亘ってゲート電極１０８が形成されている。そして、第１分離酸化膜１０３ａおよび第２分離酸化膜１０３ｂの下側には、Ｐ型のドレイン領域１０６に隣接してＰ型の拡散層１０４が形成されている。ここで、拡散層１０４の不純物濃度は、Ｐ型のドレイン領域１０６の不純物濃度よりも低くなっている。
　また、この高耐圧ＭＯＳトランジスタは、図１９（ｂ）に示すように、拡散層１０４は、平面視でドレイン領域１０６の周囲を囲むように形成されている。なお、図１９（ｂ）では、第１分離酸化膜１０３ａおよび第２分離酸化膜１０３ｂが省略されている。
　このように、ドレイン領域１０６の周囲にドレイン領域１０６に比べて不純物濃度が低い拡散層１０４を形成することにより、ドレイン領域１０６の外周部における不純物濃度の急峻な変化を抑制することで、ドレイン領域１０６に電圧を印加したときにおける、ドレイン領域６外周部と拡散層１０４との間での電界強度を低減して、耐圧の向上を実現している。言い換えると、拡散層１０４を形成することにより、ドレイン領域１０６に電圧を印加したときにおける、ドレイン領域６外周部と拡散層１０４との間での等電位線の間隔を広げている。
　ところで、図１９（ａ），（ｂ）に示す構成の高耐圧ＭＯＳトランジスタでは、拡散層１０４を形成した後に熱酸化により第２分離酸化膜１０３ｂを形成するが、この第２分離酸化膜１０３ｂを形成するときに、拡散層１０４における第２分離酸化膜１０３ｂ近傍の不純物が第２分離酸化膜１０３ｂ側に拡散してしまうことがある。そうすると、拡散層１０４における第２分離酸化膜１０３ｂ近傍の不純物濃度が低くなり、その分、ドレイン領域１０６外周部と拡散層１０４における第２分離酸化膜１０３ｂ近傍との間における不純物濃度の変化の割合が大きくなる。その結果、ドレイン領域１０６外周部と拡散層１０４との間における電界強度が高くなってしまい（即ち、等電位線の間隔が狭くなってしまい）、耐圧が低下してしまう。
　これに対して、従来から、図２０に示すように、ゲート酸化膜１０７の下側の一部に拡散層１０４に隣接する形でＰ型の拡散層１０９を形成し、第２分離酸化膜１０３ｂを形成する際に、拡散層１０９から拡散層１０４に不純物を供給することで、拡散層１０４の不純物濃度の変動を抑制する技術が提案されている（特許文献１参照）。
　特開平６－２１４４５号公報
　しかしながら、特許文献１に記載された技術では、第２分離酸化膜１０３ｂのソース領域１０５側の端部では、拡散層１０９の形成に際し、不純物が隣接する拡散層１０４の一部に重複してドープされ、不純物濃度が局所的に濃くなってしまうことがある。すると、第２分離酸化膜１０３ｂのソース領域１０５側の端部では、局所的に不純物濃度の変化の割合が大きくなり領域が存在し（図２０（ａ）中の破線で囲んだ部分）、それに伴い、電界強度が高く（等電位線の間隔が狭く）なることで、耐圧が低下してしまう。
　また、ゲート酸化膜１０７の下側の一部に拡散層１０９が形成されていると、その分、チャネル長Ｌ１が短くなっているため、ソース領域１０５とドレイン領域１０６との間にパンチスルーが生じ易くなってしまう。
　本発明は上記事由に鑑みてなされたものであり、耐圧の向上およびパンチスルーの発生の抑制を図ることができる半導体装置を提供することを目的とする。
　本発明は、第１導電型のウェル領域が形成されるとともに、当該ウェル領域内における上部に第２導電型のソース領域および第２導電型のドレイン領域が形成されてなる半導体基板と、半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ソース領域側に設けられたゲート酸化膜と、半導体基板上における、ソース領域とドレイン領域との間に相当する領域におけるドレイン領域側に設けられた分離酸化膜と、ゲート酸化膜および分離酸化膜の一部との上を覆うように形成されたゲート電極とを備える半導体装置において、ウェル領域内に、分離酸化膜の下側を含む領域に第２導電型の第１拡散層が形成されるとともに、第１拡散層の下側に第１拡散層と接する状態で第２導電型の第２拡散層が形成され、第１拡散層の不純物濃度が、ドレイン領域の不純物濃度より低く、第２拡散層の不純物濃度が、第１拡散層の不純物濃度より低いことを特徴としている。
　本構成によれば、第１拡散層の下側に第１拡散層に接する形で第２拡散層が形成され、且つ、第１拡散層の不純物濃度がドレイン領域の不純物濃度より低く、第２拡散層の不純物濃度が第１拡散層の不純物濃度より低いことにより、ドレイン領域に電圧を印加したときの等電位線の分布が下方に広がることで、等電位線の間隔が広がるので、分離酸化膜の外周部の電界強度が低下するから、耐圧の向上を図ることができる。言い換えると、空乏層端の曲率半径が大きくなり、等電位線の曲線の曲がり具合が緩やかになるため、耐圧の向上を図ることができる。また、第２拡散層が第１拡散層の下側に形成されていることにより、ゲート酸化膜下側のチャネル領域の長さを維持することができるので、ドレイン領域とソース領域との間でのパンチスルーの発生を抑制することができる。
　また、本発明に係る半導体装置は、上記第１拡散層が、上記ドレイン領域の下側にも延びた状態で形成されてなるものであってもよい。
　また、本発明に係る半導体装置は、上記第２拡散層が、上記ドレイン領域の下側に対応する領域に形成されていないものであってもよい。
　また、本発明に係る半導体装置は、上記ウェル領域内における上記第２拡散層の下側に、第１導電型の第３拡散層が形成され、第３拡散層の不純物濃度が、上記ウェル領域の不純物濃度よりも高いものであってもよい。
　本構成によれば、上記第２拡散層の下側に、第１導電型の第３拡散層が形成され、且つ、第３拡散層の不純物濃度が上記ウェル領域の不純物濃度よりも高いことにより、第１拡散層および第２拡散層内における空乏層が広がり、半導体基板の厚み方向および当該厚み方向に直交する方向における互いに隣接する等電位線の間隔が広がるので、分離酸化膜の外周部の電界強度を低減できるから、耐圧の向上を図ることができる。
　また、本発明に係る半導体装置は、上記第２拡散層の上記ソース領域側の端部が、上記ドレイン領域からソース領域に向かう方向において、上記第１拡散層のソース領域側の端部と等しい位置、またはそれより前記ドレイン領域側に後退した位置にあってもよい。
　本構成によれば、第２拡散層がゲート酸化膜の下側にせり出していないことにより、その分、ドレイン領域とソース領域との間の距離を長くすることができるので、パンチスルーの発生を抑制することができる。
　また、本発明に係る半導体装置は、上記分離酸化膜が、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成されるものであってもよい。
　また、本発明に係る半導体装置は、上記分離酸化膜が、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）により形成されるものであってもよい。
　また、本発明は、半導体基板に第１導電型のウェル領域を形成する工程と、ウェル領域内に第２導電型のソース領域および第２導電型のドレイン領域を形成する工程と、ウェル領域に第２導電型の第１拡散層を形成する工程と、第１拡散層を形成する工程の後に、半導体基板上における、平面視で第１拡散層の一部と重なり且つ前記ソース領域と前記ドレイン領域との間に相当する領域における前記ドレイン領域側の部位に分離酸化膜を形成する工程と、分離酸化膜を形成する工程の後に、第１拡散層の下側に第１拡散層に接する形で第２導電型の第２拡散層を形成する工程と、半導体基板上における、ソース領域とドレイン領域との間に相当する領域における前記ソース領域側にゲート酸化膜を形成する工程と、ゲート酸化膜の上側から分離酸化膜の上側に亘ってゲート電極を形成する工程とを含む半導体装置の製造方法であってもよい。
実施の形態１に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は（ａ）におけるＡで示した部位の不純物濃度の深さ方向のプロファイル、（ｃ）は平面図である。 実施の形態１に係る高耐圧ＭＯＳトランジスタと比較例に係る高耐圧ＭＯＳトランジスタについて、ドレイン領域に電圧を印加したときにおける等電位線の分布を示し、（ａ）は実施の形態１に係る高耐圧ＭＯＳトランジスタについての等電位線の分布、（ｂ）は比較例に係る高耐圧ＭＯＳトランジスタについての等電位線の分布を示す図である。 実施の形態１に係る高耐圧ＭＯＳトランジスタの製造方法の主要工程における断面図を示したものである。 実施の形態２に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は（ａ）におけるＡ－Ａ線で示した部位の不純物濃度の深さ方向のプロファイル、（ｃ）は平面図である。 実施の形態２に係る高耐圧ＭＯＳトランジスタについて、ドレイン領域に電圧を印加したときにおける等電位線の分布を示す図である。 実施の形態３に係る高耐圧ＭＯＳトランジスタの平面図である。 実施の形態４に係る高耐圧ＭＯＳトランジスタの平面図である。 実施の形態５に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は平面図である。 実施の形態６に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は平面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は一の変形例に係る平面図、（ｂ）は他の変形例に係る平面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）は動作説明図である。 変形例に係る高耐圧ＭＯＳトランジスタの平面図である。 変形例に係る高耐圧ＭＯＳトランジスタの平面図である。 変形例に係る高耐圧ＭＯＳトランジスタの製造方法の主要工程における断面図を示したものである。 従来例に係るＰチャネルＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は平面図である。 従来例に係るＰチャネルＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は平面図である。
　＜実施の形態１＞
　＜１＞構成
　本実施の形態に係る半導体装置であるＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図１を用いて説明する。
　図１（ａ）に示すように、高耐圧ＭＯＳトランジスタでは、Ｎ型の半導体基板（シリコン基板）１の主表面上に、素子分離のために、分離酸化膜３が形成されている。このシリコン基板１には、主表面から所定の深さ（本実施の形態では、主表面から深さ２ｕｍ乃至１５ｕｍ程度）に至るまでの領域に、Ｎ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２の上部における分離酸化膜３によって囲まれた領域には、Ｐ型のドレイン領域６が形成されており、ウェル領域２の上部における、ドレイン領域６から所定の間隔だけ隔てた位置にＰ型のソース領域５が形成されている。分離酸化膜３の下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、シリコン基板１上における、ソース領域５とドレイン領域６との間には、ゲート酸化膜７が形成されており、ゲート酸化膜７と分離酸化膜３の一部を覆う形でゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４と接する状態で第１拡散層４よりも不純物濃度の低いＰ型の第２拡散層１０が形成されている。
　図１（ａ）のＡ－Ａ方向における不純物濃度のプロファイルを図１（ｂ）に示す。このプロファイルには、図１（ｂ）に示すように、第１拡散層４の不純物濃度の分布中心に対応する深さおよび第２拡散層１０の不純物濃度の分布中心に対応する深さそれぞれにピークが存在し、この２つのピークから第１拡散層４の位置と第２拡散層１０の位置とを特定することができる。
　シリコン基板１は、シリコン単結晶により形成され、比抵抗が平均で５乃至７０Ω・ｃｍ程度である。
　ここで、ウェル領域２は、不純物濃度が平均で２×１０14乃至１×１０16ｃｍ-3程度である。
　第１拡散層４は、不純物濃度が平均で４×１０14乃至１×１０17ｃｍ-3程度であり、分離酸化膜３の下側から深さ１ｕｍ程度のところまで形成されている。
　第２拡散層１０は、不純物濃度が平均で２×１０14乃至９×１０16ｃｍ-3程度であり、第２分離酸化膜３の下側から深さ０．５乃至２ｕｍ程度のところまで形成されている。この第１拡散層４および第２拡散層１０は、ホウ素をイオン注入することにより形成される。
　また、第２拡散層１０におけるソース領域５側の端部は、第１拡散層４のソース領域５側の端部より０乃至１ｕｍ程度、ドレイン領域６側に位置する。つまり、第２拡散層１０のソース領域５側の端部は、ドレイン領域６からソース領域５に向かう方向において、第１拡散層４のソース領域５側の端部よりドレイン領域６側に後退した位置にある。
　また、図１（ｃ）に示すように、高耐圧ＭＯＳトランジスタは、第１拡散層４および第２拡散層１０がドレイン領域６の周囲を囲むように形成されるとともに、第２拡散層１０が、平面視で第１拡散層４の内側に位置している。なお、図１（ｃ）におけるＸ－Ｘ線で破断した断面図が図１（ａ）に相当する。
　次に、本実施の形態に係る高耐圧ＭＯＳトランジスタと、図１９に示す構成と同じ構成の比較例に係る高耐圧ＭＯＳトランジスタとについて、ドレイン領域６に電圧を印加したときにおける等電位線の分布を図２（ａ）および（ｂ）に示す。このとき、ウェル領域２、ソース領域５、ゲート電極８のそれぞれはグラウンド電位（０Ｖ）となっている。
　比較例に係る高耐圧ＭＯＳトランジスタでは、拡散層２０９を形成する際に不純物が重複してドープされる部位である、第２分離酸化膜２０３ｂのソース領域５側の端部で、局所的に不純物濃度が濃くなる。そして、ドレイン領域２０６に電圧を印加したときにおける等電位線の分布は、この第２分離酸化膜２０３ｂのソース領域２０５側の端部での不純物濃度の分布を反映して、図２（ｂ）に示すように、第２分離酸化膜２０３ｂのソース領域５側の端部における等電位線の間隔が局所的に狭くなり、当該部位での電界強度が高くなっている。
　一方、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、図２（ａ）に示すように、等電位線の分布が第２拡散層１０側にシフトすることで、分離酸化膜３のソース領域５側の端部における等電位線の間隔が広がり、当該部位での電界強度が低減されている。
　つまり、本実施の形態に係る高耐圧ＭＯＳトランジスタは、分離酸化膜３のソース領域５側の端部における電界強度が低減されることにより、耐圧の向上が図られている。
　また、第２分離酸化膜３ｂのソース領域５側の端部における等電位線とゲート酸化膜７の下面とのなす角度は、比較例に係る高耐圧ＭＯＳトランジスタに比べて、大きくなっている。つまり、第２分離酸化膜３ｂのソース領域５側の端部に発生する電界のゲート酸化膜７に直交する成分の大きさが減少している。これにより、ゲート酸化膜７へのホットキャリアの注入等が軽減するので、耐圧の向上およびゲート酸化膜７の信頼性の向上を図ることができる。
　また、本実施の形態に係る高耐圧ＭＯＳトランジスタは、図１（ａ）に示すように、第２拡散層１０のソース領域５側の端部が、第１拡散層４のソース領域５側の端部よりもドレイン領域６側に位置することにより、比較例に係る高耐圧ＭＯＳトランジスタに比べて、ソース５領域とドレイン領域６との間でパンチスルーが発生することを抑制できる。
　ここにおいて、比較例に係る高耐圧ＭＯＳトランジスタの場合、パンチスルーの発生を抑制するために、チャネル長Ｌ１を大きくすることが考えられるが、チャネル長Ｌ１を大きくすると、その分、トランジスタ全体のサイズが大きくなってしまい、小型化を図る上で障害となる。これに対して、本実施の形態に係る高耐圧ＭＯＳトランジスタの場合、チャネル長を維持しつつ耐圧を向上させることができるので、トランジスタ全体のサイズの小型化を図ることができる。
　また、この高耐圧ＭＯＳトランジスタは、電流能力に大きな影響を与える分離酸化膜３の下側の領域に、第１拡散層４および第２拡散層１０がシリコン基板１の厚み方向で重なる形で形成されていることにより、分離酸化膜３の下側の電流パス（ドリフト領域）の抵抗の低減を図ることができる。
　＜２＞製造方法
　本実施の形態に係る高耐圧ＭＯＳトランジスタの製造方法について説明する。
　まず、シリコン基板（シリコン基板）１上におけるＮ型のウェル領域２を形成する予定のウェル領域形成予定領域以外の領域に、フォトリソグラフィ技術を利用してレジストマスクを形成する。その後、レジストマスクを介してリンをイオン注入する。ここで、イオン注入は、加速エネルギーを１００乃至１５０ｋｅＶ、ドーズ量を２．０×１０11乃至１．０×１０12ｃｍ-2として行う。その後、レジストマスクを除去し、温度１０００℃乃至１２００℃で熱処理を４時間乃至１０時間行い、注入したリンイオンを活性化させることにより、シリコン基板１の表面から深さ２ｕｍ乃至１５ｕｍ程度の深さのウェル領域２が形成される（図３（ａ）参照）。
　次に、シリコン基板１上に熱酸化処理によりシリコン酸化膜１２を形成した後に、ＣＶＤ法によりシリコン窒化膜１３を形成し、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により分離酸化膜３を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを形成する。そして、当該レジストマスクを用いてシリコン窒化膜１３だけをドライエッチングで除去することにより分離酸化膜形成予定領域にスリットＳを形成し、その後、レジストマスクを除去する。なお、このスリットＳの面積は、実際に作ろうとする分離酸化膜３の面積よりも小さい。その後、第１拡散層４を形成する予定の第１拡散層形成予定領域以外の領域をマスクするレジストマスク１４を形成した後に、ホウ素をイオン注入する。ここで、イオン注入は、加速エネルギー１００乃至１５０ｋｅＶ、ドーズ量を５×１０12乃至２×１０13ｃｍ-2として行う（図３（ｂ）参照）。
　そして、レジストマスク１４を除去した後、熱酸化処理を行うことで分離酸化膜３を形成する（いわゆるＬＯＣＯＳ法により分離酸化膜３を形成する）。ここにおいて、熱酸化処理の際、スリットＳ周部のシリコン窒化膜１３が熱応力によってシリコン基板１の上方に捲り上がる。よって、分離酸化膜３の面積は、シリコン窒化膜１３に形成されたスリットＳの面積に比べて大きくなる。その後、シリコン窒化膜１３およびシリコン酸化膜１２の一部（分離酸化膜３以外の領域に形成されたシリコン酸化膜１２）を除去する（図３（ｃ）参照）。この熱酸化処理の際に加わる熱により、ウェル領域２中に注入されたホウ素イオンが熱拡散および活性化し、第１拡散層４が形成される。
　続いて、第２拡散層１０を形成する予定の第２拡散層形成予定領域以外の領域をマスクするレジストマスク１５を形成し、ホウ素をイオンを注入する（図３（ｄ）参照）。ここで、イオン注入は、加速エネルギー１０００乃至３０００ｋｅＶ、ドーズ量を１×１０11乃至１×１０12ｃｍ-2として行う。このときの加速エネルギーは、第１拡散層４の基となるホウ素のイオン注入の際の加速エネルギーに比べて高い。
　その後、レジストマスク１５を除去し、ゲート酸化膜７を形成した後に、ポリシリコン膜を形成する。次に、フォトリソグラフィ技術を利用してゲート電極８を形成するゲート電極形成予定領域以外の領域をマスクするレジストマスクを形成し、ドライエッチングによりポリシリコン膜をエッチングして、ゲート電極８を形成する（図３（ｅ）参照）。
　次に、フォトリソグラフィ技術を利用して、ソース領域５およびドレイン領域６を形成する予定のソース領域形成予定領域およびドレイン領域形成予定領域以外の領域をマスクするレジストマスクを形成した後に、イオン注入によりＢＦ２を注入する。ここで、イオン注入は、加速エネルギー２０乃至４０ｋｅＶ、ドーズ量を１×１０15乃至５×１０15ｃｍ-2として行う。その後、レジストマスクを除去することにより、ソース領域５およびドレイン領域６が形成される（図３（ｆ）参照）。
　この高耐圧ＭＯＳトランジスタの製造方法では、分離酸化膜３を形成した後に第２拡散層１０を形成することにより、分離酸化膜３を形成する際の熱酸化処理により第２拡散層１０が、シリコン基板１の表面に沿った方向へ拡散することを抑制できるので、ソース領域５とドレイン領域６との間でのパンチスルーの発生を抑制できる。
　また、第１拡散層４の下側に第１拡散層４に接する状態で第２拡散層１０を形成することにより、第１拡散層４内の不純物が深さ方向に拡散するのを抑えることができるので、第１拡散層４の不純物濃度に斑が発生することを抑制できるから、第１拡散層４内の等電位線の分布を安定させることができ、耐圧の劣化を抑制することができる。
＜実施の形態２＞
　本実施の形態に係る半導体装置であるＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図４を用いて説明する。
　図４（ａ）に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型のシリコン基板１の主表面上に、素子分離のために、分離酸化膜３が形成されている。このシリコン基板１には、主表面から所定の深さ（本実施の形態では、主表面から深さ２ｕｍ乃至１５ｕｍ程度）に至るまでの領域にＮ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２内における上部であって且つ分離酸化膜３によって囲まれた領域には、Ｐ型のドレイン領域６が形成されており、このドレイン領域６から所定の間隔だけ隔てた位置にＰ型のソース領域５が形成されている。また、分離酸化膜３の下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、シリコン基板１上におけるソース領域５とドレイン領域６との間に相当する領域には、ゲート酸化膜７が形成されており、ゲート酸化膜７と分離酸化膜３の一部を覆う形でゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４と接する状態で第１拡散層４よりも不純物濃度の低いＰ型の第２拡散層１０が形成されている。また、第２拡散層１０の下側における第２拡散層１０から離間した位置にＮ型の第３拡散層１１が形成されている。
　図４（ａ）のＡ－Ａ方向における不純物濃度のプロファイルを図４（ｂ）に示す。このプロファイルには、図４（ｂ）に示すように、第１拡散層４の不純物濃度の分布中心に対応する深さ、第２拡散層１０の不純物濃度の分布中心に対応する深さおよび第３拡散層１１の不純物濃度の分布中心に対応する深さそれぞれにピークが存在し、この３つのピークから第１拡散層４の位置と、第２拡散層１０の位置と、第３拡散層１１の位置とを特定することができる。
　シリコン基板１は、シリコン単結晶により形成され、比抵抗が５乃至７０Ω・ｃｍ程度である。
　ここで、ウェル領域２は、不純物濃度が平均で２×１０14乃至１×１０16ｃｍ-3程度である。
　第１拡散層４は、不純物濃度が平均で４×１０14乃至１×１０17ｃｍ-3程度であり、分離酸化膜３の下側から深さ１ｕｍ程度のところまで形成されている。
　第２拡散層１０は、不純物濃度が平均で２×１０14乃至９×１０16ｃｍ-3程度であり、分離酸化膜３の下側から深さ０．５乃至２ｕｍ程度のところまで形成されている。この第１拡散層４および第２拡散層１０は、ホウ素をイオン注入することにより形成される。また、第２拡散層１０におけるソース領域５側の端部は、第１拡散層４のソース領域５側の端部より０乃至１ｕｍ程度、ドレイン領域６側に位置する。
　第３拡散層１１は、不純物濃度が３×１０14乃至９×１０16ｃｍ-3程度であり、第２分離酸化膜３の下面から不純物濃度の分布の中心までの深さが１乃至２．５ｕｍ程度である。また、第３拡散層１１におけるソース領域５側の端部は、第２拡散層１０におけるソース領域５側の端部と略同じ位置にある。
　また、図４（ｃ）に示すように、この高耐圧ＭＯＳトランジスタは、第１拡散層４、第２拡散層１０および第３拡散層１１がドレイン領域６の周囲を囲むように形成されるとともに、第２拡散層１０および第３拡散層１１が、平面視で第１拡散層４の内側に位置している。また、第３拡散層１１は、平面視で第２拡散層１０と重なるように形成されている。従って、第２拡散層１０および第３拡散層１１をイオン注入により形成する際、共通のマスクを使用することができるので、マスク形成工程を省略することができるから、製造コストの削減を図ることができるという利点がある。なお、図４（ｃ）におけるＸ－Ｘ線で破断した断面図が図４（ａ）に相当する。
　次に、本実施の形態に係る高耐圧ＭＯＳトランジスタについて、ドレイン領域６に電圧を印加したときにおける等電位線の分布を図５に示す。
　比較例に係る高耐圧ＭＯＳトランジスタでは、前述のように、ドレイン領域１０６に電圧を印加したときにおける等電位線の分布が、この第２分離酸化膜１０３ｂのソース領域５側の端部での不純物濃度の分布を反映して、図２（ｂ）に示すように、第２分離酸化膜１０３ｂのソース領域５側の端部における等電位線の間隔が局所的に狭くなり、当該部位での電界強度が高くなっている。
　一方、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、図５に示すように、等電位線の分布が第２拡散層１０側にシフトし、等電位線の間隔が広がるとともに、第３拡散層１１が存在することにより、第１拡散層４および第２拡散層１０内の空乏層がＰＮ接合部分から上側へ延び（矢印Ａ１参照）、それに伴い、ソース領域５側の等電位線の分布がドレイン領域６側へ広がっている（矢印Ａ２参照）。これにより、分離酸化膜３のソース領域５側における電界強度が更に低減されるので、更なる耐圧の向上を図ることができる。
　また、分離酸化膜３のソース領域５側の端部における等電位線とゲート酸化膜７の下面とのなす角度は、前述の比較例に係る高耐圧ＭＯＳトランジスタに比べて、大きくなっている。つまり、第２分離酸化膜３ｂのソース領域５側の端部に発生する電界のゲート酸化膜７に直交する成分の大きさが減少している。これにより、ゲート酸化膜７へのホットキャリアの注入等が軽減するので、ゲート酸化膜７へのダメージが軽減され、ゲート酸化膜７の信頼性の向上を図ることができる。
　結局、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、第２拡散層１０の下側にウェル領域２に比べて不純物濃度の高い第３拡散層１１が形成されていることにより、第１拡散層１０および第２拡散層１１内の空乏層の広がり形状が変わり、それに伴って、分離酸化膜３の外周部における等電位線の間隔が広がる、即ち、分離酸化膜３の外周部における電界強度が低減するので、耐圧の向上が図れる。
　また、第２拡散層１０のソース領域５側の端部が、第１拡散層４のソース領域５側の端部よりもドレイン領域６側に位置することにより、前述の比較例に係る高耐圧ＭＯＳトランジスタに比べて、ソース５領域とドレイン領域６との間のパンチスルー耐圧の低下を抑制することができる。
　この高耐圧ＭＯＳトランジスタは、電流能力に大きな影響を与える分離酸化膜３の下側の領域に、第１拡散層４および第２拡散層１０がシリコン基板１の厚み方向で重なる形で形成されていることにより、分離酸化膜３の下側の電流パス（ドリフト領域）の抵抗の低減を図ることができる。
＜実施の形態３＞
　本実施の形態に係るＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図６を用いて説明する。
　図６に示すように、この高耐圧ＭＯＳトランジスタでは、Ｎ型のシリコン基板１の主表面上に、素子分離のために、第１分離酸化膜３ａと、第１分離酸化膜３ａから所定の間隔だけ隔てて位置する第２分離酸化膜３ｂとが形成されている。また、シリコン基板１には、主表面から所定の深さに至るまでの領域にＮ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２内における上部であって且つ平面視で第１分離酸化膜３ａに囲まれた領域には、Ｐ型のソース領域５が形成されている。また、ウェル領域２内における上部であって且つ第２分離酸化膜３ｂに囲まれた領域には、Ｐ型のドレイン領域６が形成されている。また、第１分離酸化膜３ａの下側には、ソース領域５に隣接するようにＰ型の第１拡散層４ａが形成され、第２分離酸化膜３ｂの下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４ｂが形成されている。また、シリコン基板１上における、ソース領域５とドレイン領域６との間には、ゲート酸化膜７が形成されており、当該ゲート酸化膜７と第１分離酸化膜３ａおよび第２分離酸化膜３ｂの一部を覆うようにゲート電極８が形成されている。そして、第１拡散層４ａ，４ｂの下側には、第１拡散層４ａ，４ｂと接する形でＰ型の第２拡散層１０ａ，１０ｂが形成されている。
　本実施の形態に係る高耐圧ＭＯＳトランジスタでは、第１拡散層４ａ，４ｂの下側に第１拡散層４ａ，４ｂに接する状態で第１拡散層４ａ，４ｂよりも不純物濃度の低い第２拡散層１０ａ，１０ｂが形成されていることにより、第１拡散層４ａ，４ｂおよび第２拡散層１０ａ，１０ｂ内の空乏層の広がり形状が変わり、第１分離酸化膜３ａのドレイン領域６側の端部および第２分離酸化膜３ｂのソース領域５側の端部における等電位線の間隔が広がる（電界強度が低減される）ので、耐圧の向上を図ることができる。
　また、この高耐圧ＭＯＳトランジスタでは、電流能力に大きな影響を与える第１分離酸化膜３ａおよび第２分離酸化膜３ｂそれぞれの下側の領域に、第１拡散層４ａ，４ｂおよび第２拡散層１０ａ，１０ｂがシリコン基板１の厚み方向で重なる形で形成されていることにより、第１分離酸化膜３ａおよび第２分離酸化膜３ｂの下側の電流パス（ドリフト領域）の抵抗の低減を図ることができる。
＜実施の形態４＞
　本実施の形態に係るＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図７を用いて説明する。
　図７に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型のシリコン基板１の主表面上に、素子分離のために、第１分離酸化膜３ａと、第１分離酸化膜３ａから所定の間隔だけ隔てて位置する第２分離酸化膜３ｂとが形成されている。ここで、シリコン基板１には、主表面から所定の深さに至るまでの領域にＮ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２内における上部であって且つ平面視で第１分離酸化膜３ａに囲まれた領域には、Ｐ型のソース領域５が形成されている。また、ウェル領域２内における上方であって且つソース領域５から所定の間隔だけ隔てて形成された第２分離酸化膜３ｂに囲まれた領域には、Ｐ型のドレイン領域６が形成されている。また、第１分離酸化膜３ｅおよび第２分離酸化膜３ｇの下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、ソース領域５とドレイン領域６との間には、ゲート酸化膜７が形成されており、当該ゲート酸化膜７から第１分離酸化膜３ａの一部および第２分離酸化膜３ｂの一部を覆うようにゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４と接する状態で第１拡散層４よりも不純物濃度の低いＰ型の第２拡散層１０が形成されている。
　本実施の形態に係る高耐圧ＭＯＳトランジスタでは、第１拡散層４の下側に第１拡散層４よりも不純物濃度の低い第２拡散層１０が形成されていることにより、第１拡散層４および第２拡散層１０内の空乏層の広がり形状が変わることで、第２分離酸化膜３ｂのソース領域５側の端部における等電位線の間隔が広がる（電界強度が低減される）ので、耐圧の向上を図ることができる。
　この高耐圧ＭＯＳトランジスタは、電流能力に大きな影響を与える第２分離酸化膜３ｂの下側の領域に、第１拡散層４および第２拡散層１０がシリコン基板１の厚み方向で重なる形で形成されていることにより、第２分離酸化膜３ｂの下側の電流パス（ドリフト領域）の抵抗の低減を図ることができる。
＜実施の形態５＞
　本実施の形態に係るＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図８を用いて説明する。
　図８（ａ）に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型のシリコン基板１の主表面上に素子分離のための分離酸化膜３が形成されている。ここで、シリコン基板１には、主表面から所定の深さに至るまでの領域にＮ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２内における上部であって且つ平面視で分離酸化膜３で囲まれた領域には、ドレイン領域６が形成されており、ウェル領域２内における上部であって且つ平面視で分離酸化膜３の周囲を囲む矩形環状の領域に、Ｐ型のドレイン領域６が形成されている。ここで、ソース領域５は、ドレイン領域６の中心をシリコン基板１の厚み方向に貫通する仮想軸Ｌ１に対して対称となる位置に形成されている。また、分離酸化膜３の下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、ソース領域５とドレイン領域６との間には、ゲート酸化膜７が形成されており、ゲート酸化膜７から分離酸化膜３の一部を覆うようにゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４と接する状態で第１拡散層４よりも不純物濃度の低いＰ型の第２拡散層１０が形成されている。
　また、図８（ｂ）に示すように、分離酸化膜３は、ソース領域５を囲む矩形環状に形成されている。そして、第２拡散層１０におけるソース領域５側の端部（第２拡散層１０の周縁部）は、第１拡散層４のソース領域５側の端部（第１拡散層４の周縁部）より０乃至１ｕｍ程度、ドレイン領域６側（内側）に位置する。また、第２拡散層１０は、平面視でコーナー部分が円弧状に形成されてなる。これは第２拡散層１０におけるコーナー部での電界の集中を緩和することにより、耐圧の向上を図るためである。なお、図８（ｂ）におけるＸ－Ｘ線で破断した断面図が図８（ａ）に相当する。
＜実施の形態６＞
　本実施の形態に係るＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図９を用いて説明する。
　図９（ａ）に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型のシリコン基板１の主表面上に、素子分離のために、第１分離酸化膜３ａと、第１分離酸化膜３ａから所定の間隔だけ隔てて位置する第２分離酸化膜３ｂとが形成されている。ここで、シリコン基板１には、主表面から所定の深さに至るまでの領域にＮ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２内における上部であって且つ平面視で第１分離酸化膜３ａで囲まれた領域の中央部には、ソース領域５が形成されており、ウェル領域２内における上部であって且つ平面視で第１分離酸化膜３ａと第２分離酸化膜３ｂとで囲まれた領域には、Ｐ型のドレイン領域６が形成されている。また、ここで、ドレイン領域６は、ソース領域５の中心をシリコン基板１の厚み方向に貫通する仮想軸Ｌ２に対して対称となる位置に形成されている。また、第１分離酸化膜３ａおよび第２分離酸化膜３ｂの下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、ソース領域５とドレイン領域６との間には、ゲート酸化膜７が形成されており、ゲート酸化膜７から分離酸化膜３の一部を覆うようにゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４と接する状態で第１拡散層４よりも不純物濃度の低いＰ型の第２拡散層１０が形成されている。
　また、図９（ｂ）に示すように、第２分離酸化膜３ｂは、ソース領域５の外側を囲む矩形環状に形成され、第１分離酸化膜３ａは、第２分離酸化膜３ｂの更に外側を囲む矩形環状に形成されている。そして、第２拡散層１０におけるソース領域５側の端部（第２拡散層１０の内周縁部）は、第１拡散層４のソース領域５側の端部（第１拡散層４の内周縁部）より０乃至１ｕｍ程度、ドレイン領域６側（外側）に位置する。なお、図９（ｂ）におけるＸ－Ｘ線で破断した断面図が図９（ａ）に相当する。
＜変形例＞
　（１）前述の実施の形態１では、図１（ｃ）に示すように、平面視で第２拡散層１０が第１拡散層４の内側に形成されてなる高耐圧ＭＯＳトランジスタの例について説明したが、これに限定されるものではない。例えば、図１０（ａ）に示すように、平面視で第２拡散層１０と第１拡散層４とが略重なるように形成されてなる高耐圧ＭＯＳトランジスタであってもよい。
　図１０（ａ）におけるＸ－Ｘ線で破断した断面図が、図１０（ｂ）である。本変形例では、図１０（ｂ）に示すように、第２拡散層１０におけるソース領域５側の端部の位置が、第１拡散層１０におけるソース領域５側の端部の位置に略等しい。
　（２）前述の実施の形態１では、図１（ｃ）に示すように、第２拡散層１０が、平面視で矩形状に形成されてなる例について説明したが、これに限定されるものではない。例えば、図１１（ａ）に示すように、第２拡散層１０が、平面視でコーナー部分が円弧状に形成されてなるものであってもよい。また、図１１（ｂ）に示すように、第２拡散層１０が、平面視で矩形のコーナー部分を直線状に切欠してなる八角形状に形成されてなるものであってもよい。本変形例によれば、第２拡散層１０におけるコーナー部での電界の集中を緩和することができるので、耐圧の向上を図ることができる。言い換えると、空乏層端の曲率半径が大きくなり、曲線の曲がり具合が緩やかになるため、耐圧の向上を図ることができる。
　なお、図１１（ａ）中のＸ－Ｘ線で破断した断面図、図１１（ｂ）中のＸ－Ｘ線で破断した断面図は、図１（ａ）に相当する。
　（３）前述の実施の形態１では、第１拡散層４が、平面視でドレイン領域６と重なる部位に形成され、且つ、第２拡散層１０が、平面視でドレイン領域６と重なる部位に形成されてなる例について説明したが、これに限定されるものではない。例えば、第２拡散層１０が、平面視でドレイン領域６と重なる部位、即ち、ドレイン領域６の下側に形成されていない構成であってもよい。図１２（ａ）は、本変形例に係る高耐圧ＭＯＳトランジスタの平面図であり、図１２（ｂ）は、図１２（ａ）におけるＸ－Ｘ線で破断した断面図である。図１２（ｂ）に示すように、第２拡散層１０は、平面視でドレイン領域６と重なる部位、即ち、ドレイン領域６の下側には形成されていない。
　また、第１拡散層４が、平面視でドレイン領域６と重なる部位、即ち、ドレイン領域６の下側に形成されておらず、且つ、第２拡散層１０が、平面視でドレイン領域６と重なる部位、即ち、ドレイン領域６の下側にも形成されてなるものであってもよい。図１３（ａ）は、本変形例に係る高耐圧ＭＯＳトランジスタの平面図であり、図１３（ｂ）は、図１３（ａ）におけるＸ－Ｘ線で破断した断面図である。図１３（ｂ）に示すように、第１拡散層４は、平面視でドレイン領域６と重なる部位、即ち、ドレイン領域６の下側には形成されていない。一方、第２拡散層１０は、平面視でドレイン領域６と重なる部位、即ち、ドレイン領域６の下側にも形成されている。
　（４）前述の実施の形態２では、図８（ｃ）に示すように、第２拡散層１０および第３拡散層１１が、平面視で第１拡散層４の内側に形成されてなる例について説明したが、これに限定されるものではない。例えば、図１４（ａ）に示すように、平面視で第１拡散層４、第２拡散層１０および第３拡散層１１が略重なるように形成されてなるものであってもよい。図１４（ｂ）は、図１４（ａ）におけるＸ－Ｘ線で破断した断面図である。図１４（ｂ）に示すように、第２拡散層１０および第３拡散層１１におけるソース領域５側の端部は、第１拡散層１０におけるソース領域５側の端部と略等しい位置にある。
　（５）前述の実施の形態２では、図８（ｃ）に示すように、第２拡散層１０および第３拡散層１１が、平面視で矩形状に形成されてなる例について説明したが、これに限定されるものではない。例えば、図１５（ａ）に示すように、第２拡散層１０および第３拡散層１１が、平面視でコーナー部分が円弧状に形成されてなるものであってもよい。或いは、第２拡散層１０および第３拡散層１１が、平面視で矩形のコーナー部分を直線状に切欠してなる八角形状に形成されてなるものであってもよい。本変形例によれば、第２拡散層１０および第３拡散層１１におけるコーナー部での電界の集中を緩和することができるので、耐圧の向上を図ることができる。例えば、図１５（ｂ）に示すように、ゲート電極８およびソース領域５が、ドレイン領域６の周囲を囲むように形成されている場合、第２拡散層１０および第３拡散層１１における各コーナー部では、図１５（ｂ）中の矢印で示すように、電気力線（電界）の集中が緩和されることに伴い、電界強度が低減されることになる。
　（６）前述の実施の形態５では、ソース領域５は、ドレイン領域６の周囲を囲む形に形成されてなる例について説明したが、これに限定されるものではない。例えば、図１６に示すように、ソース領域５ａ，５ｂおよびゲート電極８ａ，８ｂが、ドレイン領域６を挟んで対称に配置されてなるものであってもよい。ここで、図１７におけるＸ－Ｘ線で破断した断面図は、図８（ａ）に相当する。
　（７）前述の実施の形態６では、ドレイン領域６が、ソース領域５の周囲を囲む形ように形成されてなる例について説明したが、これに限定されるものではない。例えば、図１８に示すように、ドレイン領域６ａ，６ｂ、第１分離酸化膜３ａ１，３ａ２、第２分離酸化膜３ｂ１，３ｂ２、第１拡散層４ａ，４ｂおよび第２拡散層１０ａ，１０ｂが、ソース領域５を挟んで対称に配置されてなるものであってもよい。ここで、図１８におけるＸ－Ｘ線で破断した断面図は、図９（ａ）に相当する。
　（８）前述の実施の形態１では、分離酸化膜３をＬＯＣＯＳ法により形成する例について説明したが、分離酸化膜３の形成方法はＬＯＣＯＳ法に限定されるものではなく、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成されるものであってもよい。以下、ＳＴＩ法により分離酸化膜３を形成する場合の製造方法を図に基づいて説明する。
　まず、シリコン基板（シリコン基板）１に、リンイオンの注入および熱処理を行うことで、シリコン基板１にウェル領域２を形成する（図１８（ａ）参照）。なお、具体的な方法は、実施の形態１と同様なので説明を省略する。
　次に、シリコン基板１上に熱酸化処理によりシリコン酸化膜１２を形成した後に、ＣＶＤ法によりシリコン窒化膜１３を形成し、ＳＴＩ法により分離酸化膜３を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを形成し、当該レジストマスクを用いてシリコン窒化膜１３だけをドライエッチングで除去する。その後、第１拡散層４を形成する予定の第１拡散層形成予定領域以外の領域をマスクするレジストマスク１４を形成した後に、イオン注入および熱処理を行うことにより、第１拡散層４を形成すし（図１８（ｂ））、その後、レジスト１４を除去する。
　次に、フォトリソグラフィ技術を利用して、分離酸化膜３を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを再び形成し、当該レジストマスクを用いてシリコン酸化膜１２をドライエッチングで除去し、更に、シリコン基板１をエッチングした後に、レジストマスクを除去することで、トレンチ構造を形成する（図１８（ｃ）参照）。その後、熱酸化法およびＣＶＤ法により、トレンチを埋めるようにシリコン酸化膜を形成し、その後、ＣＭＰ法による平坦化、シリコン窒化膜１３およびシリコン酸化膜の一部の除去を行うことにより、図１８（ｄ）に示す構造を得る。図１８（ｄ）の構造を形成した後の工程は、図３（ｄ）乃至（ｆ）と同様なので、説明を省略する。
　（９）前述の実施の形態１および２では、ウェル領域２および第３拡散層１１がＮ型、第１拡散層１０および第２拡散層１１がＰ型である例について説明したが、これに限定されるものではなく、例えば、ウェル領域２および第３拡散層１１がＰ型、第１拡散層１０および第２拡散層１１がＮ型であってもよい。
　（１０）前述の実施の形態１では、第１拡散層４の不純物濃度が、平均で４×１０14乃至１×１０17ｃｍ-3程度であり、分離酸化膜３の下側から深さ１ｕｍ程度のところまで形成されており、また、第２拡散層１０の不純物濃度が、平均で２×１０14乃至９×１０16ｃｍ-3程度であり、分離酸化膜３の下側から深さ０．５乃至２ｕｍ程度のところまで形成されてなる例について説明したが、第１拡散層４の不純物濃度および深さはこれに限定されるものでなく、第１拡散層４と第２拡散層１０とが互いに接しており、且つ、第２拡散層１０の不純物濃度が第１拡散層４の不純物濃度より低ければよい。
　本発明は、高耐圧が求められる半導体装置として有用である。
　１　　シリコン基板（半導体基板）
　２　　ウェル領域
　３　　分離酸化膜
　４　　第１拡散層
　５　　ソース領域
　６　　ドレイン領域
　７　　ゲート酸化膜
　８　　ゲート電極
　１０　第２拡散層
　１１　第３拡散層

Claims (8)

  1. 　第１導電型のウェル領域が形成されるとともに、当該ウェル領域内における上部に第２導電型のソース領域および第２導電型のドレイン領域が形成されてなる半導体基板と、
    　前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ソース領域側に設けられたゲート酸化膜と、
    　前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ドレイン領域側に設けられた分離酸化膜と、
    　前記ゲート酸化膜と前記分離酸化膜の一部との上を覆うように形成されたゲート電極とを備える半導体装置において、
    　前記ウェル領域内には、前記分離酸化膜の下側を含む領域に第２導電型の第１拡散層が形成されるとともに、前記第１拡散層の下側に前記第１拡散層と接する状態で第２導電型の第２拡散層が形成され、
    　前記第１拡散層の不純物濃度が、前記ドレイン領域の不純物濃度より低く、前記第２拡散層の不純物濃度が、前記第１拡散層の不純物濃度より低い
    　ことを特徴とする半導体装置。
  2. 　前記第１拡散層は、前記ドレイン領域の下側にも延びた状態で形成されてなる
    　ことを特徴とする請求項１記載の半導体装置。
  3. 　前記第２拡散層は、前記ドレイン領域の下側に対応する領域に形成されていない
    　ことを特徴とする請求項１記載の半導体装置。
  4. 　前記ウェル領域内における前記第２拡散層の下側に、第１導電型の第３拡散層が形成され、
    　前記第３拡散層の不純物濃度は、前記ウェル領域の不純物濃度よりも高い
    　ことを特徴とする請求項１記載の半導体装置。
  5. 　前記第２拡散層の前記ソース領域側の端部は、前記ドレイン領域から前記ソース領域に向かう方向において、前記第１拡散層の前記ソース領域側の端部と等しい位置、またはそれより前記ドレイン領域側に後退した位置にある
    　ことを特徴とする、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記分離酸化膜は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成される
    　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記分離酸化膜は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成される
    　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  8. 　半導体基板に第１導電型のウェル領域を形成する工程と、
    　前記ウェル領域内に第２導電型のソース領域および第２導電型のドレイン領域を形成する工程と、
    　前記ウェル領域に第２導電型の第１拡散層を形成する工程と、
    　前記第１拡散層を形成する工程の後に、半導体基板上における、平面視で前記第１拡散層の一部と重なり且つ前記ソース領域と前記ドレイン領域との間に相当する領域における前記ドレイン領域側の部位に分離酸化膜を形成する工程と
    　前記分離酸化膜を形成する工程の後に、前記第１拡散層の下側に前記第１拡散層に接する形で第２導電型の第２拡散層を形成する工程と、
    　前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ソース領域側にゲート酸化膜を形成する工程と
    　前記ゲート酸化膜の上側から前記分離酸化膜の上側に亘ってゲート電極を形成する工程とを含む
    　ことを特徴とする半導体装置の製造方法。
PCT/JP2012/003150 2011-06-16 2012-05-15 半導体装置とその製造方法 WO2012172725A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011133964A JP2014160688A (ja) 2011-06-16 2011-06-16 半導体装置とその製造方法
JP2011-133964 2011-06-16

Publications (1)

Publication Number Publication Date
WO2012172725A1 true WO2012172725A1 (ja) 2012-12-20

Family

ID=47356745

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/003150 WO2012172725A1 (ja) 2011-06-16 2012-05-15 半導体装置とその製造方法

Country Status (2)

Country Link
JP (1) JP2014160688A (ja)
WO (1) WO2012172725A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5973824B2 (ja) * 2012-07-25 2016-08-23 旭化成エレクトロニクス株式会社 電界効果トランジスタ及び半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124671A (ja) * 2000-10-19 2002-04-26 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2011204998A (ja) * 2010-03-26 2011-10-13 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124671A (ja) * 2000-10-19 2002-04-26 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2011204998A (ja) * 2010-03-26 2011-10-13 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2014160688A (ja) 2014-09-04

Similar Documents

Publication Publication Date Title
TWI590457B (zh) 半導體裝置及其製造方法
KR102057340B1 (ko) 반도체 소자 및 그 제조방법
US20170250175A1 (en) Ldmos transistor
US20130175607A1 (en) Semiconductor device and fabricating method thereof
TWI455287B (zh) 功率半導體元件之終端結構及其製作方法
KR20100006342A (ko) Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법
US8338908B2 (en) Semiconductor device
TWI565053B (zh) 高壓半導體裝置與其製造方法
TW201605045A (zh) 半導體器件以及其製造方法
TWI614892B (zh) 高壓元件及其製造方法
TWI565065B (zh) 高電壓半導體元件製造方法及高電壓半導體元件構造
TW201511135A (zh) 半導體裝置之製造方法
TWI624065B (zh) 雙擴散金屬氧化物半導體元件及其製造方法
WO2012172725A1 (ja) 半導体装置とその製造方法
WO2019159237A1 (ja) 半導体装置及び半導体装置の製造方法
US9035386B2 (en) Semiconductor structure and method for manufacturing the same
TW202013733A (zh) 高壓元件及其製造方法
JP2019087707A (ja) 半導体装置
TWI619200B (zh) 具有雙井區之金屬氧化物半導體元件及其製造方法
WO2012172742A1 (ja) 半導体装置とその製造方法
TWI422036B (zh) 高壓元件及其製造方法
KR100848242B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
TW202008584A (zh) 高壓元件及其製造方法
JP2014049481A (ja) 半導体装置
JP4425295B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12800503

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12800503

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP