WO2012172742A1 - 半導体装置とその製造方法 - Google Patents

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理恵 西原
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a high breakdown voltage transistor.
  • High voltage MOS transistors known as one of semiconductor devices are widely used in display devices for liquid crystal panels and plasma display panels used for televisions and monitors.
  • the high breakdown voltage MOS transistor is required to have higher breakdown voltage performance as the image quality of the panel is improved in recent years.
  • the high voltage MOS transistor includes an N-type semiconductor substrate 101, and an N-type well region 102 is formed in the semiconductor substrate 101.
  • a P-type source region 105 and a P-type drain region 106 are formed at a predetermined interval.
  • a first isolation oxide film 103a and a second isolation oxide film 103b for element isolation are formed on the outer periphery of the P-type drain region 106 in plan view on the main surface of the semiconductor substrate 101.
  • a gate oxide film 107 is formed between the second isolation oxide film 103b and the source region 105, and a gate electrode 108 is formed from the upper side of the gate oxide film 107 to the upper side of the second isolation oxide film 103b. ing.
  • a P type diffusion layer 104 is formed adjacent to the P type drain region 106 below the first isolation oxide film 103a and the second isolation oxide film 103b.
  • the impurity concentration of the diffusion layer 104 is lower than the impurity concentration of the P-type drain region 106.
  • the diffusion layer 104 is formed so as to surround the drain region 106 in a plan view.
  • the first isolation oxide film 103a and the second isolation oxide film 103b are omitted.
  • the diffusion layer 104 having a lower impurity concentration than the drain region 106 around the drain region 106, a sharp change in the impurity concentration in the outer peripheral portion of the drain region 106 is suppressed, so that the drain region The electric field strength between the outer peripheral portion of the drain region 106 and the diffusion layer 104 when a voltage is applied to the drain 106 is reduced, and the breakdown voltage is improved.
  • the diffusion layer 104 by forming the diffusion layer 104, the interval between equipotential lines between the outer periphery of the drain region 106 and the diffusion layer 104 when a voltage is applied to the drain region 106 is increased.
  • the second isolation oxide film 103b is formed by thermal oxidation after the diffusion layer 104 is formed.
  • impurities near the second isolation oxide film 103b in the diffusion layer 104 may diffuse to the second isolation oxide film 103b side.
  • the impurity concentration in the diffusion layer 104 in the vicinity of the second isolation oxide film 103b is lowered, and the change rate of the impurity concentration between the outer periphery of the drain region 106 and the vicinity of the second isolation oxide film 103b in the diffusion layer 104 is accordingly reduced.
  • the electric field strength between the outer peripheral portion of the drain region 106 and the diffusion layer 104 is increased (that is, the interval between equipotential lines is reduced), and the breakdown voltage is reduced.
  • a P-type diffusion layer 109 is formed adjacent to the diffusion layer 104 on a part of the lower side of the gate oxide film 107, and the second isolation oxide film 103b.
  • a technique has been proposed in which the impurity concentration of the diffusion layer 104 is suppressed by supplying impurities from the diffusion layer 109 to the diffusion layer 104 when forming (see Patent Document 1).
  • the channel length L1 is correspondingly shortened, so that punch-through occurs between the source region 105 and the drain region 106. It tends to occur.
  • the present invention has been made in view of the above reasons, and an object thereof is to provide a semiconductor device capable of improving the breakdown voltage and suppressing the occurrence of punch-through.
  • a semiconductor device includes a semiconductor substrate in which a first conductivity type well region is formed and a second conductivity type source region and a second conductivity type drain region are formed in an upper portion of the well region. And a gate oxide film provided on the source region side in a region corresponding to between the source region and the drain region on the semiconductor substrate, and a region corresponding to between the source region and the drain region on the semiconductor substrate.
  • the isolation oxide film is provided in the well region A first diffusion layer of the second conductivity type is formed in a region including the lower side of the first diffusion layer, and the second diffusion of the first conductivity type is spaced from the first diffusion layer below the first diffusion layer. There is formed, the impurity concentration of the first diffusion layer is lower than the impurity concentration of the drain region, the impurity concentration of the second diffusion layer, being higher than the impurity concentration of the well region.
  • the first conductive type second diffusion layer is formed below the second conductive type first diffusion layer in a state of being separated from the first diffusion layer, and the impurities of the first diffusion layer are formed.
  • the concentration is lower than the impurity concentration of the drain region and the impurity concentration of the second diffusion layer is higher than the impurity concentration of the well region, the depletion layer spreads in the thickness direction of the semiconductor substrate in the first diffusion layer, and the thickness is increased.
  • the interval between equipotential lines in the first diffusion layer is widened, and the electric field strength at the outer peripheral portion of the isolation oxide film is reduced, so that the breakdown voltage can be improved.
  • the radius of curvature at the end of the depletion layer is increased, and the curve of the equipotential line is gently bent, so that the breakdown voltage can be improved.
  • the length of the channel region below the gate oxide film can be maintained, the occurrence of punch-through between the drain region and the source region can be suppressed.
  • the semiconductor device according to the present invention may be formed by the first diffusion layer extending to the lower side of the drain region.
  • the second diffusion layer may not be formed in a region corresponding to the lower side of the drain region.
  • the end of the second diffusion layer on the source region side is equal to the end of the first diffusion layer on the source region side in the direction from the drain region to the source region. It may be in a position or a position retreated to the drain region side.
  • a third diffusion layer of the second conductivity type is formed in the well region between the first diffusion layer and the second diffusion layer so as to be in contact with the first diffusion layer.
  • the impurity concentration of the third diffusion layer may be lower than the impurity concentration of the first diffusion layer.
  • the third diffusion layer of the second conductivity type is formed between the first diffusion layer and the second diffusion layer in contact with the first diffusion layer, and the third diffusion layer
  • the impurity concentration is lower than the impurity concentration of the first diffusion layer
  • the depletion layer in the first diffusion layer spreads, and the interval between the equipotential lines adjacent to each other in the thickness direction of the semiconductor substrate and the direction orthogonal to the thickness direction is increased. Since it spreads, the electric field strength at the outer peripheral portion of the isolation oxide film can be reduced, so that the breakdown voltage can be improved.
  • the isolation oxide film may be formed by a LOCOS (Local Oxidation of Silicon) method.
  • LOCOS Local Oxidation of Silicon
  • the isolation oxide film may be formed by an STI (Shallow Trench Isolation) method.
  • the present invention also includes a step of forming a first conductivity type well region in a semiconductor substrate, a step of forming a second conductivity type source region and a second conductivity type drain region in the well region, and the well region. After the step of forming the first conductivity type first diffusion layer and the step of forming the first diffusion layer, the source region and the drain overlap with a part of the first diffusion layer in plan view on the semiconductor substrate.
  • a method of manufacturing a semiconductor device including the step of forming a gate electrode over the upper side of the release oxide film may be.
  • FIG. 1 shows a high-breakdown-voltage MOS transistor according to the first embodiment, where (a) is a cross-sectional view, (b) is a profile in the depth direction of an impurity concentration at a portion indicated by A in (a), and (c) is a plan view. is there.
  • the distribution of equipotential lines when a voltage is applied to the drain region of the high breakdown voltage MOS transistor according to the first embodiment and the high breakdown voltage MOS transistor according to the comparative example is shown.
  • (A) shows the high breakdown voltage according to the first embodiment. Distribution of equipotential lines for MOS transistors
  • (b) is a diagram showing the distribution of equipotential lines for a high voltage MOS transistor according to a comparative example.
  • FIG. 3 is a cross-sectional view showing main steps of a method for manufacturing a high voltage MOS transistor according to the first embodiment.
  • 7 shows a high voltage MOS transistor according to the second embodiment, where (a) is a cross-sectional view, (b) is a profile in the depth direction of the impurity concentration at the site indicated by the AA line in (a), and (c) is It is a top view.
  • FIG. 10 is a diagram showing the distribution of equipotential lines when a voltage is applied to the drain region of the high voltage MOS transistor according to the second embodiment.
  • 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • FIG. 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • the high voltage MOS transistor which concerns on a modification is shown, (a) is a top view concerning one modification, (b) is a top view concerning another modification.
  • 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • 7 shows a high voltage MOS transistor according to a modification, wherein (a) is a plan view and (b) is a sectional view taken along line XX.
  • the high voltage MOS transistor which concerns on a modification is shown, (a) is a top view, (b) is a figure which shows distribution of a line of electric force. Sectional drawing in the main processes of the manufacturing method of the high voltage
  • 1 shows a high voltage MOS transistor according to a conventional example, where (a) is a cross-sectional view (cross-sectional view taken along line XX in (b)), and (b) is a plan view.
  • 1 shows a high voltage MOS transistor according to a conventional example, where (a) is a cross-sectional view (cross-sectional view taken along line XX in (b)), and (b) is a plan view.
  • an isolation oxide film 3 is formed on the main surface of an N-type semiconductor substrate (silicon substrate) 1 for element isolation.
  • an N-type well region 2 is formed in a region extending from the main surface to a predetermined depth (in the present embodiment, a depth of about 2 ⁇ m to 15 ⁇ m from the main surface).
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a P-type drain region 6 is formed in a region surrounded by the isolation oxide film 3 in the upper part of the well region 2, and is located at a predetermined distance from the drain region 6 in the upper part of the well region 2.
  • a P-type source region 5 is formed.
  • a P-type first diffusion layer 4 is formed below the isolation oxide film 3 so as to extend also below the drain region 6. Further, a gate oxide film 7 is formed between the source region 5 and the drain region 6 on the silicon substrate 1, and the gate electrode 8 covers the gate oxide film 7 and a part of the isolation oxide film 3. Is formed. An N-type second diffusion layer 11 having an impurity concentration higher than that of the well region 2 is formed below the first diffusion layer 4 in a state of being separated from the first diffusion layer 4.
  • FIG. 1B shows the impurity concentration profile in the AA direction of FIG. As shown in FIG. 1B, this profile includes a depth corresponding to the distribution center of the impurity concentration of the first diffusion layer 4 and a depth corresponding to the distribution center of the impurity concentration of the second diffusion layer 11. There are peaks, and the position of the first diffusion layer 4 and the position of the second diffusion layer 11 can be specified from these two peaks.
  • the silicon substrate 1 is made of silicon single crystal and has a specific resistance of about 5 to 70 ⁇ ⁇ cm.
  • the well region 2 has an average impurity concentration of about 2 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the first diffusion layer 4 has an average impurity concentration of about 4 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 and is formed from the lower surface of the isolation oxide film 3 to a depth of about 1 ⁇ m.
  • the first diffusion layer 4 is formed by ion implantation of boron.
  • the second diffusion layer 11 has an average impurity concentration of about 3 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 and is formed from the lower surface of the isolation oxide film 3 to a depth of about 1.0 to 2.5 ⁇ m. ing.
  • the second diffusion layer 11 is formed by implanting phosphorus ions.
  • the end of the second diffusion layer 11 on the source region 5 side is located on the drain region 6 side by about 0 to 1 ⁇ m from the end of the first diffusion layer 4 on the source region 5 side. That is, the end portion of the second diffusion layer 11 on the source region 5 side receded from the end portion of the first diffusion layer 4 on the source region 5 side to the drain region 6 side in the direction from the drain region 6 to the source region 5. In position.
  • FIG. 1C the high breakdown voltage MOS transistor is formed so that the first diffusion layer 4 and the second diffusion layer 11 surround the drain region 6, and the second diffusion layer 11 includes The first diffusion layer 4 is positioned so as to overlap in plan view.
  • FIG. 1 (a) corresponds to a cross-sectional view taken along line XX in FIG. 1 (c).
  • the impurity is locally added at the end of the second isolation oxide film 203b on the source region 205 side, which is a portion where the impurity is overlapped and doped when forming the diffusion layer 209. Concentration increases.
  • the equipotential line distribution when a voltage is applied to the drain region 206 reflects the distribution of the impurity concentration at the end of the second isolation oxide film 203b on the source region 205 side, as shown in FIG. As shown in FIG. 5, the interval between equipotential lines at the end of the second isolation oxide film 203b on the source region 205 side is locally narrowed, and the electric field strength at that portion is high.
  • the distribution of equipotential lines in the first diffusion layer 4 is in the thickness direction of the semiconductor substrate 1 (in FIG. 2A). In the direction from the source region 5 to the drain region 6 (direction perpendicular to the thickness direction) (see arrow A2 in FIG. 2A), and the interval between the equipotential lines is widened. .
  • the second diffusion layer 11 having a higher impurity concentration than the well region 2 is formed below the first diffusion layer 4 in a state of being separated from the first diffusion layer 4.
  • This is a manifestation of changes in the depth and horizontal extent of the depletion layer. Thereby, the electric field strength in the vicinity of the isolation oxide film 3 is reduced.
  • the breakdown voltage is improved by reducing the electric field strength in the vicinity of the isolation oxide film 3 including the end of the isolation oxide film 3 on the source region 5 side. Yes.
  • the angle formed between the equipotential line at the end of the isolation oxide film 3 on the source region 5 side and the lower surface of the gate oxide film 7 is larger than that of the high voltage MOS transistor according to the comparative example. That is, the magnitude of the component perpendicular to the gate oxide film 7 of the electric field generated at the end of the isolation oxide film 3 on the source region 5 side is reduced. As a result, injection of hot carriers into the gate oxide film 7 is reduced, so that the breakdown voltage can be improved.
  • the end of the first diffusion layer 4 on the source region 5 side is in the channel region below the gate oxide film 7.
  • punch-through between the source 5 region and the drain region 6 can be suppressed as compared with the high voltage MOS transistor according to the comparative example.
  • the channel length L1 in order to suppress the occurrence of punch-through.
  • the channel length L1 is increased, the size of the entire transistor is increased accordingly. Becomes an obstacle to miniaturization.
  • the breakdown voltage can be improved while maintaining the channel length, so that the size of the entire transistor can be reduced.
  • the N-type second diffusion layer 11 is formed on the lower side of the first diffusion layer 4 at a position separated from the first diffusion layer 4.
  • the second diffusion layer 11 is prevented from interfering with a part of the first diffusion layer 4, and the occurrence of unevenness in the impurity concentration of the first diffusion layer 4 is suppressed. Therefore, the distribution of equipotential lines in the first diffusion layer 4 can be stabilized, so that variations in breakdown voltage characteristics can be suppressed.
  • the diffusion resistance of the region of the first diffusion layer 4 which becomes the current path below the isolation oxide film 3 is not affected. Therefore, an increase in resistance of the current path (drift region) below the isolation oxide film 3 can be suppressed.
  • a resist mask is formed on the semiconductor substrate (silicon substrate) 1 in a region other than the well region formation planned region where the N-type well region 2 is to be formed using a photolithography technique.
  • phosphorus ions are implanted through the resist mask.
  • ion implantation is performed with an acceleration energy of 100 to 150 keV and a dose of 2.0 ⁇ 10 11 to 1.0 ⁇ 10 12 cm ⁇ 2 .
  • the resist mask is removed, heat treatment is performed at a temperature of 1000 ° C. to 1200 ° C. for 4 hours to 10 hours, and the implanted phosphorus ions are activated, so that the depth of about 2 ⁇ m to 15 ⁇ m from the surface of the silicon substrate 1 is obtained.
  • Well region 2 is formed (see FIG. 3A).
  • a silicon nitride film 13 is formed by a CVD method, and an isolation oxide film 3 is to be formed by a LOCOS (Local Oxidation of Silicon) method.
  • a resist mask is formed to mask a region other than the region where the isolation oxide film is to be formed.
  • only the silicon nitride film 13 is removed by dry etching to form a slit S in the region where the isolation oxide film is to be formed, and then the resist mask is removed.
  • the isolation oxide film 3 is formed by the LOCOS method, a thermal oxidation process is performed.
  • the silicon nitride film 13 around the slit S rises above the silicon substrate 1 due to thermal stress. .
  • the area of the isolation oxide film 3 becomes larger than the area of the slit S formed in the silicon nitride film 13. Therefore, it is necessary to manufacture the slit S so that the area of the slit S is smaller than the area of the isolation oxide film 3 to be actually formed.
  • boron is ion-implanted by ion implantation.
  • the ion implantation is performed with an acceleration energy of 100 to 150 keV and a dose amount of 5 ⁇ 10 12 to 2 ⁇ 10 13 cm ⁇ 2 (see FIG. 3B).
  • the isolation oxide film 3 is formed by thermal oxidation treatment.
  • a part of the silicon nitride film 13 and the silicon oxide film 12 (the silicon oxide film 12 formed in a region other than the isolation oxide film 3) is removed (see FIG. 3C). Boron ions are thermally diffused and activated by the heat applied during the thermal oxidation treatment to form the first diffusion layer 4.
  • a resist mask 15 is formed to mask regions other than the second diffusion layer formation planned region where the second diffusion layer 11 is to be formed, and phosphorus ions are implanted (see FIG. 3D).
  • ion implantation is performed with an acceleration energy of 1000 to 3000 keV and a dose of 1 ⁇ 10 11 to 1 ⁇ 10 12 cm ⁇ 2 .
  • a polysilicon film is formed.
  • a resist mask for masking regions other than the gate electrode formation scheduled region for forming the gate electrode 8 is formed using photolithography technology, and the polysilicon film is etched by dry etching to form the gate electrode 8. (See FIG. 3 (e)).
  • BF2 ions are inject.
  • ion implantation is performed with an acceleration energy of 20 to 40 keV and a dose of 1 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 2 .
  • the source region 5 and the drain region 6 are formed (see FIG. 3F).
  • the second diffusion layer 10 is formed before the isolation oxide film 3 is formed, it is diffused to the surface by heating when the isolation oxide film 3 is formed, the drift region becomes thin, and the channel portion becomes dark so that the current capability is increased. In the present invention, it is possible to prevent a decrease in current capability.
  • the second diffusion layer 11 below the first diffusion layer 4, it is possible to suppress the diffusion of impurities in the first diffusion layer 4 in the depth direction. As a result, the distribution of equipotential lines in the first diffusion layer 4 can be stabilized, and the breakdown voltage can be prevented from deteriorating.
  • an isolation oxide film 3 is formed on the main surface of an N-type silicon substrate 1 for element isolation.
  • an N-type well region 2 is formed in a region extending from the main surface to a predetermined depth (in the present embodiment, a depth of about 2 ⁇ m to 15 ⁇ m from the main surface).
  • the impurity concentration of the well region 2 is higher than the impurity concentration of the silicon substrate 1 itself.
  • a P-type drain region 6 is formed in a region above the well region 2 and surrounded by the isolation oxide film 3, and the P-type drain region 6 is separated from the drain region 6 by a predetermined distance.
  • a source region 5 of the mold is formed.
  • a P-type first diffusion layer 4 is formed below the isolation oxide film 3 so as to extend also below the drain region 6.
  • a gate oxide film 7 is formed in a region corresponding to between the source region 5 and the drain region 6 on the silicon substrate 1, and the gate extends from above the gate oxide film 7 to above the isolation oxide film 3.
  • An electrode 8 is formed.
  • An N-type second diffusion layer 11 is formed below the first diffusion layer 4 in a state of being separated from the first diffusion layer 4.
  • the impurity concentration of the second diffusion layer 11 is higher than the impurity concentration of the well region 2.
  • a P-type third diffusion layer 10 is formed between the first diffusion layer 4 and the second diffusion layer 11 so as to be in contact with the first diffusion layer 4.
  • the impurity concentration of the third diffusion layer 10 is lower than the impurity concentration of the first diffusion layer 4.
  • FIG. 4B shows the impurity concentration profile in the AA direction of FIG.
  • the depth corresponding to the distribution center of the impurity concentration of the first diffusion layer 4 the depth corresponding to the distribution center of the impurity concentration of the second diffusion layer 11, and the first A peak exists at each of the depths corresponding to the distribution center of the impurity concentration of the third diffusion layer 10, and the position of the first diffusion layer 4, the position of the second diffusion layer 11, and the third diffusion layer 10 from these three peaks.
  • the depth corresponding to the distribution center of the impurity concentration of the first diffusion layer 4 the depth corresponding to the distribution center of the impurity concentration of the second diffusion layer 11
  • the first A peak exists at each of the depths corresponding to the distribution center of the impurity concentration of the third diffusion layer 10 and the position of the first diffusion layer 4, the position of the second diffusion layer 11, and the third diffusion layer 10 from these three peaks.
  • the first diffusion layer 4 the position of the second diffusion layer 11, and the third diffusion layer 10 from these three peaks.
  • the silicon substrate 1 is made of silicon single crystal and has a specific resistance of about 5 to 70 ⁇ ⁇ cm.
  • the well region 2 has an impurity concentration of about 2 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the first diffusion layer 4 has an impurity concentration of about 4 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 and is formed from the lower side of the isolation oxide film 3 to a depth of about 1 ⁇ m.
  • the third diffusion layer 10 has an impurity concentration of about 2 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 and is formed from the lower side of the isolation oxide film 3 to a depth of about 0.5 to 2 ⁇ m.
  • the first diffusion layer 4 and the third diffusion layer 10 are formed by ion implantation of boron. Further, the end of the third diffusion layer 10 on the source region 5 side is located on the drain region 6 side by about 0 to 1 ⁇ m from the end of the first diffusion layer 4 on the source region 5 side. And the 3rd diffused layer 10 is located inside the 1st diffused layer 4 by planar view, as shown in FIG.4 (c).
  • the second diffusion layer 11 has an impurity concentration of about 3 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 and is formed from the lower side of the isolation oxide film 3 to a depth of about 1 to 2.5 ⁇ m. Yes. Further, the end portion on the source region 5 side in the second diffusion layer 11 is substantially at the same position as the end portion on the source region 5 side in the third diffusion layer 10. As shown in FIG. 4C, the second diffusion layer 11 is located inside the first diffusion layer 4 in plan view, and is formed so as to overlap the third diffusion layer 10 in plan view. Yes. Accordingly, when the third diffusion layer 10 and the second diffusion layer 11 are formed by ion implantation, a common mask can be used, so that the mask formation step can be omitted, and the manufacturing cost can be reduced. Can do.
  • the distribution of equipotential lines when a voltage is applied to the drain region 106 is a region where the diffusion layer 104 and the diffusion layer 109 overlap.
  • the impurity concentration locally increases at the end of the second isolation oxide film 103b on the source region 5 side. For this reason, the interval between equipotential lines at the end of the second isolation oxide film 103b on the source region 5 side is locally narrow.
  • the equipotential line distribution is shifted to the second diffusion layer 11 side as compared with the high voltage MOS transistor having the configuration shown in FIG. (See the arrow in FIG. 5), the interval between equipotential lines is widened. That is, in the high voltage MOS transistor according to the present embodiment, the electric field strength on the source region 5 side of the second isolation oxide film 3b is suppressed low, so that the breakdown voltage can be improved.
  • the angle formed between the equipotential line at the end of the isolation oxide film 3 on the source region 5 side and the lower surface of the gate oxide film 7 is larger than that of the high voltage MOS transistor according to the comparative example described above. That is, the magnitude of the component perpendicular to the gate oxide film 7 of the electric field generated at the end of the isolation oxide film 3 on the source region 5 side is reduced. As a result, injection of hot carriers into the gate oxide film 7 is reduced, so that the breakdown voltage can be improved.
  • the impurity concentration is lower than that of the first diffusion layer 4 between the first diffusion layer 4 and the second diffusion layer 11 while being in contact with the first diffusion layer 4.
  • the third diffusion layer 10 By forming the third diffusion layer 10, the spreading shape of the depletion layer in the first diffusion layer 4 and the third diffusion layer 10 is changed, and accordingly, the equipotential lines in the outer peripheral portion of the isolation oxide film 3 are changed. Since the interval is widened, that is, the electric field strength at the outer periphery of the isolation oxide film 3 is reduced, the breakdown voltage can be improved.
  • the end of the third diffusion layer 10 on the source region 5 side is located closer to the drain region 6 than the end of the first diffusion layer 4 on the source region 5 side, the high breakdown voltage according to the comparative example described above. Compared with a MOS transistor, the occurrence of punch-through between the source 5 region and the drain region 6 can be suppressed.
  • This high-breakdown-voltage MOS transistor is formed such that the first diffusion layer 4 and the second diffusion layer 11 are overlapped in the thickness direction of the semiconductor substrate 1 in a region below the isolation oxide film 3 that greatly affects the current capability. Accordingly, the resistance of the current path (drift region) on the lower side of the isolation oxide film 3 can be reduced as compared with the high voltage MOS transistor having the configuration shown in FIG. ⁇ Modification> (1)
  • the second diffusion layer 11 substantially overlaps the first diffusion layer 4 in plan view as shown in FIG. 1C has been described, but the present invention is not limited to this. is not.
  • the second diffusion layer 11 may be formed to be smaller than the first diffusion layer 4 in plan view.
  • FIG. 6B A cross-sectional view taken along line XX in FIG. 6A is FIG. 6B.
  • the end of the second diffusion layer 11 on the source region 5 side is closer to the drain region 6 side than the end of the first diffusion layer 4 on the source region 5 side. In position.
  • the second diffusion layer 11 may be formed to be larger than the first diffusion layer 4 in plan view.
  • FIG. 7B is a cross-sectional view taken along the line XX in FIG.
  • the end of the second diffusion layer 11 on the source region 5 side is closer to the source region 5 side than the end of the first diffusion layer 4 on the source region 5 side. In position.
  • the second diffusion layer 11 may have a corner portion formed in an arc shape in plan view.
  • the second diffusion layer 11 may be formed in an octagonal shape formed by notching a rectangular corner portion in a straight line in a plan view.
  • the electric field concentration at the corner portion in the second diffusion layer 11 can be relaxed, so that the breakdown voltage can be improved.
  • the radius of curvature at the end of the depletion layer is increased and the curve curve is moderately bent, so that the breakdown voltage can be improved.
  • the first diffusion layer 4 is formed in a portion overlapping the drain region 6 in plan view
  • the second diffusion layer 11 is formed in a portion overlapping the drain region 6 in plan view.
  • the second diffusion layer 11 may be configured not to exist in a portion overlapping the drain region 6 in plan view (see FIG. 9A).
  • a cross-sectional view taken along line XX in FIG. 9A is FIG. 9B.
  • the second diffusion layer 11 is not formed in a region corresponding to the lower side of the drain region 6.
  • the second diffusion layer 11 and the third diffusion layer 10 are formed inside the first diffusion layer 4 in plan view.
  • the present invention is not limited to this.
  • the first diffusion layer 4, the second diffusion layer 11, and the third diffusion layer 10 may be formed so as to substantially overlap in plan view.
  • a cross-sectional view taken along line XX in FIG. 9A is FIG. 9B.
  • the end of the second diffusion layer 11 and the third diffusion layer 10 on the source region 5 side is the same as the end of the first diffusion layer 4 on the source region 5 side. They are in approximately the same position.
  • the concentration of the electric field at the corners in the second diffusion layer 11 and the third diffusion layer 10 can be relaxed, so that the breakdown voltage can be improved.
  • FIG. 11A the concentration of the electric field at the corners in the second diffusion layer 11 and the third diffusion layer 10 can be relaxed, so that the breakdown voltage can be improved.
  • the isolation oxide film 3 is formed by the LOCOS method.
  • the method of forming the isolation oxide film 3 is not limited to the LOCOS method. It may be formed by the (Shallow Trench Isolation) method.
  • the isolation oxide film 3 is formed by the STI method.
  • the well region 2 is formed in the silicon substrate 1 by performing phosphorus ion implantation and heat treatment on the semiconductor substrate (silicon substrate) 1 (see FIG. 12A). Note that the specific method is the same as that of the first embodiment, and thus the description thereof is omitted.
  • a silicon oxide film 12 is formed on the silicon substrate 1 by thermal oxidation
  • a silicon nitride film 13 is formed by a CVD method, and an isolation oxide film formation scheduled region in which an isolation oxide film 3 is to be formed by an STI method
  • a resist mask that masks the other region is formed, and only the silicon nitride film 13 is removed by dry etching using the resist mask.
  • the first diffusion layer 4 is formed by performing ion implantation and heat treatment. (FIG. 12B), and then the resist 14 is removed.
  • a resist mask for masking regions other than the region where the isolation oxide film 3 is scheduled to be formed is formed again, and the silicon oxide film 12 is formed using the resist mask.
  • the resist mask is removed to form a trench structure (see FIG. 12C).
  • a silicon oxide film is formed so as to fill the trench by a thermal oxidation method and a CVD method, and thereafter, planarization by CMP method and removal of part of the silicon nitride film 13 and the silicon oxide film are performed.
  • the structure shown in (d) is obtained. Since the process after forming the structure of FIG. 12D is the same as that of FIGS. 3D to 3F, the description thereof is omitted.
  • the example in which the well region 2 and the second diffusion layer 11 are N-type and the first diffusion layer 4 and the third diffusion layer 10 are P-type has been described.
  • the well region 2 and the second diffusion layer 11 may be P-type
  • the first diffusion layer 4 and the third diffusion layer 10 may be N-type.
  • the impurity concentration of the first diffusion layer 4 is about 4 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 on average, and a depth of about 1 ⁇ m from the lower side of the isolation oxide film 3.
  • the impurity concentration of the second diffusion layer 11 is about 3 ⁇ 10 14 to 9 ⁇ 10 16 cm ⁇ 3 on average, and the depth is 0.5 to 2 ⁇ m from the lower side of the isolation oxide film 3.
  • the impurity concentration of the first diffusion layer 4 and the depth of the region to be formed are not limited to this, and the first diffusion layer 4 and the second diffusion layer are not limited thereto.
  • 11 and the impurity concentration of the second diffusion layer 11 should be higher than the impurity concentration of the well region 2.
  • the present invention is useful as a semiconductor device that requires high breakdown voltage.
  • Silicon substrate (semiconductor substrate) 2 well region 3 isolation oxide film 4 first diffusion layer 5 source region 6 drain region 7 gate oxide film 8 gate electrode 10 third diffusion layer 11 second diffusion layer

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Abstract

　高耐圧ＭＯＳトランジスタ（半導体装置）は、Ｎ型のウェル領域２、Ｐ型のソース領域５およびＰ型のドレイン領域６が形成されてなる半導体基板１と、半導体基板１上に形成されたゲート酸化膜７と、ドレイン領域６とゲート酸化膜７との間に設けられた分離酸化膜３とを備える。そして、ウェル領域２内には、分離酸化膜３の下側を含む領域にＰ型の第１拡散層４が形成されるとともに、第１拡散層４の下側に第１拡散層４から離間してＮ型の第２拡散層１１が形成され、第１拡散層４の不純物濃度は、ドレイン領域６の不純物濃度よりも低く、第２拡散層１１の不純物濃度は、ウェル領域２の不純物濃度よりも高い。

Description

半導体装置とその製造方法
　本発明は半導体装置に関し、特に高耐圧トランジスタを含む半導体装置に関するものである。
　半導体装置の１つとして知られる高耐圧ＭＯＳトランジスタは、テレビやモニターなどに利用される液晶パネルやプラズマディスプレイパネルの表示デバイスに広く使用されている。そして、この高耐圧ＭＯＳトランジスタは、近年のパネルの画質向上に伴いより高い耐圧性能が求められるようになってきている。
　従来のＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図１３を用いて説明する。
　図１３（ａ）に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型の半導体基板１０１を備え、半導体基板１０１内には、Ｎ型のウェル領域１０２が形成されている。また、ウェル領域１０２内には、所定の間隔だけ隔ててＰ型のソース領域１０５と、Ｐ型のドレイン領域１０６とが形成されている。また、半導体基板１０１の主表面上における平面視でＰ型のドレイン領域１０６の外周部には、素子分離のための第１分離酸化膜１０３ａおよび第２分離酸化膜１０３ｂが形成されている。また、第２分離酸化膜１０３ｂとソース領域１０５との間にゲート酸化膜１０７が形成されるとともに、ゲート酸化膜１０７の上側から第２分離酸化膜１０３ｂの上側に亘ってゲート電極１０８が形成されている。そして、第１分離酸化膜１０３ａおよび第２分離酸化膜１０３ｂの下側には、Ｐ型のドレイン領域１０６に隣接してＰ型の拡散層１０４が形成されている。ここで、拡散層１０４の不純物濃度は、Ｐ型のドレイン領域１０６の不純物濃度よりも低くなっている。
　また、この高耐圧ＭＯＳトランジスタは、図１３（ｂ）に示すように、拡散層１０４は、平面視でドレイン領域１０６の周囲を囲むように形成されている。なお、図１３（ｂ）では、第１分離酸化膜１０３ａおよび第２分離酸化膜１０３ｂが省略されている。
　このように、ドレイン領域１０６の周囲にドレイン領域１０６に比べて不純物濃度が低い拡散層１０４を形成することにより、ドレイン領域１０６の外周部における不純物濃度の急峻な変化を抑制することで、ドレイン領域１０６に電圧を印加したときにおける、ドレイン領域１０６外周部と拡散層１０４との間での電界強度を低減して、耐圧の向上を実現している。言い換えると、拡散層１０４を形成することにより、ドレイン領域１０６に電圧を印加したときにおける、ドレイン領域１０６外周部と拡散層１０４との間での等電位線の間隔を広げている。
　ところで、図１３（ａ），（ｂ）に示す構成の高耐圧ＭＯＳトランジスタでは、拡散層１０４を形成した後に熱酸化により第２分離酸化膜１０３ｂを形成するが、この第２分離酸化膜１０３ｂを形成するときに、拡散層１０４における第２分離酸化膜１０３ｂ近傍の不純物が第２分離酸化膜１０３ｂ側に拡散してしまうことがある。そうすると、拡散層１０４における第２分離酸化膜１０３ｂ近傍の不純物濃度が低くなり、その分、ドレイン領域１０６外周部と拡散層１０４における第２分離酸化膜１０３ｂ近傍との間における不純物濃度の変化の割合が大きくなる。その結果、ドレイン領域１０６外周部と拡散層１０４との間における電界強度が高くなってしまい（即ち、等電位線の間隔が狭くなってしまい）、耐圧が低下してしまう。
　これに対して、従来から、図１４に示すように、ゲート酸化膜１０７の下側の一部に拡散層１０４に隣接する形でＰ型の拡散層１０９を形成し、第２分離酸化膜１０３ｂを形成する際に、拡散層１０９から拡散層１０４に不純物を供給することで、拡散層１０４の不純物濃度の変動を抑制する技術が提案されている（特許文献１参照）。
特開平６－２１４４５号公報
　しかしながら、特許文献１に記載された技術では、第２分離酸化膜１０３ｂのソース領域１０５側の端部では、拡散層１０９の形成に際し、不純物が隣接する拡散層１０４の一部に重複してドープされ、不純物濃度が局所的に濃くなってしまうことがある。すると、第２分離酸化膜１０３ｂのソース領域１０５側の端部では、局所的に不純物濃度の変化の割合が大きくなる領域が存在し（図１４（ａ）中の破線で囲んだ部分）、それに伴い、電界強度が高く（等電位線の間隔が狭く）なることで、耐圧が低下してしまう。
　また、ゲート酸化膜１０７の下側の一部に拡散層１０９が形成されていると、その分、チャネル長Ｌ１が短くなっているため、ソース領域１０５とドレイン領域１０６との間にパンチスルーが生じ易くなってしまう。
　本発明は上記事由に鑑みてなされたものであり、耐圧の向上およびパンチスルーの発生の抑制を図ることができる半導体装置を提供することを目的とする。
　本発明に係る半導体装置は、第１導電型のウェル領域が形成されるとともに、当該ウェル領域内における上部に第２導電型のソース領域および第２導電型のドレイン領域が形成されてなる半導体基板と、半導体基板上における、ソース領域とドレイン領域との間に相当する領域におけるソース領域側に設けられたゲート酸化膜と、半導体基板上における、ソース領域とドレイン領域との間に相当する領域におけるドレイン領域側に設けられた分離酸化膜と、ゲート酸化膜と分離酸化膜の一部との上を覆うように形成されたゲート電極とを備える半導体装置において、ウェル領域内には、分離酸化膜の下側を含む領域に第２導電型の第１拡散層が形成されるとともに、第１拡散層の下側に第１拡散層から離間した状態で第１導電型の第２拡散層が形成され、第１拡散層の不純物濃度が、ドレイン領域の不純物濃度より低く、第２拡散層の不純物濃度が、ウェル領域の不純物濃度より高いことを特徴とする。
　本構成によれば、第２導電型の第１拡散層の下側に、第１拡散層から離間した状態で第１導電型の第２拡散層を形成され、且つ、第１拡散層の不純物濃度が、ドレイン領域の不純物濃度より低く、第２拡散層の不純物濃度が、ウェル領域の不純物濃度より高いことにより、第１拡散層内において空乏層が半導体基板の厚み方向に広がるとともに、当該厚み方向に直交する方向にも広がることで、第１拡散層内における等電位線の間隔が広がるので、分離酸化膜の外周部の電界強度が低下するから、耐圧の向上を図ることができる。言い換えると、空乏層端の曲率半径が大きくなり、等電位線の曲線の曲がり具合が緩やかになるため、耐圧の向上を図ることができる。また、ゲート酸化膜下側のチャネル領域の長さを維持することができるので、ドレイン領域とソース領域との間でのパンチスルーの発生を抑制することができる。
　また、本発明に係る半導体装置は、上記第１拡散層が、上記ドレイン領域の下側にも延びた状態で形成されてなるものであってもよい。
　また、本発明に係る半導体装置は、上記第２拡散層が、上記ドレイン領域の下側に対応する領域に形成されていないものであってもよい。
　また、本発明に係る半導体装置は、上記第２拡散層の上記ソース領域側の端部が、上記ドレイン領域からソース領域に向かう方向において、上記第１拡散層のソース領域側の端部と等しい位置、またはそれよりドレイン領域側に後退した位置にあってもよい。
　また、本発明に係る半導体装置は、ウェル領域内に、上記１拡散層と上記第２拡散層との間に、第１拡散層と接する状態で第２導電型の第３拡散層が形成され、第３拡散層の不純物濃度が、第１拡散層の不純物濃度より低くてもよい。
　本構成によれば、上記第１拡散層と上記第２拡散層との間に、第１拡散層と接する状態で第２導電型の第３拡散層が形成され、且つ、第３拡散層の不純物濃度が第１拡散層の不純物濃度よりも低いことにより、第１拡散層内における空乏層が広がり、半導体基板の厚み方向および当該厚み方向に直交する方向における互いに隣接する等電位線の間隔が広がるので、分離酸化膜の外周部の電界強度を低減できるから、耐圧の向上を図ることができる。
　また、本発明に係る半導体装置は、上記分離酸化膜が、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成されるものであってもよい。
　また、本発明に係る半導体装置は、上記分離酸化膜が、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成されるものであってもよい。
　また、本発明は、半導体基板に第１導電型のウェル領域を形成する工程と、ウェル領域内に第２導電型のソース領域および第２導電型のドレイン領域を形成する工程と、ウェル領域に第２導電型の第１拡散層を形成する工程と、第１拡散層を形成する工程の後に、半導体基板上における、平面視で第１拡散層の一部と重なり且つ前記ソース領域と前記ドレイン領域との間に相当する領域における前記ドレイン領域側の部位に分離酸化膜を形成する工程と、分離酸化膜を形成する工程の後に、第１拡散層の下側に第１拡散層に接する形で第２導電型の第２拡散層を形成する工程と、半導体基板上における、ソース領域とドレイン領域との間に相当する領域における前記ソース領域側にゲート酸化膜を形成する工程と、ゲート酸化膜の上側から分離酸化膜の上側に亘ってゲート電極を形成する工程とを含む半導体装置の製造方法であってもよい。
実施の形態１に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は（ａ）におけるＡで示した部位の不純物濃度の深さ方向のプロファイル、（ｃ）は平面図である。 実施の形態１に係る高耐圧ＭＯＳトランジスタと比較例に係る高耐圧ＭＯＳトランジスタについて、ドレイン領域に電圧を印加したときにおける等電位線の分布を示し、（ａ）は実施の形態１に係る高耐圧ＭＯＳトランジスタについての等電位線の分布、（ｂ）は比較例に係る高耐圧ＭＯＳトランジスタについての等電位線の分布を示す図である。 実施の形態１に係る高耐圧ＭＯＳトランジスタの製造方法の主要工程における断面図を示したものである。 実施の形態２に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図、（ｂ）は（ａ）におけるＡ－Ａ線で示した部位の不純物濃度の深さ方向のプロファイル、（ｃ）は平面図である。 実施の形態２に係る高耐圧ＭＯＳトランジスタについて、ドレイン領域に電圧を印加したときにおける等電位線の分布を示す図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は一の変形例に係る平面図、（ｂ）は他の変形例に係る平面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）はＸ－Ｘ線で破断した断面図である。 変形例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は平面図、（ｂ）は電気力線の分布を示す図である。 変形例に係る高耐圧ＭＯＳトランジスタの製造方法の主要工程における断面図を示したものである。 従来例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図（（ｂ）におけるＸ－Ｘ線で破断した断面図）、（ｂ）は平面図である。 従来例に係る高耐圧ＭＯＳトランジスタを示し、（ａ）は断面図（（ｂ）におけるＸ－Ｘ線で破断した断面図）、（ｂ）は平面図である。
　＜実施の形態１＞
　＜１＞構成
　本実施の形態に係る半導体装置であるＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図１を用いて説明する。
　図１（ａ）に示すように、高耐圧ＭＯＳトランジスタは、Ｎ型の半導体基板（シリコン基板）１の主表面上に、素子分離のために、分離酸化膜３が形成されている。このシリコン基板１には、主表面から所定の深さ（本実施の形態では、主表面から深さ２μｍ乃至１５μｍ程度）に至るまでの領域に、Ｎ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２の上部における分離酸化膜３によって囲まれた領域には、Ｐ型のドレイン領域６が形成されており、ウェル領域２の上部における、ドレイン領域６から所定の間隔だけ隔てた位置にＰ型のソース領域５が形成されている。分離酸化膜３の下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、シリコン基板１上における、ソース領域５とドレイン領域６との間には、ゲート酸化膜７が形成されており、ゲート酸化膜７と分離酸化膜３の一部を覆うようにゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４から離間した状態でウェル領域２よりも不純物濃度の高いＮ型の第２拡散層１１が形成されている。
　図１（ａ）のＡ－Ａ方向における不純物濃度のプロファイルを図１（ｂ）に示す。このプロファイルには、図１（ｂ）に示すように、第１拡散層４の不純物濃度の分布中心に対応する深さおよび第２拡散層１１の不純物濃度の分布中心に対応する深さそれぞれにピークが存在し、この２つのピークから第１拡散層４の位置と第２拡散層１１の位置とを特定することができる。
　シリコン基板１は、シリコン単結晶により形成され、比抵抗が５乃至７０Ω・ｃｍ程度である。
　ここで、ウェル領域２は、不純物濃度が平均で２×１０14乃至１×１０16ｃｍ-3程度である。
　第１拡散層４は、不純物濃度が平均で４×１０14乃至１×１０17ｃｍ-3程度であり、分離酸化膜３の下面から深さ１μｍ程度のところまで形成されている。この第１拡散層４は、ホウ素をイオン注入することにより形成される。
　第２拡散層１１は、不純物濃度が平均で３×１０14乃至９×１０16ｃｍ-3程度であり、分離酸化膜３の下面から深さ１．０乃至２．５μｍ程度のところまで形成されている。この第２拡散層１１は、リンイオンを注入することにより形成される。
　また、第２拡散層１１におけるソース領域５側の端部は、第１拡散層４のソース領域５側の端部より０乃至１μｍ程度、ドレイン領域６側に位置する。つまり、第２拡散層１１のソース領域５側の端部は、ドレイン領域６からソース領域５に向かう方向において、第１拡散層４のソース領域５側の端部よりドレイン領域６側に後退した位置にある。
　また、図１（ｃ）に示すように、高耐圧ＭＯＳトランジスタは、第１拡散層４および第２拡散層１１がドレイン領域６の周囲を囲むように形成されるとともに、第２拡散層１１が、平面視で第１拡散層４と重なるように位置している。なお、図１（ａ）は、図１（ｃ）におけるＸ－Ｘ線で破断した断面図に相当する。
　次に、本実施の形態に係る高耐圧ＭＯＳトランジスタと、図１４に示す構成と同じ構成の比較例に係る高耐圧ＭＯＳトランジスタとについて、ドレイン領域６に電圧を印加したときにおける等電位線の分布を図２（ａ）および（ｂ）に示す。このとき、ウェル領域２、ソース領域５、ゲート電極８のそれぞれはグラウンド電位（０Ｖ）となっている。
　比較例に係る高耐圧ＭＯＳトランジスタでは、拡散層２０９を形成する際に不純物が重複してドープされる部位である、第２分離酸化膜２０３ｂのソース領域２０５側の端部で、局所的に不純物濃度が濃くなる。そして、ドレイン領域２０６に電圧を印加したときにおける等電位線の分布は、この第２分離酸化膜２０３ｂのソース領域２０５側の端部での不純物濃度の分布を反映して、図２（ｂ）に示すように、第２分離酸化膜２０３ｂのソース領域２０５側の端部における等電位線の間隔が局所的に狭くなり、当該部位での電界強度が高くなっている。
　一方、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、図２（ａ）に示すように、第１拡散層４内における等電位線の分布が半導体基板１の厚み方向（図２（ａ）中の矢印Ａ１参照）およびソース領域５からドレイン領域６へ向かう方向（厚み方向に直交する方向）に広がり（図２（ａ）中の矢印Ａ２参照）、各等電位線同士の間隔が広がっている。これは、ウェル領域２に比べて不純物濃度の高い第２拡散層１１を第１拡散層４の下側に第１拡散層４から離間した状態で形成することにより、第１拡散層４内における空乏層の深さ方向および水平方向の広がりが変化したことの現われである。これにより、分離酸化膜３近傍の電界強度が低減されている。
　つまり、本実施の形態に係る高耐圧ＭＯＳトランジスタは、分離酸化膜３のソース領域５側の端部を含む分離酸化膜３近傍における電界強度が低減されることにより、耐圧の向上が図られている。
　また、分離酸化膜３のソース領域５側の端部における等電位線とゲート酸化膜７の下面とのなす角度は、比較例に係る高耐圧ＭＯＳトランジスタに比べて、大きくなっている。つまり、分離酸化膜３のソース領域５側の端部に発生する電界のゲート酸化膜７に直交する成分の大きさが減少している。これにより、ゲート酸化膜７へのホットキャリアの注入等が軽減するので、耐圧向上を図ることができる。
　また、本実施の形態に係る高耐圧ＭＯＳトランジスタは、図１（ａ）に示すように、第１拡散層４のソース領域５側の端部が、ゲート酸化膜７の下側のチャネル領域にせり出していないことにより、比較例に係る高耐圧ＭＯＳトランジスタに比べて、ソース５領域とドレイン領域６との間でのパンチスルー発生を抑制できる。
　ここにおいて、比較例に係る高耐圧ＭＯＳトランジスタの場合、パンチスルーの発生を抑制するために、チャネル長Ｌ１を大きくすることが考えられるが、チャネル長Ｌ１を大きくすると、その分、トランジスタ全体のサイズが大きくなってしまい、小型化を図る上で障害となる。これに対して、本実施の形態に係る高耐圧ＭＯＳトランジスタの場合、チャネル長を維持しつつ耐圧を向上させることができるので、トランジスタ全体のサイズの小型化を図ることができる。
　また、本実施の形態に係る高耐圧ＭＯＳトランジスタは、Ｎ型の第２拡散層１１が、第１拡散層４の下側における、第１拡散層４から離間した位置に形成されていることにより、第２拡散層１１を形成する際に、第１拡散層４の一部に第２拡散層１１が干渉することを抑制して、第１拡散層４の不純物濃度に斑が生じることを抑制できるので、第１拡散層４内の等電位線の分布を安定させることができるから、耐圧特性のばらつきを抑制することができる。また、第１拡散層４のうち、分離酸化膜３の下側の電流経路となる領域の拡散抵抗に影響しない。従って、分離酸化膜３の下側の電流パス（ドリフト領域）の抵抗増大を抑制することができる。
　＜製造方法＞
　本実施の形態に係る高耐圧ＭＯＳトランジスタの製造方法について説明する。
　まず、半導体基板（シリコン基板）１上におけるＮ型のウェル領域２を形成する予定のウェル領域形成予定領域以外の領域に、フォトリソグラフィ技術を利用してレジストマスクを形成する。その後、レジストマスクを介してリンイオンを注入する。ここで、イオン注入は、加速エネルギーを１００乃至１５０ｋｅＶ、ドーズ量を２．０×１０11乃至１．０×１０12ｃｍ-2として行う。その後、レジストマスクを除去し、温度１０００℃乃至１２００℃で熱処理を４時間乃至１０時間行い、注入したリンイオンを活性化させることにより、シリコン基板１の表面から深さ２μｍ乃至１５μｍ程度の深さのウェル領域２が形成される（図３（ａ）参照）。
　次に、シリコン基板１上に熱酸化処理によりシリコン酸化膜１２を形成した後に、ＣＶＤ法によりシリコン窒化膜１３を形成し、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により分離酸化膜３を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを形成する。そして、当該レジストマスクを用いてシリコン窒化膜１３だけをドライエッチングで除去することにより分離酸化膜形成予定領域にスリットＳを形成し、その後、レジストマスクを除去する。ここで、ＬＯＣＯＳ法により分離酸化膜３を形成する際、熱酸化処理を行うが、この熱酸化処理の際、スリットＳ周部のシリコン窒化膜１３が熱応力によってシリコン基板１の上方に捲り上がる。これにより、分離酸化膜３の面積は、シリコン窒化膜１３に形成されたスリットＳの面積に比べて大きくなる。従って、スリットＳの面積は、実際に作ろうとする分離酸化膜３の面積よりも小さくなるように作製する必要がある。その後、第１拡散層４を形成する予定の第１拡散層形成予定領域以外の領域をマスクするレジストマスク１４を形成した後に、イオン注入により、ホウ素をイオン注入する。ここで、イオン注入は、加速エネルギー１００乃至１５０ｋｅＶ、ドーズ量を５×１０12乃至２×１０13ｃｍ-2として行う（図３（ｂ）参照）。
　そして、レジストマスク１４を除去した後、熱酸化処理により分離酸化膜３を形成する。ここにおいて、その後、シリコン窒化膜１３およびシリコン酸化膜１２の一部（分離酸化膜３以外の領域に形成されたシリコン酸化膜１２）を除去する（図３（ｃ）参照）。この熱酸化処理の際に加わる熱により、ホウ素イオンが熱拡散および活性化して第１拡散層４が形成される。
　続いて、第２拡散層１１を形成する予定の第２拡散層形成予定領域以外の領域をマスクするレジストマスク１５を形成し、リンイオンを注入する（図３（ｄ）参照）。ここで、イオン注入は、加速エネルギー１０００乃至３０００ｋｅＶ、ドーズ量を１×１０11乃至１×１０12ｃｍ-2として行う。
　その後、レジストマスク１５を除去し、ゲート酸化膜７を形成した後に、ポリシリコン膜を形成する。次に、フォトリソグラフィ技術を利用してゲート電極８を形成するゲート電極形成予定領域以外の領域をマスクするレジストマスクを形成し、ドライエッチングによりポリシリコン膜をエッチングして、ゲート電極８を形成する（図３（ｅ）参照）。
　次に、フォトリソグラフィ技術を利用して、ソース領域５およびドレイン領域６を形成する予定のソース領域形成予定領域およびドレイン領域形成予定領域以外の領域をマスクするレジストマスクを形成した後に、ＢＦ２イオンを注入する。ここで、イオン注入は、加速エネルギー２０乃至４０ｋｅＶ、ドーズ量を１×１０15乃至５×１０15ｃｍ-2として行う。その後、レジストマスクを除去することにより、ソース領域５およびドレイン領域６が形成される（図３（ｆ）参照）。
　分離酸化膜３の形成前に第２拡散層１０を形成すると、分離酸化膜３を形成する時の加熱によって、表面に拡散され、ドリフト領域は薄くなる、またチャネル部分が濃くなることで電流能力を落としてしまうが、本発明では、電流能力の低下を防止できる。
　また、第１拡散層４の下側に第２拡散層１１を形成することにより、第１拡散層４内の不純物が深さ方向に拡散するのを抑えることができるので、第１拡散層４の不純物濃度に斑が発生することを抑制できるから、第１拡散層４内の等電位線の分布を安定させることができ、耐圧の劣化を抑制することができる。
　＜実施の形態２＞
　本実施の形態に係るＰチャネル型の高耐圧ＭＯＳトランジスタの構成について、図４を用いて説明する。
　図４（ａ）に示すように、この高耐圧ＭＯＳトランジスタは、Ｎ型のシリコン基板１の主表面上に、素子分離のために、分離酸化膜３が形成されている。このシリコン基板１は、主表面から所定の深さ（本実施の形態では、主表面から深さ２μｍ乃至１５μｍ程度）に至るまでの領域にＮ型のウェル領域２が形成されている。このウェル領域２の不純物濃度は、シリコン基板１自体の不純物濃度よりも高い。また、ウェル領域２内における上部であって且つ分離酸化膜３によって囲まれた領域には、Ｐ型のドレイン領域６が形成されており、このドレイン領域６から所定の間隔だけ隔てた位置にＰ型のソース領域５が形成されている。また、分離酸化膜３の下側には、ドレイン領域６の下側にも延びた状態でＰ型の第１拡散層４が形成されている。また、シリコン基板１上におけるソース領域５とドレイン領域６との間に相当する領域にはゲート酸化膜７が形成されており、ゲート酸化膜７の上側から分離酸化膜３の上側に亘ってゲート電極８が形成されている。そして、第１拡散層４の下側には、第１拡散層４から離間した状態でＮ型の第２拡散層１１が形成されている。この第２拡散層１１の不純物濃度は、ウェル領域２の不純物濃度よりも高い。また、第１拡散層４と第２拡散層１１との間には、第１拡散層４と接する状態でＰ型の第３拡散層１０が形成されている。この第３拡散層１０の不純物濃度は、第１拡散層４の不純物濃度よりも低い。
　図４（ａ）のＡ－Ａ方向における不純物濃度のプロファイルを図４（ｂ）に示す。このプロファイルには、図４（ｂ）に示すように、第１拡散層４の不純物濃度の分布中心に対応する深さ、第２拡散層１１の不純物濃度の分布中心に対応する深さおよび第３拡散層１０の不純物濃度の分布中心に対応する深さそれぞれにピークが存在し、この３つのピークから第１拡散層４の位置と、第２拡散層１１の位置と、第３拡散層１０とを特定することができる。
　シリコン基板１は、シリコン単結晶により形成され、比抵抗は５乃至７０Ω・ｃｍ程度である。
　ここで、ウェル領域２は、不純物濃度が２×１０14乃至１×１０16ｃｍ-3程度である。
　第１拡散層４は、不純物濃度が４×１０14乃至１×１０17ｃｍ-3程度であり、分離酸化膜３の下側から深さ１μｍ程度のところまで形成されている。
　第３拡散層１０は、不純物濃度が２×１０14乃至９×１０16ｃｍ-3程度であり、分離酸化膜３の下側から深さ０．５乃至２μｍ程度のところまで形成されている。この第１拡散層４および第３拡散層１０は、ホウ素をイオン注入することにより形成される。また、第３拡散層１０におけるソース領域５側の端部は、第１拡散層４のソース領域５側の端部より０乃至１μｍ程度、ドレイン領域６側に位置する。そして、第３拡散層１０は、図４（ｃ）に示すように、平面視で第１拡散層４の内側に位置している。
　また、第２拡散層１１は、不純物濃度が３×１０14乃至９×１０16ｃｍ-3程度であり、分離酸化膜３の下側から深さ１乃至２．５μｍ程度のところまで形成されている。また、第２拡散層１１におけるソース領域５側の端部は、第３拡散層１０におけるソース領域５側の端部と略同じ位置にある。そして、第２拡散層１１は、図４（ｃ）に示すように、平面視で第１拡散層４の内側に位置しており、平面視で第３拡散層１０と重なるように形成されている。従って、第３拡散層１０および第２拡散層１１をイオン注入により形成する際、共通のマスクを使用することができるので、マスク形成工程を省略することができるから、製造コストの削減を図ることができる。
　次に、本実施の形態に係る高耐圧ＭＯＳトランジスタについて、ドレイン領域６に電圧を印加したときにおける等電位線の分布を図５に示す。
　比較例に係る高耐圧ＭＯＳトランジスタでは、図２（ｂ）に示すように、ドレイン領域１０６に電圧を印加したときにおける、等電位線の分布が、拡散層１０４と拡散層１０９とが重なる領域である、第２分離酸化膜１０３ｂのソース領域５側の端部で、局所的に不純物濃度が濃くなる。このため、第２分離酸化膜１０３ｂのソース領域５側の端部における等電位線の間隔が局所的に狭くなっている。
　一方、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、図５に示すように、図１３に示す構成の高耐圧ＭＯＳトランジスタに比べて、等電位線の分布が第２拡散層１１側にシフトし（図５中の矢印参照）、等電位線の間隔が広がっている。つまり、本実施の形態に係る高耐圧ＭＯＳトランジスタは、第２分離酸化膜３ｂのソース領域５側における電界強度が低く抑制されるので、耐圧の向上を図ることができる。
　また、分離酸化膜３のソース領域５側の端部における等電位線とゲート酸化膜７の下面とのなす角度は、前述の比較例に係る高耐圧ＭＯＳトランジスタに比べて、大きくなっている。つまり、分離酸化膜３のソース領域５側の端部に発生する電界のゲート酸化膜７に直交する成分の大きさが減少している。これにより、ゲート酸化膜７へのホットキャリアの注入等が軽減するので、耐圧向上を図ることができる。
　結局、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、第１拡散層４と第２拡散層１１との間に、第１拡散層４に接する状態で第１拡散層４よりも不純物濃度の低い第３拡散層１０が形成されていることにより、第１拡散層４および第３拡散層１０内の空乏層の広がり形状が変わり、それに伴って、分離酸化膜３の外周部における等電位線の間隔が広がる、即ち、分離酸化膜３の外周部における電界強度が低下するので、耐圧の向上が図れる。
　また、第３拡散層１０のソース領域５側の端部が、第１拡散層４のソース領域５側の端部よりもドレイン領域６側に位置することにより、前述の比較例に係る高耐圧ＭＯＳトランジスタに比べて、ソース５領域とドレイン領域６との間でのパンチスルーの発生を抑制することができる。
　この高耐圧ＭＯＳトランジスタは、電流能力に大きな影響を与える分離酸化膜３の下側の領域に、第１拡散層４および第２拡散層１１が半導体基板１の厚み方向で重なる形で形成されていることにより、図１４に示す構成の高耐圧ＭＯＳトランジスタに比べて、分離酸化膜３の下側の電流パス（ドリフト領域）の抵抗を下げることができる。
＜変形例＞
　（１）前述の実施の形態１では、図１（ｃ）に示すように、平面視で第２拡散層１１が第１拡散層４と略重なる例について説明したが、これに限定されるものではない。例えば、図６（ａ）に示すように、平面視で第２拡散層１１が第１拡散層４に比べて小さくなるように形成されてなるものであってもよい。図６（ａ）におけるＸ－Ｘ線で破断した断面図が、図６（ｂ）である。本変形例では、図６（ｂ）に示すように、第２拡散層１１におけるソース領域５側の端部が、第１拡散層４におけるソース領域５側の端部よりもドレイン領域６側の位置にある。
　或いは、図７（ａ）に示すように、平面視で第２拡散層１１が第１拡散層４に比べて大きくなるように形成されてなるものであってもよい。図７（ａ）におけるＸ－Ｘ線で破断した断面図が、図７（ｂ）である。本変形例では、図７（ｂ）に示すように、第２拡散層１１におけるソース領域５側の端部が、第１拡散層４におけるソース領域５側の端部よりもソース領域５側の位置にある。
　（２）前述の実施の形態１では、図１（ｃ）に示すように、第２拡散層１１が、平面視で矩形状に形成されてなる例について説明したが、これに限定されるものではない。例えば、図８（ａ）に示すように、第２拡散層１１が、平面視でコーナー部分が円弧状に形成されてなるものであってもよい。また、図８（ｂ）に示すように、第２拡散層１１が、平面視で矩形のコーナー部分を直線状に切欠してなる八角形状に形成されてなるものであってもよい。本変形例によれば、第２拡散層１１におけるコーナー部での電界集中を緩和することができるので、耐圧の向上を図ることができる。言い換えると、空乏層端の曲率半径が大きくなり、曲線の曲がり具合が緩やかになるため、耐圧の向上を図ることができる。
　（３）前述の実施の形態１では、第１拡散層４が、平面視でドレイン領域６と重なる部位に形成され、且つ、第２拡散層１１が、平面視でドレイン領域６と重なる部位に形成されてなる例について説明したが、これに限定されるものではない。例えば、第２拡散層１１が、平面視でドレイン領域６と重なる部位に存在しない構成であってもよい（図９（ａ）参照）。図９（ａ）におけるＸ－Ｘ線で破断した断面図が、図９（ｂ）である。本変形例では、図９（ｂ）に示すように、第２拡散層１１が、ドレイン領域６の下側に対応する領域に形成されていない。
　（４）前述の実施の形態２では、図４（ｃ）に示すように、第２拡散層１１および第３拡散層１０が、平面視で第１拡散層４の内側に形成されてなる例について説明したが、これに限定されるものではない。例えば、図１０（ａ）に示すように、平面視で第１拡散層４、第２拡散層１１および第３拡散層１０が略重なるように形成されてなるものであってもよい。図９（ａ）におけるＸ－Ｘ線で破断した断面図が、図９（ｂ）である。本変形例では、図１０（ｂ）に示すように、第２拡散層１１および第３拡散層１０におけるソース領域５側の端部が、第１拡散層４におけるソース領域５側の端部と略等しい位置にある。
　（５）前述の実施の形態２では、図４（ｃ）に示すように、第２拡散層１１および第３拡散層１０が、平面視で矩形状に形成されてなる例について説明したが、これに限定されるものではない。例えば、図１１（ａ）に示すように、第２拡散層１１および第３拡散層１０が、平面視でコーナー部分が円弧状に形成されてなるものであってもよい。或いは、第２拡散層１１および第３拡散層１０が、平面視で矩形のコーナー部分を直線状に切欠してなる八角形状に形成されてなるものであってもよい。本変形例によれば、第２拡散層１１および第３拡散層１０におけるコーナー部での電界の集中を緩和することができるので、耐圧の向上を図ることができる。例えば、図１１（ｂ）に示すように、ゲート電極８およびソース領域５が、ドレイン領域６の周囲を囲むように形成されている場合、第２拡散層１１および第３拡散層１０における各コーナー部では、図１１（ｂ）中の矢印で示すように、電気力線（電界）の集中が緩和されることに伴い、電界強度が低減されることになる。
　（６）前述の実施の形態１および２では、分離酸化膜３をＬＯＣＯＳ法により形成する例について説明したが、分離酸化膜３の形成方法はＬＯＣＯＳ法に限定されるものではなく、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成されるものであってもよい。以下、ＳＴＩ法により分離酸化膜３を形成する場合の製造方法を図１２に基づいて説明する。
　まず、半導体基板（シリコン基板）１に、リンイオンの注入および熱処理を行うことで、シリコン基板１にウェル領域２を形成する（図１２（ａ）参照）。なお、具体的な方法は、実施の形態１と同様なので説明を省略する。
　次に、シリコン基板１上に熱酸化処理によりシリコン酸化膜１２を形成した後に、ＣＶＤ法によりシリコン窒化膜１３を形成し、ＳＴＩ法により分離酸化膜３を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを形成し、当該レジストマスクを用いてシリコン窒化膜１３だけをドライエッチングで除去する。その後、第１拡散層４を形成する予定の第１拡散層形成予定領域以外の領域をマスクするレジストマスク１４を形成した後に、イオン注入および熱処理を行うことにより、第１拡散層４を形成すし（図１２（ｂ））、その後、レジスト１４を除去する。
　次に、フォトリソグラフィ技術を利用して、分離酸化膜３を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを再び形成し、当該レジストマスクを用いてシリコン酸化膜１２をドライエッチングで除去し、更に、シリコン基板１をエッチングした後に、レジストマスクを除去することで、トレンチ構造を形成する（図１２（ｃ）参照）。その後、熱酸化法およびＣＶＤ法により、トレンチを埋めるようにシリコン酸化膜を形成し、その後、ＣＭＰ法による平坦化、シリコン窒化膜１３およびシリコン酸化膜の一部の除去を行うことにより、図１２（ｄ）に示す構造を得る。図１２（ｄ）の構造を形成した後の工程は、図３（ｄ）乃至（ｆ）と同様なので、説明を省略する。
　（７）前述の実施の形態１および２では、ウェル領域２および第２拡散層１１がＮ型、第１拡散層４および第３拡散層１０がＰ型である例について説明したが、これに限定されるものではなく、例えば、ウェル領域２および第２拡散層１１がＰ型、第１拡散層４および第３拡散層１０がＮ型であってもよい。
　（８）前述の実施の形態１では、第１拡散層４の不純物濃度が平均で４×１０14乃至１×１０17ｃｍ-3程度であり、分離酸化膜３の下側から深さ１μｍ程度のところまで形成され、また、第２拡散層１１の不純物濃度が平均で３×１０14乃至９×１０16ｃｍ-3程度であり、分離酸化膜３の下側から深さ０．５乃至２μｍ程度のところまで形成されてなる例について説明したが、第１拡散層４の不純物濃度および形成される領域の深さはこれに限定されるものでなく、第１拡散層４と第２拡散層１１とが離間して配置され、且つ、第２拡散層１１の不純物濃度がウェル領域２の不純物濃度より高ければよい。
　本発明は、高耐圧が求められる半導体装置として有用である。
　１　　シリコン基板（半導体基板）
　２　　ウェル領域
　３　　分離酸化膜
　４　　第１拡散層
　５　　ソース領域
　６　　ドレイン領域
　７　　ゲート酸化膜
　８　　ゲート電極
　１０　第３拡散層
　１１　第２拡散層

Claims (8)

  1. 　第１導電型のウェル領域が形成されるとともに、当該ウェル領域内における上部に第２導電型のソース領域および第２導電型のドレイン領域が形成されてなる半導体基板と、
    　前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ソース領域側に設けられたゲート酸化膜と、
    　前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ドレイン領域側に設けられた分離酸化膜と、
    　前記ゲート酸化膜と前記分離酸化膜の一部との上を覆うように形成されたゲート電極とを備える半導体装置において、
    　前記ウェル領域内には、前記分離酸化膜の下側を含む領域に第２導電型の第１拡散層が形成されるとともに、前記第１拡散層の下側に前記第１拡散層から離間した状態で第１導電型の第２拡散層が形成され、
    　前記第１拡散層の不純物濃度が、前記ドレイン領域の不純物濃度より低く、前記第２拡散層の不純物濃度が、前記ウェル領域の不純物濃度より高い
    　ことを特徴とする半導体装置。
  2. 　前記第１拡散層は、前記ドレイン領域の下側にも延びた状態で形成されてなる
    　ことを特徴とする請求項１記載の半導体装置。
  3. 　前記第２拡散層は、前記ドレイン領域の下側に対応する領域に形成されていない
    　ことを特徴とする請求項１記載の半導体装置。
  4. 　前記第２拡散層の前記ソース領域側の端部は、前記ドレイン領域から前記ソース領域に向かう方向において、前記第１拡散層の前記ソース領域側の端部と等しい位置、またはそれより前記ドレイン領域側に後退した位置にある
    　ことを特徴とする請求項１記載の半導体装置。
  5. 　前記ウェル領域内には、前記第１拡散層と前記第２拡散層との間に、前記第１拡散層と接する状態で第２導電型の第３拡散層が形成され、
    　前記第３拡散層の不純物濃度は、前記第１拡散層の不純物濃度よりも低い
    　ことを特徴とする請求項１記載の半導体装置。
  6. 　前記分離酸化膜は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成される
    　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記分離酸化膜は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成される
    　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  8. 　半導体基板に第１導電型のウェル領域を形成する工程と、
    　前記ウェル領域内に第２導電型のソース領域および第２導電型のドレイン領域を形成する工程と、
    　前記ウェル領域に第２導電型の第１拡散層を形成する工程と、
    　前記第１拡散層を形成する工程の後に、半導体基板上における、平面視で前記第１拡散層の一部と重なり且つ前記ソース領域と前記ドレイン領域との間に相当する領域における前記ドレイン領域側の部位に分離酸化膜を形成する工程と、
    　前記分離酸化膜を形成する工程の後に、前記第１拡散層の下側に前記第１拡散層に接する形で第２導電型の第２拡散層を形成する工程と、
    　前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域における前記ソース領域側にゲート酸化膜を形成する工程と、
    　前記ゲート酸化膜の上側から前記分離酸化膜の上側に亘ってゲート電極を形成する工程とを含む
    　ことを特徴とする半導体装置の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613391A (ja) * 1992-06-26 1994-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000174271A (ja) * 1998-12-09 2000-06-23 Sony Corp 半導体装置およびその製造方法
JP2004039982A (ja) * 2002-07-05 2004-02-05 Mitsubishi Electric Corp 半導体装置
JP2004335812A (ja) * 2003-05-09 2004-11-25 Nec Electronics Corp 高耐圧半導体装置及びその製造方法
JP2007266473A (ja) * 2006-03-29 2007-10-11 Mitsumi Electric Co Ltd 半導体装置
JP2008198851A (ja) * 2007-02-14 2008-08-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2010016154A (ja) * 2008-07-03 2010-01-21 Seiko Epson Corp 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613391A (ja) * 1992-06-26 1994-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000174271A (ja) * 1998-12-09 2000-06-23 Sony Corp 半導体装置およびその製造方法
JP2004039982A (ja) * 2002-07-05 2004-02-05 Mitsubishi Electric Corp 半導体装置
JP2004335812A (ja) * 2003-05-09 2004-11-25 Nec Electronics Corp 高耐圧半導体装置及びその製造方法
JP2007266473A (ja) * 2006-03-29 2007-10-11 Mitsumi Electric Co Ltd 半導体装置
JP2008198851A (ja) * 2007-02-14 2008-08-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2010016154A (ja) * 2008-07-03 2010-01-21 Seiko Epson Corp 半導体装置

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