JP2000174271A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 オフセット拡散層に近接する位置にオフセッ
ト拡散層と同じ導電型のウエルが形成されていても、必
要とされるドレイン耐圧を確保可能とする。 【解決手段】 半導体基板2のLOCOS酸化膜(素子
分離膜)3で電気的に分離された素子形成領域にドレイ
ン拡散層6が形成され、半導体基板2のドレイン拡散層
6の周りにオフセット拡散層8が形成され、オフセット
拡散層8に近接する位置のLOCOS酸化膜3の下方に
第2ウエル11が形成されてなるものにおいて、半導体
基板2には、少なくともオフセット拡散層8の下方でか
つ第2ウエル11とほぼ同じ深さ位置に、オフセット拡
散層8とは異なる導電型の埋め込み拡散層12が形成さ
れている。この埋め込み拡散層12は、例えば、オフセ
ット拡散層8を形成する工程時に、オフセット拡散用8
形成用のマスクをそのまま使用して高エネルギーのイオ
ン注入を行うことで形成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳細には、高耐圧トランジスタか
らなる半導体装置およびその製造方法に関する。
【0002】
【従来の技術】従来の高耐圧トランジスタとしては、半
導体基板の表層部に形成した高濃度のドレイン拡散層の
周りに、比較的低濃度のオフセット拡散層(オフセット
ドレイン)を設けてドレイン耐圧を確保したLOD(LO
COS OFFSET DRAIN) 型のもが知られている。
【0003】このLOD型高耐圧トランジスタの製造で
は、LOCOS法により半導体基板を酸化(以下、LO
COS酸化と記す)してLOCOS酸化膜からなる素子
分離膜を形成する前に、半導体基板上に形成されている
窒化シリコン(SiN)膜をマスクにしてイオン注入を
行い、その後のLOCOS酸化にて、先にイオン注入し
た不純物を拡散させることによって、後に形成するドレ
イン拡散層の周辺となる位置にオフセット拡散層を形成
している。
【0004】
【発明が解決しようとする課題】しかしながら、従来の
高耐圧トランジスタでは、オフセット拡散層に近接する
位置の素子分離膜の下方に、オフセット拡散層と同じ導
電型のウエルが形成されていると、オフセット拡散層と
ウエルとの距離が短いために、これら両者間でリークが
発生し、オフセット拡散層がウエルを介してソース拡散
層とパンチスルーを起こすという不具合が生じる。その
結果、必要とされるドレイン耐圧を確保することが難し
くなり、トランジスタ特性が低下したり、良好なデバイ
ス特性を確保できないといった事態を引き起こしてしま
う。
【0005】したがって、オフセット拡散層に近接する
位置にオフセット拡散層と同じ導電型のウエルが形成さ
れていても、必要とされるドレイン耐圧を確保できる技
術の開発が切望されている。
【0006】
【課題を解決するための手段】そこで上記課題を解決す
るために、本発明に係る半導体装置は、半導体基板の素
子分離膜で電気的に分離された素子形成領域にドレイン
拡散層が形成され、半導体基板のドレイン拡散層の周り
にオフセット拡散層が形成され、オフセット拡散層に近
接する位置の素子分離膜の下方にウエルが形成されてな
るものにおいて、半導体基板には、少なくとも上記オフ
セット拡散層の下方でかつ上記ウエルとほぼ同じ深さ位
置に、オフセット拡散層とは異なる導電型の埋め込み拡
散層が形成された構成となっている。
【0007】上記発明の半導体装置では、半導体基板の
ドレイン拡散層およびオフセット拡散層の下方でかつこ
のオフセット拡散層に近接するウエルとほぼ同じ深さ位
置に、オフセット拡散層とは異なる導電型の埋め込み拡
散層が形成されているため、この埋め込み拡散層によ
り、オフセット拡散層と上記ウエルと間に形成されるリ
ークパスが狭められ、この部分でのリークの発生が防止
される。すなわち、埋め込み拡散層がパンチスルースト
ッパ層となり、この埋め込み拡散層によって、オフセッ
ト拡散層が上記ウエルを介して、ドレイン拡散層ととも
に半導体基板に形成されるソース拡散層とパンチスルー
を起こしてしまうことが防止される。
【0008】また上記課題を解決するための本発明に係
る半導体装置の製造方法は、半導体基板の素子分離膜で
電気的に分離された素子形成領域に設けるドレイン拡散
層の周りに、イオン注入によってオフセット拡散層を形
成する工程を有した方法において、このオフセット拡散
層を形成する工程の際には、上記イオン注入の他に、こ
のイオン注入で用いるマスクをそのまま使用した他のイ
オン注入を行い、この他のイオン注入の際には、オフセ
ット拡散層を形成するイオン注入とは異なる導電型の不
純物を、オフセット拡散層に近接する位置の素子分離膜
の下方でかつオフセット拡散層と同じ導電型に形成する
ウエルとほぼ同じ深さ位置に導入可能な高エネルギー条
件で行うようになっている。
【0009】上記発明の半導体装置の製造方法では、オ
フセット拡散層を形成するイオン注入の他に、該イオン
注入で用いるマスクをそのまま使用した他のイオン注入
を行うとともに、この他のイオン注入の際には、オフセ
ット拡散層を形成するイオン注入とは異なる導電型の不
純物を、オフセット拡散層に近接して形成されるウエル
とほぼ同じ深さ位置に導入可能な高エネルギーで行うた
め、少なくともオフセット拡散層の下方でかつウエルと
ほぼ同じ深さ位置に、オフセット拡散層とは異なる導電
型の埋め込み拡散層が形成される。この埋め込み拡散層
は、上記発明の半導体装置に係る埋め込み拡散層となる
ものであり、よってこの埋め込み拡散層により、オフセ
ット拡散層がウエルを介して半導体基板のソース拡散層
とパンチスルーを起こすことが防止される上記発明の半
導体装置が製造される。しかも、この発明方法では、埋
め込み拡散層を形成する他のイオン注入を、オフセット
拡散層を形成するイオン注入で用いるマスクをそのまま
使用して行うため、イオン注入を1回追加するだけの最
小限の追加作業で済む。
【0010】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法の実施形態を図面に基づいて説明す
る。図1は本発明に係る半導体装置の一実施形態を示す
要部側断面図である。図1に示すようにこの半導体装置
1は、Pチャネル型のLOD型高耐圧トランジスタ(以
下、半導体装置1を高耐圧トランジスタ1と記す)であ
り、例えば、N型の半導体基板2に素子分離膜であるL
OCOS酸化膜3が形成されている。
【0011】LOCOS酸化膜3で電気的に分離された
素子形成領域には、その領域における半導体基板2上に
ゲート絶縁膜(図示略)を介してゲート電極4が形成さ
れている。ゲート電極4は例えば、ポリシリコン層4a
とシリサイド層4bとの積層膜であるいわゆるポリサイ
ドで構成されている。またゲート電極4の側壁には、サ
イドウォール5が形成されている。
【0012】さらに、素子形成領域におけるゲート電極
4の両側位置でかつ半導体基板2の表層部には、P+
のドレイン拡散層6とP+ 型のソース拡散層7とがそれ
ぞれ形成されている。ドレイン拡散層6の周りには、ド
レイン耐圧を確保するために、比較的低濃度のP型のL
OCOSオフセットドレイン層(PLO)であるオフセ
ット拡散層8が形成されている。詳細には、このオフセ
ット拡散層8は、ドレイン拡散層6の周縁部からドレイ
ン拡散層6に隣接するLOCOS酸化膜3の下に亘って
形成された状態となっている。
【0013】ゲート電極4に形成されたソース拡散層7
側のサイドウォール5の直下位置でかつ半導体基板2の
表層部には、P- 型の拡散層9が形成されている。ま
た、オフセット拡散層8に近接する位置のLOCOS酸
化膜3の下方には、N型の第1ウエル10が形成され、
さらにこの下層に、オフセット拡散層8と同じ導電型で
かつ高濃度のP+++ 型の第2ウエル11が形成されてい
る。この第2ウエル11が、本発明におけるウエルに相
当するものとなる。
【0014】そして、少なくともオフセット拡散層8の
下方でかつ第2ウエル11とほぼ同じ深さ位置に、オフ
セット拡散層8とは異なる導電型、つまりここではN-
型の埋め込み拡散層12が形成されている。本実施形態
において埋め込み拡散層12は、ドレイン拡散層6およ
びオフセット拡散層8の下方で、さらにオフセット拡散
層8から第2ウエル11の近くまで形成された状態にな
っている。
【0015】次に、上記のごとく構成された高耐圧トラ
ンジスタ1の製造方法に基づき、本発明に係る半導体装
置の製造方法の一実施形態を説明する。図2(a)〜
(c)は、実施形態の高耐圧トランジスタ1の製造方法
を工程順に示す要部側断面図であり、特に本発明方法の
特徴であるオフセット拡散層8および埋め込み拡散層1
2の形成工程を示す図である。
【0016】高耐圧トランジスタ1のオフセット拡散層
8および埋め込み拡散層12を形成するにあたっては、
予め図2(a)に示す基体20を作製しておく。すなわ
ち、N型の半導体基板2の表層に、加熱酸化によって酸
化シリコン膜21を形成し、酸化シリコン膜21上にC
VD法によって窒化シリコン膜22を形成する。次いで
フォトリソグラフィ(レジスト塗布、露光、現像、ベー
キング等)によって窒化シリコン膜22上にレジストパ
ターン(図示略)を形成し、続いてこのレジストパター
ンをマスクとした異方性エッチングによって窒化シリコ
ン膜22をパターニングして、LOCOS酸化膜3(図
1参照)を形成する位置を開口した(素子を形成しよう
とする領域を覆った)窒化シリコンパターン23を形成
する。
【0017】次いでフォトリソグラフィによって、半導
体基板2上に、オフセット拡散層8を形成するためのレ
ジストパターン24を形成する。このレジストパターン
24および窒化シリコンパターン23によって、オフセ
ット拡散層8を形成する領域が規定されることになる。
つまり、レジストパターン24および窒化シリコンパタ
ーン23が、次工程で行うオフセット拡散層8を形成す
るイオン注入の際のマスクとなる。このようにして基体
20が作製される。
【0018】上記のように作製された基体20を用い
て、この実施形態の方法ではまず、図2(b)に示すご
とく、基体20の半導体基板2に、レジストパターン2
4および窒化シリコンパターン23をマスクとしたイオ
ン注入を行ってオフセット拡散層8を形成する工程を行
う。その際には、上記したように窒化シリコンパターン
23がマスクとなる程度のエネルギーにて半導体基板2
の表層部にP型の不純物を打ち込むため、窒化シリコン
パターン23の直下には不純物が打ち込まれない。また
後の工程では、窒化シリコンパターン23の直下にP型
の不純物が選択的に打ち込まれてドレイン拡散層6が設
けられることになるため、このドレイン拡散層6の周り
にオフセット拡散層8が形成されることになる。
【0019】上記工程では続いて、オフセット拡散層8
を形成するイオン注入時とは異なる導電型(ここではN
型)の不純物を用いて、図2(c)に示すように他のイ
オン注入を行う。その際には、オフセット拡散層8を形
成した際のマスクであるレジストパターン24および窒
化シリコンパターン23を除去することなくそのまま使
用する。しかしながら、後にLOCOS酸化膜3の下方
に形成する第2ウエル11(図1参照)とほぼ同じ深さ
位置に導入可能な高エネルギー条件にてイオン注入を行
うため、レジストパターン24が実質的なマスクとな
り、窒化シリコンパターン23のみで覆われている部分
の直下にも不純物が打ち込まれることになる。この結
果、オフセット拡散層8の下方および窒化シリコンパタ
ーン23のみで覆われている部分の下方にN型の埋め込
み拡散層12が形成される。
【0020】なお、この実施形態の方法では、オフセッ
ト拡散層8を形成するイオン注入を行った後に、埋め込
み拡散層12を形成するイオン注入を行っているが、同
じマスクを使用することから、埋め込み拡散層12を形
成するイオン注入を行った後にオフセット拡散層8を形
成するイオン注入を行うこともできる。
【0021】その後は、従来と同様に、レジストパター
ン23を除去し、窒化シリコンパターン23をマスクと
したLOCOS酸化を行って、半導体基板2にLOCO
S酸化膜3を形成する。この熱処理によって、半導体基
板2に打ち込まれた不純物が活性化される。次いで窒化
シリコンパターン23および酸化シリコン膜21を除去
した後、イオン注入によって、オフセット拡散層8に近
接する位置のLOCOS酸化膜3の下方に、N型の第1
ウエル10を形成し、第1ウエル10の下層にオフセッ
ト拡散層8と同じP+++ 型のウエル11を形成する。
【0022】次に、半導体基板2の表層にゲート絶縁膜
を形成する。続いて、半導体基板2上にポリシリコン層
4aおよびシリサイド層4bを成膜し、これらをパター
ニングして半導体基板2上のLOCOS酸化膜3で電気
的に分離された素子形成領域にポリサイドからなるゲー
ト電極4を形成する。次いで、ゲート電極4をマスクと
したイオン注入を行ってP- 型の拡散層9を形成し、さ
らにゲート電極4の側壁にサイドウォール5を形成した
後にイオン注入を行うことによって、素子形成領域にお
ける半導体基板2に不純物を選択的に導入してP+ 型の
ドレイン拡散層6およびソース拡散層7を形成する。
【0023】そして、不純物を活性化するための熱処理
を行うことにより、ドレイン拡散層6およびオフセット
拡散層8の下方で、さらにオフセット拡散層8から第2
ウエル11の近くまで埋め込み拡散層12が形成された
上記の高耐圧トランジスタ1が製造される。
【0024】このように製造された高耐圧トランジスタ
1では、半導体基板2のドレイン拡散層およびオフセッ
ト拡散層6の下方でかつこのオフセット拡散層6に近接
する第2ウエル11とほぼ同じ深さ位置に、オフセット
拡散層6とは異なる導電型の埋め込み拡散層12が形成
された構造となっている。そのため、埋め込み拡散層1
2により、オフセット拡散層8と第2ウエル11と間に
形成される図1中破線矢印にて示すリークパスが狭めら
れ、この部分でのリークの発生を防止できることにな
る。すなわち、埋め込み拡散層12がパンチスルースト
ッパ層となり、オフセット拡散層8が第2ウエル11を
介して半導体基板2のソース拡散層7とパンチスルーを
起こしてしまうのを防止することができる。
【0025】したがって、必要とするドレイン耐圧を確
保することができるので、トランジスタ特性が向上し、
良好なデバイス特性を有する高耐圧トランジスタ1を実
現することができる。
【0026】また上記実施形態の方法では、オフセット
拡散層8を形成するイオン注入で用いるマスクをそのま
ま使用し、高エネルギーのイオン注入を行うことにより
埋め込み拡散層12を形成するので、イオン注入を1回
追加するだけの最小限の追加作業で済む。よって、製造
コストの上昇を最小限に抑えつつ、トランジスタ特性が
向上しかつデバイス特性が確保された高耐圧トランジス
タ1を製造することができる。
【0027】なお、本実施形態では、Pチャネル型のL
OD型高耐圧トランジスタおよびその製造に本発明を適
用した例を述べたが、本発明はNチャネル型のLOD型
高耐圧トランジスタおよびその製造にも適用することが
できる。
【0028】
【発明の効果】以上説明したように本発明に係る半導体
装置によれば、半導体基板のドレイン拡散層およびオフ
セット拡散層の下方でかつこのオフセット拡散層に近接
するウエルとほぼ同じ深さ位置に、オフセット拡散層と
は異なる導電型の埋め込み拡散層を設けて、オフセット
拡散層と上記ウエルと間でのリークの発生を防止する構
造としたので、必要とするドレイン耐圧を確保すること
ができる。よって、トランジスタ特性が向上し、良好な
デバイス特性を有する高耐圧の半導体装置を実現するこ
とができる。
【0029】また本発明に係る半導体装置の製造方法で
は、オフセット拡散層を形成する工程の際、オフセット
拡散層を形成するイオン注入の他に、この工程のイオン
注入で用いるマスクをそのまま使用し、オフセット拡散
層に近接して形成されるウエルとほぼ同じ深さ位置に導
入可能な高エネルギー条件にて他のイオン注入を行うの
で、オフセット拡散層と上記ウエルと間でのリークの発
生を防止する上記発明の埋め込み拡散層を、イオン注入
を1回追加するだけの最小限の追加作業で形成できる。
したがって、製造コストの上昇を最小限に抑えつつ、ト
ランジスタ特性が向上しかつデバイス特性が確保された
高耐圧の半導体装置を製造することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の一実施形態を示す要
部側断面図である。
【図2】(a)〜(c)は本発明に係る半導体装置の一
実施形態を工程順に示す要部側断面図であり、実施形態
の高耐圧トランジスタにおけるオフセット拡散層および
埋め込み拡散層の形成工程を示す図である。
【符号の説明】
1…高耐圧トランジスタ、2…半導体基板、3…LOC
OS酸化膜、6…ドレイン拡散層、8…オフセット拡散
層、11…第2ウエル、12…埋め込み拡散層、23…
窒化シリコンパターン、24…レジストパターン

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の素子分離膜で電気的に分離
    された素子形成領域にドレイン拡散層が形成され、前記
    半導体基板の前記ドレイン拡散層の周りにオフセット拡
    散層が形成され、該オフセット拡散層に近接する位置の
    前記素子分離膜の下方に前記オフセット拡散層と同じ導
    電型のウエルが形成されてなる半導体装置において、 前記半導体基板には、少なくとも前記オフセット拡散層
    の下方でかつ前記ウエルとほぼ同じ深さ位置に、前記オ
    フセット拡散層とは異なる導電型の埋め込み拡散層が形
    成されていることを特徴とする半導体装置。
  2. 【請求項2】 前記オフセット拡散層はP型の導電型が
    付与されており、 前記埋め込み拡散層はN型の導電型が付与されてなるこ
    とを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 半導体基板の素子分離膜で電気的に分離
    された素子形成領域に設けるドレイン拡散層の周りに、
    イオン注入によってオフセット拡散層を形成する工程を
    有する半導体装置の製造方法において、 前記オフセット拡散層を形成する工程の際には、前記イ
    オン注入の他に、このイオン注入で用いるマスクをその
    まま使用した他のイオン注入を行い、 前記他のイオン注入の際には、前記オフセット拡散層を
    形成するイオン注入とは異なる導電型の不純物を、オフ
    セット拡散層に近接する位置の前記素子分離膜の下方で
    かつ該オフセット拡散層と同じ導電型に形成するウエル
    とほぼ同じ深さ位置に導入可能な高エネルギー条件にて
    行うことを特徴とする半導体装置の製造方法。
  4. 【請求項4】 前記オフセットを拡散層を形成するイオ
    ン注入の際には、P型の不純物を用い、 前記埋め込み拡散層を形成するイオン注入の際には、N
    型の不純物を用いることを特徴とする請求項3記載の半
    導体装置の製造方法。
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