JP2000174271A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000174271A JP2000174271A JP10349605A JP34960598A JP2000174271A JP 2000174271 A JP2000174271 A JP 2000174271A JP 10349605 A JP10349605 A JP 10349605A JP 34960598 A JP34960598 A JP 34960598A JP 2000174271 A JP2000174271 A JP 2000174271A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- offset
- offset diffusion
- ion implantation
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 149
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 128
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 オフセット拡散層に近接する位置にオフセッ
ト拡散層と同じ導電型のウエルが形成されていても、必
要とされるドレイン耐圧を確保可能とする。 【解決手段】 半導体基板２のＬＯＣＯＳ酸化膜（素子
分離膜）３で電気的に分離された素子形成領域にドレイ
ン拡散層６が形成され、半導体基板２のドレイン拡散層
６の周りにオフセット拡散層８が形成され、オフセット
拡散層８に近接する位置のＬＯＣＯＳ酸化膜３の下方に
第２ウエル１１が形成されてなるものにおいて、半導体
基板２には、少なくともオフセット拡散層８の下方でか
つ第２ウエル１１とほぼ同じ深さ位置に、オフセット拡
散層８とは異なる導電型の埋め込み拡散層１２が形成さ
れている。この埋め込み拡散層１２は、例えば、オフセ
ット拡散層８を形成する工程時に、オフセット拡散用８
形成用のマスクをそのまま使用して高エネルギーのイオ
ン注入を行うことで形成される。
ト拡散層と同じ導電型のウエルが形成されていても、必
要とされるドレイン耐圧を確保可能とする。 【解決手段】 半導体基板２のＬＯＣＯＳ酸化膜（素子
分離膜）３で電気的に分離された素子形成領域にドレイ
ン拡散層６が形成され、半導体基板２のドレイン拡散層
６の周りにオフセット拡散層８が形成され、オフセット
拡散層８に近接する位置のＬＯＣＯＳ酸化膜３の下方に
第２ウエル１１が形成されてなるものにおいて、半導体
基板２には、少なくともオフセット拡散層８の下方でか
つ第２ウエル１１とほぼ同じ深さ位置に、オフセット拡
散層８とは異なる導電型の埋め込み拡散層１２が形成さ
れている。この埋め込み拡散層１２は、例えば、オフセ
ット拡散層８を形成する工程時に、オフセット拡散用８
形成用のマスクをそのまま使用して高エネルギーのイオ
ン注入を行うことで形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳細には、高耐圧トランジスタか
らなる半導体装置およびその製造方法に関する。
その製造方法に関し、詳細には、高耐圧トランジスタか
らなる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の高耐圧トランジスタとしては、半
導体基板の表層部に形成した高濃度のドレイン拡散層の
周りに、比較的低濃度のオフセット拡散層（オフセット
ドレイン）を設けてドレイン耐圧を確保したＬＯＤ（LO
COS OFFSET DRAIN) 型のもが知られている。
導体基板の表層部に形成した高濃度のドレイン拡散層の
周りに、比較的低濃度のオフセット拡散層（オフセット
ドレイン）を設けてドレイン耐圧を確保したＬＯＤ（LO
COS OFFSET DRAIN) 型のもが知られている。
【０００３】このＬＯＤ型高耐圧トランジスタの製造で
は、ＬＯＣＯＳ法により半導体基板を酸化（以下、ＬＯ
ＣＯＳ酸化と記す）してＬＯＣＯＳ酸化膜からなる素子
分離膜を形成する前に、半導体基板上に形成されている
窒化シリコン（ＳｉＮ）膜をマスクにしてイオン注入を
行い、その後のＬＯＣＯＳ酸化にて、先にイオン注入し
た不純物を拡散させることによって、後に形成するドレ
イン拡散層の周辺となる位置にオフセット拡散層を形成
している。
は、ＬＯＣＯＳ法により半導体基板を酸化（以下、ＬＯ
ＣＯＳ酸化と記す）してＬＯＣＯＳ酸化膜からなる素子
分離膜を形成する前に、半導体基板上に形成されている
窒化シリコン（ＳｉＮ）膜をマスクにしてイオン注入を
行い、その後のＬＯＣＯＳ酸化にて、先にイオン注入し
た不純物を拡散させることによって、後に形成するドレ
イン拡散層の周辺となる位置にオフセット拡散層を形成
している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
高耐圧トランジスタでは、オフセット拡散層に近接する
位置の素子分離膜の下方に、オフセット拡散層と同じ導
電型のウエルが形成されていると、オフセット拡散層と
ウエルとの距離が短いために、これら両者間でリークが
発生し、オフセット拡散層がウエルを介してソース拡散
層とパンチスルーを起こすという不具合が生じる。その
結果、必要とされるドレイン耐圧を確保することが難し
くなり、トランジスタ特性が低下したり、良好なデバイ
ス特性を確保できないといった事態を引き起こしてしま
う。
高耐圧トランジスタでは、オフセット拡散層に近接する
位置の素子分離膜の下方に、オフセット拡散層と同じ導
電型のウエルが形成されていると、オフセット拡散層と
ウエルとの距離が短いために、これら両者間でリークが
発生し、オフセット拡散層がウエルを介してソース拡散
層とパンチスルーを起こすという不具合が生じる。その
結果、必要とされるドレイン耐圧を確保することが難し
くなり、トランジスタ特性が低下したり、良好なデバイ
ス特性を確保できないといった事態を引き起こしてしま
う。
【０００５】したがって、オフセット拡散層に近接する
位置にオフセット拡散層と同じ導電型のウエルが形成さ
れていても、必要とされるドレイン耐圧を確保できる技
術の開発が切望されている。
位置にオフセット拡散層と同じ導電型のウエルが形成さ
れていても、必要とされるドレイン耐圧を確保できる技
術の開発が切望されている。
【０００６】
【課題を解決するための手段】そこで上記課題を解決す
るために、本発明に係る半導体装置は、半導体基板の素
子分離膜で電気的に分離された素子形成領域にドレイン
拡散層が形成され、半導体基板のドレイン拡散層の周り
にオフセット拡散層が形成され、オフセット拡散層に近
接する位置の素子分離膜の下方にウエルが形成されてな
るものにおいて、半導体基板には、少なくとも上記オフ
セット拡散層の下方でかつ上記ウエルとほぼ同じ深さ位
置に、オフセット拡散層とは異なる導電型の埋め込み拡
散層が形成された構成となっている。
るために、本発明に係る半導体装置は、半導体基板の素
子分離膜で電気的に分離された素子形成領域にドレイン
拡散層が形成され、半導体基板のドレイン拡散層の周り
にオフセット拡散層が形成され、オフセット拡散層に近
接する位置の素子分離膜の下方にウエルが形成されてな
るものにおいて、半導体基板には、少なくとも上記オフ
セット拡散層の下方でかつ上記ウエルとほぼ同じ深さ位
置に、オフセット拡散層とは異なる導電型の埋め込み拡
散層が形成された構成となっている。
【０００７】上記発明の半導体装置では、半導体基板の
ドレイン拡散層およびオフセット拡散層の下方でかつこ
のオフセット拡散層に近接するウエルとほぼ同じ深さ位
置に、オフセット拡散層とは異なる導電型の埋め込み拡
散層が形成されているため、この埋め込み拡散層によ
り、オフセット拡散層と上記ウエルと間に形成されるリ
ークパスが狭められ、この部分でのリークの発生が防止
される。すなわち、埋め込み拡散層がパンチスルースト
ッパ層となり、この埋め込み拡散層によって、オフセッ
ト拡散層が上記ウエルを介して、ドレイン拡散層ととも
に半導体基板に形成されるソース拡散層とパンチスルー
を起こしてしまうことが防止される。
ドレイン拡散層およびオフセット拡散層の下方でかつこ
のオフセット拡散層に近接するウエルとほぼ同じ深さ位
置に、オフセット拡散層とは異なる導電型の埋め込み拡
散層が形成されているため、この埋め込み拡散層によ
り、オフセット拡散層と上記ウエルと間に形成されるリ
ークパスが狭められ、この部分でのリークの発生が防止
される。すなわち、埋め込み拡散層がパンチスルースト
ッパ層となり、この埋め込み拡散層によって、オフセッ
ト拡散層が上記ウエルを介して、ドレイン拡散層ととも
に半導体基板に形成されるソース拡散層とパンチスルー
を起こしてしまうことが防止される。
【０００８】また上記課題を解決するための本発明に係
る半導体装置の製造方法は、半導体基板の素子分離膜で
電気的に分離された素子形成領域に設けるドレイン拡散
層の周りに、イオン注入によってオフセット拡散層を形
成する工程を有した方法において、このオフセット拡散
層を形成する工程の際には、上記イオン注入の他に、こ
のイオン注入で用いるマスクをそのまま使用した他のイ
オン注入を行い、この他のイオン注入の際には、オフセ
ット拡散層を形成するイオン注入とは異なる導電型の不
純物を、オフセット拡散層に近接する位置の素子分離膜
の下方でかつオフセット拡散層と同じ導電型に形成する
ウエルとほぼ同じ深さ位置に導入可能な高エネルギー条
件で行うようになっている。
る半導体装置の製造方法は、半導体基板の素子分離膜で
電気的に分離された素子形成領域に設けるドレイン拡散
層の周りに、イオン注入によってオフセット拡散層を形
成する工程を有した方法において、このオフセット拡散
層を形成する工程の際には、上記イオン注入の他に、こ
のイオン注入で用いるマスクをそのまま使用した他のイ
オン注入を行い、この他のイオン注入の際には、オフセ
ット拡散層を形成するイオン注入とは異なる導電型の不
純物を、オフセット拡散層に近接する位置の素子分離膜
の下方でかつオフセット拡散層と同じ導電型に形成する
ウエルとほぼ同じ深さ位置に導入可能な高エネルギー条
件で行うようになっている。
【０００９】上記発明の半導体装置の製造方法では、オ
フセット拡散層を形成するイオン注入の他に、該イオン
注入で用いるマスクをそのまま使用した他のイオン注入
を行うとともに、この他のイオン注入の際には、オフセ
ット拡散層を形成するイオン注入とは異なる導電型の不
純物を、オフセット拡散層に近接して形成されるウエル
とほぼ同じ深さ位置に導入可能な高エネルギーで行うた
め、少なくともオフセット拡散層の下方でかつウエルと
ほぼ同じ深さ位置に、オフセット拡散層とは異なる導電
型の埋め込み拡散層が形成される。この埋め込み拡散層
は、上記発明の半導体装置に係る埋め込み拡散層となる
ものであり、よってこの埋め込み拡散層により、オフセ
ット拡散層がウエルを介して半導体基板のソース拡散層
とパンチスルーを起こすことが防止される上記発明の半
導体装置が製造される。しかも、この発明方法では、埋
め込み拡散層を形成する他のイオン注入を、オフセット
拡散層を形成するイオン注入で用いるマスクをそのまま
使用して行うため、イオン注入を１回追加するだけの最
小限の追加作業で済む。
フセット拡散層を形成するイオン注入の他に、該イオン
注入で用いるマスクをそのまま使用した他のイオン注入
を行うとともに、この他のイオン注入の際には、オフセ
ット拡散層を形成するイオン注入とは異なる導電型の不
純物を、オフセット拡散層に近接して形成されるウエル
とほぼ同じ深さ位置に導入可能な高エネルギーで行うた
め、少なくともオフセット拡散層の下方でかつウエルと
ほぼ同じ深さ位置に、オフセット拡散層とは異なる導電
型の埋め込み拡散層が形成される。この埋め込み拡散層
は、上記発明の半導体装置に係る埋め込み拡散層となる
ものであり、よってこの埋め込み拡散層により、オフセ
ット拡散層がウエルを介して半導体基板のソース拡散層
とパンチスルーを起こすことが防止される上記発明の半
導体装置が製造される。しかも、この発明方法では、埋
め込み拡散層を形成する他のイオン注入を、オフセット
拡散層を形成するイオン注入で用いるマスクをそのまま
使用して行うため、イオン注入を１回追加するだけの最
小限の追加作業で済む。
【００１０】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法の実施形態を図面に基づいて説明す
る。図１は本発明に係る半導体装置の一実施形態を示す
要部側断面図である。図１に示すようにこの半導体装置
１は、Ｐチャネル型のＬＯＤ型高耐圧トランジスタ（以
下、半導体装置１を高耐圧トランジスタ１と記す）であ
り、例えば、Ｎ型の半導体基板２に素子分離膜であるＬ
ＯＣＯＳ酸化膜３が形成されている。
よびその製造方法の実施形態を図面に基づいて説明す
る。図１は本発明に係る半導体装置の一実施形態を示す
要部側断面図である。図１に示すようにこの半導体装置
１は、Ｐチャネル型のＬＯＤ型高耐圧トランジスタ（以
下、半導体装置１を高耐圧トランジスタ１と記す）であ
り、例えば、Ｎ型の半導体基板２に素子分離膜であるＬ
ＯＣＯＳ酸化膜３が形成されている。
【００１１】ＬＯＣＯＳ酸化膜３で電気的に分離された
素子形成領域には、その領域における半導体基板２上に
ゲート絶縁膜（図示略）を介してゲート電極４が形成さ
れている。ゲート電極４は例えば、ポリシリコン層４ａ
とシリサイド層４ｂとの積層膜であるいわゆるポリサイ
ドで構成されている。またゲート電極４の側壁には、サ
イドウォール５が形成されている。
素子形成領域には、その領域における半導体基板２上に
ゲート絶縁膜（図示略）を介してゲート電極４が形成さ
れている。ゲート電極４は例えば、ポリシリコン層４ａ
とシリサイド層４ｂとの積層膜であるいわゆるポリサイ
ドで構成されている。またゲート電極４の側壁には、サ
イドウォール５が形成されている。
【００１２】さらに、素子形成領域におけるゲート電極
４の両側位置でかつ半導体基板２の表層部には、Ｐ+ 型
のドレイン拡散層６とＰ+ 型のソース拡散層７とがそれ
ぞれ形成されている。ドレイン拡散層６の周りには、ド
レイン耐圧を確保するために、比較的低濃度のＰ型のＬ
ＯＣＯＳオフセットドレイン層（ＰＬＯ）であるオフセ
ット拡散層８が形成されている。詳細には、このオフセ
ット拡散層８は、ドレイン拡散層６の周縁部からドレイ
ン拡散層６に隣接するＬＯＣＯＳ酸化膜３の下に亘って
形成された状態となっている。
４の両側位置でかつ半導体基板２の表層部には、Ｐ+ 型
のドレイン拡散層６とＰ+ 型のソース拡散層７とがそれ
ぞれ形成されている。ドレイン拡散層６の周りには、ド
レイン耐圧を確保するために、比較的低濃度のＰ型のＬ
ＯＣＯＳオフセットドレイン層（ＰＬＯ）であるオフセ
ット拡散層８が形成されている。詳細には、このオフセ
ット拡散層８は、ドレイン拡散層６の周縁部からドレイ
ン拡散層６に隣接するＬＯＣＯＳ酸化膜３の下に亘って
形成された状態となっている。
【００１３】ゲート電極４に形成されたソース拡散層７
側のサイドウォール５の直下位置でかつ半導体基板２の
表層部には、Ｐ- 型の拡散層９が形成されている。ま
た、オフセット拡散層８に近接する位置のＬＯＣＯＳ酸
化膜３の下方には、Ｎ型の第１ウエル１０が形成され、
さらにこの下層に、オフセット拡散層８と同じ導電型で
かつ高濃度のＰ+++ 型の第２ウエル１１が形成されてい
る。この第２ウエル１１が、本発明におけるウエルに相
当するものとなる。
側のサイドウォール５の直下位置でかつ半導体基板２の
表層部には、Ｐ- 型の拡散層９が形成されている。ま
た、オフセット拡散層８に近接する位置のＬＯＣＯＳ酸
化膜３の下方には、Ｎ型の第１ウエル１０が形成され、
さらにこの下層に、オフセット拡散層８と同じ導電型で
かつ高濃度のＰ+++ 型の第２ウエル１１が形成されてい
る。この第２ウエル１１が、本発明におけるウエルに相
当するものとなる。
【００１４】そして、少なくともオフセット拡散層８の
下方でかつ第２ウエル１１とほぼ同じ深さ位置に、オフ
セット拡散層８とは異なる導電型、つまりここではＮ-
型の埋め込み拡散層１２が形成されている。本実施形態
において埋め込み拡散層１２は、ドレイン拡散層６およ
びオフセット拡散層８の下方で、さらにオフセット拡散
層８から第２ウエル１１の近くまで形成された状態にな
っている。
下方でかつ第２ウエル１１とほぼ同じ深さ位置に、オフ
セット拡散層８とは異なる導電型、つまりここではＮ-
型の埋め込み拡散層１２が形成されている。本実施形態
において埋め込み拡散層１２は、ドレイン拡散層６およ
びオフセット拡散層８の下方で、さらにオフセット拡散
層８から第２ウエル１１の近くまで形成された状態にな
っている。
【００１５】次に、上記のごとく構成された高耐圧トラ
ンジスタ１の製造方法に基づき、本発明に係る半導体装
置の製造方法の一実施形態を説明する。図２（ａ）〜
（ｃ）は、実施形態の高耐圧トランジスタ１の製造方法
を工程順に示す要部側断面図であり、特に本発明方法の
特徴であるオフセット拡散層８および埋め込み拡散層１
２の形成工程を示す図である。
ンジスタ１の製造方法に基づき、本発明に係る半導体装
置の製造方法の一実施形態を説明する。図２（ａ）〜
（ｃ）は、実施形態の高耐圧トランジスタ１の製造方法
を工程順に示す要部側断面図であり、特に本発明方法の
特徴であるオフセット拡散層８および埋め込み拡散層１
２の形成工程を示す図である。
【００１６】高耐圧トランジスタ１のオフセット拡散層
８および埋め込み拡散層１２を形成するにあたっては、
予め図２（ａ）に示す基体２０を作製しておく。すなわ
ち、Ｎ型の半導体基板２の表層に、加熱酸化によって酸
化シリコン膜２１を形成し、酸化シリコン膜２１上にＣ
ＶＤ法によって窒化シリコン膜２２を形成する。次いで
フォトリソグラフィ（レジスト塗布、露光、現像、ベー
キング等）によって窒化シリコン膜２２上にレジストパ
ターン（図示略）を形成し、続いてこのレジストパター
ンをマスクとした異方性エッチングによって窒化シリコ
ン膜２２をパターニングして、ＬＯＣＯＳ酸化膜３（図
１参照）を形成する位置を開口した（素子を形成しよう
とする領域を覆った）窒化シリコンパターン２３を形成
する。
８および埋め込み拡散層１２を形成するにあたっては、
予め図２（ａ）に示す基体２０を作製しておく。すなわ
ち、Ｎ型の半導体基板２の表層に、加熱酸化によって酸
化シリコン膜２１を形成し、酸化シリコン膜２１上にＣ
ＶＤ法によって窒化シリコン膜２２を形成する。次いで
フォトリソグラフィ（レジスト塗布、露光、現像、ベー
キング等）によって窒化シリコン膜２２上にレジストパ
ターン（図示略）を形成し、続いてこのレジストパター
ンをマスクとした異方性エッチングによって窒化シリコ
ン膜２２をパターニングして、ＬＯＣＯＳ酸化膜３（図
１参照）を形成する位置を開口した（素子を形成しよう
とする領域を覆った）窒化シリコンパターン２３を形成
する。
【００１７】次いでフォトリソグラフィによって、半導
体基板２上に、オフセット拡散層８を形成するためのレ
ジストパターン２４を形成する。このレジストパターン
２４および窒化シリコンパターン２３によって、オフセ
ット拡散層８を形成する領域が規定されることになる。
つまり、レジストパターン２４および窒化シリコンパタ
ーン２３が、次工程で行うオフセット拡散層８を形成す
るイオン注入の際のマスクとなる。このようにして基体
２０が作製される。
体基板２上に、オフセット拡散層８を形成するためのレ
ジストパターン２４を形成する。このレジストパターン
２４および窒化シリコンパターン２３によって、オフセ
ット拡散層８を形成する領域が規定されることになる。
つまり、レジストパターン２４および窒化シリコンパタ
ーン２３が、次工程で行うオフセット拡散層８を形成す
るイオン注入の際のマスクとなる。このようにして基体
２０が作製される。
【００１８】上記のように作製された基体２０を用い
て、この実施形態の方法ではまず、図２（ｂ）に示すご
とく、基体２０の半導体基板２に、レジストパターン２
４および窒化シリコンパターン２３をマスクとしたイオ
ン注入を行ってオフセット拡散層８を形成する工程を行
う。その際には、上記したように窒化シリコンパターン
２３がマスクとなる程度のエネルギーにて半導体基板２
の表層部にＰ型の不純物を打ち込むため、窒化シリコン
パターン２３の直下には不純物が打ち込まれない。また
後の工程では、窒化シリコンパターン２３の直下にＰ型
の不純物が選択的に打ち込まれてドレイン拡散層６が設
けられることになるため、このドレイン拡散層６の周り
にオフセット拡散層８が形成されることになる。
て、この実施形態の方法ではまず、図２（ｂ）に示すご
とく、基体２０の半導体基板２に、レジストパターン２
４および窒化シリコンパターン２３をマスクとしたイオ
ン注入を行ってオフセット拡散層８を形成する工程を行
う。その際には、上記したように窒化シリコンパターン
２３がマスクとなる程度のエネルギーにて半導体基板２
の表層部にＰ型の不純物を打ち込むため、窒化シリコン
パターン２３の直下には不純物が打ち込まれない。また
後の工程では、窒化シリコンパターン２３の直下にＰ型
の不純物が選択的に打ち込まれてドレイン拡散層６が設
けられることになるため、このドレイン拡散層６の周り
にオフセット拡散層８が形成されることになる。
【００１９】上記工程では続いて、オフセット拡散層８
を形成するイオン注入時とは異なる導電型（ここではＮ
型）の不純物を用いて、図２（ｃ）に示すように他のイ
オン注入を行う。その際には、オフセット拡散層８を形
成した際のマスクであるレジストパターン２４および窒
化シリコンパターン２３を除去することなくそのまま使
用する。しかしながら、後にＬＯＣＯＳ酸化膜３の下方
に形成する第２ウエル１１（図１参照）とほぼ同じ深さ
位置に導入可能な高エネルギー条件にてイオン注入を行
うため、レジストパターン２４が実質的なマスクとな
り、窒化シリコンパターン２３のみで覆われている部分
の直下にも不純物が打ち込まれることになる。この結
果、オフセット拡散層８の下方および窒化シリコンパタ
ーン２３のみで覆われている部分の下方にＮ型の埋め込
み拡散層１２が形成される。
を形成するイオン注入時とは異なる導電型（ここではＮ
型）の不純物を用いて、図２（ｃ）に示すように他のイ
オン注入を行う。その際には、オフセット拡散層８を形
成した際のマスクであるレジストパターン２４および窒
化シリコンパターン２３を除去することなくそのまま使
用する。しかしながら、後にＬＯＣＯＳ酸化膜３の下方
に形成する第２ウエル１１（図１参照）とほぼ同じ深さ
位置に導入可能な高エネルギー条件にてイオン注入を行
うため、レジストパターン２４が実質的なマスクとな
り、窒化シリコンパターン２３のみで覆われている部分
の直下にも不純物が打ち込まれることになる。この結
果、オフセット拡散層８の下方および窒化シリコンパタ
ーン２３のみで覆われている部分の下方にＮ型の埋め込
み拡散層１２が形成される。
【００２０】なお、この実施形態の方法では、オフセッ
ト拡散層８を形成するイオン注入を行った後に、埋め込
み拡散層１２を形成するイオン注入を行っているが、同
じマスクを使用することから、埋め込み拡散層１２を形
成するイオン注入を行った後にオフセット拡散層８を形
成するイオン注入を行うこともできる。
ト拡散層８を形成するイオン注入を行った後に、埋め込
み拡散層１２を形成するイオン注入を行っているが、同
じマスクを使用することから、埋め込み拡散層１２を形
成するイオン注入を行った後にオフセット拡散層８を形
成するイオン注入を行うこともできる。
【００２１】その後は、従来と同様に、レジストパター
ン２３を除去し、窒化シリコンパターン２３をマスクと
したＬＯＣＯＳ酸化を行って、半導体基板２にＬＯＣＯ
Ｓ酸化膜３を形成する。この熱処理によって、半導体基
板２に打ち込まれた不純物が活性化される。次いで窒化
シリコンパターン２３および酸化シリコン膜２１を除去
した後、イオン注入によって、オフセット拡散層８に近
接する位置のＬＯＣＯＳ酸化膜３の下方に、Ｎ型の第１
ウエル１０を形成し、第１ウエル１０の下層にオフセッ
ト拡散層８と同じＰ+++ 型のウエル１１を形成する。
ン２３を除去し、窒化シリコンパターン２３をマスクと
したＬＯＣＯＳ酸化を行って、半導体基板２にＬＯＣＯ
Ｓ酸化膜３を形成する。この熱処理によって、半導体基
板２に打ち込まれた不純物が活性化される。次いで窒化
シリコンパターン２３および酸化シリコン膜２１を除去
した後、イオン注入によって、オフセット拡散層８に近
接する位置のＬＯＣＯＳ酸化膜３の下方に、Ｎ型の第１
ウエル１０を形成し、第１ウエル１０の下層にオフセッ
ト拡散層８と同じＰ+++ 型のウエル１１を形成する。
【００２２】次に、半導体基板２の表層にゲート絶縁膜
を形成する。続いて、半導体基板２上にポリシリコン層
４ａおよびシリサイド層４ｂを成膜し、これらをパター
ニングして半導体基板２上のＬＯＣＯＳ酸化膜３で電気
的に分離された素子形成領域にポリサイドからなるゲー
ト電極４を形成する。次いで、ゲート電極４をマスクと
したイオン注入を行ってＰ- 型の拡散層９を形成し、さ
らにゲート電極４の側壁にサイドウォール５を形成した
後にイオン注入を行うことによって、素子形成領域にお
ける半導体基板２に不純物を選択的に導入してＰ+ 型の
ドレイン拡散層６およびソース拡散層７を形成する。
を形成する。続いて、半導体基板２上にポリシリコン層
４ａおよびシリサイド層４ｂを成膜し、これらをパター
ニングして半導体基板２上のＬＯＣＯＳ酸化膜３で電気
的に分離された素子形成領域にポリサイドからなるゲー
ト電極４を形成する。次いで、ゲート電極４をマスクと
したイオン注入を行ってＰ- 型の拡散層９を形成し、さ
らにゲート電極４の側壁にサイドウォール５を形成した
後にイオン注入を行うことによって、素子形成領域にお
ける半導体基板２に不純物を選択的に導入してＰ+ 型の
ドレイン拡散層６およびソース拡散層７を形成する。
【００２３】そして、不純物を活性化するための熱処理
を行うことにより、ドレイン拡散層６およびオフセット
拡散層８の下方で、さらにオフセット拡散層８から第２
ウエル１１の近くまで埋め込み拡散層１２が形成された
上記の高耐圧トランジスタ１が製造される。
を行うことにより、ドレイン拡散層６およびオフセット
拡散層８の下方で、さらにオフセット拡散層８から第２
ウエル１１の近くまで埋め込み拡散層１２が形成された
上記の高耐圧トランジスタ１が製造される。
【００２４】このように製造された高耐圧トランジスタ
１では、半導体基板２のドレイン拡散層およびオフセッ
ト拡散層６の下方でかつこのオフセット拡散層６に近接
する第２ウエル１１とほぼ同じ深さ位置に、オフセット
拡散層６とは異なる導電型の埋め込み拡散層１２が形成
された構造となっている。そのため、埋め込み拡散層１
２により、オフセット拡散層８と第２ウエル１１と間に
形成される図１中破線矢印にて示すリークパスが狭めら
れ、この部分でのリークの発生を防止できることにな
る。すなわち、埋め込み拡散層１２がパンチスルースト
ッパ層となり、オフセット拡散層８が第２ウエル１１を
介して半導体基板２のソース拡散層７とパンチスルーを
起こしてしまうのを防止することができる。
１では、半導体基板２のドレイン拡散層およびオフセッ
ト拡散層６の下方でかつこのオフセット拡散層６に近接
する第２ウエル１１とほぼ同じ深さ位置に、オフセット
拡散層６とは異なる導電型の埋め込み拡散層１２が形成
された構造となっている。そのため、埋め込み拡散層１
２により、オフセット拡散層８と第２ウエル１１と間に
形成される図１中破線矢印にて示すリークパスが狭めら
れ、この部分でのリークの発生を防止できることにな
る。すなわち、埋め込み拡散層１２がパンチスルースト
ッパ層となり、オフセット拡散層８が第２ウエル１１を
介して半導体基板２のソース拡散層７とパンチスルーを
起こしてしまうのを防止することができる。
【００２５】したがって、必要とするドレイン耐圧を確
保することができるので、トランジスタ特性が向上し、
良好なデバイス特性を有する高耐圧トランジスタ１を実
現することができる。
保することができるので、トランジスタ特性が向上し、
良好なデバイス特性を有する高耐圧トランジスタ１を実
現することができる。
【００２６】また上記実施形態の方法では、オフセット
拡散層８を形成するイオン注入で用いるマスクをそのま
ま使用し、高エネルギーのイオン注入を行うことにより
埋め込み拡散層１２を形成するので、イオン注入を１回
追加するだけの最小限の追加作業で済む。よって、製造
コストの上昇を最小限に抑えつつ、トランジスタ特性が
向上しかつデバイス特性が確保された高耐圧トランジス
タ１を製造することができる。
拡散層８を形成するイオン注入で用いるマスクをそのま
ま使用し、高エネルギーのイオン注入を行うことにより
埋め込み拡散層１２を形成するので、イオン注入を１回
追加するだけの最小限の追加作業で済む。よって、製造
コストの上昇を最小限に抑えつつ、トランジスタ特性が
向上しかつデバイス特性が確保された高耐圧トランジス
タ１を製造することができる。
【００２７】なお、本実施形態では、Ｐチャネル型のＬ
ＯＤ型高耐圧トランジスタおよびその製造に本発明を適
用した例を述べたが、本発明はＮチャネル型のＬＯＤ型
高耐圧トランジスタおよびその製造にも適用することが
できる。
ＯＤ型高耐圧トランジスタおよびその製造に本発明を適
用した例を述べたが、本発明はＮチャネル型のＬＯＤ型
高耐圧トランジスタおよびその製造にも適用することが
できる。
【００２８】
【発明の効果】以上説明したように本発明に係る半導体
装置によれば、半導体基板のドレイン拡散層およびオフ
セット拡散層の下方でかつこのオフセット拡散層に近接
するウエルとほぼ同じ深さ位置に、オフセット拡散層と
は異なる導電型の埋め込み拡散層を設けて、オフセット
拡散層と上記ウエルと間でのリークの発生を防止する構
造としたので、必要とするドレイン耐圧を確保すること
ができる。よって、トランジスタ特性が向上し、良好な
デバイス特性を有する高耐圧の半導体装置を実現するこ
とができる。
装置によれば、半導体基板のドレイン拡散層およびオフ
セット拡散層の下方でかつこのオフセット拡散層に近接
するウエルとほぼ同じ深さ位置に、オフセット拡散層と
は異なる導電型の埋め込み拡散層を設けて、オフセット
拡散層と上記ウエルと間でのリークの発生を防止する構
造としたので、必要とするドレイン耐圧を確保すること
ができる。よって、トランジスタ特性が向上し、良好な
デバイス特性を有する高耐圧の半導体装置を実現するこ
とができる。
【００２９】また本発明に係る半導体装置の製造方法で
は、オフセット拡散層を形成する工程の際、オフセット
拡散層を形成するイオン注入の他に、この工程のイオン
注入で用いるマスクをそのまま使用し、オフセット拡散
層に近接して形成されるウエルとほぼ同じ深さ位置に導
入可能な高エネルギー条件にて他のイオン注入を行うの
で、オフセット拡散層と上記ウエルと間でのリークの発
生を防止する上記発明の埋め込み拡散層を、イオン注入
を１回追加するだけの最小限の追加作業で形成できる。
したがって、製造コストの上昇を最小限に抑えつつ、ト
ランジスタ特性が向上しかつデバイス特性が確保された
高耐圧の半導体装置を製造することができる。
は、オフセット拡散層を形成する工程の際、オフセット
拡散層を形成するイオン注入の他に、この工程のイオン
注入で用いるマスクをそのまま使用し、オフセット拡散
層に近接して形成されるウエルとほぼ同じ深さ位置に導
入可能な高エネルギー条件にて他のイオン注入を行うの
で、オフセット拡散層と上記ウエルと間でのリークの発
生を防止する上記発明の埋め込み拡散層を、イオン注入
を１回追加するだけの最小限の追加作業で形成できる。
したがって、製造コストの上昇を最小限に抑えつつ、ト
ランジスタ特性が向上しかつデバイス特性が確保された
高耐圧の半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す要
部側断面図である。
部側断面図である。
【図２】（ａ）〜（ｃ）は本発明に係る半導体装置の一
実施形態を工程順に示す要部側断面図であり、実施形態
の高耐圧トランジスタにおけるオフセット拡散層および
埋め込み拡散層の形成工程を示す図である。
実施形態を工程順に示す要部側断面図であり、実施形態
の高耐圧トランジスタにおけるオフセット拡散層および
埋め込み拡散層の形成工程を示す図である。
１…高耐圧トランジスタ、２…半導体基板、３…ＬＯＣ
ＯＳ酸化膜、６…ドレイン拡散層、８…オフセット拡散
層、１１…第２ウエル、１２…埋め込み拡散層、２３…
窒化シリコンパターン、２４…レジストパターン
ＯＳ酸化膜、６…ドレイン拡散層、８…オフセット拡散
層、１１…第２ウエル、１２…埋め込み拡散層、２３…
窒化シリコンパターン、２４…レジストパターン
Claims (4)
- 【請求項１】 半導体基板の素子分離膜で電気的に分離
された素子形成領域にドレイン拡散層が形成され、前記
半導体基板の前記ドレイン拡散層の周りにオフセット拡
散層が形成され、該オフセット拡散層に近接する位置の
前記素子分離膜の下方に前記オフセット拡散層と同じ導
電型のウエルが形成されてなる半導体装置において、 前記半導体基板には、少なくとも前記オフセット拡散層
の下方でかつ前記ウエルとほぼ同じ深さ位置に、前記オ
フセット拡散層とは異なる導電型の埋め込み拡散層が形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記オフセット拡散層はＰ型の導電型が
付与されており、 前記埋め込み拡散層はＮ型の導電型が付与されてなるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板の素子分離膜で電気的に分離
された素子形成領域に設けるドレイン拡散層の周りに、
イオン注入によってオフセット拡散層を形成する工程を
有する半導体装置の製造方法において、 前記オフセット拡散層を形成する工程の際には、前記イ
オン注入の他に、このイオン注入で用いるマスクをその
まま使用した他のイオン注入を行い、 前記他のイオン注入の際には、前記オフセット拡散層を
形成するイオン注入とは異なる導電型の不純物を、オフ
セット拡散層に近接する位置の前記素子分離膜の下方で
かつ該オフセット拡散層と同じ導電型に形成するウエル
とほぼ同じ深さ位置に導入可能な高エネルギー条件にて
行うことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記オフセットを拡散層を形成するイオ
ン注入の際には、Ｐ型の不純物を用い、 前記埋め込み拡散層を形成するイオン注入の際には、Ｎ
型の不純物を用いることを特徴とする請求項３記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34960598A JP4062799B2 (ja) | 1998-12-09 | 1998-12-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34960598A JP4062799B2 (ja) | 1998-12-09 | 1998-12-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174271A true JP2000174271A (ja) | 2000-06-23 |
| JP4062799B2 JP4062799B2 (ja) | 2008-03-19 |
Family
ID=18404867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34960598A Expired - Fee Related JP4062799B2 (ja) | 1998-12-09 | 1998-12-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4062799B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045061A (ja) * | 2003-07-23 | 2005-02-17 | Renesas Technology Corp | 半導体装置 |
| JP2010232503A (ja) * | 2009-03-27 | 2010-10-14 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
| WO2012172742A1 (ja) * | 2011-06-16 | 2012-12-20 | パナソニック株式会社 | 半導体装置とその製造方法 |
-
1998
- 1998-12-09 JP JP34960598A patent/JP4062799B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045061A (ja) * | 2003-07-23 | 2005-02-17 | Renesas Technology Corp | 半導体装置 |
| JP4574134B2 (ja) * | 2003-07-23 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2010232503A (ja) * | 2009-03-27 | 2010-10-14 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
| WO2012172742A1 (ja) * | 2011-06-16 | 2012-12-20 | パナソニック株式会社 | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4062799B2 (ja) | 2008-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2654540B2 (ja) | 半導体装置の製造方法 | |
| GB2313233A (en) | CMOS transistor and manufacturing method therefor | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| JP4477197B2 (ja) | 半導体装置の製造方法 | |
| JP2003060194A (ja) | 半導体装置とその製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JP4062799B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH0521811A (ja) | 半導体装置及びその製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP2917301B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07122649A (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 | |
| JP2001068560A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JP2002289845A (ja) | 半導体装置の製造方法 | |
| JP3212882B2 (ja) | 半導体装置の製造方法 | |
| JP2003092401A (ja) | 半導体装置の製造方法 | |
| JP3188132B2 (ja) | 半導体装置の製造方法 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP3279827B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0243339B2 (ja) | ||
| JPH07263673A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070911 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071224 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |