JPH07122649A - Ｃｍｏｓトランジスタの製造方法 - Google Patents

Ｃｍｏｓトランジスタの製造方法

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JPH07122649A
JPH07122649A JP5267550A JP26755093A JPH07122649A JP H07122649 A JPH07122649 A JP H07122649A JP 5267550 A JP5267550 A JP 5267550A JP 26755093 A JP26755093 A JP 26755093A JP H07122649 A JPH07122649 A JP H07122649A
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Mizuki Segawa
瑞樹 瀬川
Hiroaki Nakaoka
弘明 中岡
Yoshiaki Kato
義明 加藤
Takashi Nakabayashi
隆 中林
Atsushi Hori
敦 堀
Yoji Masuda
洋司 益田
Ichiro Matsuo
一郎 松尾
Shohei Shinohara
昭平 篠原
Takashi Uehara
隆 上原
Mitsuo Yasuhira
光雄 安平
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Abstract

(57)【要約】 【目的】 ゲート電極の空乏化を防ぎつつ、実効チャネ
ル長の減少による短チャネル効果の増大及びパンチスル
ー耐圧の劣化を防止することができ、これにより電気的
特性及び信頼性に優れた微細なＣＭＯＳトランジスタを
実現する。 【構成】 まず、半導体基板上にゲート絶縁膜を介して
Ｎチャネルトランジスタ及びＰチャネルトランジスタの
各ゲート電極を形成する。次に、各ゲート電極に第１の
熱処理を行なった後に、Ｎチャネルトランジスタのゲー
ト電極をマスクとしてＮチャネルトランジスタのソース
又はドレインとなるＮ型高濃度拡散層を形成する。次
に、Ｎ型高濃度拡散層に第１の熱処理よりも低温の第２
の熱処理を行なった後に、Ｐチャネルトランジスタのゲ
ート電極をマスクとしてＰチャネルトランジスタのソー
ス又はドレインとなるＰ型高濃度拡散層を形成する。そ
の後、Ｐ型高濃度拡散層に第２の熱処理よりも低温の第
３の熱処理を行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積度化され且つ高
信頼性を有する微細なＣＭＯＳトランジスタの製造方法
に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴ないＣＭＯ
Ｓトランジスタの一層の微細化が要望されている。
【０００３】この微細化に伴なって、 トランジスタのチャネル長の短縮化がもたらす短チ
ャネル効果によるトランジスタ特性の劣化 浅いソース及びドレインの形成がもたらす寄生抵抗
及びコンタクト抵抗の増大 ゲート電極の微細化がもたらす電極抵抗の増大 等の問題が顕在化してきている。
【０００４】トランジスタの一層の微細化を実現するた
めには上記の課題の解決を図っていかなければならな
い。
【０００５】ところで、従来は、ゲート電極並びにＮ型
及びＰ型不純物の拡散層に対する熱処理は、ゲート電極
並びにＮ型及びＰ型不純物の拡散層等の各構成要素を形
成した後の工程である製造工程の最後の方の工程におい
て、上記各構成要素の活性化と層間絶縁膜の平坦化とを
兼ねる熱処理により行なわれていた。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
に、製造工程の最後の方において各構成要素の活性化と
層間絶縁膜の平坦化とを兼ねる熱処理を行なうと、以下
に説明するような問題がある。
【０００７】例えば、ゲート電極として多結晶シリコン
層上に高融点金属シリサイド層を堆積したポリサイド構
造を有する典型的なＣＭＯＳトランジスタの場合、 図２３に示すようにゲート電極に対する熱処理温度
が低ければゲート電極が空乏化するので、ゲート不純物
を活性化するために熱処理温度を比較的高温（例えば９
００℃）にすることが好ましく、また、図２４に示すよ
うにゲート電極に対する熱処理温度が低ければゲート電
極のシート抵抗が増大するので、ゲート電極の低抵抗化
のためにやはり比較的高温の熱処理が好ましい。もし、
熱処理温度が低いと、ゲート電極の空乏化が発生したり
及びゲート電極の抵抗が増加したりしてトランジスタ特
性の劣化を招くという問題がある。
【０００８】 また、図２５に示すように、トランジ
スタの短チャネル効果及びパンチスルー耐圧の劣化を防
止するためには、ソース又はドレインを形成する不純物
拡散層の活性化が十分に行なわれると共にトランジスタ
の実効チャネル長が減少しないような熱処理温度が要求
される。
【０００９】 一方、表面チャネル型のＰチャネルト
ランジスタ（デュアルゲートトランジスタ）を形成する
ため、Ｐチャネルトランジスタのゲート電極に例えばボ
ロンのようなＰ型不純物を導入した場合、Ｐ型不純物の
拡散係数が大きいため、熱処理温度が高いと、Ｐ型不純
物がゲート酸化膜を突き抜けて基板中に拡散し、しきい
値電圧の変動を引き起こしてしまう。
【００１０】上記のように、熱処理温度に対する相反す
る要求を満たすためには、トランジスタの各構成要素に
対して最適の熱処理温度により熱処理を行なうことが極
めて重要になってくる。
【００１１】ところで、これまでのゲート長（設計ルー
ル）では、一括した熱処理を行なっても特に問題は起こ
らなかったが、ＣＭＯＳトランジスタの微細化に伴っ
て、各構成要素に適した熱処理温度と一括の熱処理を行
なう場合の熱処理温度との間のの格差が顕著になってき
た。
【００１２】チャネル長がサブミクロン以下の微細なＣ
ＭＯＳトランジスタの電気的特性を向上させ、微細なＣ
ＭＯＳトランジスタの信頼性を向上させるには、 ゲ
ート不純物の不活性化によるゲート電極の空乏化を防止
すること、 実効チャネル長の減少による短チャネル
効果の増大及びパンチスルー耐圧の劣化を防止するこ
と、 Ｐ型ゲート電極の不純物のゲート酸化膜の突き
抜けを防止すること、等の課題を解決して行かなければ
ならない。
【００１３】今後、設計ルールがハーフミクロン又はク
ォーターミクロンと微細になり、ＣＭＯＳトランジスタ
の微細化の進展につれ、ますます上記の課題を解決する
必要性が増大してくる。
【００１４】上記に鑑み、本発明は、ＣＭＯＳトランジ
スタが微細化しても、ゲート電極が空乏化したり、短チ
ャネル効果が増大したり、パンチスルー耐圧が劣化した
り、Ｐ型ゲート電極の不純物がゲート酸化膜を突き抜け
たりしないようなＣＭＯＳトランジスタの製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、各ゲート電極に対する熱処理、Ｎ型高濃
度拡散層に対する熱処理及びＰ型高濃度拡散層に対する
熱処理を、それぞれの設計ルールに応じて複数回に分け
て行ない、比較的高温の熱処理が求められる構成要素に
対しては高温の熱処理を先に行ない、比較的低温の熱処
理が求められる構成要素については、比較的高温の熱処
理が完了した後に形成すると共に比較的低温の熱処理を
施すものである。
【００１６】具体的に請求項１の発明が講じた解決手段
は、ＣＭＯＳトランジスタの製造方法を、半導体基板上
にゲート絶縁膜を介してＮチャネルトランジスタ及びＰ
チャネルトランジスタの各ゲート電極を形成する工程
と、Ｎチャネルトランジスタのソース又はドレインとな
るＮ型高濃度拡散層を形成する工程と、Ｐチャネルトラ
ンジスタのソース又はドレインとなるＰ型高濃度拡散層
を形成する工程と、上記各ゲート電極に対する熱処理、
上記Ｎ型高濃度拡散層に対する熱処理及び上記Ｐ型高濃
度拡散層に対する熱処理のうちの少なくとも２つの熱処
理を互いに独立に行ない且つ後に行なう熱処理を先に行
なう熱処理よりも低い温度で行なう工程とを備えている
構成とするものである。
【００１７】請求項２の発明は、シングルドレイン構造
を有する極めて微細なＣＭＯＳトランジスタの製造に適
する方法であって、ＣＭＯＳトランジスタの製造方法
を、半導体基板上にゲート絶縁膜を介してＮチャネルト
ランジスタ及びＰチャネルトランジスタの各ゲート電極
を形成する工程と、上記各ゲート電極に第１の熱処理を
行なう工程と、上記Ｎチャネルトランジスタのゲート電
極をマスクとしてＮチャネルトランジスタのソース又は
ドレインとなるＮ型高濃度拡散層を形成する工程と、上
記Ｎ型高濃度拡散層に上記第１の熱処理よりも低温の第
２の熱処理を行なう工程と、上記Ｐチャネルトランジス
タのゲート電極をマスクとしてＰチャネルトランジスタ
のソース又はドレインとなるＰ型高濃度拡散層を形成す
る工程と、上記Ｐ型高濃度拡散層に上記第２の熱処理よ
りも低温の第３の熱処理を行なう工程とを備えている構
成とするものである。
【００１８】請求項３の発明は、シングルドレイン構造
を有する微細なＣＭＯＳトランジスタの製造に適する方
法であって、ＣＭＯＳトランジスタの製造方法を、半導
体基板上にゲート絶縁膜を介してＮチャネルトランジス
タ及びＰチャネルトランジスタの各ゲート電極を形成す
る工程と、上記Ｎチャネルトランジスタのゲート電極を
マスクとしてＮチャネルトランジスタのソース又はドレ
インとなるＮ型高濃度拡散層を形成する工程と、上記各
ゲート電極及びＮ型高濃度拡散層に第１の熱処理を行な
う工程と、上記Ｐチャネルトランジスタのゲート電極を
マスクとしてＰチャネルトランジスタのソース又はドレ
インとなるＰ型高濃度拡散層を形成する工程と、上記Ｐ
型高濃度拡散層に上記第１の熱処理よりも低温の第２の
熱処理を行なう工程とを備えている構成とするものであ
る。
【００１９】請求項４の発明は、Ｎチャネルトランジス
タ及びＰチャネルトランジスタ共にＬＤＤ構造を有する
極めて微細なＣＭＯＳトランジスタの製造に適する方法
であって、ＣＭＯＳトランジスタの製造方法を、半導体
基板上にゲート絶縁膜を介してＮチャネルトランジスタ
及びＰチャネルトランジスタの各ゲート電極を形成する
工程と、上記各ゲート電極に第１の熱処理を行なう工程
と、上記Ｎチャネルトランジスタのゲート電極をマスク
としてＮチャネルトランジスタのソース又はドレインと
なるＮ型低濃度拡散層を形成する工程と、上記Ｎ型低濃
度拡散層に上記第１の熱処理よりも低温の第２の熱処理
を行なう工程と、上記Ｐチャネルトランジスタのゲート
電極をマスクとしてＰチャネルトランジスタのソース又
はドレインとなるＰ型低濃度拡散層を形成する工程と、
上記各ゲート電極の側面にサイドウオールを形成する工
程と、上記Ｎチャネルトランジスタのゲート電極及びサ
イドウオールをマスクとしてＮチャネルトランジスタの
ソース又はドレインとなるＮ型高濃度拡散層を形成する
工程と、上記Ｐチャネルトランジスタのゲート電極及び
サイドウオールをマスクとしてＰチャネルトランジスタ
のソース又はドレインとなるＰ型高濃度拡散層を形成す
る工程と、上記Ｐ型低濃度拡散層、上記Ｎ型高濃度拡散
層及び上記Ｐ型高濃度拡散層に上記第２の熱処理よりも
低温の第３の熱処理を行なう工程とを備えている構成と
するものである。
【００２０】請求項５の発明は、Ｎチャネルトランジス
タ及びＰチャネルトランジスタ共にＬＤＤ構造を有する
微細なＣＭＯＳトランジスタの製造に適する方法であっ
て、ＣＭＯＳトランジスタの製造方法を、半導体基板上
にゲート絶縁膜を介してＮチャネルトランジスタ及びＰ
チャネルトランジスタの各ゲート電極を形成する工程
と、上記Ｎチャネルトランジスタのゲート電極をマスク
としてＮチャネルトランジスタのソース又はドレインと
なるＮ型低濃度拡散層を形成する工程と、上記各ゲート
電極及び上記Ｎ型低濃度拡散層に第１の熱処理を行なう
工程と、上記Ｐチャネルトランジスタのゲート電極をマ
スクとしてＰチャネルトランジスタのソース又はドレイ
ンとなるＰ型低濃度拡散層を形成する工程と、上記Ｎチ
ャネルトランジスタ及びＰチャネルトランジスタの各ゲ
ート電極の側面にサイドウオールを形成する工程と、上
記Ｎチャネルトランジスタのゲート電極及びサイドウオ
ールをマスクとしてＮチャネルトランジスタのソース又
はドレインとなるＮ型高濃度拡散層を形成する工程と、
上記Ｐチャネルトランジスタのゲート電極及びサイドウ
オールをマスクとしてＰチャネルトランジスタのソース
又はドレインとなるＰ型高濃度拡散層を形成する工程
と、上記Ｐ型低濃度拡散層、上記Ｎ型高濃度拡散層及び
上記Ｐ型高濃度拡散層に上記第１の熱処理よりも低温の
第２の熱処理を行なう工程とを備えている構成とするも
のである。
【００２１】請求項６の発明は、Ｎチャネルトランジス
タがＬＤＤ構造を有し、Ｐチャネルトランジスタがシン
グルドレイン構造を有する極めて微細なＣＭＯＳトラン
ジスタの製造に適する方法であって、ＣＭＯＳトランジ
スタの製造方法を、半導体基板上にゲート絶縁膜を介し
てＮチャネルトランジスタ及びＰチャネルトランジスタ
の各ゲート電極を形成する工程と、上記各ゲート電極に
第１の熱処理を行なう工程と、上記Ｎチャネルトランジ
スタのゲート電極をマスクとしてＮチャネルトランジス
タのソース又はドレインとなるＮ型低濃度拡散層を形成
する工程と、上記Ｎ型低濃度拡散層に上記第１の熱処理
よりも低温の第２の熱処理を行なう工程と、上記Ｐチャ
ネルトランジスタのゲート電極をマスクとしてＰチャネ
ルトランジスタのソース又はドレインとなるＰ型高濃度
拡散層を形成する工程と、上記Ｎチャネルトランジスタ
のゲート電極の側面にサイドウオールを形成する工程
と、上記Ｎチャネルトランジスタのゲート電極及びサイ
ドウオールをマスクとしてＮチャネルトランジスタのソ
ース又はドレインとなるＮ型高濃度拡散層を形成する工
程と、上記Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層
に上記第２の熱処理よりも低温の第３の熱処理を行なう
工程とを備えている構成とするものである。
【００２２】請求項７の発明は、Ｎチャネルトランジス
タがＬＤＤ構造を有し、Ｐチャネルトランジスタがシン
グルドレイン構造を有する微細なＣＭＯＳトランジスタ
の製造に適する方法であって、ＣＭＯＳトランジスタの
製造方法を、半導体基板上にゲート絶縁膜を介してＮチ
ャネルトランジスタ及びＰチャネルトランジスタの各ゲ
ート電極を形成する工程と、上記Ｎチャネルトランジス
タのゲート電極をマスクとしてＮチャネルトランジスタ
のソース又はドレインとなるＮ型低濃度拡散層を形成す
る工程と、上記各ゲート電極及び上記Ｎ型低濃度拡散層
に第１の熱処理を行なう工程と、上記Ｐチャネルトラン
ジスタのゲート電極をマスクとしてＰチャネルトランジ
スタのソース又はドレインとなるＰ型高濃度拡散層を形
成する工程と、上記Ｎチャネルトランジスタのゲート電
極の側面にサイドウオールを形成する工程と、上記Ｎチ
ャネルトランジスタのゲート電極及びサイドウオールを
マスクとしてＮチャネルトランジスタのソース又はドレ
インとなるＮ型高濃度拡散層を形成する工程と、上記Ｐ
型高濃度拡散層及び上記Ｎ型高濃度拡散層に上記第１の
熱処理よりも低温の第２の熱処理を行なう工程とを備え
ている構成とするものである。
【００２３】請求項８の発明は、ポリサイドゲート電極
を有するＣＭＯＳトランジスタの製造方法であって、請
求項１〜７の構成に、上記各ゲート電極は、Ｎ型又はＰ
型の不純物が導入された多結晶シリコンと該多結晶シリ
コンの上に積層された高融点金属のシリサイドとからな
る積層構造を有しているという構成を付加するものであ
る。
【００２４】請求項９の発明は、ポリシリコンゲート電
極を有するＣＭＯＳトランジスタの製造方法であって、
請求項１〜７の構成に、上記Ｎチャネルトランジスタの
ゲート電極にＮ型不純物を導入する工程と、上記Ｐチャ
ネルトランジスタのゲート電極にＰ型不純物を導入する
工程とをさらに備えているという構成を付加するもので
ある。
【００２５】請求項１０の発明は、ポリサイドゲート電
極を有し、Ｎチャネルトランジスタ及びＰチャネルトラ
ンジスタ共にＬＤＤ構造を有する微細なＣＭＯＳトラン
ジスタの製造に適する方法であって、ＣＭＯＳトランジ
スタの製造方法を、半導体基板上にゲート絶縁膜を介し
て多結晶シリコン層を堆積した後に上記多結晶シリコン
層上に高融点金属シリサイド層を堆積する工程と、上記
高融点金属シリサイド層上に第１の絶縁膜を堆積した後
に上記高融点シリサイド層及び第１の絶縁膜に対してド
ライエッチングを行なうことによってＮチャネルトラン
ジスタ及びＰチャネルトランジスタの各ゲート電極を形
成する工程と、上記各ゲート電極の上面及び各側面に第
２の絶縁膜を堆積する工程と、上記Ｎチャネルトランジ
スタのゲート電極をマスクとしてＮチャネルトランジス
タのソース又はドレインとなるＮ型低濃度拡散層を形成
する工程と、上記各ゲート電極及び上記Ｎ型低濃度拡散
層に第１の熱処理を行なう工程と、上記Ｐチャネルトラ
ンジスタのゲート電極をマスクとして上記Ｐチャネルト
ランジスタのソース又はドレインとなるＰ型低濃度拡散
層を形成する工程と、上記各ゲート電極の各側面にサイ
ドウォールを形成する工程と、上記Ｎチャネルトランジ
スタのゲート電極及びサイドウォールをマスクとしてＮ
チャネルトランジスタのソース又はドレインとなるＮ型
高濃度拡散層を形成する工程と、上記Ｐチャネルトラン
ジスタのゲート電極及びサイドウォールをマスクとして
Ｐチャネルトランジスタのソース又はドレインとなるＰ
型高濃度拡散層を形成する工程と、上記Ｐ型低濃度拡散
層、上記Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層に
上記第１の熱処理よりも低温の第２の熱処理を行なう工
程とを備えている構成とするものである。
【００２６】請求項１１の発明は、ポリサイドゲート電
極を有し、ＮチャネルトランジスタがＬＤＤ構造を有し
且つＰチャネルトランジスタがシングルドレイン構造を
有する微細なＣＭＯＳトランジスタの製造に適する方法
であって、ＣＭＯＳトランジスタの製造方法を、半導体
基板上にゲート絶縁膜を介して多結晶シリコン層を堆積
した後に上記多結晶シリコン層上に高融点金属シリサイ
ド層を堆積する工程と、上記高融点金属シリサイド層上
に第１の絶縁膜を堆積した後に上記高融点金属シリサイ
ド層及び第１の絶縁膜に対してドライエッチングを行な
うことによってＮチャネルトランジスタ及びＰチャネル
トランジスタの各ゲート電極を形成する工程と、上記各
ゲート電極の上面及び各側面に第２の絶縁膜を堆積する
工程と、上記Ｎチャネルトランジスタのゲート電極をマ
スクとしてＮチャネルトランジスタのソース又はドレイ
ンとなるＮ型低濃度拡散層を形成する工程と、上記各ゲ
ート電極及び上記Ｎ型低濃度拡散層に第１の熱処理を行
なう工程と、上記各ゲート電極の各側面にサイドウォー
ルを形成する工程と、上記Ｎチャネルトランジスタのゲ
ート電極及びサイドウォールをマスクとしてＮチャネル
トランジスタのソース又はドレインとなるＮ型高濃度拡
散層を形成する工程と、上記Ｐチャネルトランジスタの
ゲート電極及びサイドウォールをマスクとしてＰチャネ
ルトランジスタのソース又はドレインとなるＰ型高濃度
拡散層を形成する工程と、上記Ｎ型高濃度拡散層及び上
記Ｐ型高濃度拡散層に上記第１の熱処理よりも低温の第
２の熱処理を行なう工程とを備えている構成とするもの
である。
【００２７】請求項１２の発明は、デュアルゲート電極
を有するシングルドレイン構造のＣＭＯＳトランジスタ
の製造に適する方法であって、ＣＭＯＳトランジスタの
製造方法を、半導体基板上にゲート絶縁膜を介してＮチ
ャネルトランジスタ及びＰチャネルトランジスタの各ゲ
ート電極を形成する工程と、上記Ｎチャネルトランジス
タのゲート電極にＮ型高濃度不純物を導入してＮ型ゲー
ト電極を形成すると共に上記Ｎチャネルトランジスタの
ゲート電極をマスクとしてＮチャネルトランジスタのソ
ース又はドレインとなる領域にＮ型高濃度不純物を導入
してＮ型高濃度拡散層を形成する工程と、上記Ｎ型ゲー
ト電極及びＮ型高濃度拡散層に第１の熱処理を行なう工
程と、Ｐチャネルトランジスタのゲート電極にＰ型高濃
度不純物を導入してＰ型ゲート電極を形成すると共に上
記Ｐチャネルトランジスタのゲート電極をマスクとして
Ｐチャネルトランジスタのソース又はドレインとなる領
域にＰ型高濃度不純物を導入してＰ型高濃度拡散層を形
成する工程と、上記Ｐ型ゲート電極及びＰ型高濃度拡散
層に上記第１の熱処理よりも低温の第２の熱処理を行な
う工程とを備えている構成とするものである。
【００２８】請求項１３の発明は、デュアルゲート電極
を有するＬＤＤ構造のＣＭＯＳトランジスタの製造に適
する方法であって、ＣＭＯＳトランジスタの製造方法
を、半導体基板上にゲート絶縁膜を介してＮチャネルト
ランジスタ及びＰチャネルトランジスタの各ゲート電極
を形成する工程と、上記Ｎチャネルトランジスタのゲー
ト電極をマスクとしてＮチャネルトランジスタのソース
又はドレインとなるＮ型低濃度拡散層を形成する工程
と、上記Ｎ型低濃度拡散層に第１の熱処理を行なう工程
と、上記Ｐチャネルトランジスタのゲート電極をマスク
としてＰチャネルトランジスタのソース又はドレインと
なるＰ型低濃度拡散層を形成する工程と、上記各ゲート
電極の側面にサイドウオールを形成する工程と、上記Ｎ
チャネルトランジスタのゲート電極にＮ型高濃度不純物
を導入してＮ型ゲート電極を形成すると共に上記Ｎチャ
ネルトランジスタのゲート電極及びサイドウオールをマ
スクとしてＮチャネルトランジスタのソース又はドレイ
ンとなる領域にＮ型高濃度不純物を導入してＮ型高濃度
拡散層を形成する工程と、上記Ｐ型低濃度拡散層、上記
Ｎ型ゲート電極及びＮ型高濃度拡散層に上記第１の熱処
理温度よりも低温の第２の熱処理を行なう工程と、上記
Ｐチャネルトランジスタのゲート電極にＰ型高濃度不純
物を導入してＰ型ゲート電極を形成すると共に上記Ｐチ
ャネルトランジスタのゲート電極及びサイドウオールを
マスクとしてＰチャネルトランジスタのソース又はドレ
インとなる領域にＰ型高濃度不純物を導入してＰ型高濃
度拡散層を形成する工程と、上記Ｐ型ゲート電極及びＰ
型高濃度拡散層に上記第２の熱処理よりも低温の第３の
熱処理を行なう工程とを備えている構成とするものであ
る。
【００２９】
【作用】請求項１の構成により、各ゲート電極に対する
熱処理、Ｎ型高濃度拡散層に対する熱処理及びＰ型高濃
度拡散層に対する熱処理のうちの少なくとも２つの熱処
理を互いに独立に行なうため、各ゲート電極に対する最
適な熱処理温度、Ｎ型高濃度拡散層に対する最適な熱処
理温度、及びＰ型高濃度拡散層に対する最適な熱処理温
度を設定することができるので、ゲート不純物の不活性
化に伴なうゲート電極の空乏化、実効チャネル長の現象
による短チャネル効果の増大及びパンチスルー耐圧の劣
化、並びにＰ型不純物のゲート酸化膜の突き抜けをそれ
ぞれ防止することができる。
【００３０】また、後に行なう熱処理を先に行なう熱処
理よりも低い温度で行なうため、低い熱処理温度が求め
られる構成要素に対して低い熱処理を施した後に高温の
熱処理が施される事態を避けることができる。
【００３１】請求項２の構成により、活性化のために比
較的高温の熱処理温度が求められる各ゲート電極には比
較的高温の熱処理が行なわれるのでゲート電極の空乏化
を防止できる。
【００３２】Ｎ型高濃度拡散層に対してはゲート電極よ
りも低温の熱処理が行なわれるのでＮチャネルトランジ
スタのソース・ドレイン間のパンチスルー耐圧の劣化を
防止できる。また、Ｎ型高濃度拡散層に対しては、Ｐ型
高濃度拡散層よりも高温の熱処理が行なわれるので、Ｎ
型不純物の拡散係数が比較的小さいにも拘らずＮ型高濃
度拡散層の活性化を図ることができる。
【００３３】Ｐ型高濃度拡散層に対してはＮ型高濃度拡
散層に対するよりも低温の熱処理が行なわれるので、Ｐ
型不純物の拡散係数が大きいにも拘らずＰチャネルトラ
ンジスタのソース・ドレイン間のパンチスルー耐圧の劣
化を防止できる。
【００３４】請求項３の構成により、活性化のために比
較的高温の熱処理温度が求められる各ゲート電極及びＮ
型高濃度拡散層に対しては、比較的高温の熱処理が行な
われるので、ゲート電極の空乏化の防止及びＮ型高濃度
拡散層の活性化を図ることができる。
【００３５】Ｐ型高濃度拡散層に対しては比較的低温の
熱処理が行なわれるので、Ｐ型不純物の拡散係数が大き
いにも拘らずＰチャネルトランジスタのソース・ドレイ
ン間のパンチスルー耐圧の劣化を防止できる。
【００３６】請求項４の構成により、活性化のために比
較的高温の熱処理温度が求められる各ゲート電極には比
較的高温の熱処理が行なわれるのでゲート電極の空乏化
を防止できる。
【００３７】Ｎ型低濃度拡散層に対しては、Ｐ型低濃度
拡散層、Ｎ型高濃度拡散層及びＰ型高濃度拡散層よりも
高温の熱処理が行なわれるため、Ｎ型低濃度拡散層の不
純物が活性化されるのでＮチャネルトランジスタのチャ
ネル抵抗が低減する。
【００３８】Ｐ型低濃度拡散層、Ｎ型高濃度拡散層及び
Ｐ型高濃度拡散層に対しては、Ｎ型低濃度拡散層に対す
るよりも低温の熱処理が行なわれるので、Ｎチャネルト
ランジスタ及びＰチャネルトランジスタのソース・ドレ
イン間のパンチスルー耐圧の劣化を防止しつつ不純物拡
散層の活性化を図ることができる。
【００３９】請求項５の構成により、活性化のために比
較的高温の熱処理が求められる各ゲート電極及びＮ型低
濃度拡散層には比較的高温の熱処理が行なわれるため、
ゲート電極の空乏化を防止できると共に、Ｎ型低濃度拡
散層の不純物が活性化されるのでＮチャネルトランジス
タのチャネル抵抗が低減する。
【００４０】Ｐ型低濃度拡散層、Ｎ型高濃度拡散層及び
Ｐ型高濃度拡散層に対しては、Ｎ型低濃度拡散層に対す
るよりも低温の熱処理が行なわれるので、Ｎチャネルト
ランジスタ及びＰチャネルトランジスタのソース・ドレ
イン間のパンチスルー耐圧の劣化を防止しつつ不純物拡
散層の活性化を図ることができる。
【００４１】請求項６の構成により、活性化のために比
較的高温の熱処理温度が求められる各ゲート電極には比
較的高温の熱処理が行なわれるのでゲート電極の空乏化
を防止できる。
【００４２】Ｎ型低濃度拡散層には第３の熱処理よりも
高い熱処理温度の第２の熱処理が施されＮ型低濃度拡散
層の不純物が活性化されるので、Ｎチャネルトランジス
タのチャネル抵抗が低減する。
【００４３】Ｎ型高濃度拡散層及びＰ型高濃度拡散層に
対しては、Ｎ型低濃度拡散層に対するよりも低温の熱処
理が行なわれるので、Ｐチャネルトランジスタのソース
・ドレイン間のパンチスルー耐圧の劣化を防止しつつ不
純物拡散層の活性化を図ることができる。
【００４４】請求項７の構成により、活性化のために比
較的高温の熱処理温度が求められる各ゲート電極及びＮ
型低濃度拡散層には比較的高温の熱処理が行なわれるの
で、ゲート電極の空乏化を防止できると共にＮ型低濃度
拡散層の不純物が活性化されＮチャネルトランジスタの
チャネル抵抗が低減する。
【００４５】Ｎ型高濃度拡散層及びＰ型高濃度拡散層に
対しては、Ｎ型低濃度拡散層に対するよりも低温の熱処
理が行なわれるので、Ｎチャネルトランジスタ及びＰチ
ャネルトランジスタのソース・ドレイン間のパンチスル
ー耐圧の劣化を防止しつつ不純物拡散層の活性化を図る
ことができる。
【００４６】請求項８の構成により、ゲート電極として
ポリサイドゲート電極を形成することができる。
【００４７】請求項９の構成により、ゲート電極として
ポリシリコンゲート電極を形成することができる。
【００４８】請求項１０の構成により、活性化のために
比較的高温の熱処理が求められる各ゲート電極及びＮ型
低濃度拡散層には第１の熱処理が行なわれるため、ゲー
ト電極の空乏化を防止できると共にＮ型低濃度拡散層の
不純物が活性化されるので、Ｎチャネルトランジスタの
チャネル抵抗が低減する。この場合、第１の熱処理を各
ゲート電極の上面及び各側面に第２の絶縁膜を形成した
後に行なうので、つまり比較的高温の第１の熱処理をポ
リサイドゲート電極を構成する高融点金属のシリサイド
を第２の絶縁膜により覆った状態で行なうので、高融点
金属のシリサイドの異常酸化を防止できる。
【００４９】Ｐ型低濃度拡散層、Ｎ型高濃度拡散層及び
Ｐ型高濃度拡散層に対しては、Ｎ型低濃度拡散層に対す
るよりも低温の熱処理が行なわれるので、Ｎチャネルト
ランジスタ及びＰチャネルトランジスタのソース・ドレ
イン間のパンチスルー耐圧の劣化を防止しつつ不純物拡
散層の活性化を図ることができる。
【００５０】請求項１１の構成により、活性化のために
比較的高温の熱処理が求められる各ゲート電極及びＮ型
低濃度拡散層には比較的高温の第１の熱処理が行なわれ
るため、請求項１０の構成と同様に、高融点金属のシリ
サイドの異常酸化を防止しつつ、ゲート電極の空乏化を
防止できると共にＮチャネルトランジスタのチャネル抵
抗を低減することができる。
【００５１】また、Ｎ型高濃度拡散層及びＰ型高濃度拡
散層に対しては、Ｎ型低濃度拡散層に対するよりも低温
の熱処理が行なわれるので、Ｎチャネルトランジスタ及
びＰチャネルトランジスタのソース・ドレイン間のパン
チスルー耐圧の劣化を防止しつつ不純物拡散層の活性化
を図ることができる。
【００５２】請求項１２の構成により、拡散係数の比較
的小さいＮ型不純物が導入されたＮ型ゲート電極及びＮ
型高濃度拡散層に対しては比較的高温の熱処理が行なわ
れるためＮ型不純物の活性を十分に図ることができる。
【００５３】また、拡散係数の比較的大きいＰ型不純物
が導入されたＰ型ゲート電極に対しては比較的低温の熱
処理が行なわれるため、Ｐ型不純物がゲート酸化膜を突
き抜けてＮ型拡散層に拡散し、しきい値電圧が変動する
事態を防止できる。また、拡散係数の比較的大きいＰ型
不純物が導入されたＰ型高濃度拡散層に対しても比較的
低温の熱処理が行なわれるため、Ｐチャネルトランジス
タのソース・ドレイン間のパンチスルー耐圧の劣化を防
止することができる。
【００５４】請求項１３の構成により、Ｎ型低濃度拡散
層には比較的高温の第１の熱処理が行なわれるため、Ｎ
型低濃度拡散層の不純物が十分に活性化され、Ｎチャネ
ルトランジスタのチャネル抵抗が低減する。
【００５５】また、比較的拡散係数が大きいＰ型不純物
が導入されているが不純物濃度の低いＰ型低濃度拡散
層、拡散係数が比較的小さいＮ型不純物が導入されたＮ
型ゲート電極及びＮ型高濃度拡散層に対してはやや高温
の熱処理が行なわれるため、Ｐ型低濃度拡散層、Ｎ型ゲ
ート電極及びＮ型高濃度拡散層の不純物の活性化を的確
に図ることができる。
【００５６】さらに、比較的拡散係数が大きいＰ型不純
物が高濃度に導入されているＰ型ゲート電極及びＰ型高
濃度拡散層に対しては比較的低温の熱処理が行なわれる
ため、Ｐ型不純物がゲート酸化膜を突き抜けてＮ型拡散
層に拡散し、しきい値電圧が変動する事態を防止できる
と共に、Ｐチャネルトランジスタのソース・ドレイン間
のパンチスルー耐圧の劣化を防止することができる。
【００５７】
【実施例】以下、本発明に係るＣＭＯＳトランジスタの
製造法の各実施例について説明する。
【００５８】本発明は、ＣＭＯＳトランジスタの各構成
要素に対して行なう熱処理工程を複数回に分けることに
よって、各構成要素に対して最適の温度の熱処理を加え
るものである。
【００５９】図１８は、以下に説明するＣＭＯＳトラン
ジスタの製造方法のうちシングルゲートを有するＣＭＯ
Ｓトランジスタの製造方法（第１、第２及び第３の実施
例に相当する。）の各工程の流れを示し、図１９はデュ
アルゲートを有するＣＭＯＳトランジスタの製造方法
（第４及び第５の実施例に相当する。）の各工程の流れ
を示している。図２０はシングルゲートを有するＣＭＯ
Ｓトランジスタの各構成要素に対して行なう熱処理工程
を示し、図２１はデュアルゲートを有するＣＭＯＳトラ
ンジスタの各構成要素に対して行なう熱処理工程を示し
ている。
【００６０】図２２は、ＣＭＯＳトランジスタの各構成
要素が最適になるような熱処理条件を示しており、ＣＭ
ＯＳトランジスタの微細度をあらわすゲート長と各構成
要素に対する最適の熱処理温度との関係を示している。
例えばゲート長が０．５ミクロンのＬＤＤ構造のＣＭＯ
Ｓトランジスタの場合、ゲート電極及びＮチャネルトラ
ンジスタのＬＤＤ（低濃度拡散層）については９００℃
が最適な熱処理温度であり、Ｎチャネルトランジスタの
ソース及びドレイン（高濃度拡散層）、Ｐチャネルトラ
ンジスタのＬＤＤ（低濃度拡散層）、Ｐチャネルトラン
ジスタのソース及びドレイン（高濃度拡散層）について
は８５０℃が最適な熱処理温度であることを示してい
る。
【００６１】デュアルゲートのＣＭＯＳトランジスタの
場合、Ｎチャネルトランジスタのゲート電極にＮ型の不
純物を導入し、Ｐチャネルトランジスタのゲート電極に
Ｐ型の不純物を導入しており、ゲート電極に添加される
不純物の活性化のための熱処理についても、Ｎチャネル
トランジスタとＰチャネルトランジスタとでは最適な熱
処理温度が異なってくる。
【００６２】（第１実施例）以下、第１の実施例に係る
ＣＭＯＳトランジスタの製造方法を図面を参照しながら
説明する。
【００６３】図１（ａ）（ｂ）（ｃ）、図２（ａ）
（ｂ）及び図３（ａ）（ｂ）は、ポリサイドゲート電極
からなるシングルゲートを有するシングルドレイン構造
のＣＭＯＳトランジスタの製造方法の各工程を示す要部
断面図である。
【００６４】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の上にまずＰ型拡散層２及びＮ型拡散層３を
それぞれ形成した後、約７００ｎｍの膜厚を有するＬＯ
ＣＯＳ酸化膜４及び約２０ｎｍの膜厚を有するゲート酸
化膜５をそれぞれ所定の領域に形成する。
【００６５】次に、図１（ｂ）に示すように、減圧ＣＶ
Ｄ法により多結晶シリコン層６を２５０ｎｍの膜厚に堆
積する。多結晶シリコン層６の上に例えばタングステン
シリサイドなどの高融点金属シリサイド層７を例えば減
圧ＣＶＤ法により２００ｎｍの膜厚に堆積した後、イオ
ン注入法によって高融点金属シリサイド層７の中に例え
ばヒ素（Ａｓ）などのＮ型不純物を導入する（加速エネ
ルギー４０ｋｅＶ、ドーズ量４×１０15ｃｍ-2）。この
Ｎ型不純物は、後の工程で行なわれるすべての熱処理に
よって多結晶シリコン層６中に拡散されて活性化され
る。その後、高融点金属シリサイド層７の上に第１の絶
縁膜８を１５０ｎｍの膜厚に堆積する。
【００６６】次に、所定のレジストパターンを形成した
後（図示せず）、図１（ｃ）に示すように、ドライエッ
チング技術を用いてゲートパターニングを行なう。この
とき、ゲート電極の側面から高融点金属シリサイド層７
が露出しており、この状態で熱処理を行なうと高融点金
属シリサイド層７が異常酸化を起こすので、この時点で
は熱処理を行なうことはできない。
【００６７】次に、図２（ａ）に示すように、第２の絶
縁膜９を２０ｎｍの膜厚に堆積する。その後、Ｎ型チャ
ネルトランジスタ領域に、ゲート電極、第１の絶縁膜９
（垂直部）及びレジストパターン（図示せず）をマスク
としてイオン注入法によりＮ型不純物であるヒ素イオン
を注入（加速エネルギー４０ｋｅＶ、ドーズ量５×１０
15ｃｍ-2）することによってＰ型拡散層２上にＮ型高濃
度拡散層１３を形成した後、ゲート電極及びＮ型高濃度
拡散層１３を活性化するための第１の熱処理（９００
℃、２０分）を行なう。
【００６８】次に、図２（ｂ）に示すように、Ｐ型チャ
ネルトランジスタ領域に、ゲート電極、第２の絶縁膜９
（垂直部）及びレジストパターン（図示せず）をマスク
としてイオン注入法によりＰ型不純物であるボロンイオ
ンを注入（加速エネルギー２０ｋｅＶ、ドーズ量５×１
０15ｃｍ-2）することによってＰ型高濃度拡散層１４を
形成する。
【００６９】次に、図３（ａ）に示すように、第２の絶
縁膜９の上に層間絶縁膜１５を形成した後、活性化と層
間絶縁膜１５の平坦化とを兼ねた第２の熱処理（８５０
℃、３０分）を行なう。
【００７０】次に、図３（ｂ）に示すように、コンタク
トホール及び金属配線パターン１６を形成し、ポリサイ
ドゲート電極を有するシングルドレイン構造のＣＭＯＳ
トランジスタを得る。
【００７１】ゲート電極の空乏化を防止できる程度にゲ
ート不純物を活性化するためには、９００℃程度の比較
的高温の熱処理が必要となる。ところが、層間絶縁膜１
５を形成した後につまりＰ型高濃度拡散層１４が形成さ
れた後に、比較的高温の熱処理を行なうと、Ｐ型高濃度
拡散層１４中のボロンの拡散係数が大きいため、浅い接
合が形成されず、ソース・ドレイン間のパンチスルー耐
圧が劣化するので、微細なＣＭＯＳトランジスタの実現
が不可能となる。
【００７２】そこで、第１実施例では、特に第２の絶縁
膜９を形成して高融点金属シリサイド層７が表面に露出
しない状態にしておいてから、比較的高温の第１の熱処
理によってＮチャネルトランジスタのソース・ドレイン
となるＮ型高濃度拡散層１３の活性化及びゲート電極の
活性化を行なっている。このように第２の絶縁膜９を形
成した後に比較的高温の熱処理を行なうため、高融点金
属シリサイド層７の異常酸化を防止しつつゲート不純物
の活性化を図ることが可能になるのである。
【００７３】また、Ｐ型高濃度拡散層１４の活性化は比
較的低温の第２の熱処理により行なうので、微細なＣＭ
ＯＳトランジスタの実現が可能となる。
【００７４】尚、図１８に示すように、第１実施例の変
形例として、ゲート電極形成後であってＮ型高濃度拡散
層１３を形成する前に比較的高温の第１の熱処理を行な
い、Ｎ型高濃度拡散層１３を形成した後に、第１の熱処
理よりも若干低温の第２の熱処理を行なってもよい。こ
の場合には第１実施例における第２の熱処理は必然的に
第３の熱処理となる。
【００７５】ゲート長がさらに微細になってくると、比
較的拡散係数の小さいヒ素が導入されたＮチャネルトラ
ンジスタのソース・ドレインとなるＮ型高濃度拡散層１
３においても、ソース・ドレイン間のパンチスルー耐圧
が劣化するようになる。従って、Ｎ型高濃度拡散層１３
を形成するための熱処理と、ゲート電極を活性化するた
めの熱処理と分けて行ない、第１の熱処理を行なった後
にＮ型高濃度拡散層１３を形成し、該Ｎ型高濃度拡散層
１３を活性化するための熱処理を第１の熱処理よりも低
く第３の熱処理よりも高い温度で行なうことによって、
さらに微細なＣＭＯＳトランジスタの実現が可能とな
る。
【００７６】（第２実施例）以下、第２の実施例に係る
ＣＭＯＳトランジスタの製造方法を図面を参照しながら
説明する。
【００７７】図４（ａ）（ｂ）（ｃ）、図５（ａ）
（ｂ）（ｃ）、図６（ａ）（ｂ）及び図７（ａ）（ｂ）
はポリサイドゲート電極からなるシングルゲートを有す
るＬＤＤ構造のＣＭＯＳトランジスタの製造方法の各工
程を示す要部断面図である。
【００７８】まず、第１の実施例と同様に、図４
（ａ）、（ｂ）、（ｃ）に示すように、Ｐ型シリコン基
板１の上に、Ｐ型拡散層２、Ｎ型拡散層３、ＬＯＣＯＳ
酸化膜４、ゲート酸化膜５、多結晶シリコン層６、高融
点金属シリサイド層７及び第１の絶縁膜８をそれぞれ形
成する。
【００７９】次に、図５（ａ）に示すように、第２の絶
縁膜９を２０ｎｍの膜厚に堆積する。
【００８０】次に、図５（ｂ）に示すように、所定のレ
ジストパターン（図示せず）を形成した後、Ｎ型チャネ
ルＭＯＳトランジスタとなるＰ型拡散層２上に、上記レ
ジストパターン、ゲート電極及び第２の絶縁膜９（垂直
部）をマスクとして、イオン注入法により例えばリン
（Ｐ）イオンなどのＮ型不純物を注入（加速エネルギー
４０ｋｅＶ、ドーズ量４×１０13ｃｍ-2）することによ
ってＰ型拡散層２上にＮ型低濃度拡散層１０を形成した
後、活性化のための第１の熱処理（９００℃、２０分）
を行なう。
【００８１】この９００℃の温度下における２０分とい
う比較的高温の熱処理は、浅い接合を必要とするＰ型低
濃度拡散層１１（図５（ｃ）参照）、Ｎ型高濃度拡散層
１３（図６（ａ）参照）及びＰ型高濃度拡散層１４（図
６（ｂ）参照）が形成された後に行なうことは避けるこ
とが好ましい。以後の熱処理工程における熱処理温度が
より低い温度に制約されるためである。９００℃の温度
下における２０分という比較的高温の熱処理によって、
Ｎ型低濃度拡散層１０の不純物が活性化されてチャネル
抵抗が低減すると共に、イオン注入によって乱れた結晶
性が回復するので移動度が改善される。
【００８２】さらに、９００℃の温度下における２０分
という比較的高温の熱処理によって、多結晶シリコン層
６と高融点金属シリサイド層７とからなるゲート電極の
抵抗が低減すると共に、ゲート不純物が活性化されるた
めゲート電極の空乏化を防止することもできる。
【００８３】次に、所定のレジストパターン（図示せ
ず）を形成した後、図５（ｃ）に示すように、Ｐ型チャ
ネルＭＯＳトランジスタとなるＮ型拡散層３上に、上記
のレジストパターン、ゲート電極及び第２の絶縁膜９
（垂直部）をマスクとしてイオン注入法により例えばボ
ロン（Ｂ）イオンなどのＰ型不純物を注入（加速エネル
ギー２０ｋｅＶ、ドーズ量２×１０13ｃｍ-2）すること
によってＰ型低濃度拡散層１１を形成する。
【００８４】次に、第２の絶縁膜９の表面に酸化膜を２
００ｎｍの膜厚に堆積した後、エッチバック法を用いて
上記酸化膜をエッチングすることにより、図６（ａ）に
示すように、ゲート電極の側面にサイドウォール１２を
形成する。このとき、高融点金属シリサイド層７の上面
には第１の絶縁膜８が形成されているので、通常行われ
ている２０％程度のオーバーエッチングによっては高融
点金属シリサイド層７の上面が露出することはない。
【００８５】次に、Ｎ型チャネルトランジスタ領域にゲ
ート電極、サイドウォール１２及びレジストパターン
（図示せず）をマスクとして、イオン注入法によりＮ型
不純物であるヒ素イオンを注入（加速エネルギー４０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2）することによってＮ
型高濃度拡散層１３を形成する。
【００８６】次に、図６（ｂ）に示すように、Ｐ型チャ
ネルトランジスタ領域にゲート電極、サイドウォール１
２及びレジストパターン（図示せず）をマスクとして、
イオン注入法によりＰ型不純物であるボロンイオンを注
入（加速エネルギー２０ｋｅＶ、ドーズ量５×１０15ｃ
ｍ-2）することによってＰ型高濃度拡散層１４を形成す
る。
【００８７】次に、図７（ａ）に示すように層間絶縁膜
１５を形成した後、活性化と層間絶縁膜１５の平坦化と
を兼ねる第２の熱処理（８５０℃、３０分）を行なう。
【００８８】次に、図７（ｂ）に示すように、コンタク
トホール及び金属配線パターン１６を形成して、ポリサ
イドゲート電極を有するＬＤＤ構造のＣＭＯＳトランジ
スタを得る。
【００８９】ゲート電極の空乏化を防止できる程度にゲ
ート不純物を活性化するためには、９００℃程度の比較
的高温の熱処理が必要である。ところが、ポリサイドゲ
ートの場合、高融点金属シリサイド層７が表面に露出し
た状態で熱処理を行なうと異常酸化が起きるため、従来
の方法によると、ゲート不純物の活性化のための熱処理
はサイドウォール１２となる酸化膜の形成後か又は層間
絶縁膜１５の形成後に行わなければならない。
【００９０】また、９００℃程度の比較的高温の熱処理
を行なうと、Ｐ型低濃度拡散層１１中及びＰ型高濃度拡
散層１４中のボロンの拡散係数が大きいため、浅い接合
の形成ができず、ソース・ドレイン間のパンチスルー耐
圧が劣化する。
【００９１】さらに、ゲート長がハーフミクロン以下に
微細になってくると、比較的拡散係数の小さいヒ素が導
入されたＮチャネルトランジスタのソース・ドレインと
なるＮ型高濃度拡散層１３においても、ソース・ドレイ
ン間のパンチスルー耐圧が劣化するようになり、微細な
ＣＭＯＳトランジスタの実現が不可能となる。
【００９２】そこで、第２の実施例では、特に第２の絶
縁膜９を形成して高融点金属シリサイド層７が表面に露
出しない状態にしておいてからゲート電極に対して比較
的高温の熱処理を行なっているため、高融点金属シリサ
イド層７の異常酸化を防止しつつゲート不純物の活性化
が可能となる。
【００９３】また、Ｎチャネルトランジスタのソース・
ドレインとなるＮ型低濃度拡散層１０に比較的高温の熱
処理を行なっているため、Ｎ型低濃度拡散層１０の不純
物を十分に活性化できるのでチャネル抵抗が低減する。
一方、Ｐ型低濃度拡散層１１、Ｎ型高濃度拡散層１３及
びＰ型高濃度拡散層１４の活性化は比較的低温である第
２の熱処理により行なうので、Ｎチャネルトランジスタ
及びＰチャネルトランジスタのソース・ドレイン間のパ
ンチスルー耐圧が劣化せず、微細なＣＭＯＳトランジス
タの実現が可能となる。
【００９４】尚、図１８に示すように、第２実施例の変
形例として、ゲート電極形成後であってＮ型低濃度拡散
層１０を形成する前に比較的高温の第１の熱処理を行な
ってゲート不純物を活性化しておいてから、Ｎ型低濃度
拡散層１０を形成し、該Ｎ型低濃度拡散層１０に対して
第１の熱処理よりも若干低温の第２の熱処理を行なって
もよい。この場合には第２実施例における第２の熱処理
は必然的に第３の熱処理となる。
【００９５】ゲート長がさらに微細になってくると、Ｎ
チャネルトランジスタのソース・ドレインとなるＮ型低
濃度拡散層１０においても、より浅い接合の形成が限界
となり、ソース・ドレイン間のパンチスルー耐圧が劣化
するようになる。従って、Ｎ型低濃度拡散層１０を形成
するための熱処理と、ゲート電極を活性化するための熱
処理とを分けて行ない、第１の熱処理を行なった後にＮ
型低濃度拡散層１０を形成し、該Ｎ型低濃度拡散層１０
を活性化するための熱処理を第１の熱処理よりも低く第
３の熱処理よりも高い温度で行なうことによって、さら
に微細なＣＭＯＳトランジスタの実現が可能となる。
【００９６】（第３実施例）以下、第３の実施例に係る
ＣＭＯＳトランジスタの製造方法を図面を参照しながら
説明する。
【００９７】図８（ａ）（ｂ）（ｃ）、図９（ａ）
（ｂ）（ｃ）及び図１０（ａ）（ｂ）（ｃ）は、ポリサ
イドゲート電極からなるシングルゲートをを有し、Ｎチ
ャネルトランジスタはＬＤＤ構造でＰチャネルトランジ
スタはシングルドレイン構造であるＣＭＯＳトランジス
タの製造方法の各工程を示す要部断面図である。
【００９８】まず、図８（ａ）（ｂ）（ｃ）及び図９
（ａ）（ｂ）に示すように、第２の実施例と同様に、Ｐ
型シリコン基板１の上に、Ｐ型拡散層２、Ｎ型拡散層
３、ＬＯＣＯＳ酸化膜４、ゲート酸化膜５、多結晶シリ
コン層６、高融点金属シリサイド層７、第１の絶縁膜
８、第２の絶縁膜９及びＮ型低濃度拡散層１０をそれぞ
れ形成した後、活性化のための第１の熱処理（９００
℃、２０分）を行なう。
【００９９】次に、第２の絶縁膜９の表面に酸化膜を２
００ｎｍの膜厚に堆積した後、エッチバック法を用いて
上記酸化膜をエッチングすることにより、図９（ｃ）に
示すように、ゲート電極の側面にサイドウォール１２を
形成する。このとき、高融点金属シリサイド層７の上面
には、第１の絶縁膜８が形成されているので、通常行わ
れている２０％程度のオーバーエッチングによっては高
融点金属シリサイド層７の上面が露出することはない。
その後、Ｎ型チャネルトランジスタ領域にゲート電極、
サイドウォール１２及びレジストパターン（図示せず）
をマスクとして、イオン注入法によりＮ型不純物である
ヒ素イオンを注入（加速エネルギー４０ｋｅＶ、ドーズ
量５×１０15ｃｍ-2）することによってＮ型高濃度拡散
層１３を形成する。
【０１００】次に、図１０（ａ）に示すように、Ｐ型チ
ャネルトランジスタ領域にゲート電極、サイドウォール
１２及びレジストパターン（図示せず）をマスクとし
て、イオン注入法によりＰ型不純物であるボロンイオン
を注入（加速エネルギー２０ｋｅＶ、ドーズ量５×１０
15ｃｍ-2）することによってＰ型高濃度拡散層１４を形
成する。
【０１０１】次に、図１０（ｂ）に示すように層間絶縁
膜１５を形成した後、活性化と層間絶縁膜１５の平坦化
とを兼ねる第２の熱処理（８５０℃、３０分）を行な
う。その後、コンタクトホール及び金属配線パターン１
６を形成して、図１０（ｃ）に示すようなＣＭＯＳトラ
ンジスタを得る。
【０１０２】ゲート電極の空乏化を防止できる程度にゲ
ート不純物を活性化するためには、９００℃程度の比較
的高温の熱処理が必要である。ところが、ポリサイドゲ
ートの場合、高融点金属シリサイド層７が表面に露出し
た状態で熱処理を行なうと異常酸化が起きるため、従来
の方法によると、活性化のための第２の熱処理はサイド
ウォール１２となる酸化膜の形成後か又は層間絶縁膜１
５の形成後に行わなければならない。
【０１０３】また、９００℃程度の比較的高温の熱処理
を行なうと、Ｐ型高濃度拡散層１４中のボロンは拡散係
数が大きいため、浅い接合の形成ができず、ソース・ド
レイン間のパンチスルー耐圧が劣化する。さらに、ゲー
ト長がハーフミクロン以下に微細になってくると、比較
的拡散係数の小さいヒ素が導入されたＮチャネルトラン
ジスタのソース・ドレインとなるＮ型高濃度拡散層１３
においても、ソース・ドレイン間のパンチスルー耐圧が
劣化するようになり、微細なＣＭＯＳトランジスタの実
現が不可能となる。
【０１０４】そこで、第３の実施例では、特に第２の絶
縁膜９を形成して高融点金属シリサイド層７が表面に露
出しない状態にしておいてからゲート電極に対して比較
的高温の熱処理を行なっているため、高融点金属シリサ
イド層７の異常酸化を防止しつつ、ゲート不純物の活性
化が可能となる。
【０１０５】また、Ｐ型高濃度拡散層１４及びＮ型高濃
度拡散層１３の活性化は比較的低温である第２の熱処理
により行なうので、微細なＣＭＯＳトランジスタの実現
が可能となる。
【０１０６】尚、図１８に示すように、第３の実施例の
変形例として、ゲート電極形成後であってＮ型低濃度拡
散層１０を形成する前に比較的高温の第１の熱処理を行
なってゲート不純物を活性化しておいてから、Ｎ型低濃
度拡散層１０を形成し、該Ｎ型低濃度拡散層１０に対し
て第１の熱処理よりも若干低温の第２の熱処理を行なっ
てもよい。この場合には第３の実施例における第２の熱
処理は必然的に第３の熱処理となる。
【０１０７】ゲート長がさらに微細になってくると、Ｎ
チャネルトランジスタのソース・ドレインとなるＮ型低
濃度拡散層１０においても、より浅い接合の形成が限界
となり、ソース・ドレイン間のパンチスルー耐圧が劣化
するようになる。従って、Ｎ型低濃度拡散層１０を形成
するための熱処理と、ゲート電極を活性化するための熱
処理とを分けて行ない、第１の熱処理を行なった後にＮ
型低濃度拡散層１０を形成し、該Ｎ型低濃度拡散層１０
を活性化するための熱処理を第１の熱処理よりも低く第
３の熱処理よりも高い温度で行なうことによって、さら
に微細なＣＭＯＳトランジスタの実現が可能となる。
【０１０８】（第４の実施例）以下、第４の実施例に係
るＣＭＯＳトランジスタの製造方法を図面を参照しなが
ら説明する。
【０１０９】図１１（ａ）（ｂ）（ｃ）、図１２（ａ）
（ｂ）及び図１３（ａ）（ｂ）は、ポリサイドゲート電
極からなるデュアルゲートを有するシングルドレイン構
造のＣＭＯＳトランジスタの各製造工程を示す要部断面
図である。
【０１１０】まず、図１１（ａ）に示すように、Ｐ型シ
リコン基板１の上にＰ型拡散層２及びＮ型拡散層３をそ
れぞれ形成した後、膜厚約７００ｎｍのＬＯＣＯＳ酸化
膜４及び膜厚約２０ｎｍのゲート酸化膜５をそれぞれ所
定の領域に形成する。
【０１１１】次に、図１１（ｂ）に示すように、減圧Ｃ
ＶＤ法により多結晶シリコン層６を２５０ｎｍの膜厚に
堆積した後、多結晶シリコン層６の上に例えばタングス
テンシリサイドなどの高融点金属シリサイド層７を例え
ば減圧ＣＶＤ法により２００ｎｍの膜厚に形成する。
【０１１２】次に、所定のレジストパターンを形成した
後（図示せず）、図１１（ｃ）に示すように、ドライエ
ッチング技術を用いてゲートパターニングを行なう。
【０１１３】次に、図１２（ａ）に示すように、絶縁膜
９を２０ｎｍの膜厚に堆積する。その後、Ｎ型チャネル
トランジスタ領域及びゲート電極に絶縁膜９（垂直部）
及びレジストパターン（図示せず）をマスクとして、イ
オン注入法によりＮ型不純物であるヒ素イオンを注入
（加速エネルギー４０ｋｅＶ、ドーズ量５×１０15ｃｍ
-2）することによって、Ｎ型高濃度拡散層１３を形成す
ると共にＮチャネルトランジスタのゲート電極へのＮ型
不純物の導入を行なう。
【０１１４】次に、活性化のための第１の熱処理（９０
０℃、２０分）を行なう。この９００℃の温度下におけ
る２０分という比較的高温の熱処理は浅い接合を必要と
するＰ型高濃度拡散層１４（図１２（ｂ）参照）が形成
された後に導入することはできない。その理由は、Ｐ型
高濃度拡散層１４が形成された後に熱処理を行なう場合
には、この熱処理の熱処理温度が低い温度に制約される
ためである。
【０１１５】例えばボロンのような拡散係数の大きい不
純物がＰチャネルトランジスタのゲート電極に導入され
た後に比較的高温の熱処理を行なうと、ボロンがゲート
酸化膜を突き抜けてＮ型拡散層３に拡散してしまい、し
きい値電圧の変動が引き起こされてしまう。この９００
℃の温度下における２０分という比較的高温の熱処理に
よる活性化を、Ｐチャネルトランジスタのゲート電極に
導入された不純物に対して行なわずにＮチャネルトラン
ジスタのゲート電極に導入された不純物にのみ行なうこ
とによって、多結晶シリコン層６と高融点金属シリサイ
ド層７とによって構成されるゲート電極の抵抗を低減で
きると共にゲート電極の空乏化を防止できる。
【０１１６】次に、図１２（ｂ）に示すように、Ｐ型チ
ャネルＭＯＳトランジスタ領域及びゲート電極に、絶縁
膜９（垂直部）及びレジストパターン（図示せず）をマ
スクとしてイオン注入法によりＰ型不純物であるボロン
イオンを注入（加速エネルギー２０ｋｅＶ、ドーズ量５
×１０15ｃｍ-2）することによってＰ型高濃度拡散層１
４を形成する。
【０１１７】次に、図１３（ａ）に示すように層間絶縁
膜１５を形成した後、活性化と層間絶縁膜１５の平坦化
とを兼ねる第２の熱処理（８５０℃、３０分）を行な
う。
【０１１８】次に、図１３（ｂ）に示すように、コンタ
クトホール及び金属配線パターン１６を形成して、ポリ
サイドゲート電極からなるデュアルゲートを有するシン
グルドレイン構造のＣＭＯＳトランジスタを得る。
【０１１９】Ｐ型高濃度拡散層１４中及びＰ型チャネル
トランジスタのゲート電極中に導入されるボロン等の不
純物は拡散係数が大きいため、Ｐ型チャネルトランジス
タのゲート電極中に導入される不純物を、Ｎ型高濃度拡
散層１３中及びＮ型チャネルトランジスタのゲート電極
中に導入される不純物を活性化するための熱処理の温度
によって活性化すると、浅い接合の形成が不可能になる
と共に、ゲート不純物がＰ型チャネルトランジスタのゲ
ート酸化膜を突き抜けてＮ型拡散層３に拡散してしま
う。
【０１２０】ところが、第４実施例においては、Ｐ型チ
ャネルトランジスタのゲート不純物を比較的低温の第２
の熱処理により活性化するため、浅い接合の形成が可能
となり、ゲート不純物がゲート酸化膜を突き抜けること
はない。これによって、Ｎチャネル及びＰチャネルの両
方が優れた特性を有する微細なデュアルゲートのＣＭＯ
Ｓトランジスタを実現できる。
【０１２１】（第５の実施例）以下、第５の実施例に係
るＣＭＯＳトランジスタの製造方法を図面を参照しなが
ら説明する。
【０１２２】図１４（ａ）（ｂ）（ｃ）、図１５（ａ）
（ｂ）（ｃ）、図１６（ａ）（ｂ）及び図１７（ａ）
（ｂ）は、ポリサイドゲート電極からなるデュアルゲー
トを有するＬＤＤ構造のＣＭＯＳトランジスタの要部断
面図である。
【０１２３】まず、図１４（ａ）（ｂ）（ｃ）に示すよ
うに、Ｐ型シリコン基板１の上にＰ型拡散層２、Ｎ型拡
散層３、ＬＯＣＯＳ酸化膜４、ゲート酸化膜５、多結晶
シリコン層６、高融点金属シリサイド層７をそれぞれ形
成した後、ドライエッチング技術を用いてゲートパター
ニングを行なう。
【０１２４】次に、図１５（ａ）に示すように、絶縁膜
９を２０ｎｍの膜厚に堆積する。
【０１２５】次に、図１５（ｂ）に示すように、所定の
レジストパターン（図示せず）を形成した後、Ｎ型チャ
ネルＭＯＳトランジスタとなるＰ型拡散層２上に、絶縁
膜９（垂直部）、ゲート電極及び上記レジストパターン
をマスクとしてイオン注入法により例えばリン（Ｐ）イ
オンなどのＮ型不純物を注入（加速エネルギー４０ｋｅ
Ｖ、ドーズ量４×１０13ｃｍ-2）することによってＰ型
拡散層２上にＮ型低濃度拡散層１０を形成した後、活性
化のための第１の熱処理（９００℃、２０分）を行な
う。
【０１２６】この９００℃の温度下における２０分とい
う比較的高温の熱処理は、浅い接合を必要とするＰ型低
濃度拡散層１１、Ｎ型高濃度拡散層１３及びＰ型高濃度
拡散層１４が形成された後に導入することは避けること
が好ましい。その理由は、これらの拡散層が形成された
後に熱処理を行なう場合には、この熱処理における熱処
理温度が低温に制約されるためである。
【０１２７】また、例えばボロンのような拡散係数の大
きい不純物がＰチャネルトランジスタのゲート電極に導
入された後に比較的高温の熱処理を行なうと、ボロンが
ゲート酸化膜を突き抜けてＮ型拡散層３に拡散してしま
い、しきい値電圧の変動が引き起こされてしまう。従っ
て、第１の熱処理は、Ｐチャネルトランジスタのゲート
電極に不純物が導入される前に行なうことが好ましい。
【０１２８】また、９００℃の温度下における２０分と
いう比較的高温の熱処理によって、Ｎ型低濃度拡散層１
０の不純物が活性化されてチャネル抵抗が低減すると共
に、イオン注入によって乱れた結晶性が回復するので移
動度が改善される。
【０１２９】次に、図１５（ｃ）に示すように、所定の
レジストパターン（図示せず）を形成した後、Ｐ型チャ
ネルＭＯＳトランジスタとなるＮ型拡散層３上に、絶縁
膜９（垂直部）、ゲート電極及び上記レジストパターン
をマスクとしてイオン注入法により例えばボロン（Ｂ）
イオンなどのＰ型不純物を注入（加速エネルギー２０ｋ
ｅＶ、ドーズ量２×１０13ｃｍ-2）することによりＰ型
低濃度拡散層１１を形成する。
【０１３０】次に、絶縁膜９の表面に酸化膜を２００ｎ
ｍの膜厚に堆積した後、エッチバック法を用いて上記酸
化膜をエッチングすることにより、図１６（ａ）に示す
ように、ゲート電極の側面にサイドウォール１２を形成
する。その後、Ｎ型チャネルトランジスタ領域及びゲー
ト電極にゲート電極、絶縁膜９（垂直部）及びレジスト
パターン（図示せず）をマスクとしてイオン注入法によ
りＮ型不純物であるヒ素イオンを注入（加速エネルギー
４０ｋｅＶ、ドーズ量５×１０15ｃｍ-2）することによ
って、Ｎ型高濃度拡散層１３を形成すると共にＮチャネ
ルトランジスタのゲート電極へのＮ型不純物の導入を行
なう。
【０１３１】次に、活性化のための第２の熱処理（８７
５℃、２０分）を行なう。この８７５℃の温度下におけ
る２０分というやや高温の熱処理は浅い接合を必要とす
るＰ型高濃度拡散層１４が形成された後に導入すること
はできない。その理由は、Ｐ型高濃度拡散層１４が形成
された後に熱処理を行なう場合には、この熱処理におけ
る熱処理温度がより低温に制約されるためである。
【０１３２】例えばボロンのような拡散係数の大きい不
純物がＰチャネルトランジスタのゲート電極に導入され
た後にやや高温の熱処理を行なうと、ボロンがゲート酸
化膜を突き抜けてＮ型拡散層３に拡散してしまい、しき
い値電圧の変動が引き起こされてしまう。この８７５℃
の温度下における２０分というやや高温の熱処理による
活性化を、Ｐチャネルトランジスタのゲート電極に導入
された不純物に対して行なわずにＮチャネルトランジス
タのゲート電極に導入された不純物にだけ行なうことに
よって、多結晶シリコン層６と高融点金属シリサイド層
７とによって構成されるゲート電極の抵抗が確実の低減
すると共にゲート電極の空乏化を防止できる。
【０１３３】次に、図１６（ｂ）に示すように、Ｐ型チ
ャネルＭＯＳトランジスタ領域及びゲート電極にゲート
電極、絶縁膜９（垂直部）及びレジストパターン（図示
せず）をマスクとしてイオン注入法によりＰ型不純物で
あるボロンイオンを注入（加速エネルギー２０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2）することによりＰ型高濃度
拡散層１４を形成する。
【０１３４】次に、図１７（ａ）に示すように層間絶縁
膜１５を形成した後、活性化と層間絶縁膜１５の平坦化
とを兼ねる第３の熱処理（８５０℃、３０分）を行な
う。
【０１３５】次に、図１７（ｂ）に示すように、コンタ
クトホール及び金属配線パターン１６を形成して、ポリ
サイドゲート電極からなるデュアルゲートを有するシン
グルドレイン構造のＣＭＯＳトランジスタを得る。
【０１３６】Ｐ型高濃度拡散層１４中及びＰ型チャネル
トランジスタのゲート電極中に導入されるボロン等の不
純物は拡散係数が大きいため、Ｐ型チャネルトランジス
タのゲート電極中に導入される不純物を、Ｎ型高濃度拡
散層１３中及びＮ型チャネルトランジスタのゲート電極
中に導入される不純物を活性化するための熱処理温度に
よって活性化すると、浅い接合の形成が不可能であり、
ゲート不純物がＰ型チャネルトランジスタのゲート酸化
膜を突き抜けてＮ型拡散層３に拡散してしまう。ところ
が、第５実施例においては、Ｐ型チャネルトランジスタ
のゲート不純物をやや高温の第２の熱処理により活性化
するため、浅い接合の形成が可能となり、ゲート不純物
がゲート酸化膜を突き抜けることはない。これによっ
て、Ｎチャネル及びＰチャネルの両方が優れた特性を有
する微細なデュアルゲートのＣＭＯＳトランジスタを実
現できる。
【０１３７】尚、上記の第１、第２、第３、第４及び第
５の実施例においては、ポリサイドゲート電極を有する
ＣＭＯＳトランジスタであったが、これに代えて、通常
用いられるポリシリコンゲート電極を有するＣＭＯＳト
ランジスタであってもよい。また、サリサイドゲート電
極を有するＣＭＯＳトランジスタであっても同様であ
る。
【０１３８】
【発明の効果】以上説明したように、請求項１の発明に
係るＣＭＯＳトランジスタの製造方法によると、各ゲー
ト電極に対する熱処理、Ｎ型高濃度拡散層に対する熱処
理及びＰ型高濃度拡散層に対する熱処理のうちの少なく
とも２つの熱処理を互いに独立に行ない且つ後に行なう
熱処理を先に行なう熱処理よりも低い温度で行なうた
め、各ゲート電極に対する最適な熱処理温度、Ｎ型高濃
度拡散層に対する最適な熱処理温度、及びＰ型高濃度拡
散層に対する最適な熱処理温度を確保できるので、ゲー
ト不純物不活性化に伴なうゲート電極の空乏化、実効チ
ャネル長の現象による短チャネル効果の増大及びパンチ
スルー耐圧の劣化、並びにＰ型不純物のゲート酸化膜の
突き抜けをそれぞれ防止することができ、これにより、
電気的特性及び信頼性に優れたハーフミクロン又はクォ
ーターミクロン以下の微細なＣＭＯＳトランジスタを確
実に製造することが可能になる。
【０１３９】請求項２の発明に係るＣＭＯＳトランジス
タの製造方法によると、各ゲート電極に比較的高温の第
１の熱処理を行なった後にＮ型高濃度拡散層を形成し、
該Ｎ型高濃度拡散層に第１の熱処理よりも低温の第２の
熱処理を行なった後にＰ型高濃度拡散層を形成し、その
後、該Ｐ型高濃度拡散層に第２の熱処理よりも低温の第
３の熱処理を行なうため、ゲート電極の空乏化を防止で
き、Ｎチャネルトランジスタのソース・ドレイン間のパ
ンチスルー耐圧の劣化を防止しつつＮ型高濃度拡散層の
活性化を図ることができ、Ｐチャネルトランジスタのソ
ース・ドレイン間のパンチスルー耐圧の劣化を防止でき
るので、電気的特性及び信頼性に優れたシングルドレイ
ン構造を有する極めて微細なＣＭＯＳトランジスタを確
実に製造することが可能になる。
【０１４０】請求項３の発明に係るＣＭＯＳトランジス
タの製造方法によると、各ゲート電極及びＮ型高濃度拡
散層に比較的高温の第１の熱処理を行なった後にＰ型高
濃度拡散層を形成、その後、該Ｐ型高濃度拡散層に第１
の熱処理よりも低温の第２の熱処理を行なうため、ゲー
ト電極の空乏化の防止及びＮ型高濃度拡散層の活性化を
図ることができると共に、Ｐチャネルトランジスタのソ
ース・ドレイン間のパンチスルー耐圧の劣化を防止でき
るので、電気的特性及び信頼性に優れたシングルドレイ
ン構造を有する微細なＣＭＯＳトランジスタを確実に製
造することが可能になる。
【０１４１】請求項４の発明に係るＣＭＯＳトランジス
タの製造方法によると、各ゲート電極に比較的高温の第
１の熱処理を行なった後にＮ型高濃度拡散層を形成し、
該Ｎ型低濃度拡散層に第１の熱処理よりも低温の第２の
熱処理を行なった後にＰ型低濃度拡散層、Ｎ型高濃度拡
散層及びＰ型高濃度拡散層を形成し、その後、これらＰ
型低濃度拡散層、Ｎ型高濃度拡散層及びＰ型高濃度拡散
層に第２の熱処理よりも低温の第３の熱処理を行なうた
め、ゲート電極の空乏化を防止でき、Ｎ型低濃度拡散層
の不純物が活性化することによりチャネル抵抗を低減で
き、Ｎチャネルトランジスタ及びＰチャネルトランジス
タのソース・ドレイン間のパンチスルー耐圧の劣化を防
止しつつ不純物拡散層の活性化を図ることができるの
で、電気的特性及び信頼性に優れたＮチャネルトランジ
スタ及びＰチャネルトランジスタ共にＬＤＤ構造を有す
る極めて微細なＣＭＯＳトランジスタを確実に製造する
ことが可能になる。
【０１４２】請求項５の発明に係るＣＭＯＳトランジス
タの製造方法によると、Ｎチャネルトランジスタのゲー
ト電極及びＮ型低濃度拡散層に比較的高温の第１の熱処
理を行なった後にＰ型低濃度拡散層、Ｎ型高濃度拡散層
及びＰ型高濃度拡散層を形成し、その後、Ｐ型低濃度拡
散層、Ｎ型高濃度拡散層及びＰ型高濃度拡散層に第１の
熱処理よりも低温の第２の熱処理を行なうため、ゲート
電極の空乏化を防止でき且つＮチャネルトランジスタの
チャネル抵抗の低減を図ることができると共に、Ｎチャ
ネルトランジスタ及びＰチャネルトランジスタのソース
・ドレイン間のパンチスルー耐圧の劣化を防止しつつ不
純物拡散層の活性化を図ることができるので、電気的特
性及び信頼性に優れたＮチャネルトランジスタ及びＰチ
ャネルトランジスタ共にＬＤＤ構造を有する微細なＣＭ
ＯＳトランジスタを確実に製造することが可能になる。
【０１４３】請求項６の発明に係るＣＭＯＳトランジス
タの製造方法によると、各ゲート電極に第１の熱処理を
行なった後にＮ型低濃度拡散層を形成し、該Ｎ型低濃度
拡散層に第１の熱処理よりも低温の第２の熱処理を行な
った後にＮ型高濃度拡散層及びＰ型高濃度拡散層を形成
し、その後、これらＮ型高濃度拡散層及びＰ型高濃度拡
散層に第２の熱処理よりも低温の第３の熱処理を行なう
ため、ゲート電極の空乏化を防止でき、Ｎチャネルトラ
ンジスタのチャネル抵抗を低減でき、Ｎチャネルトラン
ジスタ及びＰチャネルトランジスタのソース・ドレイン
間のパンチスルー耐圧の劣化を防止しつつ不純物拡散層
の活性化を図ることができるので、電気的特性及び信頼
性に優れたＮチャネルトランジスタがＬＤＤ構造を有し
且つＰチャネルトランジスタがシングルドレイン構造を
有する極めて微細なＣＭＯＳトランジスタを確実に製造
することが可能になる。
【０１４４】請求項７の発明に係るＣＭＯＳトランジス
タの製造方法によると、各ゲート電極及びＮ型低濃度拡
散層に第１の熱処理を行なった後にＰ型高濃度拡散層及
びＮ型高濃度拡散層を形成し、その後、これらＰ型高濃
度拡散層及びＮ型高濃度拡散層に第１の熱処理よりも低
温の第２の熱処理を行なうため、ゲート電極の空乏化を
防止できると共にＮチャネルトランジスタのチャネル抵
抗を低減でき、Ｎチャネルトランジスタ及びＰチャネル
トランジスタのソース・ドレイン間のパンチスルー耐圧
の劣化を防止しつつ不純物拡散層の活性化を図ることが
できるので、電気的特性及び信頼性に優れたＮチャネル
トランジスタがＬＤＤ構造を有し且つＰチャネルトラン
ジスタがシングルドレイン構造を有する微細なＣＭＯＳ
トランジスタを確実に製造することが可能になる。
【０１４５】請求項８の発明に係るＣＭＯＳトランジス
タの製造方法によると、各ゲート電極は、Ｎ型又はＰ型
の不純物が導入された多結晶シリコンと該多結晶シリコ
ンの上に積層された高融点金属のシリサイドとからなる
積層構造を有しているので、ポリサイドゲート電極を有
する微細なＣＭＯＳトランジスタを確実に製造すること
が可能になる。
【０１４６】請求項９の発明に係るＣＭＯＳトランジス
タの製造方法によると、Ｎチャネルトランジスタのゲー
ト電極にＮ型不純物を導入する工程と、上記Ｐチャネル
トランジスタのゲート電極にＰ型不純物を導入する工程
とをさらに備えているため、ポリシリコンゲート電極を
有する微細なＣＭＯＳトランジスタを確実に製造するこ
とが可能になる。
【０１４７】請求項１０の発明に係るＣＭＯＳトランジ
スタの製造方法によると、ポリサイドゲート電極の上面
及び各側面に第２の絶縁膜を堆積した後に各ゲート電極
及びＮ型低濃度拡散層に第１の熱処理を行ない、第１の
熱処理を行なった後にＰ型低濃度拡散層、Ｎ型高濃度拡
散層及びＰ型高濃度拡散層を形成し、その後、これらＰ
型低濃度拡散層、Ｎ型高濃度拡散層及びＰ型高濃度拡散
層に第１の熱処理よりも低温の第２の熱処理を行なうた
め、ゲート電極の空乏化を防止できると共にＮチャネル
トランジスタのチャネル抵抗を低減できる。この場合、
各ゲート電極の上面及び各側面に第２の絶縁膜を形成し
ておいてから比較的高温の第１の熱処理を行なうので、
高融点金属のシリサイドの異常酸化を防止しつつゲート
電極の活性化を図ることができる。また、Ｎチャネルト
ランジスタ及びＰチャネルトランジスタのソース・ドレ
イン間のパンチスルー耐圧の劣化を防止しつつ不純物拡
散層の活性化を図ることができる。
【０１４８】このため、請求項１０の発明によると、ポ
リサイドゲート電極を有し且つＮチャネルトランジスタ
及びＰチャネルトランジスタ共にＬＤＤ構造を有する微
細なＣＭＯＳトランジスタを確実に製造することが可能
になる。
【０１４９】請求項１１の発明に係るＣＭＯＳトランジ
スタの製造方法によると、ポリサイド電極の上面及び各
側面に第２の絶縁膜を堆積した後に各ゲート電極及びＮ
型低濃度拡散層に第１の熱処理を行ない、第１の熱処理
を行なった後にＮ型高濃度拡散層及びＰ型高濃度拡散層
を形成し、その後、これらＮ型高濃度拡散層及びＰ型高
濃度拡散層に第１の熱処理よりも低温の第２の熱処理を
行なうため、高融点金属のシリサイドの異常酸化を防止
しつつ、ゲート電極の空乏化の防止及びＮチャネルトラ
ンジスタのチャネル抵抗の低減を図ることができると共
に、Ｎチャネルトランジスタ及びＰチャネルトランジス
タのソース・ドレイン間のパンチスルー耐圧の劣化を防
止しつつ不純物拡散層の活性化を図ることができる。
【０１５０】このため、請求項１１の発明によると、ポ
リサイドゲート電極を有すると共に、Ｎチャネルトラン
ジスタがＬＤＤ構造を有し且つＰチャネルトランジスタ
がシングルドレインを有する微細なＣＭＯＳトランジス
タを確実に製造することが可能になる。
【０１５１】請求項１２の発明に係るＣＭＯＳトランジ
スタの製造方法によると、Ｎ型ゲート電極及びＮ型高濃
度拡散層に第１の熱処理を行なった後にＰ型ゲート電極
及びＰ型高濃度拡散層を形成し、その後、これらＰ型ゲ
ート電極及びＰ型高濃度拡散層に第１の熱処理よりも低
温の第２の熱処理を行なうため、Ｎ型ゲート電極及びＮ
型高濃度拡散層に導入された拡散係数の比較的小さいＮ
型不純物の活性を十分に図ることができ、また、Ｐ型ゲ
ート電極に導入された拡散係数の比較的大きいＰ型不純
物がゲート酸化膜を突き抜けてＮ型拡散層に拡散し、し
きい値電圧が変動する事態を防止できると共にＰチャネ
ルトランジスタのソース・ドレイン間のパンチスルー耐
圧の劣化を防止することができる。
【０１５２】請求項１３の発明に係るＣＭＯＳトランジ
スタの製造方法によると、Ｎ型低濃度拡散層に第１の熱
処理を行なった後にＰ型低濃度拡散層、Ｎ型ゲート電極
及びＮ型高濃度拡散層を形成し、これらＰ型低濃度拡散
層、Ｎ型ゲート電極及びＮ型高濃度拡散層に第１の熱処
理温度よりも低温の第２の熱処理を行なった後にＰ型ゲ
ート電極及びＰ型高濃度拡散層を形成し、その後、これ
らＰ型ゲート電極及びＰ型高濃度拡散層に上記第２の熱
処理よりも低温の第３の熱処理を行なうため、Ｎチャネ
ルトランジスタ及びＰチャネルトランジスタのチャネル
抵抗をそれぞれ的確に低減でき、Ｎ型ゲート電極及びＮ
型高濃度拡散層に導入された拡散係数の比較的小さいＮ
型不純物の活性を十分に図ることができ、Ｐチャネルト
ランジスタのしきい値電圧が変動する事態を防止でき、
Ｐチャネルトランジスタのソース・ドレイン間のパンチ
スルー耐圧の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図２】本発明の第１実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図３】本発明の第１実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図４】本発明の第２実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図５】本発明の第２実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図６】本発明の第２実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図７】本発明の第２実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図８】本発明の第３実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図９】本発明の第３実施例に係るＣＭＯＳトランジス
タの製造方法の各工程を示す断面図である。
【図１０】本発明の第３実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１１】本発明の第４実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１２】本発明の第４実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１３】本発明の第４実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１４】本発明の第５実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１５】本発明の第５実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１６】本発明の第５実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１７】本発明の第５実施例に係るＣＭＯＳトランジ
スタの製造方法の各工程を示す断面図である。
【図１８】本発明の第１、第２及び第３の実施例並びに
該第１、第２及び第３の実施例の各変形例に係るシング
ルゲート電極を有するＣＭＯＳトランジスタの製造方法
の概略工程を示す図である。
【図１９】本発明の第４及び第５の実施例並びに該第４
及び第５の実施例の各変形例に係るデュアルゲート電極
を有するＣＭＯＳトランジスタの製造方法の概略工程を
示す図である。
【図２０】図１８に示したＣＭＯＳトランジスタの製造
方法において各構成要素に施される熱処理を示す図であ
る。
【図２１】図１９に示したＣＭＯＳトランジスタの製造
方法において各構成要素に施される熱処理を示す図であ
る。
【図２２】ＣＭＯＳトランジスタのゲート長と、該ＣＭ
ＯＳトランジスタのゲート電極、Ｎチャネルトランジス
タの低濃度拡散層及び高濃度拡散層、並びにＰチャネル
トランジスタの低濃度拡散層及び高濃度拡散層をそれぞ
れ最適なものに形成するために必要な熱処理温度との関
係を示す図である。
【図２３】ＣＭＯＳトランジスタのゲート電極に対する
熱処理温度と該ゲート電極の空乏化との関係を示す特性
図である。
【図２４】ＣＭＯＳトランジスタのゲート電極に対する
熱処理温度と該ゲート電極の抵抗との関係を示す特性図
である。
【図２５】ＣＭＯＳトランジスタのゲート電極に加える
熱処理温度を変化させた場合におけるゲート長としきい
値電圧との関係を示す特性図である。
【符号の説明】
１ シリコン基板（半導体基板） ２ Ｐ型拡散層 ３ Ｎ型拡散層 ４ ＬＯＣＯＳ酸化膜 ５ ゲート絶縁膜 ６ 多結晶シリコン層 ７ 高融点金属シリサイド層 ８ 絶縁膜（第１の絶縁膜） ９ 絶縁膜（第２の絶縁膜） １０ Ｎ型低濃度拡散層（Ｎ型ＬＤＤ拡散層） １１ Ｐ型低濃度拡散層（Ｐ型ＬＤＤ拡散層） １２ サイドウォール（第３の絶縁膜） １３ Ｎ型高濃度拡散層 １４ Ｐ型高濃度拡散層 １５ 層間絶縁膜 １６ 金属配線パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 益田 洋司 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 松尾 一郎 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 篠原 昭平 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上原 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安平 光雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、Ｎチャネルトランジスタ
    のソース又はドレインとなるＮ型高濃度拡散層を形成す
    る工程と、Ｐチャネルトランジスタのソース又はドレイ
    ンとなるＰ型高濃度拡散層を形成する工程と、上記各ゲ
    ート電極に対する熱処理、上記Ｎ型高濃度拡散層に対す
    る熱処理及び上記Ｐ型高濃度拡散層に対する熱処理のう
    ちの少なくとも２つの熱処理を互いに独立に行ない且つ
    後に行なう熱処理を先に行なう熱処理よりも低い温度で
    行なう工程とを備えていることを特徴とするＣＭＯＳト
    ランジスタの製造方法。
  2. 【請求項２】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、上記各ゲート電極に第１
    の熱処理を行なう工程と、上記Ｎチャネルトランジスタ
    のゲート電極をマスクとしてＮチャネルトランジスタの
    ソース又はドレインとなるＮ型高濃度拡散層を形成する
    工程と、上記Ｎ型高濃度拡散層に上記第１の熱処理より
    も低温の第２の熱処理を行なう工程と、上記Ｐチャネル
    トランジスタのゲート電極をマスクとしてＰチャネルト
    ランジスタのソース又はドレインとなるＰ型高濃度拡散
    層を形成する工程と、上記Ｐ型高濃度拡散層に上記第２
    の熱処理よりも低温の第３の熱処理を行なう工程とを備
    えていることを特徴とするＣＭＯＳトランジスタの製造
    方法。
  3. 【請求項３】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、上記Ｎチャネルトランジ
    スタのゲート電極をマスクとしてＮチャネルトランジス
    タのソース又はドレインとなるＮ型高濃度拡散層を形成
    する工程と、上記各ゲート電極及びＮ型高濃度拡散層に
    第１の熱処理を行なう工程と、上記Ｐチャネルトランジ
    スタのゲート電極をマスクとしてＰチャネルトランジス
    タのソース又はドレインとなるＰ型高濃度拡散層を形成
    する工程と、上記Ｐ型高濃度拡散層に上記第１の熱処理
    よりも低温の第２の熱処理を行なう工程とを備えている
    ことを特徴とするＣＭＯＳトランジスタの製造方法。
  4. 【請求項４】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、上記各ゲート電極に第１
    の熱処理を行なう工程と、上記Ｎチャネルトランジスタ
    のゲート電極をマスクとしてＮチャネルトランジスタの
    ソース又はドレインとなるＮ型低濃度拡散層を形成する
    工程と、上記Ｎ型低濃度拡散層に上記第１の熱処理より
    も低温の第２の熱処理を行なう工程と、上記Ｐチャネル
    トランジスタのゲート電極をマスクとしてＰチャネルト
    ランジスタのソース又はドレインとなるＰ型低濃度拡散
    層を形成する工程と、上記各ゲート電極の側面にサイド
    ウオールを形成する工程と、上記Ｎチャネルトランジス
    タのゲート電極及びサイドウオールをマスクとしてＮチ
    ャネルトランジスタのソース又はドレインとなるＮ型高
    濃度拡散層を形成する工程と、上記Ｐチャネルトランジ
    スタのゲート電極及びサイドウオールをマスクとしてＰ
    チャネルトランジスタのソース又はドレインとなるＰ型
    高濃度拡散層を形成する工程と、上記Ｐ型低濃度拡散
    層、上記Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層に
    上記第２の熱処理よりも低温の第３の熱処理を行なう工
    程とを備えていることを特徴とするＣＭＯＳトランジス
    タの製造方法。
  5. 【請求項５】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、上記Ｎチャネルトランジ
    スタのゲート電極をマスクとしてＮチャネルトランジス
    タのソース又はドレインとなるＮ型低濃度拡散層を形成
    する工程と、上記各ゲート電極及び上記Ｎ型低濃度拡散
    層に第１の熱処理を行なう工程と、上記Ｐチャネルトラ
    ンジスタのゲート電極をマスクとしてＰチャネルトラン
    ジスタのソース又はドレインとなるＰ型低濃度拡散層を
    形成する工程と、上記Ｎチャネルトランジスタ及びＰチ
    ャネルトランジスタの各ゲート電極の側面にサイドウオ
    ールを形成する工程と、上記Ｎチャネルトランジスタの
    ゲート電極及びサイドウオールをマスクとしてＮチャネ
    ルトランジスタのソース又はドレインとなるＮ型高濃度
    拡散層を形成する工程と、上記Ｐチャネルトランジスタ
    のゲート電極及びサイドウオールをマスクとしてＰチャ
    ネルトランジスタのソース又はドレインとなるＰ型高濃
    度拡散層を形成する工程と、上記Ｐ型低濃度拡散層、上
    記Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層に上記第
    １の熱処理よりも低温の第２の熱処理を行なう工程とを
    備えていることを特徴とするＣＭＯＳトランジスタの製
    造方法。
  6. 【請求項６】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、上記各ゲート電極に第１
    の熱処理を行なう工程と、上記Ｎチャネルトランジスタ
    のゲート電極をマスクとしてＮチャネルトランジスタの
    ソース又はドレインとなるＮ型低濃度拡散層を形成する
    工程と、上記Ｎ型低濃度拡散層に上記第１の熱処理より
    も低温の第２の熱処理を行なう工程と、上記Ｐチャネル
    トランジスタのゲート電極をマスクとしてＰチャネルト
    ランジスタのソース又はドレインとなるＰ型高濃度拡散
    層を形成する工程と、上記Ｎチャネルトランジスタのゲ
    ート電極の側面にサイドウオールを形成する工程と、上
    記Ｎチャネルトランジスタのゲート電極及びサイドウオ
    ールをマスクとしてＮチャネルトランジスタのソース又
    はドレインとなるＮ型高濃度拡散層を形成する工程と、
    上記Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層に上記
    第２の熱処理よりも低温の第３の熱処理を行なう工程と
    を備えていることを特徴とするＣＭＯＳトランジスタの
    製造方法。
  7. 【請求項７】 半導体基板上にゲート絶縁膜を介してＮ
    チャネルトランジスタ及びＰチャネルトランジスタの各
    ゲート電極を形成する工程と、上記Ｎチャネルトランジ
    スタのゲート電極をマスクとしてＮチャネルトランジス
    タのソース又はドレインとなるＮ型低濃度拡散層を形成
    する工程と、上記各ゲート電極及び上記Ｎ型低濃度拡散
    層に第１の熱処理を行なう工程と、上記Ｐチャネルトラ
    ンジスタのゲート電極をマスクとしてＰチャネルトラン
    ジスタのソース又はドレインとなるＰ型高濃度拡散層を
    形成する工程と、上記Ｎチャネルトランジスタのゲート
    電極の側面にサイドウオールを形成する工程と、上記Ｎ
    チャネルトランジスタのゲート電極及びサイドウオール
    をマスクとしてＮチャネルトランジスタのソース又はド
    レインとなるＮ型高濃度拡散層を形成する工程と、上記
    Ｐ型高濃度拡散層及び上記Ｎ型高濃度拡散層に上記第１
    の熱処理よりも低温の第２の熱処理を行なう工程とを備
    えていることを特徴とするＣＭＯＳトランジスタの製造
    方法。
  8. 【請求項８】 上記各ゲート電極は、Ｎ型又はＰ型の不
    純物が導入された多結晶シリコンと該多結晶シリコンの
    上に積層された高融点金属のシリサイドとからなる積層
    構造を有していることを特徴とする請求項１〜７のいず
    れか１項に記載のＣＭＯＳトランジスタの製造方法。
  9. 【請求項９】 上記Ｎチャネルトランジスタのゲート電
    極にＮ型不純物を導入する工程と、上記Ｐチャネルトラ
    ンジスタのゲート電極にＰ型不純物を導入する工程とを
    さらに備えていることを特徴とする請求項１〜７のいず
    れか１項に記載のＣＭＯＳトランジスタの製造方法。
  10. 【請求項１０】 半導体基板上にゲート絶縁膜を介して
    多結晶シリコン層を堆積した後に上記多結晶シリコン層
    上に高融点金属シリサイド層を堆積する工程と、上記高
    融点金属シリサイド層上に第１の絶縁膜を堆積した後に
    上記高融点金属シリサイド層及び第１の絶縁膜に対して
    ドライエッチングを行なうことによってＮチャネルトラ
    ンジスタ及びＰチャネルトランジスタの各ゲート電極を
    形成する工程と、上記各ゲート電極の上面及び各側面に
    第２の絶縁膜を堆積する工程と、上記Ｎチャネルトラン
    ジスタのゲート電極をマスクとしてＮチャネルトランジ
    スタのソース又はドレインとなるＮ型低濃度拡散層を形
    成する工程と、上記各ゲート電極及び上記Ｎ型低濃度拡
    散層に第１の熱処理を行なう工程と、上記Ｐチャネルト
    ランジスタのゲート電極をマスクとして上記Ｐチャネル
    トランジスタのソース又はドレインとなるＰ型低濃度拡
    散層を形成する工程と、上記各ゲート電極の各側面にサ
    イドウォールを形成する工程と、上記Ｎチャネルトラン
    ジスタのゲート電極及びサイドウォールをマスクとして
    Ｎチャネルトランジスタのソース又はドレインとなるＮ
    型高濃度拡散層を形成する工程と、上記Ｐチャネルトラ
    ンジスタのゲート電極及びサイドウォールをマスクとし
    てＰチャネルトランジスタのソース又はドレインとなる
    Ｐ型高濃度拡散層を形成する工程と、上記Ｐ型低濃度拡
    散層、上記Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層
    に上記第１の熱処理よりも低温の第２の熱処理を行なう
    工程とを備えていることを特徴とするＣＭＯＳトランジ
    スタの製造方法。
  11. 【請求項１１】 半導体基板上にゲート絶縁膜を介して
    多結晶シリコン層を堆積した後に上記多結晶シリコン層
    上に高融点金属シリサイド層を堆積する工程と、上記高
    融点金属シリサイド層上に第１の絶縁膜を堆積した後に
    上記高融点金属シリサイド層及び第１の絶縁膜に対して
    ドライエッチングを行なうことによってＮチャネルトラ
    ンジスタ及びＰチャネルトランジスタの各ゲート電極を
    形成する工程と、上記各ゲート電極の上面及び各側面に
    第２の絶縁膜を堆積する工程と、上記Ｎチャネルトラン
    ジスタのゲート電極をマスクとしてＮチャネルトランジ
    スタのソース又はドレインとなるＮ型低濃度拡散層を形
    成する工程と、上記各ゲート電極及び上記Ｎ型低濃度拡
    散層に第１の熱処理を行なう工程と、上記各ゲート電極
    の各側面にサイドウォールを形成する工程と、上記Ｎチ
    ャネルトランジスタのゲート電極及びサイドウォールを
    マスクとしてＮチャネルトランジスタのソース又はドレ
    インとなるＮ型高濃度拡散層を形成する工程と、上記Ｐ
    チャネルトランジスタのゲート電極及びサイドウォール
    をマスクとしてＰチャネルトランジスタのソース又はド
    レインとなるＰ型高濃度拡散層を形成する工程と、上記
    Ｎ型高濃度拡散層及び上記Ｐ型高濃度拡散層に上記第１
    の熱処理よりも低温の第２の熱処理を行なう工程とを備
    えていることを特徴とするＣＭＯＳトランジスタの製造
    方法。
  12. 【請求項１２】 半導体基板上にゲート絶縁膜を介して
    Ｎチャネルトランジスタ及びＰチャネルトランジスタの
    各ゲート電極を形成する工程と、上記Ｎチャネルトラン
    ジスタのゲート電極にＮ型高濃度不純物を導入してＮ型
    ゲート電極を形成すると共に上記Ｎチャネルトランジス
    タのゲート電極をマスクとしてＮチャネルトランジスタ
    のソース又はドレインとなる領域にＮ型高濃度不純物を
    導入してＮ型高濃度拡散層を形成する工程と、上記Ｎ型
    ゲート電極及びＮ型高濃度拡散層に第１の熱処理を行な
    う工程と、Ｐチャネルトランジスタのゲート電極にＰ型
    高濃度不純物を導入してＰ型ゲート電極を形成すると共
    に上記Ｐチャネルトランジスタのゲート電極をマスクと
    してＰチャネルトランジスタのソース又はドレインとな
    る領域にＰ型高濃度不純物を導入してＰ型高濃度拡散層
    を形成する工程と、上記Ｐ型ゲート電極及びＰ型高濃度
    拡散層に上記第１の熱処理よりも低温の第２の熱処理を
    行なう工程とを備えていることを特徴とするＣＭＯＳト
    ランジスタの製造方法。
  13. 【請求項１３】 半導体基板上にゲート絶縁膜を介して
    Ｎチャネルトランジスタ及びＰチャネルトランジスタの
    各ゲート電極を形成する工程と、上記Ｎチャネルトラン
    ジスタのゲート電極をマスクとしてＮチャネルトランジ
    スタのソース又はドレインとなるＮ型低濃度拡散層を形
    成する工程と、上記Ｎ型低濃度拡散層に第１の熱処理を
    行なう工程と、上記Ｐチャネルトランジスタのゲート電
    極をマスクとしてＰチャネルトランジスタのソース又は
    ドレインとなるＰ型低濃度拡散層を形成する工程と、上
    記各ゲート電極の側面にサイドウオールを形成する工程
    と、上記Ｎチャネルトランジスタのゲート電極にＮ型不
    純物を高濃度に導入してＮ型ゲート電極を形成すると共
    に上記Ｎチャネルトランジスタのゲート電極及びサイド
    ウオールをマスクとしてＮチャネルトランジスタのソー
    ス又はドレインとなる領域にＮ型不純物を高濃度に導入
    してＮ型高濃度拡散層を形成する工程と、上記Ｐ型低濃
    度拡散層、上記Ｎ型ゲート電極及びＮ型高濃度拡散層に
    上記第１の熱処理温度よりも低温の第２の熱処理を行な
    う工程と、上記Ｐチャネルトランジスタのゲート電極に
    Ｐ型不純物を高濃度に導入してＰ型ゲート電極を形成す
    ると共に上記Ｐチャネルトランジスタのゲート電極及び
    サイドウオールをマスクとしてＰチャネルトランジスタ
    のソース又はドレインとなる領域にＰ型不純物を高濃度
    に導入してＰ型高濃度拡散層を形成する工程と、上記Ｐ
    型ゲート電極及びＰ型高濃度拡散層に上記第２の熱処理
    よりも低温の第３の熱処理を行なう工程とを備えている
    ことを特徴とするＣＭＯＳトランジスタの製造方法。
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