CN112133758B - 功率半导体器件及制造方法 - Google Patents

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Abstract

本发明提供一种功率半导体器件及制造方法。所述功率半导体器件包括场效应晶体管，且所述场效应晶体管包括第一导电类型的衬底、第二导电类型的漂移区和漏区以及栅电极，其中，沿向着所述漏区的方向，自位于所述栅电极下方的边界开始至离开所述栅电极下方，所述漂移区内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化，所述漂移区的浓度分布有助于实现较高的击穿电压，该击穿电压的提高无需增大沟道长度或漂移区的长度，对漏源电流以及尺寸的影响很小。所述制造方法可用于制造上述功率半导体器件。

Description

功率半导体器件及制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件和一种功率半导体器件的制造方法。
背景技术
功率半导体器件是电能/功率处理的核心器件，主要用于电力设备的电能变换以及电路控制领域，可以用来变频、变压、变流、功率放大和功率管理，对设备正常运行起到关键作用。具有代表性的功率半导体器件有功率MOSFET（金属氧化物场效应晶体管）。功率MOSFET与普通MOSFET相比，增加了低掺杂的漂移区，让电压的一部分降落在漂移区上，可以提高器件抵抗沟道传统击穿、栅氧化层击穿、结击穿的能力，因而具有更佳的耐高压性能，在中高压以及高压领域应用广泛。
功率MOSFET的性能与漂移区的浓度相关。现有功率MOSFET中，漂移区的浓度基本是均匀的。在一项关于击穿电压的测试中，将栅极、源极、源极所在的阱区设置在0V，逐渐增大漏极电压直至击穿，结果表明，漂移区的掺杂浓度越高，漂移区内产生的耗尽电场集中特性变差而容易击穿，为了提高击穿电压，漂移区的掺杂浓度需保持得较低。在另一项关于击穿电压的测试中，将源极和源极所在的阱区设置在0V，漏极和栅极均设置为正电压并逐渐增加直至击穿，结果表明，漂移区的掺杂浓度越低，耗尽电场集中特性变差而容易击穿，因而为了提高这种应用条件下的击穿电压，漂移区的掺杂浓度需要提高。
因此，现有采用功率MOSFET的功率半导体器件在上述两种工作条件下要获得较大的击穿电压存在相互掣肘的难题，虽然有提出通过增大沟道以及漂移区长度来提高击穿电压的方案，但是如此会导致漏源电流Ids降低以及器件尺寸增大，不利于功率MOSFET综合性能的提高。
发明内容
为了在不影响漏源电流以及尺寸的同时，实现较高的击穿电压，本发明提供了一种功率半导体器件。另外提供了一种功率半导体器件的制造方法。
一方面，本发明提供一种功率半导体器件，包括场效应晶体管，所述场效应晶体管包括：
第一导电类型的衬底；
第二导电类型的漂移区，从所述衬底内延伸至所述衬底的上表面，所述第二导电类型与所述第一导电类型相反；
第二导电类型的漏区，位于所述漂移区顶部，所述漏区的第二导电类型掺杂浓度高于周围的所述漂移区；以及
栅电极，间隔一栅极绝缘层设置于所述衬底上，所述栅电极与所述漂移区在所述衬底上表面的正投影为部分重叠，所述漏区设于距所述栅电极预定距离处；
其中，沿向着所述漏区的方向，所述漂移区自位于所述栅电极下方的边界开始至离开所述栅电极下方，所述漂移区内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化。
可选的，所述漂移区内的第二导电类型掺杂浓度呈如下台阶状分布：自位于所述栅电极下方的边界开始，沿向着所述漏区的方向，先增大至第一浓度；随后，增大速率下降，以保持所述第一浓度；再随后，相对于保持所述第一浓度的阶段，增大速率升高，并在离开所述栅电极下方时达到较所述第一浓度高的第二浓度。
可选的，所述场效应晶体管还包括：第一绝缘区，设于所述漏区与所述栅电极之间，所述第一绝缘区从所述衬底上表面延伸至所述衬底内一定深度，所述漂移区位于所述栅电极下方的边界位于所述第一绝缘区的与所述漏区相对的一侧。
可选的，所述第一绝缘区与所述栅电极在所述衬底上表面的正投影为部分重叠。
可选的，所述场效应晶体管还包括：
第一导电类型的保护环区，所述保护环区从所述衬底内延伸至所述衬底的上表面，所述栅电极与所述保护环区在所述衬底上表面的正投影为部分重叠，所述保护环区包围所述漂移区和所述栅电极；以及
第二导电类型的源区，位于所述保护环区的顶部，所述源区和所述漏区分设于所述栅电极的两侧。
可选的，所述源区与所述栅极绝缘层邻接。
可选的，所述场效应晶体管还包括：
第二绝缘区，设于所述源区和所述漏区的外围，所述第二绝缘区从所述衬底上表面延伸至所述衬底内一定深度，与所述第二绝缘区相比，所述漂移区和所述保护环区形成于所述衬底内更深的位置。
可选的，所述场效应晶体管还包括：
第二导电类型的中间掺杂区，所述中间掺杂区位于所述漏区下方，所述漂移区包围所述中间掺杂区，所述中间掺杂区的第二导电类型掺杂浓度高于周围的所述漂移区且低于所述漏区。
可选的，所述功率半导体器件包括两个所述场效应晶体管，所述两个所述场效应晶体管共用所述漂移区和所述漏区。
一方面，本发明提供一种功率半导体器件的制造方法，包括以下步骤：
在第一导电类型的衬底表面利用掩模沿预设的沟道长度方向分隔出两个长度不同的窗口区域，从所述窗口区域向所述衬底中注入第二导电类型的掺杂物，所述第二导电类型与所述第一导电类型相反；
使注入的所述第二导电类型的掺杂物在所述衬底内扩散，在所述衬底内形成第二导电类型的漂移区，所述漂移区连通两个所述窗口区域之间的衬底区域；
在所述衬底上依次叠加形成栅极绝缘层和栅电极，所述栅电极与所述漂移区在所述衬底上表面的正投影为部分重叠，所述漂移区内围绕长度较小的所述窗口区域形成的部分位于所述栅电极下方；以及
在所述漂移区的顶部形成第二导电类型的漏区，所述漏区的第二导电类型掺杂浓度高于周围的所述漂移区，所述漏区设于距所述栅电极预定距离处，所述漏区位于长度较大的所述窗口区域对应的所述衬底范围内；
其中，沿向着所述漏区的方向，所述漂移区自位于所述栅电极下方的边界开始至离开所述栅电极下方，所述漂移区内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化。
可选的，在使注入的所述第二导电类型的掺杂物在所述衬底内扩散的步骤中，从所述两个长度不同的窗口区域中注入的掺杂物的扩散区域部分重合，经扩散后，所述漂移区内的第二导电类型掺杂浓度呈如下台阶状分布：自位于所述栅电极下方的边界开始，沿向着所述漏区的方向，先增大至第一浓度；随后，增大速率下降，以保持所述第一浓度；再随后，相对于保持所述第一浓度的阶段，增大速率升高，并在离开所述栅电极下方时达到较所述第一浓度高的第二浓度。
可选的，在所述两个长度不同的窗口区域当中，长度较小的所述窗口区域在所述沟道长度方向上的长度在1.2μm以下，设于所述两个长度不同的窗口区域之间的所述掩模的长度在1.2μm以下。
可选的，在使注入的所述第二导电类型的掺杂物在所述衬底内扩散之前，所述制造方法还包括：
利用图形化的掩模，在所述衬底中注入第一导电类型的掺杂物，以在扩散之后，在所述衬底中形成第一导电类型的保护环区，所述保护环区从所述衬底内延伸至所述衬底的上表面，所述栅电极与所述保护环区在所述衬底上表面的正投影为部分重叠，所述保护环区包围所述漂移区和所述栅电极。
可选的，在形成所述漏区的步骤中，同时在所述保护环区的顶部形成第二导电类型的源区，所述源区和所述漏区分设于所述栅电极的两侧。
可选的，在形成所述漂移区后、形成所述栅极绝缘层之前，所述制造方法还包括：
在所述衬底中制作沟槽隔离结构，以形成从所述衬底上表面延伸至所述衬底内一定深度的第一绝缘区和第二绝缘区，所述第一绝缘区位于所述漏区与所述栅电极之间，所述第二绝缘区位于所述源区和所述漏区的外围，与所述第一绝缘区和所述第二绝缘区相比，所述漂移区形成于所述衬底内更深的位置。
可选的，在形成所述栅电极之后、形成所述漏区之前，所述制造方法还包括：
对应于所述漏区的范围在所述漂移区上部的衬底中注入第二导电类型的掺杂物，以形成中间掺杂区，所述中间掺杂区位于所述漏区下方，所述漂移区包围所述中间掺杂区，且所述中间掺杂区的第二导电类型掺杂浓度高于周围的所述漂移区且低于所述漏区。
本发明提供的功率半导体器件，所述漂移区内自位于所述栅电极下方的边界开始至离开所述栅电极下方，第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化。一方面，漂移区内位于栅电极一侧的端部的掺杂浓度较低，可以缓和当源区及栅电极上施加的电压为0V且漏区上为正电压的工作方式下的耗尽电场集中问题；另一方面，漂移区内处于漏区一侧的区域的掺杂浓度相对较高，在将栅电极和漏区电连接且同时施加正电压的工作方式下，不会由于掺杂浓度低而导致击穿电压降低，因而所述功率半导体器件有利于实现较高的击穿电压，该击穿电压的提高无需增大沟道长度或漂移区的长度，对漏源电流以及尺寸的影响很小。
本发明提供的功率半导体器件的制造方法，所制作的功率半导体器件中，漂移区内自位于所述栅电极下方的边界开始至离开所述栅电极下方，第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化，因而具有与上述功率半导体器件相同或类似的优点。
附图说明
图1为本发明实施例中基本结构的功率半导体器件的截面示意图。
图2为本发明实施例中基本结构的功率半导体器件的平面示意图。
图3所示为本发明实施例中基本结构的功率半导体器件的尺寸示意图。
图4为本发明实施例中基本结构的功率半导体器件的制造方法各步骤的截面示意图。
图5为本发明实施例中基本结构的功率半导体器件的漂移区掺杂浓度分布说明图。
图6为本发明实施例中基本结构的功率半导体器件的特性测试说明图。
图7为本发明实施例中基本结构的功率半导体器件的特性测试说明图。
图8为本发明实施例中基本结构的功率半导体器件的沟道区和漂移区的尺寸示意图。
图9为本发明实施例中的功率半导体器件的截面示意图。
图10为本发明实施例中的功率半导体器件的漂移区掺杂浓度的分布说明图。
图11为本发明实施例中的功率半导体器件的制造方法各步骤的截面示意图。
图12所示为本发明实施例中用于形成漂移区的注入区域以及掺杂浓度的示意图。
图13所示为本发明实施例中用于形成漂移区的注入区域的截面和平面示意图。
图14为本发明实施例中的功率半导体器件的特性说明图。
图15为本发明实施例的基本结构的功率半导体器件特性的测定示例。
图16为本发明实施例的功率半导体器件特性的测定示例。
图17为本发明实施例的功率半导体器件的截面示意图。
图18为本发明实施例中用于形成漂移区的注入区域以及掺杂浓度的示意图。
图19为本发明实施例中的功率半导体器件的截面示意图。
图20为本发明实施例中的功率半导体器件的截面示意图。
附图标记说明：
10-衬底；12、30-漂移区；14-保护环区；16-源区；18-漏区；20-引出区；22-第一绝缘区；24-第二绝缘区；26-栅极绝缘层；28-栅电极；12a、30a-注入区域；32-中间掺杂区；100、200、202、204、206-功率半导体器件。
具体实施方式
以下结合附图和具体的实施例对本发明的功率半导体器件及制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。
以下通过实施例对本发明的功率半导体器件及制造方法进行说明。所述功率半导体器件包括场效应晶体管，所述场效应晶体管例如是非对称的高压场效应晶体管（Asymmetry High voltage MOSFET），但其它实施例中，所述功率半导体器件也可以包括对称的高压场效应晶体管。此处非对称指的是晶体管的源区和漏区中的一个与沟道之间设置有漂移区，设置有漂移区的源区或漏区在反向阻断时被施加高电压（通常为漏区）。而对称指的是晶体管的源区和漏区与沟道之间均设置有漂移区，从而均可以被施加高电压。
功率半导体器件的基本结构
图1为含非对称高压场效应晶体管（HVMOSFET，以下简称HVMOS）的基本结构的功率半导体器件100的截面示意图。图2为基本结构的功率半导体器件100的尺寸示意图。HVMOS的工作电压例如为20V以上至60V以下。功率半导体器件100例如用于显示器驱动器。图3为功率半导体器件100的各部分尺寸。
需要说明的是，图1和图2为用于说明功率半导体器件100中HVMOS基本结构的示意图，重点示出组成功率半导体器件100的各个部分，图示各部分的平面方向尺寸和厚度方向尺寸仅作示例，可能与实际比例不符。此外，在图2中，为了使说明更加清楚，仅示出部分功率半导体器件100的结构。此外，在下文中，各部分的优选尺寸示为在基本结构的功率半导体器件100截面示意图中在沿沟道长度方向设置的长度方向（X方向）以及沿衬底法线方向设置的厚度方向（Z方向）上的尺寸。此外，宽度方向（Y方向）上的尺寸可根据HVMOS所需的最大电容等适宜设置。
参见图1和图2，功率半导体器件100包括衬底10、漂移区12、保护环区14、源区16、漏区18、引出区20、第一绝缘区22、第二绝缘区24、栅极绝缘层26以及栅电极28。
以下，以功率半导体器件100所含HVMOS为n沟道HVMOS的情形进行说明。在该情形中，下文中的第一导电类型为p型，与第一导电类型相反的第二导电类型为n型。然而，功率半导体器件100所含HVMOS不限于n沟道HVMOS，其也可以为p沟道HVMOS。在后一情形中，只需将导电类型反转并适当调整栅电极上的偏压即可，即对于p沟道HVMOS，第一导电类型为n型，与第一导电类型相反的第二导电类型为p型。
衬底10为表面上用来形成功率半导体器件100的衬底。衬底10例如为硅衬底。衬底10具有第一导电类型掺杂。
漂移区12为在功率半导体器件100工作时通过形成耗尽层而使载流子发生漂移的区域。漂移区12的导电类型为与衬底10导电类型相反的第二导电类型。漂移区12的第二导电类型掺杂浓度优选为5×1016/cm3以上至5×1018/cm3以下。漂移区12的一端（即位于所述栅电极下方的边界）处于栅电极28中央附近区域的下方，另一端处于距栅电极28端部2.5μm以上至4μm以下位置处。
保护环区14为在衬底10中形成的阱，该阱围绕功率半导体器件100的漂移区12、栅极绝缘层26及栅电极28的HVMOS器件区域而设，以将HVMOS与其它元件隔开。保护环区14的导电类型为第一导电类型。保护环区14的第一导电类型掺杂浓度优选5×1016/cm3以上至1×1018/cm3以下。此外，保护环区14顶部设置有源区16（通过注入第二导电类型掺杂物在保护环区14的顶部形成源区16），保护环区14设置源区16的一侧延伸至栅极绝缘层26与栅电极28的重叠区域下方，该区域用作HVMOS的第一导电类型阱（或阱区）。
源区16为功率半导体器件100的源极区域。源区16在保护环区14内邻接栅极绝缘层26与栅电极28的重叠区域或设置于其附近区域。源区16的导电类型与漂移区12相同，即第二导电类型。源区16的第二导电类型掺杂浓度优选为1×1019/cm3以上至1×1021/cm3以下。源区16的长度（X方向）例如为0.6μm以上至0.9μm以下。
漏区18为功率半导体器件100的漏极区域。漏区18在漂移区12内设于与栅极绝缘层26和栅电极28隔开的区域内，漏区18通过在漂移区12的顶部注入第二导电类型掺杂物形成。漏区18的导电类型与漂移区12相同，即第二导电类型。漏区18的第二导电类型掺杂浓度优选为1×1019/cm3以上至1×1021/cm3以下。漏区18的长度（X方向）例如为0.3μm以上至0.5μm以下。
引出区20为用于在保护环区14施加电压的区域。引出区20形成于保护环区14内，且设置为围绕内含漂移区12、栅极绝缘层26及栅电极28的HVMOS器件区域。引出区20的导电类型与保护环区14相同，即第一导电类型。引出区20的第一导电类型掺杂浓度优选为1×1019/cm3以上至1×1021/cm3以下。引出区20的长度（X方向）例如为0.3μm以上至0.5μm以下。
第一绝缘区22是为了缓和漏区18与栅电极28之间的电场而设置的绝缘体区域。第一绝缘区22可以为浅沟槽隔离（STI）区域。在衬底10为硅衬底的情形中，第一绝缘区22可包括嵌入衬底10内的氧化硅膜（SiO2）、氮化硅膜（Si3N4）等。第一绝缘区22在漂移区12内嵌入的范围设置为自栅极绝缘层26与栅电极28的重叠区域延伸至与漏区18邻近的区域。第一绝缘区22在衬底10的深度方向上的厚度例如为250nm以上至300nm以下。此外，第一绝缘区22的长度（X方向）例如为2μm以上至3μm以下。此外，第一绝缘区22在长度方向（X方向）上的中央位置可设置在位于栅电极28的端部附近。
第二绝缘区24用于隔离功率半导体器件100的组成元件使之相互绝缘。在衬底10为硅衬底的情形中，第二绝缘区24可以包括嵌入衬底10内的氧化硅膜（SiO2）、氮化硅膜（SiN）等。所述第二绝缘区24位于所述源区16和所述漏区18的外围（远离栅电极28的一侧），设于源区16与引出区20之间的第二绝缘区24长度（X方向）例如为0.4μm以上至0.8μm以下。此外，设于漏区18与引出区20之间的第二绝缘区24长度（X方向）例如为1.8μm以上至3.2μm。
栅极绝缘层26为介于HVMOS的栅极与衬底10之间的隧穿介质层。在衬底10为硅衬底的情形中，栅极绝缘层26可以为氧化硅层（SiO2）、氮化硅层（Si3N4）、氮氧化硅膜（SiOxNy）等。栅极绝缘层26设于横亘保护环区14的阱区、漂移区12的一部分以及第一绝缘区22的区域上方。栅极绝缘层26的厚度例如为70nm以上至90nm以下。
栅电极28为用于在栅极绝缘层26上施加栅极电压的电极。栅电极28可以为多晶硅层、金属层、硅化物或其层叠结构。栅电极28设于栅极绝缘层26上面的区域内。在栅电极28为多晶硅层的情形中，栅电极28的厚度例如为100nm以上至200nm以下。栅电极28的长度为2μm以上至3μm以下。此外，栅电极28的端部可延伸至第一绝缘区22的中央附近。此外，在衬底10中隔着栅极绝缘层26设置栅电极28的区域中，从源区16至漂移区12位于栅电极下方的端部的区域为沟道区。
功率半导体器件的制造方法
图4为本发明实施例中基本结构的功率半导体器件的制造方法各步骤的截面示意图。其中重点示出组成功率半导体器件100的各个部分，图示各部分的平面方向尺寸和厚度方向尺寸仅作示意，可能与实际比例不符。
以下，对含n沟道HVMOS的半导体器件100的制造方法进行说明。在下文说明中，衬底10为以作为第一导电类型的p型杂质掺杂的硅衬底为例。此外，在含p沟道HVMOS的功率半导体器件100的情形中，只需将导电类型反转并适当调整栅电极上的偏压即可，即转换为第一导电类型为n型，第二导电类型为p型。下面仍以第一导电类型为p型，第二导电类型为n型进行说明。
参见图4，在步骤S10中，通过实施漂移区12的掺杂离子注入工艺，形成注入区域12a。具体在衬底10表面上，先形成起掩模功能的光刻胶层R，该光刻胶层使得与漂移区12对应的区域为窗口区域。光刻胶层R可通过光刻技术图形化。在第二导电类型为n型的情形中，以光刻胶层R为掩模，在衬底10表面进行n型掺杂物（磷P或砷As）的离子注入。其中，优选采用将浅层区域离子注入与注入能量高于该浅层区域离子注入的深层区域离子注入相结合的两步注入法。举例而言，在浅层区域离子注入中，磷P（或砷As）的离子注入能量为200keV以上至300keV以下，离子注入密度为1×1012以上至2×1012/cm2。另外，在深层区域离子注入中，离子注入能量为600keV以上至700keV以下，离子注入密度为4×1012以上至6×1012/cm2。然而，掺杂物离子的注入密度、注入深度等可根据HVMOS的大小、特性等适宜设置。离子注入后，去除光刻胶层R。在另外的实施例中，所述光刻胶层R也可以是替换为其它材料（例如其它光敏材料或者硬掩模），或者包括多层材料（例如可包括抗反射层等），只要能够作为掩模在执行注入以及刻蚀工艺中起到区域选择作用即可。
在步骤S12中，进行保护环区14的掺杂离子注入工艺。在衬底10上形成光刻胶层R，该光刻胶层R使得与保护环区14对应的区域为窗口区域。光刻胶层R可通过光刻技术图形化。在第一导电类型为p型的情形中，以光刻胶层R为掩模，在衬底10表面进行p型掺杂物（硼B或二氟化硼BF2）的离子注入。其中，优选采用将浅层区域离子注入与注入能量高于该浅层区域离子注入的深层区域离子注入相结合的两步注入法。举例而言，在浅层区域离子注入中，硼B（或二氟化硼BF2）的离子注入能量为100keV以上至150keV以下，离子注入密度为1×1012以上至2×1012/cm2。另外，在深层区域离子注入中，离子注入能量为300keV以上至400keV以下，离子注入密度为1×1013以上至2×1013/cm2。然而，掺杂物离子的注入密度、注入深度等可根据HVMOS的大小、特性等适宜设置。离子注入后，去除光刻胶层R。
在步骤S14中，进行离子扩散处理。在进行漂移区12和保护环区14的掺杂物注入后，将衬底10在900℃~1300℃左右下进行高温退火（anneal），以使得掺杂物在衬底10内扩散。退火处理例如在1100℃下进行5小时~7小时。然而，加热温度和时间可根据HVMOS的大小、特性等适宜设置。衬底10中第二导电类型掺杂物的扩散区域形成漂移区12，第一导电类型掺杂物的扩散区域形成保护环区14。
图5为本发明实施例中基本结构的功率半导体器件的漂移区掺杂浓度分布说明图。参见图4和图5，在步骤S10中，第二导电类型的掺杂物被较为均匀地注入到区域X2~X5的整个范围内。随后，在步骤S14中，掺杂物因退火而扩散至区域X1~X6的范围内。通过该掺杂物的扩散，漂移区12及其周围区域的掺杂浓度在界面区域X1~X3和界面区域X4~X6内呈现出具有一定变化的分布。
在步骤S16中，形成第一绝缘区22和第二绝缘区24。第一绝缘区22和第二绝缘区24可通过采用掩模的现有LOCOS（Local Oxidation of Silicon，硅氧化局部隔离）工艺或沟槽隔离工艺如STI（Shallow Trench Isolation，浅沟槽隔离）工艺形成，即步骤S16可以在所述衬底10中制作沟槽隔离结构而得到第一绝缘区22和第二绝缘区24。在LOCOS工艺中，可以以氧化硅膜（SiO2）、氮化硅膜（Si3N4）为掩模，在持续通入氧气（O2）的同时，对衬底10进行加热，以使得衬底10表面上的掩模窗口区域发生热氧化，从而形成第一绝缘区22或第二绝缘区24。另外，在STI工艺中，可在对窗口区域进行沟槽刻蚀后，通过高密度等离子体CVD等工艺在沟槽中填入绝缘膜，然后通过如化学机械研磨法（CMP）将该区域平坦化而形成第一绝缘区22或第二绝缘区24。
在步骤S18中，形成栅极绝缘层26和栅电极28。栅极绝缘层26的形成方法并无具体限制，可采用使用氧气（O2）等含氧气体或氮气（N2）等含氮气体的热氧化法等方法。此外，栅电极28形成于栅极绝缘层26上方。栅电极28的形成方法并无具体限制，在多晶硅层的情形中，可采用使用硅烷（SiH4）等含硅气体的化学气相沉积（CVD）法。当栅电极28为金属层时，可采用气相沉积法、溅射法、化学气相沉积法等。此外，当栅电极28为硅化物时，可采用将Ti、Ta、Co、Ni等金属沉积于多晶硅上后进行热处理的难熔金属与硅同时溅射沉积法等方法。此外，栅电极28下方区域之外的栅极绝缘层26可以在以光刻形成的掩模制造栅电极28之前刻蚀去除。其中，残留的栅极绝缘层26区域可保留超出栅电极28区域之外0.1μm~0.15μm左右的重叠余量。
在步骤S20中，形成源区16、漏区18和引出区20。源区16和漏区18通过进行第二导电类型掺杂离子的注入工艺形成。具体在衬底10表面上形成光刻胶层R，该光刻胶层R使得与源区16和漏区18对应的区域为窗口区域。光刻胶层R可通过光刻技术图形化。在第二导电类型为n型的情形中，以光刻胶层R为掩模，在衬底10表面进行n型掺杂物（磷P或砷As）的离子注入。例如，在注入砷As时，离子注入能量为20keV以上至50keV以下，离子注入密度为2×1015/cm2以上至5×1015/cm2。再例如，在注入磷P时，离子注入能量为30keV以上至40keV以下，离子注入密度为5×1013/cm2以上至1×1014/cm2。离子注入后，去除光刻胶层R。随后，进行引出区20的第一导电类型掺杂离子注入工艺。具体在衬底10表面上形成光刻胶层R，该光刻胶层R使得与引出区20对应的区域为窗口区域。光刻胶层R可通过光刻技术图形化。在第一导电类型为p型的情形中，以光刻胶层R为掩模，在衬底10表面进行p型掺杂物（硼B或二氟化硼BF2）的离子注入。例如，在注入二氟化硼BF2时，离子注入能量为10keV以上至20keV以下，离子注入密度为1.5×1015/cm2以上至3×1015/cm2。再例如，在注入硼B时，离子注入能量为10keV以上至20keV以下，离子注入密度为2×1013/cm2以上至5×1013/cm2。离子注入后，去除光刻胶层R。在此之后，通过将衬底10在900℃~1100℃左右下进行高温退火而使得掺杂物在衬底10内扩散。该退火处理例如在1000℃下进行20秒~30秒。
通过以上过程，可以在衬底10上形成HVMOS的基本结构。
功率半导体器件的特性
图6示出了为了测定衬底10上制作的HVMOS的击穿电压而在源区16、漏区18、引出区20（包括p阱区）及栅电极28上施加电压的状态。其中，源区16、引出区20及栅电极28上所施加的电压为0V，而漏区18上施加的电压从0V开始逐渐变高。
随着漏区18上的正电压逐渐升高，耗尽电场集中处于栅电极28下方的漂移区12内且位于第一绝缘区22的栅电极28一侧的区域A中，并发生击穿。在该情形中，漂移区12的高掺杂浓度会使得耗尽电场集中特性变差。也就是说，在这种应用条件下，为了实现高的击穿电压，需要降低漂移区12的掺杂浓度。
此外，对于衬底10上制作的HVMOS而言，还需要考虑栅电极28和漏区18上同时施加高电压的工作状态下的特性。
为了对这一情形进行探讨，如图7所示，将栅电极28和漏区18电连接，而且在栅电极28和漏区18上同时施加从0V开始逐渐升高的正电压。
在该情形中，耗尽电场集中于漂移区12内的漏区18下方，即集中于处于漂移区12内且位于第一绝缘区22的漏区18一侧的区域B中，并发生击穿。在该情形中，漂移区12的低掺杂浓度会使得耗尽电场集中特性变差。也就是说，在这种应用条件下，为了实现高的击穿电压，需要增大漂移区12的掺杂浓度。当在漏区18下方的区域设置掺杂浓度低于漏区18且高于漂移区12的掺杂区时，区域B将处于这一掺杂区下方。通过设置这一掺杂区，虽然可以提高击穿电压，但仍然存在漂移区12的低掺杂浓度使得区域B的电场集中特性变差的问题。
由此可见，在上述两种工作状态下，HVMOS难以维持高的击穿电压。虽然通过增大沟道长度L1和漂移区长度L2（如图8所示）有助于提高击穿电压，但是当将沟道长度L1和漂移区长度L2增大时，将会发生HVMOS导通面积变大、漏源电流IDS降低等其它问题。
第一实施例的功率半导体器件的结构
图9示出了第一实施例中包括非对称高压场效应晶体管（HVMOS：High VoltageMOS）的功率半导体器件200。功率半导体器件200的平面图与图2所示功率半导体器件100的基本结构相同。HVMOS的工作电压例如为20V以上至60V以下。功率半导体器件200例如用于显示器驱动器。
此外，图9为功率半导体器件200中HVMOS的结构示意图，重点示出组成功率半导体器件200的各个部分，图示各部分的平面方向尺寸和厚度方向尺寸仅作示意，可能与实际比例不符。
参见图9，本实施方式的功率半导体器件200包括衬底10、漂移区30、保护环区14、源区16、漏区18、引出区20、第一绝缘区22、第二绝缘区24、栅极绝缘层26以及栅电极28。除了以漂移区30代替漂移区12之外，功率半导体器件200的结构与上述的功率半导体器件100可看作是相同的。因此，在下文中，主要对漂移区30进行说明，其他组成元件不再赘述。
此外，功率半导体器件200所含的HVMOS以n沟道HVMOS的情形进行说明。在该情形中，下文中的第一导电类型为p型，与第一导电类型相反的第二导电类型为n型。然而，功率半导体器件200所含的HVMOS并不限于n沟道HVMOS，也可以为p沟道HVMOS。在后一情形中，只需将导电类型反转并适当调整栅电极上的偏压即可，第一导电类型为n型，与第一导电类型相反的第二导电类型为p型。
漂移区30为在功率半导体器件200工作时形成耗尽层且使载流子发生漂移的区域。此处漂移区30的导电类型为与第一导电类型相反的第二导电类型。漂移区30的掺杂浓度优选为5×1016/cm3以上至5×1018/cm3以下。例如，漂移区30的一端处于栅电极28中央附近区域的下方，另一端处于距栅电极28端部2.5μm以上至4μm以下位置处。
图10示出了功率半导体器件200的漂移区30及其周围区域的掺杂浓度分布。与上述基本结构的功率半导体器件100的漂移区12相比，本实施方式的功率半导体器件200的漂移区30具有不同的掺杂浓度分布。在基本结构的功率半导体器件100的漂移区12中，栅电极28下方的漂移区12的掺杂浓度分布从端部开始单调增大。与此相对，在功率半导体器件200的漂移区30内，虽然栅电极28下方的漂移区30的掺杂浓度分布也自端部开始增大，但是其增大速率先减小，然后再次增大。也就是说，沿向着所述漏区18的方向，所述漂移区30自位于所述栅电极28下方的边界开始至离开所述栅电极28下方，所述漂移区30内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化。
一实施例中，如图10所示，沿向着所述漏区18的方向，栅电极28区域下方的漂移区30掺杂浓度从端部位置X1开始朝第一绝缘区22的方向逐渐增大，并在第一绝缘区22附近的位置X2增大至第一浓度N1。随后，掺杂浓度的增大速率下降，使得掺杂浓度自第一绝缘区22附近的位置X2开始至第一绝缘区22端部附近的位置X7为止几乎保持于第一浓度N1不变。增大速率随后又增大，且掺杂浓度从位置X7开始经第一绝缘区22下方的位置X8朝位置X9的方向逐渐增大至第二浓度N2，即相对于保持所述第一浓度N1的阶段，掺杂浓度的增大速率升高，并在离开所述栅电极28下方时达到较所述第一浓度N1高的第二浓度N2，增大速率下降到接近0。第二导电类型掺杂物的第二浓度N2高于第一浓度N1。之后，从位置X9开始，经漏区18下方的位置X10，直至超过漏区18的位置X4，掺杂浓度一直保持于第二浓度N2不变。从位置X4开始，至越过漂移区30与保护环区14的界面区域的位置X6为止，掺杂浓度逐渐降低。此外，在漂移区30与保护环区14的界面附近，注入保护环区14一侧的第一导电类型掺杂物离子与注入漂移区30一侧的第二导电类型掺杂物离子相互抵消，从而在整体上确定了第一导电类型的保护环区14与第二导电类型的漂移区30之间的界面。
虽然在本实施方式中掺杂浓度在栅电极28下方及其附近区域以明确的台阶状分布从浓度N1变至浓度N2，但是本发明不限于此，从靠近沟道一侧的边界开始，漂移区的掺杂浓度只要具有增大速率先减小并在接近漏区前又增大的分布即可。也就是说，在掺杂浓度从浓度N1变至浓度N2的栅电极28下方及其附近区域中，掺杂浓度的变化优选具有转折点。此外，从位置X2开始至位置X7的区域中，掺杂浓度既可恒定保持第一浓度N1，也可发生微量增减。
第一实施例的功率半导体器件的制造方法
图11示出了功率半导体器件200中HVMOS的制造方法。图11重点示出组成功率半导体器件200的各个部分，图示各部分的平面方向尺寸和厚度方向尺寸仅作示意，可能与实际比例不符。
以下，对含n沟道HVMOS的功率半导体器件200的制造方法进行说明。在下文说明中，衬底10为以作为第一导电类型的p型杂质掺杂的硅衬底。此外，在含p沟道HVMOS的功率半导体器件200的情形中，只需将导电类型反转并适当调整栅电极上的偏压即可，即第一导电类型为n型，第二导电类型为p型。
此外，功率半导体器件200的制造方法与前述的基本结构功率半导体器件100的不同主要体现在于漂移区30的形成步骤。因此，在下文中，主要对漂移区30的形成步骤进行说明，其他组成元件的形成步骤不再赘述。
在步骤S30中，通过实施漂移区30的掺杂离子注入工艺，形成注入区域30a。在衬底10表面上，形成光刻胶层R，该光刻胶层使得与漂移区30对应的区域成为两个窗口区域。也就是说，所形成的光刻胶层R使得在作为沟道长度方向的X方向上形成至少两个相互隔开的窗口区域。光刻胶层R可通过光刻技术图形化。
图12示出了光刻胶层R的窗口区域、掺杂物注入后的注入区域30a与最终形成的漂移区（X1~X6对应的范围）的掺杂浓度分布之间的关系。注入区域30a为以上所述从位置X2至位置X7的区域以及从位置X8至位置X5的区域。位置X2至位置X7的区域窄于从位置X8至位置X5的区域，即利用光刻胶层R形成的两个窗口区域的长度不同，靠近沟道区域的窗口区域的长度较小，而包含漏区范围的窗口区域的长度较大。其中，设于两个窗口区域之间的光刻胶层R（即对应于位置X7至位置X8的光刻胶层R）的长度（X方向）例如优选为1.2μm以下。此外，长度较小的窗口区域（即对应于位置X2至位置X7的窗口区域）的长度（X方向）例如优选为1.2μm以下。
图13示出了光刻胶层R的例示平面布局。如图13中位于上面的平面布局所示，所形成的光刻胶层R可使得从位置X2至位置X7的窗口区域与从位置X8至位置X5的另一窗口区域完全隔开。此外，如图13中位于底部的平面布局所示，所形成的光刻胶层R也可以使从位置X7至位置X8的部分形成岛状，而且从位置X2至位置X7的窗口区域与从位置X8至位置X5的窗口区域相连。在该情形中，岛状光刻胶层R部分的宽度Wr（Y方向）优选为沟道区域宽度（在Y方向，沟道区域宽度小于光刻胶层R开口宽度W）的80%以上，或者是光刻胶层R开口宽度W（Y方向）的70%以上。
此外，岛状的光刻胶层R部分可沿宽度方向再分割为两个以上。在该情形中，分割后各岛状光刻胶层R部分的总宽度（Y方向）优选为沟道区域宽度的80%以上，或者是光刻胶层R开口宽度W（Y方向）的70%以上。
在第二导电类型为n型的情形中，通过以光刻胶层R为掩模，在衬底10表面注入n型掺杂物（磷P或砷As）离子，形成注入区域30a。其中，优选采用将浅层区域离子注入与注入能量高于该浅层区域离子注入的深层区域离子注入相结合的两步注入法。举例而言，在浅层区域离子注入中，磷P（或砷As）的离子注入能量为200keV以上至300keV以下，离子注入密度为1×1012以上至2×1012/cm2。另外，在深层区域离子注入中，离子注入能量为600keV以上至700keV以下，离子注入密度为4×1012/cm2以上至6×1012/cm2。然而，掺杂物离子的注入密度、注入深度等可根据HVMOS的大小、特性等适宜设置。离子注入后，去除光刻胶层R。
随后，按照与上述的功率半导体器件100同样的方式，实施步骤S12~步骤S20。
上述方法中，步骤S30中注入漂移区30的掺杂物在步骤S14中接受离子扩散处理后，在衬底10内扩散，从而实现以上参考图10说明的功率半导体器件200漂移区30的掺杂浓度分布。
第一实施例的功率半导体器件的特性
以下，参考图14，对本实施方式功率半导体器件200的特性进行说明。在图14中，出于比较目的，在掺杂浓度的曲线中，功率半导体器件200的漂移区30的掺杂浓度分布以实线表示，功率半导体器件100的漂移区12的掺杂浓度分布以虚线表示。
在功率半导体器件200中，处于栅电极28下方的漂移区30内且位于第一绝缘区22的栅电极28一侧的区域A的掺杂浓度低于基本结构的功率半导体器件100相应的区域A中的掺杂浓度。因此，与基本结构的功率半导体器件100相比，功率半导体器件200可以缓和当源区16、引出区20及栅电极28上施加的电压为0V且漏区18上的正电压从0V开始逐渐升高时电场向区域A的集中。通过这种方式，与基本结构的功率半导体器件100相比，本实施例的功率半导体器件200提高了与区域A的耗尽电场集中有关的击穿电压。
另一方面，在功率半导体器件200中，漂移区30在漏区18下方的掺杂浓度，即处于漂移区30内且位于第一绝缘区22的漏区18一侧的区域B的掺杂浓度与基本结构的功率半导体器件100中相应的区域B的掺杂浓度相等。因此，在将栅电极28和漏区18电连接且向栅电极28和漏区18同时施加从0V开始逐渐升高的正电压时，本实施方式的功率半导体器件200在区域B内的电场集中情况与基本结构的功率半导体器件100的差异很小。通过这种方式，与基本结构的半导体器件100相比，本实施例的功率半导体器件200可维持与区域B的耗尽电场集中有关的击穿电压不变。
也就是说，本实施例的功率半导体器件200可在维持与区域B相关的击穿电压不变的同时，提高与区域A的耗尽电场集中相关的击穿电压。此外，该击穿电压的提高无需增大从源极16至漂移区30的沟道长度（如图8中L1所示）或漂移区30的长度（如图8中L2所示），因而可以防止漏源电流IDS下降。
图15和图16分别示出了基本结构的功率半导体器件100和功率半导体器件200的击穿电压测定结果。具体而言，图示结果为当功率半导体器件200内从注入区域30a一端的位置X2（可参照图14）至第一绝缘区22的栅电极28一侧的端部的距离为0.4μm且第一绝缘区22的长度为2.4μm~3.4μm时的测定结果。图15所示为基本结构的功率半导体器件100的测定结果。图16所示为本实施例的功率半导体器件200的测定结果。此外，图16所示结果为当在功率半导体器件200制造过程的步骤S30中的离子注入工艺中从位置X7至位置X8（可参照图13）的光刻胶层R长度为0.8μm且从位置X2至位置X7的窗口区域长度为0.8μm时的测定结果。
如图15所示，基本结构的功率半导体器件100在栅极电压为1.6V左右发生击穿（图中圆圈处，测试时漏区电压Vd为48V）。与此相对的，如图16所示，在相同测试条件下，本实施例的功率半导体器件200在栅极电压升至4V时尚未发生击穿。
此外，测试表明（图未示），采用本实施例的功率半导体器件200的结构，在将栅极电压设为0V且不断升高漏区电压时，在漏区电压Vd约58V下发生击穿。与此相对，对于同等尺寸的基本结构的功率半导体器件100，当将栅极电压设为0V且不断升高漏区电压时，在约51V下即发生击穿。
第二实施例的功率半导体器件
图17示出了第二实施例中的功率半导体器件202的截面示意图。该实施方式相对于第一实施例，功率半导体器件202中，设有两个HVMOS，此两HVMOS相对于漏区18成轴对称。也就是说，在功率半导体器件202中，两个HVMOS共享同一漏区18以及漂移区30。
在该情形中，在步骤S30中的针对漂移区30的掺杂离子注入工艺中，如图18所示，光刻胶层R的窗口区域可使得在两个HVMOS的栅电极28下方各形成一个低掺杂浓度区域。此外，图18还示出了经离子注入和离子扩散处理后最终形成的漂移区30内的掺杂浓度分布。即使如本实施例一样，采用两个HVMOS共享漏区18和漂移区30的结构，与漏区18附近耗尽电场集中有关的击穿电压也不会下降，而且还能提高与栅电极28下方耗尽电场集中相关的击穿电压。
第三实施例的功率半导体器件
图19示出了第三实施例中的功率半导体器件204的截面示意图。图19还示出漂移区30内的掺杂浓度分布。
该实施例中，功率半导体器件204与上述实施例中的功率半导体器件200的不同之处在于，不设第一绝缘区22。即功率半导体器件204可通过在步骤S16中不形成第一绝缘区22的方式实现。
在功率半导体器件204中，漂移区30与栅电极28的交叠区域长度L3（X方向）例如优选为0.3μm以上至0.6μm以下。此外，从栅电极28靠近漏区一侧的端部至漏区18的距离L4（X方向）优选2μm以上至3μm以下。
与上述实施例的功率半导体器件200相同，功率半导体器件204也可以通过使栅电极28下方及其附近的漂移区30内的掺杂浓度低于其它区域掺杂浓度的方式，获得比平坦的掺杂浓度分布情况下更佳的击穿特性。
第四实施例的功率半导体器件
图20示出了第四实施例中的功率半导体器件206的截面示意图。图20还示出了漂移区30内的掺杂浓度分布。
第四实施例相对于以上的实施例，在功率半导体器件206中，漂移区30和漏区18之间设有中间掺杂区32。中间掺杂区32的掺杂浓度高于漂移区30的掺杂浓度，但低于漏区18的掺杂浓度。
中间掺杂区32可通过在步骤S16和步骤S18之间形成针对中间掺杂区32的光刻胶层R窗口区域后注入能够获得高于漂移区30掺杂浓度且低于漏区18掺杂浓度的第二导电类型掺杂物离子的方式形成。
在第四实施例中，漂移区30与栅电极28的交叠区域长度L3（X方向）例如优选为0.3μm以上至0.6μm以下。此外，从栅电极28端部至漏区18的距离L4（X方向）例如为2μm以上至3μm以下。此外，被漂移区30围绕的中间掺杂区32的宽度L5（X方向）例如为0.1μm以上至0.2μm。
功率半导体器件206通过在漂移区30和漏区18之间形成中间掺杂区32，可以缓和电场在漏区18附近的集中，从而可以提高受漏区18附近的耗尽电场集中影响的击穿电压。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种功率半导体器件，其特征在于，包括场效应晶体管，所述场效应晶体管包括：
第一导电类型的衬底；
第二导电类型的漂移区，从所述衬底内延伸至所述衬底的上表面，所述第二导电类型与所述第一导电类型相反；
第二导电类型的漏区，位于所述漂移区顶部，所述漏区的第二导电类型掺杂浓度高于周围的所述漂移区；以及
栅电极，间隔一栅极绝缘层设置于所述衬底上，所述栅电极与所述漂移区在所述衬底上表面的正投影为部分重叠，所述漏区设于距所述栅电极预定距离处；
其中，沿向着所述漏区的方向，所述漂移区自位于所述栅电极下方的边界开始至离开所述栅电极下方，所述漂移区内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化。
2.如权利要求1所述的功率半导体器件，其特征在于，所述漂移区内的第二导电类型掺杂浓度呈如下台阶状分布：自位于所述栅电极下方的边界开始，沿向着所述漏区的方向，先增大至第一浓度；随后，增大速率下降，以保持所述第一浓度；再随后，相对于保持所述第一浓度的阶段，增大速率升高，并在离开所述栅电极下方时达到较所述第一浓度高的第二浓度。
3.如权利要求1或2所述的功率半导体器件，其特征在于，所述场效应晶体管还包括：
第一绝缘区，设于所述漏区与所述栅电极之间，所述第一绝缘区从所述衬底上表面延伸至所述衬底内一定深度，所述漂移区位于所述栅电极下方的边界位于所述第一绝缘区的与所述漏区相对的一侧。
4.如权利要求3所述的功率半导体器件，其特征在于，所述第一绝缘区与所述栅电极在所述衬底上表面的正投影为部分重叠。
5.如权利要求1或2所述的功率半导体器件，其特征在于，所述场效应晶体管还包括：
第一导电类型的保护环区，所述保护环区从所述衬底内延伸至所述衬底的上表面，所述栅电极与所述保护环区在所述衬底上表面的正投影为部分重叠，所述保护环区包围所述漂移区和所述栅电极；
第二导电类型的源区，位于所述保护环区的顶部，所述源区和所述漏区分设于所述栅电极的两侧。
6.如权利要求5所述的功率半导体器件，其特征在于，所述源区与所述栅极绝缘层邻接。
7.如权利要求5所述的功率半导体器件，其特征在于，所述场效应晶体管还包括：
第二绝缘区，设于所述源区和所述漏区的外围，所述第二绝缘区从所述衬底上表面延伸至所述衬底内一定深度，与所述第二绝缘区相比，所述漂移区和所述保护环区形成于所述衬底内更深的位置。
8.如权利要求1或2所述的功率半导体器件，其特征在于，所述场效应晶体管还包括：
第二导电类型的中间掺杂区，所述中间掺杂区位于所述漏区下方，所述漂移区包围所述中间掺杂区，所述中间掺杂区的第二导电类型掺杂浓度高于周围的所述漂移区且低于所述漏区。
9.如权利要求1或2所述的功率半导体器件，其特征在于，所述功率半导体器件包括两个所述场效应晶体管，所述两个所述场效应晶体管共用所述漂移区和所述漏区。
10.一种功率半导体器件的制造方法，其特征在于，包括：
在第一导电类型的衬底表面利用掩模沿预设的沟道长度方向分隔出两个长度不同的窗口区域，从所述窗口区域向所述衬底中注入第二导电类型的掺杂物，所述第二导电类型与所述第一导电类型相反；
使注入的所述第二导电类型的掺杂物在所述衬底内扩散，在所述衬底内形成第二导电类型的漂移区，所述漂移区连通两个所述窗口区域之间的衬底区域；
在所述衬底上依次叠加形成栅极绝缘层和栅电极，所述栅电极与所述漂移区在所述衬底上表面的正投影为部分重叠，所述漂移区内围绕长度较小的所述窗口区域形成的部分位于所述栅电极下方；
在所述漂移区的顶部形成第二导电类型的漏区，所述漏区的第二导电类型掺杂浓度高于周围的所述漂移区，所述漏区设于距所述栅电极预定距离处，所述漏区位于长度较大的所述窗口区域对应的所述衬底范围内；
其中，沿向着所述漏区的方向，所述漂移区自位于所述栅电极下方的边界开始至离开所述栅电极下方，所述漂移区内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化。
11.如权利要求10所述的制造方法，其特征在于，在使注入的所述第二导电类型的掺杂物在所述衬底内扩散的步骤中，从所述两个长度不同的窗口区域中注入的掺杂物的扩散区域部分重合，经扩散后，所述漂移区内的第二导电类型掺杂浓度呈如下台阶状分布：自位于所述栅电极下方的边界开始，沿向着所述漏区的方向，先增大至第一浓度；随后，增大速率下降，以保持所述第一浓度；再随后，相对于保持所述第一浓度的阶段，增大速率升高，并在离开所述栅电极下方时达到较所述第一浓度高的第二浓度。
12.如权利要求10或11所述的制造方法，其特征在于，在所述两个长度不同的窗口区域当中，长度较小的所述窗口区域在所述沟道长度方向上的长度在1.2μm以下，设于所述两个长度不同的窗口区域之间的所述掩模的长度在1.2μm以下。
13.如权利要求10或11所述的制造方法，其特征在于，在使注入的所述第二导电类型的掺杂物在所述衬底内扩散之前，所述制造方法还包括：
利用图形化的掩模，在所述衬底中注入第一导电类型的掺杂物，以在扩散之后，在所述衬底中形成第一导电类型的保护环区，所述保护环区从所述衬底内延伸至所述衬底的上表面，所述栅电极与所述保护环区在所述衬底上表面的正投影为部分重叠，所述保护环区包围所述漂移区和所述栅电极。
14.如权利要求13所述的制造方法，其特征在于，在形成所述漏区的步骤中，同时在所述保护环区的顶部形成第二导电类型的源区，所述源区和所述漏区分设于所述栅电极的两侧。
15.如权利要求14所述的制造方法，其特征在于，在形成所述漂移区后、形成所述栅极绝缘层之前，所述制造方法还包括：
在所述衬底中制作沟槽隔离结构，以形成从所述衬底上表面延伸至所述衬底内一定深度的第一绝缘区和第二绝缘区，所述第一绝缘区位于所述漏区与所述栅电极之间，所述第二绝缘区位于所述源区和所述漏区的外围，与所述第一绝缘区和所述第二绝缘区相比，所述漂移区形成于所述衬底内更深的位置。
16.如权利要求10或11所述的制造方法，其特征在于，在形成所述栅电极之后、形成所述漏区之前，所述制造方法还包括：
在所述漂移区上部的衬底中注入第二导电类型的掺杂物，以形成中间掺杂区，所述中间掺杂区位于所述漏区下方，所述漂移区包围所述中间掺杂区，且所述中间掺杂区的第二导电类型掺杂浓度高于周围的所述漂移区且低于所述漏区。
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