CN116799040B - 降低表面电场型半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 230000005684 electric field Effects 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000000969 carrier Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims description 32
- 238000002513 implantation Methods 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 27
- 210000000746 body region Anatomy 0.000 claims description 24
- 239000002019 doping agent Substances 0.000 claims description 22
- 230000000903 blocking effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 25
- 230000008569 process Effects 0.000 abstract description 17
- 150000002500 ions Chemical class 0.000 description 16
- 238000004088 simulation Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- NIXOWILDQLNWCW-UHFFFAOYSA-N Acrylic acid Chemical compound OC(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
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Abstract
本发明提供一种降低表面电场型半导体器件及其制造方法。所述降低表面电场型半导体器件中，漂移区在所述栅电极下方至所述漏区的区域内的掺杂浓度多次变化而形成轻掺杂区和重掺杂区，所述轻掺杂区的掺杂浓度使得当漏源电压为低于额定工作电压的第一电压时轻掺杂区的载流子全部耗尽，所述重掺杂区的掺杂浓度使得当漏源电压为所述第一电压时重掺杂区的载流子未耗尽。所述漂移区为分段式结构，可同时实现高的击穿电压和低的导通电阻，形成该漂移区的工艺较简便，不需要增大器件面积，在提升降低表面电场型半导体器件性能的同时，能够改善现有技术存在的光罩数量增加、制造工艺复杂以及需增大器件面积的问题，有助于降低器件制作成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种降低表面电场型半导体器件以及一种降低表面电场型半导体器件的制造方法。
背景技术
能够承受大电流和高电压的半导体器件如功率器件现已得到广泛应用，所述功率器件包括横向扩散金属氧化物半导体场效应晶体管，即LDMOSFET。
LDMOSFET在沟道区与漏区之间设置有漂移区。在大多数情形中，采用降低表面电场（reduced surface field，RESURF）结构可减小漏区所施加高电压的电击穿作用，RESURF结构通常设计为沿纵向和横向耗尽漂移区，从而降低漂移区表面附近的电场，提高器件截止状态的击穿电压（BVDSS）。
迄今为止，业界已提出各种各样的RESURF结构，例如由彼此相异的两种导电类型组成的RESURF区组成的双RESURF结构以及由一个第一导电类型RESURF区和两个第二导电类型RESURF区组成的三RESURF结构（参考“A New 800V Lateral MOSFET with DualConduction Paths”, D. R. Disney, A. K. Paul, M. Darwish, R. Basecki and V.Rumennik, International Symposium on Power Semiconductor Devices and Ics(ISPSD), pp. 399-402, 2001），以及包括两个第一导电类型RESURF区以及两个第二导电类型RESURF区的四RESURF结构（参考US8106451B2）。这类技术已被用于AC/DC反激式开关模式电源（SMPS）。在一些应用中，对击穿电压BVDSS的要求为650V~700V以上。
通常，LDMOSFET截止状态下的击穿电压BVDSS与漏极-源极间的导通状态下的电阻Rdson存在折衷关系。击穿电压BVDSS决定了器件可输出的额定电压。导通电阻Rdson决定了器件输出额定电流或额定功率等所需的器件面积。一方面，当将器件设计成具有更高的击穿电压BVDSS时，在许多情况下导通电阻Rdson增加。因此，每单位面积的电流额定值变小。虽然可以通过增加漂移区域的长度或减小漂移区域内的掺杂浓度来增大击穿电压BVDSS，但通常导致了导通电阻Rdson增大。因此，为了得到所希望的导通电阻Rdson，需要增大器件宽度。这种降低导通电阻Rdson的方法增加了器件的制造成本，因为器件面积增加。另一方面，如果将器件设计为减小导通电阻Rdson，则击穿电压BVDSS降低，器件的工作电压也降低。例如，如果提高漂移区域的掺杂浓度，则导通电阻Rdson可以减小，但击穿电压BVDSS也降低。
与具有单个RESURF区域的传统LDMOSFET相比，设有多个RESURF区的LDMOSFET能够改善导通电阻Rdson与击穿电压BVDSS之间的权衡取舍问题。然而，目前制造设有多个RESURF区的LDMOSFET存在光罩数量增加、制造工艺复杂化以及需增大器件面积等问题，导致器件制造成本增加。
发明内容
为了改善LDMOSFET的导通电阻Rdson与击穿电压BVDSS之间的权衡取舍问题以提升LDMOSFET的性能，并且降低器件制作成本，本发明提供一种降低表面电场型半导体器件以及一种降低表面电场型半导体器件的制造方法。
一方面，本发明提供一种降低表面电场型半导体器件，所述降低表面电场型半导体器件包括：
半导体衬底，具有第一导电类型；
形成于所述半导体衬底内的漂移区、体区、形成于所述体区内的源区以及形成于所述漂移区内的漏区，所述体区具有第一导电类型，所述漂移区、所述源区和所述漏区具有第二导电类型；以及
形成于所述半导体衬底上的栅电极，所述栅电极从所述体区横跨至所述漂移区，所述栅电极在所述源区和邻近所述漂移区表面的位置之间横向形成沟道；
其中，所述漂移区在所述栅电极下方至所述漏区的区域内的掺杂浓度多次变化而形成轻掺杂区和重掺杂区，所述轻掺杂区的掺杂浓度使得当漏源电压为低于额定工作电压的第一电压时所述轻掺杂区的载流子全部耗尽，所述重掺杂区的掺杂浓度使得当所述漏源电压为所述第一电压时所述重掺杂区的载流子未耗尽。
可选地，所述轻掺杂区的宽度为所述漂移区的深度的1~1.5倍。
可选地，所述漂移区包括n个所述重掺杂区和（n−1）个所述轻掺杂区，n为大于1的整数。
可选地，n大于等于2且小于等于4。
可选地，所述漂移区在单位面积的半导体衬底表面沿深度方向上注入的掺杂剂总量满足：当所述漏源电压为低于所述额定工作电压且高于所述第一电压的第二电压时，所述高掺杂区和所述低掺杂区的载流子都被完全耗尽。
可选地，所述轻掺杂区的单位面积掺杂浓度为2.0×1010/cm2以上且2.5×1011/cm2以下。
可选地，所述重掺杂区的单位面积掺杂浓度高于所述轻掺杂区，所述重掺杂区的单位面积掺杂浓度为1.2×1012/cm2以上且2.8×1012/cm2以下。
可选地，所述轻掺杂区的深度小于所述重掺杂区的深度。
可选地，所述漂移区还包括位于相邻的所述轻掺杂区和所述重掺杂区之间的中度掺杂区，所述中度掺杂区的深度大于所述轻掺杂区的深度且小于所述重掺杂区的深度，所述中度掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度且小于所述重掺杂区的掺杂浓度。
可选地，所述中度掺杂区的掺杂浓度为2.0×1011/cm2以上且9.0×11/cm2以下。
另一方面，本发明提供一种上述降低表面电场型半导体器件的制造方法，所述制造方法包括：
在具有第一导电类型的半导体衬底上形成图形化的光阻层；
利用所述光阻层作为阻挡层，进行第二导电类型离子注入，在所述半导体衬底内形成漂移注入区；以及
通过使掺杂物在所述半导体衬底内扩散，形成所述漂移区。
本发明提供的降低表面电场型半导体器件及其制造方法中，降低表面电场型半导体器件中的漂移区在所述栅电极下方至所述漏区的区域内的掺杂浓度多次变化而形成轻掺杂区和重掺杂区，所述轻掺杂区的掺杂浓度使得当漏源电压为低于额定工作电压的第一电压时所述轻掺杂区的载流子全部耗尽，所述重掺杂区的掺杂浓度使得当所述漏源电压为所述第一电压时所述重掺杂区的载流子未耗尽。意想不到的效果是，所述漂移区为分段式结构，可同时实现高的击穿电压和低的导通电阻，改善了LDMOSFET的导通电阻与击穿电压之间的权衡取舍问题，形成该漂移区的工艺较简便，不需要增大器件面积，在提高降低表面电场型半导体器件性能的同时，能够改善现有技术存在的光罩数量增加、制造工艺复杂以及需增大器件面积的问题，有助于降低器件制作成本。
附图说明
图1是本发明一实施例中降低表面电场型半导体器件的基本结构的剖面示意图。
图2所示为本发明一实施例中降低表面电场型半导体器件的制造方法的多个步骤对应的剖面示意图。
图3所示为本发明一实施例中降低表面电场型半导体器件的制造方法的多个步骤对应的剖面示意图。
图4为本发明一实施例中降低表面电场型半导体器件的分段式漂移区的说明图。
图5为本发明一实施例中降低表面电场型半导体器件的分段式漂移区的掺杂浓度模拟图。
图6为一种现有降低表面电场型半导体器件的漂移区中耗尽层的扩展状况说明图。
图7为本发明一实施例中降低表面电场型半导体器件的漂移区中耗尽层的扩展状况说明图。
图8为本发明一实施例中降低表面电场型半导体器件的漂移区中电场及耗尽层扩展状况的模拟结果以及不对漂移区分段的模拟结果。
图9为本发明一实施例中降低表面电场型半导体器件的漂移区掺杂浓度说明图。
图10为本发明一实施例中降低表面电场型半导体器件的漏端电流与击穿电压之间关系的模拟结果。
图11所示为本发明一实施例中降低表面电场型半导体器件的导通电阻与击穿电压之间关系的模拟结果。
附图标记说明：
100-降低表面电场型半导体器件；10-半导体衬底；12-漂移区；12a-离子注入区；14a-体区；14b-引出区；14c-源区；16a-阱区；16b-漏区；18-第一绝缘区；20-第二绝缘区；22-栅介质层；24-栅电极。
具体实施方式
以下结合附图和具体的实施例对本发明的降低表面电场型半导体器件及其制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明所示结构中的各个部分，各部分的平面方向的尺寸以及厚度方向的尺寸并未按实际比例绘制，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。
图1是本发明一实施例中降低表面电场型半导体器件的基本结构的剖面示意图。参照图1，本发明一实施例中的降低表面电场型半导体器件100包括半导体衬底10、漂移区12、体区14a、引出区14b、源区14c、阱区16a、漏区16b、第一绝缘区18、第二绝缘区20、栅介质层22以及栅电极24。
在下文中，降低表面电场型半导体器件100的基本结构的各部分的尺寸包括图1所示的沿沟道载流子迁移方向（即X方向）的长度以及沿层厚方向（即Z方向）的尺寸。此外，沿宽度方向（即Y方向）的尺寸可根据LDMOSFET所需的最大容量等条件适当设置。此外，下文主要以降低表面电场型半导体器件100为n沟道半导体器件为例进行说明。在该情形中，下文所述第一导电类型为p型，与第一导电类型相反的第二导电类型为n型。然而，降低表面电场型半导体器件100不限于n沟道，其也可以为p沟道，在该情形中，第一导电类型为n型，与第一导电类型相反的第二导电类型为p型。用于形成n型掺杂的n型掺杂物例如为磷（P）或砷（As），用于形成p型掺杂的p型掺杂物例如为硼（B）。
半导体衬底10为表面形成降低表面电场型半导体器件100的衬底。半导体衬底10例如为硅衬底。半导体衬底10的导电类型为第一导电类型。
漂移区12为在降低表面电场型半导体器件100工作时形成耗尽层且发生载流子漂移的区域。漂移区12的导电类型为与第一导电类型相反的第二导电类型。优选地，漂移区12的一端从栅电极24朝向漏端的端部延伸至栅电极24下方，漂移区12的另一端位于距离栅电极24朝向漏端的端部数微米至数十微米左右的位置。
体区14a为形成于半导体衬底10内的具有第一导电类型的阱区，引出区14b形成于体区14a内的表面区域。本实施例中，漂移区12及体区14a的设置使降低表面电场型半导体器件100形成为具有降低表面电场（RESURF）功能的功率半导体器件。体区14a的导电类型与漂移区12相反。体区14a的第一导电类型掺杂浓度例如为5×1017/cm3以上且5×1018/cm3以下（文中“以上”及“以下”均包括本数，下同）。栅介质层22和栅电极24在半导体衬底10上表面的正投影与体区14a部分重叠，也就是说，体区14a延伸至栅电极24下方的沟道区。此外，相对于漂移区12，体区14a的下表面距半导体衬底10上表面更近，即形成得较浅。引出区14b的导电类型与体区14a相同，即第一导电类型。引出区14b的掺杂浓度高于体区14a，引出区14b的第一导电类型掺杂浓度例如为1×1019/cm3以上且1×1021/cm3以下。
源区14c的导电类型与漂移区12相同，即为第二导电类型。源区14c的掺杂浓度高于漂移区12，优选为1×1019/cm3以上1×1021/cm3以下。本实施例中，源区14c在体区14a内形成，且位于栅电极24的远离漂移区12的一侧。
阱区16a形成于漂移区12内的表面区域。阱区16a具有第二导电类型。阱区16a的掺杂浓度高于漂移区12，例如为1×1016/cm3以上且5×1017/cm3以下。
漏区16b为用作降低表面电场型半导体器件100漏极的区域。漏区16b形成于阱区16a内，且远离栅介质层22和栅电极24设置。具体而言，在沟道载流子迁移方向（即X方向）上，漏区16b设置于比源区14c更加远离栅电极24的位置。也就是说，源区14c和漏区16b非对称地设置于栅电极24两侧。漏区16b的导电类型与漂移区12相同，即第二导电类型。漏区16b的掺杂浓度高于阱区16a，例如为1×1019/cm3以上且1×1021/cm3以下。
设置于半导体衬底10表面且位于漏区16b与栅电极24之间的第一绝缘区18具有缓和电场的作用。第一绝缘区18可以为浅沟槽隔离（STI），但不限于此。当半导体衬底10为硅衬底时，第一绝缘区18可以包括填充于半导体衬底10表面沟槽内的氧化硅层（SiO2）、氮化硅层（Si3N4）或其它适合材料。第一绝缘区18在漂移区12内从与栅介质层22及栅电极24重叠的区域延伸至靠近漏区16b的区域。第一绝缘区18沿半导体衬底10的厚度方向在半导体衬底10内下伸的距离例如为250nm以上且300nm以下。
位于源区14c和漏区16b外围的第二绝缘区20用于将降低表面电场型半导体器件100的构成元素彼此绝缘。当半导体衬底10为硅衬底时，第二绝缘区20可以包括填充于半导体衬底10表面沟槽内的氧化硅层（SiO2）、氮化硅层（Si3N4）或其它适合材料。
栅介质层22作为降低表面电场型半导体器件100的栅极构件的绝缘层。当半导体衬底10为硅衬底时，栅介质层22可以包括氧化硅层（SiO2）、氮化硅层（Si3N4）或氮氧化硅层（SiOxNy）。本实施例中，栅介质层22在半导体衬底10表面从源区14c跨至形成于漂移区12表面区域的第一绝缘区18。栅介质层22的厚度例如为15nm以上且30nm以下。
栅电极24设置于栅介质层22上方的区域内，栅电极24用于施加栅极电压在栅介质层22上。栅电极24可以包括多晶硅层、金属层、硅化物层或者它们的叠层。栅电极24的厚度例如为100nm以上且200nm以下。此外，栅电极24的朝向漏区16b的端部优选延伸至第一绝缘区18上方。
本发明实施例还包括降低表面电场型半导体器件100的制造方法。图2所示为一实施例中降低表面电场型半导体器件100的制造方法的步骤S10~S18分别对应的剖面结构，图3所示为一实施例中降低表面电场型半导体器件100的制造方法的步骤S20~S24分别对应的剖面结构。以下实施例以n沟道的降低表面电场型半导体器件100的制造方法为例进行说明，并以半导体衬底10为具有第一导电类型即p型掺杂的硅衬底为例进行说明。对于p沟道的降低表面电场型半导体器件100的制造方法，可将第一导电类型替换为n型，并将第二导电类型替换为p型。
在步骤S10中，在半导体衬底10中形成漂移区12。漂移区12例如通过掺杂离子注入处理和离子扩散处理形成。
具体地，参照图2，在半导体衬底10的表面上，形成与漂移区12对应的区域为开口区域的光刻胶层R，以作为掩模。光刻胶层R可通过光刻技术图形化。
如图4所示，本实施例中，按照将漂移区12分为至少两段的方式形成光刻胶层R。对漂移区12的分段数大于等于2，优选地，该分段数大于等于2且小于等于4。将漂移区12各段分隔开来的光刻胶层R的宽度Wr例如为所要形成的漂移区12的深度Dr（例如为最大深度）的1.0倍以上且2.0倍以下，尤其优选为1倍以上且1.5倍以下。
在第二导电类型为n型的情形中，以光刻胶层R为掩模，在半导体衬底10的表面注入n型掺杂物（如磷（P）或砷（As）），以形成离子注入区12a。该次离子注入中，优选注入磷（P）离子，注入能量例如为200keV以上且300keV以下，注入剂量例如为2×1012/cm2以上，更具体地，注入剂量例如为2×1012/cm2/cm2以上且4×1012/cm2以下。可采用将浅区离子注入以及比浅区离子注入的注入能量更大的深区离子注入结合的两步注入法。其中，掺杂离子的注入密度及注入深度等可根据降低表面电场型半导体器件100的尺寸和特性适当设置。完成离子注入之后，去除光刻胶层R。
在步骤S12中，对离子注入区12a进行离子扩散处理。其中，在离子注入区12a内注入掺杂离子后，可将半导体衬底10在900℃~1300℃左右的高温下退火（加热），使得掺杂物在半导体衬底10内扩散。所述退火例如在1100℃下进行6小时。其中，加热温度和时间可根据降低表面电场型半导体器件100的尺寸和特性适当设置。经过离子扩散处理形成的第二导电类型掺杂离子的扩散区域构成漂移区12。
如图5所示，本实施例中，漂移区12以使掺杂浓度沿沟道载流子迁移方向（即X方向）变化的方式掺杂。也就是说，在步骤S10中，由于利用覆盖部分漂移区12的光刻胶层R为掩模进行离子注入，因此掺杂物从半导体衬底10内的其它区域扩散至被光刻胶层R覆盖的区域，从而使得被光刻胶层R覆盖的区域成为掺杂浓度较低的轻掺杂区，而未被光刻胶层R覆盖的区域成为掺杂浓度较高的重掺杂区。图5中以深浅程度不同的阴影示出了漂移区12的分段数（n）分别为2、3及4时漂移区12内的掺杂浓度，并与分段数为1（即n=1）进行比较。
本实施例中，漂移区12具有所述轻掺杂区和所述重掺杂区，并形成沿沟道载流子迁移方向（即X方向）多次变化的掺杂浓度。所述轻掺杂区具有的掺杂浓度使得相应轻掺杂区的载流子在漏源电压低于降低表面电场型半导体器件100的额定工作电压时即会完全耗尽，该低于降低表面电场型半导体器件100额定工作电压的漏源电压记为第一电压，重掺杂区具有的掺杂浓度使得相应重掺杂区的载流子在漏源电压为所述第一电压时不会耗尽。漂移区12由n个重掺杂区和（n-1）个轻掺杂区组成。分段数n优选为2以上且4以下。
在步骤S14中，形成第一绝缘区18和第二绝缘区20。第一绝缘区18和第二绝缘区20可通过现有LOCOS工艺或STI工艺形成。若采用LOCOS工艺，可在半导体衬底10表面形成图形化的包括氧化硅层（SiO2）或氮化硅层（Si3N4）的掩模，在持续提供氧气（O2）的条件下加热半导体衬底10，以将半导体衬底10表面的掩模开口区域热氧化，从而形成第一绝缘区18和第二绝缘区20。若采用STI工艺，可在半导体衬底10表面形成图形化的掩模，并对应于掩模开口区域在半导体衬底10表面刻蚀形成沟槽，然后通过高密度等离子体CVD等工艺在沟槽内填充绝缘层，最后通过化学机械研磨法（CMP）将相应区域平坦化，从而形成第一绝缘区18和第二绝缘区20。
在步骤S16中，进行用于形成降低表面电场型半导体器件100的体区14a的离子注入处理。其中，在体区14a的形成区域之外的区域形成作为掩模的光刻胶层。光刻胶层可通过光刻技术图形化。进行离子注入时，以光刻胶层为掩模，在半导体衬底10的表面注入p型掺杂物（硼（B）或二氟化硼（BF2）），例如注入硼（B）离子，注入能量例如为150keV以上且250keV以下，注入剂量例如为1.0×1013/cm2以上且2.0×1013/cm2以下。其中，掺杂离子的注入密度及注入深度等可根据降低表面电场型半导体器件100的尺寸和特性适当设置。离子注入之后，去除光刻胶层。
在步骤S18中，进行用于形成阱区16a的离子注入处理。其中，在阱区16a的形成区域之外的区域形成作为掩模的光刻胶层。光刻胶层可通过光刻技术图形化。进行离子注入时，以光刻胶层为掩模，在半导体衬底10的表面注入n型掺杂物（磷（P）或砷（As）），例如注入磷（P）离子，注入能量例如为150keV以上且250keV以下，注入密度例如为1×1013/cm2以上且3×1013/cm2以下。其中，掺杂离子的注入密度及注入深度等可根据降低表面电场型半导体器件100的尺寸和特性适当设置。完成离子注入之后，去除光刻胶层。
在用于形成体区14a和阱区16a的掺杂离子注入完成后，通过将半导体衬底10在900℃~1200℃左右的高温下退火（加热），可使得掺杂物在半导体衬底10内扩散。该退火处理例如在1000℃下进行2小时。其中，加热温度和时间可根据降低表面电场型半导体器件100的尺寸和特性适当设置。
在步骤S20中，在半导体衬底10表面形成栅介质层22。栅介质层22可通过使用氧气（O2）等含氧气体或氮气（N2）等含氮气体的热氧化法形成。此外，栅介质层22也可通过使用四乙氧基硅烷（TEOS）的化学气相沉积法（CVD）形成。栅介质层22在后续步骤S22中可与栅电极24同时蚀刻，以使其保留在半导体衬底10的表面上并横跨漂移区12的一部分区域和第一绝缘区18的一部分区域。在该步骤中，也可通过单独使用光刻胶的光刻工艺和蚀刻工艺，使得栅介质层22保留在半导体衬底10的表面上并横跨漂移区12的一部分区域和第一绝缘区18的一部分区域。栅介质层22的厚度例如为15nm以上且30nm以下。
在步骤S22中，形成栅电极24。栅电极24的形成方法并无具体限制，但是在多晶硅层的情形中，可采用使用硅烷（SiH4）等含硅气体的化学气相沉积工艺（CVD）。当栅电极24为金属层时，可采用物理气相沉积、溅射或者化学气相沉积工艺（CVD）等。通过以使用光刻胶的光刻工艺以及刻蚀工艺进行处理，可将降低表面电场型半导体器件100的栅电极24形成于所需区域。
在步骤S24中，进行用于形成引出区14b、源区14c以及漏区16b的离子注入。引出区14b和源区14c形成于体区14a内。
首先，进行用于形成引出区14b的离子注入，具体先在引出区14b的形成区域之外的区域形成作为掩模的光刻胶层，所述光刻胶层可通过光刻技术图形化，之后以光刻胶层为掩模，在半导体衬底10的表面注入p型掺杂物（硼（B）或二氟化硼（BF2）），例如注入二氟化硼（BF2）离子，注入能量例如为5keV以上且20keV以下，注入剂量例如为2.0×1015/cm2以上且5.0×1015/cm2以下。其中，掺杂离子的注入密度及注入深度等可根据降低表面电场型半导体器件100的尺寸和特性适当设置。离子注入之后，去除光刻胶层。
随后，进行用于形成源区14c和漏区16b的离子注入，具体先在源区14c和漏区16b的形成区域之外的区域形成作为掩模的光刻胶层，所述光刻胶层可通过光刻技术图形化，之后以光刻胶层为掩模，在半导体衬底10的表面注入n型掺杂物（磷（P）或砷（As）），例如注入砷（As）离子，注入能量例如为20keV以上且25keV以下，注入密度例如为2×1015/cm2以上且5×1015/cm2以下。其中，掺杂离子的注入密度及注入深度等可根据降低表面电场型半导体器件100的尺寸和特性适当设置。离子注入之后，去除光刻胶层。
随后，进行离子激活处理。在完成上述用于形成引出区14b、源区14c及漏区16b的离子注入后，可在900℃~1050℃左右的高温下对半导体衬底10进行退火（加热），将半导体衬底10内的掺杂离子激活。加热温度和时间可根据降低表面电场型半导体器件100的所需特性适当设置，例如，该退火处理在1030℃下进行20秒。
下文中，对降低表面电场型半导体器件100的特性进行说明。降低表面电场型半导体器件100为具有降低表面电场（RESURF）结构的LDMOSFET功率半导体器件。RESURF为横向LDMOSFET的耐高压技术。
在降低表面电场型半导体器件100中，漂移区12的单位面积掺杂浓度总体上使得其在漏源电压低于额定工作电压时耗尽。图6示出了采用未分段的漂移区12的现有降低表面电场型半导体器件在漏区施加正电压时漂移区12的耗尽状况示意图。图7示出了采用分段式的漂移区12的降低表面电场型半导体器件100在漏区施加正电压时漂移区12的耗尽状况示意图。图6中的（a）和图7中的（a）所示的是漏电极D与源电极S（源电极S与栅电极G短接）之间所施加电压Vd小于额定工作电压时漂移区12内耗尽层的扩展状况。图6中的（b）和图7中的（b）所示的是漏电极D与源电极S（源电极S与栅电极G短接）之间所施加电压Vd等于额定工作电压时漂移区12内耗尽层的扩展状况。在图6和图7中，漂移区12内耗尽层的扩展状况以粗虚线表示。
参照图6，在现有降低表面电场型半导体器件中，漂移区12内的掺杂浓度沿沟道载流子迁移方向（即X方向）无变化，因此如图6中的（a）所示，当漏区16b与栅极电极G及源区14c之间施加电压Vd时，在如图6中的（a）所示的截平面内，耗尽层沿着半导体衬底10和漂移区12的界面形状向漂移区域12的内侧扩展，主要包括沟道载流子迁移方向（即X方向）的一维扩展和沿半导体衬底10的厚度方向的一维扩展。如此，如图6中的（b）所示，即使使电压Vd上升至额定工作电压，耗尽层宽度WD也无法延展至漏区16b周围的阱区16a附近，电场缓和效果不充分，截止状态下的击穿电压BVDSS较低。
与此相对，根据本实施例，降低表面电场型半导体器件100中，由于漂移区12内沿沟道载流子迁移方向（即X方向）设置了变化的重掺杂区及轻掺杂区，因此如图7中的（a）所示，当漏区16b与栅极电极G及源区14c之间施加电压Vd时，耗尽层沿着半导体衬底10和漂移区12的界面形状向漂移区域12的内侧扩展，此时，在掺杂浓度低的区域中耗尽层更容易扩展，耗尽层朝向漂移区域12的内侧形成更广泛地二维扩展。如此，如图7中的（b）所示，通过将电压Vd升至额定工作电压左右，耗尽层宽度WD可延展至漏区16b周围的阱区16a附近，从而使得电场缓和效果充分，能够提高截止状态下的击穿电压BVDSS。
图8为漂移区12分段数n分别为1、2、3以及4时漂移区12内的电场及耗尽层宽度WD的模拟结果。该模拟结果对应的设定条件如下：针对形成漂移区12的离子注入为以2.0×1012/cm2的密度注入磷，漂移区12宽度为50μm，以及，对漏区16b与栅极电极G及源区14c之间施加电压Vd为700V。如图8所示，当漂移区12未分段时（分段数n=1），耗尽层宽度WD仅扩展至一个远离漏区的位置。与此相对，当将漂移区12分为至少两段以上时（分段数n≧2），从耗尽层宽度WD来看，耗尽层明显充分延伸至漏区附近。
图9为漂移区12的优选掺杂浓度说明图，其中展示出了漂移区12中重掺杂区和轻掺杂区的放大图。在漂移区12中，将沿沟道载流子迁移方向（即X方向）的单位面积掺杂浓度最高的区域示为重掺杂区，并将沿沟道载流子迁移方向（X方向）的单位面积掺杂浓度最低的区域示为轻掺杂区。此外，还将距半导体衬底10上表面的深度介于所示重掺杂区和轻掺杂区之间的区域定义为中度掺杂区。
具体地，当以导通状态时的漏端电流为30nA/μm以上且击穿电压BVDSS为700V以上作为条件时，优选地，轻掺杂区的单位面积掺杂浓度为2.0×1010/cm2以上2.5×1011/cm2以下，中度掺杂区的单位面积掺杂浓度为2.0×1011/cm2以上且9.0×1011/cm2以下，重掺杂区的单位面积掺杂浓度为1.2×1012/cm2以上且2.8×1012/cm2以下。更具体而言，当漂移区12的分段数n为2或3时，优选地，轻掺杂区的单位面积掺杂浓度为2.0×1010/cm2以上且6.0×1010/cm2以下，中度掺杂区的单位面积掺杂浓度为2.0×1011/cm2以上且4.0×1011/cm2以下，重掺杂区的单位面积掺杂浓度为1.2×1012/cm2以上且2.8×1012/cm2以下。此外，当漂移区12的分段数n为4或5时，优选地，轻掺杂区的单位面积掺杂浓度为8.0×1010/cm2以上且2.5×1011/cm2以下，中度掺杂区的单位面积掺杂浓度为4.0×1011/cm2以上且9.0×1011/cm2以下，重掺杂区的单位面积掺杂浓度为1.2×1012/cm2以上且2.8×1012/cm2以下。其中，漂移区12的单位面积掺杂浓度是指针对漂移区12在降低表面电场型半导体器件100表面的每一单位面积朝深度方向所注入的掺杂物总量。
图10所示为利用TCAD（半导体工艺模拟以及器件模拟工具）对本发明实施例的降低表面电场型半导体器件100中漏端电流Id与击穿电压BVDSS之间的关系进行模拟的结果。当漂移区12未分段（分段数n=1，对应于图10中的“单段注入”）时，呈现出随击穿电压BVDSS的增大，漏端电流Id急剧下降的特性。与漂移区12未分段的情形相比，当漂移区12分段（分段数n=2~5，分别对应于图10中的“双段注入”、“三段注入”、“四段注入”及“五段注入”）时，呈现出在相同击穿电压BVDSS下漏端电流Id更高的特性。
图11所示为利用TCAD对本发明实施例的降低表面电场型半导体器件100中单位面积导通电阻ARon与击穿电压BVDSS之间的关系进行模拟的结果。在相同击穿电压BVDSS的条件下，与漂移区12未分段（分段数n=1，对应于图11中的“单段注入”） 的情形相比，漂移区12分段（分段数n分别为2、3及4，分别对应于图10中的“双段注入”、“三段注入”及“四段注入”）时的导通电阻ARon更低。此外，导通电阻ARon还呈现随漂移区12分段数n的增大而降低的特性。
通过上述描述可知，本发明实施例中的降低表面电场型半导体器件100可实现意想不到的效果，即可同时实现高的击穿电压BVDSS和低的导通电阻ARon，并且，在形成分段式的漂移区12时，能够在提高降低表面电场型半导体器件100特性的同时，能够改善现有技术存在的增大光罩数目、制造工艺复杂以及需增大器件面积的问题，有助于降低器件制作成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (11)
1.一种降低表面电场型半导体器件，其特征在于，所述降低表面电场型半导体器件包括：
半导体衬底，具有第一导电类型；
形成于所述半导体衬底内的漂移区、体区、形成于所述体区内的源区以及形成于所述漂移区内的漏区，所述体区具有第一导电类型，所述漂移区、所述源区和所述漏区具有第二导电类型；以及
形成于所述半导体衬底上的栅电极，所述栅电极从所述体区横跨至所述漂移区，所述栅电极在所述源区和邻近所述漂移区表面的位置之间横向形成沟道；
其中，所述漂移区在所述栅电极下方至所述漏区的区域内的掺杂浓度多次变化而形成轻掺杂区和重掺杂区，所述轻掺杂区的掺杂浓度使得当漏源电压为低于额定工作电压的第一电压时所述轻掺杂区的载流子全部耗尽，所述重掺杂区的掺杂浓度使得当所述漏源电压为所述第一电压时所述重掺杂区的载流子未耗尽。
2.如权利要求1所述的降低表面电场型半导体器件，其特征在于，所述轻掺杂区的宽度为所述漂移区的深度的1~1.5倍。
3.如权利要求1所述的降低表面电场型半导体器件，其特征在于，所述漂移区包括n个所述重掺杂区和（n−1）个所述轻掺杂区，n为大于1的整数。
4.如权利要求3所述的降低表面电场型半导体器件，其特征在于，n大于等于2且小于等于4。
5.如权利要求1所述的降低表面电场型半导体器件，其特征在于，所述漂移区在单位面积的半导体衬底表面沿深度方向上注入的掺杂剂总量满足：当所述漏源电压为低于所述额定工作电压且高于所述第一电压的第二电压时，所述重掺杂区和所述轻掺杂区的载流子都被完全耗尽。
6.如权利要求1所述的降低表面电场型半导体器件，其特征在于，所述轻掺杂区的单位面积掺杂浓度为2.0×1010/cm2以上且2.5×1011/cm2以下。
7.如权利要求1所述的降低表面电场型半导体器件，其特征在于，所述重掺杂区的单位面积掺杂浓度高于所述轻掺杂区的单位面积掺杂浓度，所述重掺杂区的单位面积掺杂浓度为1.2×1012/cm2以上且2.8×1012/cm2以下。
8.如权利要求1所述的降低表面电场型半导体器件，其特征在于，所述轻掺杂区的深度小于所述重掺杂区的深度。
9.如权利要求8所述的降低表面电场型半导体器件，其特征在于，所述漂移区还包括位于相邻的所述轻掺杂区和所述重掺杂区之间的中度掺杂区，所述中度掺杂区的深度大于所述轻掺杂区的深度且小于所述重掺杂区的深度，所述中度掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度且小于所述重掺杂区的掺杂浓度。
10.如权利要求9所述的降低表面电场型半导体器件，其特征在于，所述中度掺杂区的掺杂浓度为2.0×1011/cm2以上且9.0×11/cm2以下。
11.一种如权利要求1至10任一项所述的降低表面电场型半导体器件的制造方法，其特征在于，所述制造方法包括：
在具有第一导电类型的半导体衬底上形成图形化的光阻层；
利用所述光阻层作为阻挡层，进行第二导电类型离子注入，在所述半导体衬底内形成漂移注入区；以及
通过使掺杂物在所述半导体衬底内扩散，形成所述漂移区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN116799040A CN116799040A (zh) | 2023-09-22 |
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| CN202311093753.7A Active CN116799040B (zh) | 2023-08-28 | 2023-08-28 | 降低表面电场型半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116799040B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115881786A (zh) * | 2023-01-19 | 2023-03-31 | 合肥晶合集成电路股份有限公司 | Ldmos器件以及ldmos器件的制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2023-08-28 CN CN202311093753.7A patent/CN116799040B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN116799040A (zh) | 2023-09-22 |
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