JP2008198851A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供すること。
【解決手段】半導体装置１００において、ｐ-基板１０１の表面層の一部にはＢＯＸ領域１０２が設けられる。ＢＯＸ領域１０２は、ゲート電極１１０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１０９および拡張ドレイン領域１０３をｐ-基板１０１から分離する。ドレイン領域１０９の厚さは１５０ｎｍ〜３００ｎｍのいずれかであり、ＢＯＸ領域１０２の厚さは１５０ｎｍ以上である。
【選択図】図１

Description

この発明は、半導体装置に関し、特に部分的にＳＯＩ（シリコン・オン・インシュレータ）構造を有する半導体装置に関する。
従来、薄膜ＳＯＩ（シリコン・オン・インシュレータ）基板を用いて製造された高速デバイスが知られている。薄膜ＳＯＩ基板を用いて製造されたデバイス（以下、「薄膜ＳＯＩデバイス」という）は、シリコンバルク基板を用いて製造されたデバイス（以下、「シリコンバルクデバイス」）と比較して、素子分離の簡素化やデバイス寄生容量の低減を図ることができる。また、ＲＥＳＵＲＦ技術を適用することによって高耐圧化が図れるので、薄膜ＳＯＩデバイスは２ＧＨｚ帯の無線基地局パワーアンプや耐圧１５Ｖ級の高速デバイスなどにも適している。
以下に、従来構造の薄膜ＳＯＩデバイスの一例を示す。なお、本明細書および添付図面において、ｎまたはｐを冠した半導体は、それぞれ電子または正孔がキャリアであることを示す。また、ｎ+やｎ-などのように、ｎやｐに付す「＋」または「−」は、それぞれそれらが付されていない半導体よりも比較的高不純物濃度または比較的低不純物濃度であることを示す。
図３５〜図３８は、従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。まず、図３５に示した半導体装置１０００は、下記非特許文献１に記載されたものである。図３５に示した半導体装置１０００は、抵抗率の高いｐ-基板１００１上に、埋め込み絶縁（ＢＯＸ：Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）領域１００２が全面に形成されている。また、ＢＯＸ領域１００２の表面の一部と接するように、ｐ-基板１００１より抵抗率の低いｐボディ領域１００５が設けられている。このｐボディ領域１００５の表面にはゲート絶縁膜１０１４が形成され、ゲート絶縁膜１０１４の表面層にはゲート電極１０１０が形成されている。
ＢＯＸ領域１００２に接してその上の半導体層（以下、「絶縁膜上領域」という）には、半導体装置１０００のドレイン領域からソース領域に向かって順に、ｎ+ドレイン領域１００９、第２拡張ドレイン領域１００４、第１拡張ドレイン領域１００３、ｐボディ領域１００５、ｎ+ソース領域１００６およびｐ+埋め込み領域１００７、ｐ+ボディコンタクト領域１００８が設けられている。また、ｐボディ領域１００５の表面はゲート絶縁膜１０１４で覆われており、ゲート絶縁膜１０１４の上にはゲート電極１０１０が設けられている。ｎ+ドレイン領域１００９、第１拡張ドレイン領域１００３、ｐボディ領域１００５の抵抗率は、共にｐ-基板１００１よりも低くなっている。
第１拡張ドレイン領域１００３はゲート電極１０１０の端部と自己整合している。また、ｎ+ソース領域１００６は、ゲート電極１０１０の端部のうち、第１拡張ドレイン領域１００３が自己整合する側とは反対側の端部に自己整合している。また、ｐ+埋め込み領域１００７は、ｎ+ソース領域１００６の下面に設けられている。
また、ｎ+ソース領域１００６、ゲート電極１０１０、拡張ドレイン領域１００３，１００４およびｎ+ドレイン領域１００９の一部を覆うように、層間酸化膜１０１８が設けられている。また、ｎ+ドレイン領域１００９の一部と接し、層間酸化膜１０１８の上面に延長するようにドレイン電極１０１２が設けられている。また、ｐ+ボディコンタクト領域１００８およびｎ+ソース領域１００６の一部と接し、層間酸化膜１０１８の上面に延長するようにソース電極１０１１が設けられている。ソース電極１０１１は、ゲート電極１０１０の端部のうちｐ+ボディコンタクト領域１００８側の端部まで延長されている。また、ｐ-基板１００１の裏面には、裏面電極１０１３が設けられている。
つぎに、図３６の半導体装置について説明する。図３６に示す半導体装置１１００は、下記特許文献１に記載されたものである。図３６に示す半導体装置１１００は、抵抗率の低いｐ+基板１１１６の表面層に設けられた抵抗率の高いｐ-領域１１０１の表面層の一部にＢＯＸ領域１１０２が形成されている。
また、ＢＯＸ領域１１０２の表面層の一部に接するように、ｐボディ領域１１０５が設けられている。ｐボディ領域１１０５の抵抗率は、ｐ-領域１１０１より低くなっている。また、ｐボディ領域１１０５の表面層にはゲート絶縁膜１１１４が設けられ、ゲート絶縁膜１１１４の上にゲート電極１１１０が設けられている。また、ｐボディ領域１１０５の表面層の一部には拡張ドレイン領域１１０３が設けられている。拡張ドレイン領域１１０３は、ゲート電極１１１０の端部に自己整合している。また、拡張ドレイン領域１１０３の表面層には、抵抗率の低いｎ+ドレイン領域１１０９が設けられている。ｎ+ドレイン領域１１０９の表面層には、ドレイン電極１１１２が設けられている。
また、ｐボディ領域１１０５の表面層において、ゲート電極１１１０の端部のうち、拡張ドレイン領域１１０３が設けられている側と反対側の端部に自己整合して、抵抗率の低いｎ+ソース領域１１０６が設けられている。また、ｎ+ソース領域１１０６とＢＯＸ領域１１０２との間には、ｎ+ソース領域１１０６よりも抵抗率が低いｐ+埋め込み領域１１０７が設けられている。また、ｎ+ソース領域１１０６の表面からｐ+基板１１１６まで達するように形成されたトレンチ内には、抵抗率の低いｐ+プラグ領域１１１５が設けられている。ｎ+ソース領域１１０６の表面およびｐ+プラグ領域１１１５の表面には、ソース電極１１１１が設けられている。また、ｐ+基板１１１６の裏面には裏面電極１１１３が設けられている。
つぎに、図３７の半導体装置について説明する。図３７に示す半導体装置１２００は、下記特許文献２に記載されたものである。図３７に示す半導体装置１２００は、ｐ-基板１２０１の表面層の一部にＢＯＸ領域１２０２が設けられている。また、ｐ-基板１２０１の表面の一部にゲート絶縁膜１２０３が設けられている。ゲート絶縁膜１２０３の表面にはゲート電極１２０４が設けられる。ＢＯＸ領域１２０２は、半導体装置１２００のドレイン側の端から、ゲート電極１２０４（ゲート絶縁膜１２０３）の中心から下ろした垂線Ｌｃと重なる程度の領域に形成される。
また、ＢＯＸ領域１２０２の表面層側には、抵抗率の低いｎ+ドレイン領域１２１２が設けられる。また、ＢＯＸ領域１２０２が設けられていない側のｐ-基板１２０１の表面層には、抵抗率の低いｎ+ソース領域１２１０が形成される。ｎ+ドレイン領域１２１２はゲート絶縁膜１２０４のドレイン側の端に、ｎ+ソース領域１２１０はゲート絶縁膜１２０４のソース側の端に、それぞれ整合している。
つぎに、図３８の半導体装置について説明する。図３８に示す半導体装置１３００は、下記特許文献３および特許文献４に記載されたものである。図３８に示す半導体装置１３００は、ｐ+基板１３２１上に抵抗率の低いｐ-領域１３０１が設けられている。ｐ-領域１３０１の一部には、ＢＯＸ領域１３０２が設けられている。ＢＯＸ領域１３０２の表面層にはｎ+ドレイン領域１３１２およびｎ-拡張ドレイン領域１３０８が設けられている。ｎ-拡張ドレイン領域１３０８は、ｎ+ドレイン領域１３１２側の一部のみがＢＯＸ領域１３０２に接している。また、ｎ+ドレイン領域１３１２の表面にはドレインコンタクト領域１３２３が設けられている。
また、ｐ-領域１３０１の表面層の一部にはゲート絶縁膜１３０３が設けられ、ゲート絶縁膜１３０３の上にゲート電極１３０４が設けられている。上述したｎ-ドレイン領域１３０８の端部は、ゲート電極１３０４のドレイン側の端部と整合している。また、ｎ+ソース領域１３１０の端部は、ゲート電極１３０４のソース側の端部と整合している。
また、ｐ-領域１３０１の表面層からｐ+基板１３２１まで達するようにｐ+シンカー（埋め込み部）１３１４が設けられている。ｐ+シンカー１３１４は、ｐ-領域１３０１の表面付近において、ｎ+ソース領域１３１０と接している。また、ｎ+ソース領域１３１０とｐ+シンカー１３１４は短絡部１３２４によって短絡されている。ｐ-基板１３２１の裏面には、裏面電極１３２２が設けられている。
ホンフェイ・ルー（Ｈｏｎｇｆｅｉ Ｌｕ）、シー・エイ・ティー・サラマ（Ｃ．Ａ．Ｔ．Ｓａｌａｍａ）著、"ア ２ＧＨｚ、６０Ｖクラス、ＳＯＩパワーＬＤＭＯＳＦＥＴ フォー ベース ステイション アプリケーションズ（Ａ ２ＧＨｚ，６０Ｖ−Ｃｌａｓｓ， ＳＯＩ Ｐｏｗｅｒ ＬＤＭＯＳＦＥＴ ｆｏｒ Ｂａｓｅ Ｓｔａｔｉｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ）"、プロシーディングズ・オブ・２００３・インターナショナル・シンポジウム・パワーセミコンダクターデバイス＆ＩＣ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００３ Ｉｎｔ．Ｓｙｍｐ． Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ＆ＩＣｓ），ｐ．１０５−１０８． 特開２００１−２４４４７６号公報 特開昭５５−１４８４６４号公報 米国特許第６４６１９０２号公報 米国特許第６６６７５１６号公報
しかしながら、上述した非特許文献１および特許文献１にかかる半導体装置は、絶縁膜上領域が薄いためデバイスの安全動作領域が狭いという問題点が挙げられる。たとえば、図３５に示した半導体装置の絶縁膜上領域の厚さ（ＴSi）は１８０ｎｍである。また、図３６に示した半導体装置の絶縁膜上領域の厚さは０．２〜２μｍである。
絶縁膜上領域の厚さを薄くすることによって、ｎ+ソース領域１００６，１１０６のソース結合が浅くなる。また、ｐ+埋め込み領域１００７，１１０７が狭くなるため、図３５のｐボディ領域１００５とｐ+ボディコンタクト領域１００８との間、図３６のｐボディ領域１１０５とｐ+プラグ領域１１１５との間の抵抗が増加する。
各半導体装置のドレイン領域（図３５の第１拡張ドレイン領域１００３および第２拡張ドレイン領域１００４、図３６の拡張ドレイン領域１１０３）、ボディ領域（図３５のｐボディ領域１００５およびｐ+埋め込み領域１００７、図３６のｐボディ領域１１０５およびｐ+埋め込み領域１１０７）、ソース領域（図３５のｎ+ソース領域１００６、図３６のｎ+ソース領域１１０６）が、寄生バイポーラトランジスタとなる。
高ドレイン電圧時、ゲート電極１０１０，１１１０のコーナー（ｐボディ領域１００５，１１０５と拡張ドレイン領域１００３，１１０３との界面付近）に、衝突イオンによってホールが生成される。そして、ｐボディ領域１００５とｐ+ボディコンタクト領域１００８との間で生じる電圧降下が０．５〜０．７Ｖ以上になると、上述した寄生バイポーラトランジスタが作動してゲート制御ができなくなる。このため、デバイスの安全動作領域が狭くなってしまう。
また、絶縁膜上領域を薄膜化することによって、トランジスタの相互コンダクタンスが劣化し、ＲＦ周波数特性が劣化してしまうという問題点がある。上述のように、絶縁膜上領域の薄膜化によってソース結合が狭くなるとともに、ｐボディ領域１００５とｐ+ボディコンタクト領域１００８、ｐボディ領域１１０５とｐ+プラグ領域１１１５との間の抵抗が増大する。たとえば、図３９に示す回路図のように、ＲＦトランジスタのソース側に抵抗がある場合、デバイスの有効相互コンダクタンスｇmは下記式（１）となる。このため、通常のトランジスタと比較して有効相互コンダクタンスは劣化してしまう。また、デバイスのカットオフ周波数ｆtは下記式（２）で示される。下記式（２）に示すように、抵抗Ｒsが増大するとカットオフ周波数が低下してしまう。
ｇm ＝ ｇm0／（１＋ｇm0・Ｒs） ・・・（１）
（ｇm0：Ｒs＝０時の相互コンダクタンス）
ｆt ＝ ｇm／（２π（Ｃgs＋Ｃgd）） ・・・（２）
（Ｃgs：ゲート−ソース間容量、Ｃgd：ゲート−ドレイン間容量）
また、上述した非特許文献１および特許文献１にかかる半導体装置は、絶縁膜上領域と基板との間にＢＯＸ領域があるため、絶縁膜上領域と基板とが完全に分離されている。また、特許文献１にかかる半導体装置は、ＢＯＸ領域１１０２を貫くトレンチと熱発生領域との距離が長い。このため、上述した非特許文献１および特許文献１にかかる半導体装置は熱散逸性が悪いという問題点がある。
また、上述した特許文献２にかかる半導体装置は、低耐圧の信号処理用ＭＯＳＦＥＴには適しているが、高耐圧のデバイスには適していないという問題点がある。具体的には、ｎ+ドレイン領域１２１２に高電圧を加えると、ｎ+ドレイン領域１２１２とｐ-基板１２０１との間のＰＮ接合でイオン衝突が発生する。このイオン衝突によるホール電流がｐ-基板１２０１に流れると、基板電位が上がり、ｎ+ドレイン領域１２１２、ｐ-基板１２０１、ｎ+ソース領域１２１０によって構成されるＮＰＮ寄生バイポーラトランジスタが作動する恐れがある。このため、特許文献２にかかる半導体装置は高耐圧デバイスには適用することができない。
また、上述した特許文献３および特許文献４にかかる半導体装置では、絶縁膜上領域（ｎ+ドレイン領域１３１２およびｎ-拡張ドレイン領域１３０８）の厚さが６５００〜８５００Å（６５０ｎｍ〜８５０ｎｍ）に限定されている。また、ＢＯＸ領域１３０２の厚さは４５００〜５５００Å（４５０ｎｍ〜５５０ｎｍ）に限定されている。上記のような構成にした場合、ｎ-拡張ドレイン領域１３０８およびｎ+ドレイン領域１３１２と、ｐ-領域１３０１との寄生容量が大きくなってしまうという問題点が挙げられる。
なお、ｎ-拡張ドレイン領域１３０８およびｎ+ドレイン領域１３１２とｐ-領域１３０１との寄生容量をより少なくするため、ＢＯＸ領域１３０２をゲート電極１３０４の下まで延長する方法も考えられる。しかし、上述した特許文献３および特許文献４にかかる半導体装置は、ｎ-拡張ドレイン領域１３０８の一部がｐ-領域１３０１と接することによるｐ-領域１３０１からの空乏化効果によって高い耐圧を維持している。このため、ＢＯＸ領域１３０２をゲート電極１３０４の下まで延長すると、ｐ-領域１３０１からの空乏化効果が弱くなり、耐圧を維持できなくなってしまうという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の高抵抗率半導体基板と、前記高抵抗率半導体基板の表面層の一部に設けられた埋め込み絶縁領域と、前記高抵抗率半導体基板の表面層の一部に、前記埋め込み絶縁領域の側面および表面層の一部と接して設けられた、前記高抵抗率半導体基板よりも抵抗率の低い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記埋め込み絶縁領域の表面層の一部に、前記第１の半導体領域および前記高抵抗率半導体基板と離れて設けられた第２導電型の低抵抗率ドレイン領域と、前記埋め込み絶縁領域の表面層の一部に、前記高抵抗率半導体基板と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、前記高抵抗率半導体基板の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の低抵抗領域と、前記高抵抗率半導体基板の表面層の一部に、前記第１の半導体領域および前記低抵抗領域と接するように設けられた第２導電型の低抵抗率ソース領域と、前記低抵抗率ドレイン領域の一部、前記第２の半導体領域、前記ゲート絶縁膜、前記ゲート電極、および前記低抵抗率ソース領域の一部を覆う層間酸化膜と、前記低抵抗率ドレイン領域に接するドレイン電極と、前記低抵抗率ソース領域および前記低抵抗領域に接するソース電極と、前記高抵抗率半導体基板の裏面に設けられた裏面電極と、を備え、前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする。
また、請求項２の発明にかかる半導体装置は、第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域と、前記高抵抗率領域の表面層の一部に設けられた埋め込み絶縁領域と、前記高抵抗率領域の表面層の一部に、前記埋め込み絶縁領域の側面および表面層の一部と接して設けられた、前記高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記埋め込み絶縁領域の表面層の一部に、前記第１の半導体領域および前記高抵抗率領域と離れて設けられた第２導電型の低抵抗率ドレイン領域と、前記埋め込み絶縁領域の表面層の一部に、前記高抵抗率領域と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、前記高抵抗率半導体領域の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の第１の低抵抗領域と、前記高抵抗率半導体領域の表面層の一部に、前記第１の半導体領域および前記第１の低抵抗領域と接するように設けられた第２導電型の低抵抗率ソース領域と、前記低抵抗率ソース領域の下部に設けられた第２導電型のプラグ領域と、前記高抵抗率半導体領域の表面層の一部に接して前記プラグ領域の下部に設けられた、前記プラグ領域よりも抵抗率の低い第１導電型の第３の半導体領域と、前記第１の低抵抗領域、前記高抵抗率領域を貫き前記低抵抗率半導体基板に至るトレンチ内に設けられた第１導電型の第２の低抵抗領域と、前記第２の低抵抗領域の周囲を覆う第１導電型の第３の低抵抗領域と、前記低抵抗率ドレイン領域の一部、前記第２の半導体領域、前記ゲート絶縁膜、前記ゲート電極、および前記低抵抗率ソース領域の一部を覆う層間酸化膜と、前記低抵抗率ドレイン領域に接するドレイン電極と、前記低抵抗率ソース領域、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域に接するソース電極と、前記低抵抗率半導体基板の裏面に設けられた裏面電極と、を備え、前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記低抵抗率ドレイン領域と前記第２の半導体領域との間に前記第２の半導体領域よりも抵抗率の低い第２導電型の第４の半導体領域を備えることを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記埋め込み絶縁領域は二酸化シリコンで形成されており、前記埋め込み絶縁領域の厚さは４００ｎｍ以上であることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記ゲート絶縁膜は、前記ゲート電極の中心部側よりも前記ゲート電極の端部側の方が厚いことを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第３の半導体領域は、前記ゲート電極および前記ゲート絶縁膜の側面に形成されたスペーサをマスクとしてイオン注入をおこなうことによって形成されることを特徴とする。
また、請求項７の発明にかかる半導体装置は、第１導電型の高抵抗率半導体基板と、前記高抵抗率半導体基板の表面層の一部に設けられた埋め込み絶縁領域と、前記高抵抗率半導体基板の表面層の一部に、前記埋め込み絶縁領域の側面および表面層の一部と接して設けられた、前記高抵抗率半導体基板よりも抵抗率の低い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記埋め込み絶縁領域の表面層の一部に、前記第１の半導体領域および前記高抵抗率半導体基板と離れて設けられた第２導電型の低抵抗率ドレイン領域と、前記埋め込み絶縁領域の表面層の一部に、前記高抵抗率半導体基板と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、前記高抵抗率半導体基板の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の低抵抗領域と、前記高抵抗率半導体基板の表面層の一部に、前記第１の半導体領域および前記低抵抗領域と接するように設けられた第２導電型の低抵抗率ソース領域と、前記低抵抗率ドレイン領域の一部、前記第２の半導体領域、前記ゲート絶縁膜、前記ゲート電極、および前記低抵抗率ソース領域の一部を覆う層間酸化膜と、前記低抵抗率ドレイン領域に接するドレイン電極と、前記低抵抗率ソース領域および前記低抵抗領域に接するソース電極と、前記高抵抗率半導体基板の裏面に設けられた裏面電極と、を備え、前記ゲート絶縁領域が前記ゲート電極と重なる位置まで伸長していることを特徴とする。
この発明によれば、絶縁膜上領域と高抵抗率半導体基板（高抵抗率領域）とが埋め込み絶縁領域によって分離されているため、寄生バイポーラトランジスタが動作するのを防止することができ、安全動作領域の広い半導体装置を得ることができる。また、絶縁膜上領域と高抵抗率半導体基板とが完全には分離されていないため、熱散逸性を向上させることができる。
この発明にかかる半導体装置によれば、高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスが得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
（実施の形態１）
（半導体装置１００の構成）
図１は、実施の形態１にかかる半導体装置の構成を示す図である。図１に示す半導体装置１００は、抵抗率の高いｐ-基板１０１の一部領域に、埋め込み絶縁領域（ＢＯＸ領域）１０２が設けられている。ＢＯＸ領域１０２は、具体的には、半導体装置１００のドレイン側からゲート電極１１０の下部に至る領域に形成されている。より詳細には、ＢＯＸ領域１０２は、ゲート電極１１０のソース側端部とドレイン側端部との長さ方向の中心から下ろした垂線Ｌｃ付近にかけての領域に形成されている。ＢＯＸ領域１０２は、たとえば二酸化シリコン（ＳｉＯ2）によって形成される。
ＢＯＸ領域１０２の表面（絶縁膜上領域）には、半導体装置１００の中央部に向かって順にｎ+ドレイン領域１０９、拡張ドレイン領域１０３、ｐボディ領域１０５が設けられている。ｎ+ドレイン領域１０９、拡張ドレイン領域１０３は、ＢＯＸ領域１０２によってｐ-基板１０１から隔てられている。ｐボディ領域１０５の表面はゲート絶縁膜１１４に覆われており、ゲート絶縁膜１１４の上にはゲート電極１１０が設けられている。ｎ+ドレイン領域１０９、拡張ドレイン領域１０３、ｐボディ領域１０５の抵抗率は、共にｐ-基板１０１よりも低くなっている。また、拡張ドレイン領域１０３はゲート電極１１０の端部と自己整合している。
ｐ-基板１０１上のＢＯＸ領域１０２が形成されていない領域には、ｎ+ソース領域１０６ａ、ｎ+プラグ領域１０６ｂ、ｐ+埋め込み領域１０７、ｐ+ボディコンタクト領域１０８が設けられている。ｎ+ソース領域１０６ａは、ゲート電極１１０の端部のうち、ドレイン領域１０３が自己整合する側とは反対側の端部に自己整合している。ｎ+プラグ領域１０６ｂは、ｎ+ソース領域１０６ａと接し、ｎ+ソース領域１０６ａよりも厚く形成される。
ｐ+埋め込み領域１０７は、ｎ+ソース領域１０６ａおよびｎ+プラグ領域１０６ｂの下面に設けられている。ｐ+埋め込み領域１０７の抵抗率は、ｎ+ソース領域１０６ａおよびｎ+プラグ領域１０６ｂの抵抗率よりも低くなっている。ｐ+ボディコンタクト領域１０８は、ｎ+ソース領域１０６ａに接し、ｎ+プラグ領域１０６ｂに達している。
また、ｎ+ソース領域１０６ａ、ゲート電極１１０、拡張ドレイン領域１０３およびｎ+ドレイン領域１０９の一部を覆うように、層間酸化膜１１８が設けられている。また、ｎ+ドレイン領域１０９の一部と接し、層間酸化膜１１８の上面に延長するようにドレイン電極１１２が設けられている。また、ｐ+ボディコンタクト領域１０８およびｎ+ソース領域１０６ａの一部と接し、層間酸化膜１１８の上面に延長するようにソース電極１１１が設けられている。ソース電極１１１は、ゲート電極１１０の端部のうちｐ+ボディコンタクト領域１０８側の端部まで延長されている。また、ｐ-基板１０１の裏面には、裏面電極１１３が設けられている。なお、ｎ+プラグ領域１０６ｂおよびｐ+埋込領域１０７は形成しない場合もある。
以下、ＢＯＸ領域１０２の厚さをＴBOX、絶縁膜上領域（拡張ドレイン領域１０３）の厚さをＴSi、ゲート絶縁膜１１４の厚さをＴox、ｎ+ソース領域１０６ａの厚さをｙsとする。また、ゲート電極１１０の長さをＬg、拡張ドレイン領域１０３の幅をＸeとする。
前述のように、拡張ドレイン領域１０３とｐ-基板１０１とは、ＢＯＸ領域１０２によって分離されている。このため、拡張ドレイン領域１０３とｐ-基板１０１との間の寄生容量を低減させることができる。
また、ドレイン誘起バリアー低下効果（Ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ：ＤＩＢＬ）を抑制することができるので、シリコンバルクデバイスのように拡張ドレイン領域１０３の静電電力線が２次元的にｐボディ領域１０5に収束することなく、デバイスの耐圧を向上させることができる。ここで、ドレイン誘起バリアー低下効果とは、ドレイン電圧の増大によりドレインから発せられる電力線が原因で、ソース−ドレイン間のポテンシャルバリアー（バンド構造）が小さくなる現象である。ドレイン誘起バリアー低下効果が発生すると、リーク電流の増大や耐圧の低下が生じてしまう。
また、半導体装置１００は、ｎ+ソース領域１０６ａの下部にｐ+埋め込み領域１０７が設けられているため、ｎ+ドレイン領域１０９、ｐ-基板１０１、ｎ+ソース領域１０６ａによって構成される寄生バイポーラトランジスタの作動が起りにくい。このため、半導体装置１００は、特許文献２の半導体装置（図３７参照）と異なり、高耐圧デバイスにも適用することができる。
また、拡張ドレイン領域１０３が誘電体で完全に囲まれる場合、主な耐圧パースは図１の符号Ａで示す第１パース、および符号Ｂで示す第２パースがある。ここで、耐圧パースとは、衝突イオン化係数の経路積分が容易に１に達する（すなわちブレイクダウンする）経路のことである。第２パースにおける耐圧は、拡張ドレイン領域１０３の厚さＴSiが薄くなるにつれて増大する（下記参考文献１参照）。このため、半導体装置１００では、ＴSiを１５０〜３００ｎｍ（１５００〜３０００Å）にして耐圧を向上させている。また、ＢＯＸ領域１０２が二酸化シリコンで形成されている場合はＴBOXを４００ｎｍ（４０００Å）以上とする。これにより、拡張ドレイン領域１０３およびドレイン領域１０９と、ｐ-基板１０１との寄生容量を低減させている。
（参考文献１）エス・マーチャント（Ｓ．Ｍｅｒｃｈａｎｔ）、イー・アーノルド（Ｅ．Ａｒｎｏｌｄ）、エイチ・バウムガルト（Ｈ．Ｂａｕｍｇａｒｔ）、エス・ムカージー（Ｓ．Ｍｕｋｈｅｒｊｅｅ），エイチ・ペイン（Ｈ．Ｐｅｉｎ）、アール・ピンカー（Ｒ．Ｐｉｎｋｅｒ）著、“リアライゼイション・オブ・ハイ・ブレイクダウン・ボルテージ（＞７００Ｖ）・イン・ティン・ＳＯＩデバイス（Ｒｅａｌｉｚａｔｉｎ ｏｆ Ｈｉｇｈ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ （＞７００Ｖ） ｉｎ ｔｈｉｎ ＳＯＩ ｄｅｖｉｃｅ）”、プロシーディング・オブ・サード・インターナショナル・シンポジウム・セミコンダクターデバイス＆ＩＣ（Ｐｒｏｃ． ３ｒｄ Ｉｎｔ． Ｓｙｍｐ． Ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ＆ＩＣｓ）、１９９１年、ｐ．３１−３５．
（半導体装置１００の製造方法）
つぎに、半導体装置１００の製造方法の一例について説明する。なお、半導体装置１００の製造方法は、以下に説明するプロセスに限定されるものではない。
図２〜図１４は、実施の形態１にかかる半導体装置の製造工程を示す説明図である。まず、図２に示すように、ｐ-基板２０１内に部分的にＢＯＸ領域２０２が形成された部分ＳＯＩ基板２００を用意する。部分ＳＯＩ基板２００は、各種の公知技術で形成することができる。なお、部分ＳＯＩ基板２００の形成方法の詳細は、図１５〜図２３を用いて説明する。
つぎに、図３に示すように、部分ＳＯＩ基板２００の表面に酸化膜２０３を成長させた後、酸化膜２０３の表面にポリシリコンおよび酸化物層を堆積する。なお、ポリシリコンおよび酸化物層に代えて、ポリシリコン、耐熱性シリサイド、酸化物層を堆積してもよい。つぎに、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）をおこない、部分ＳＯＩ基板２００の表面にゲート構造部２０４（ゲート電極、ゲート絶縁膜）を形成する。つぎに、シャドウ酸化によって、ゲート絶縁膜のゲート電極端部（ゲートコーナー）を覆う部分を厚くする。このとき、部分ＳＯＩ基板２００の全面に窒化膜を堆積した後、フォトリソグラフィとエッチングによってソース領域側の酸化膜表面をカバーした上で熱酸化をおこない、ゲート絶縁膜のドレイン側のゲートコーナー部分のみを厚くしてもよい。
つづいて、図４に示すように、フォトリソグラフィによって、ゲート構造部２０４のドレイン側の表面と部分ＳＯＩ基板２００のドレイン側の表面とをフォトレジスト２０５で覆う。つぎに、ボロン（Ｂ）イオンを斜め（たとえば、部分ＳＯＩ基板２００の表面に対して４５°の角度）からイオン注入する。フォトレジスト２０５を除去した後、拡散をおこなってチャンネル領域２０６（図５参照）を形成する。
つぎに、図５に示すように、フォトリソグラフィによって、ゲート構造部２０４のソース側の表面と、部分ＳＯＩ基板２００のソース側の表面とをフォトレジスト２０７で覆う。つづいて、リン（Ｐ）イオンを部分ＳＯＩ基板２００の表面に対して垂直な方向からイオン注入する。フォトレジスト２０７を除去した後、熱処理またはＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）で拡散をおこなって、拡張ドレイン領域２０８（図６参照）を形成する。
つぎに、図６に示すように、フォトリソグラフィによって、部分ＳＯＩ基板２００のソース側の表面層の一部（図１のｐ+ボディコンタクト領域１０８となる部分の表面）、ゲート構造部２０４のドレイン側の表面および拡張ドレイン領域２０８が形成された領域の表面層の一部をフォトレジスト２０９で覆う。つぎに、ヒ素（Ａｓ）イオンを部分ＳＯＩ基板２００の表面に対して垂直な方向からイオン注入する。フォトレジスト２０９を除去した後、熱処理またはＲＴＡで拡散をおこなって、ソース領域２１０およびドレイン領域２１１（図１０参照）を形成する。
つぎに、図７に示すように、フォトリソグラフィによって、部分ＳＯＩ基板２００の表面層の一部（ソース領域２１０、拡張ドレイン領域２０８、ドレイン領域２１１が形成された領域の表面）およびゲート構造部２０４の表面をフォトレジスト２１２で覆う。つぎに、ボロンイオンを部分ＳＯＩ基板２００の表面に対して垂直な方向からイオン注入する。フォトレジスト２１２を除去した後、熱処理またはＲＴＡで拡散をおこなって、ボディコンタクト領域２１３（図８参照）を形成する。
つぎに、図８に示すように、部分ＳＯＩ基板２００の表面全体に厚さ１００〜２００ｎｍの酸化膜または窒化膜を堆積し、異方性エッチングによってゲート側壁スペーサ２１４を形成する。つづいて、フォトリソグラフィによって、ゲート構造部２０４および部分ＳＯＩ基板２００のドレイン側の表面をフォトレジスト２１５で覆う。そして、たとえば、９０ＫｅＶ以上の高い加速エネルギーで部分ＳＯＩ基板２００にボロンイオンを注入する。そして、フォトレジスト２１５を除去した後、図９に示すように、ＲＴＡで注入イオンを活性化して埋め込みｐ+領域２１６を形成する。
つぎに、図１０に示すように、部分ＳＯＩ基板２００の表面全体に層間絶縁膜２１７を堆積し、フォトリソグラフィとエッチングでドレイン領域２１１、ソース領域２１０およびボディコンタクト領域２１３を露出させる。つぎに、図１１に示すように、フォトリソグラフィによって、ゲート構造部２０４、ドレイン領域２１１、ソース領域２１０の表面をフォトレジスト２１９で覆い、ボロンイオンをイオン注入する。フォトレジストを除去した後、注入イオンを活性化させてｐ+プラグ領域２２０（図１２参照）を形成する。
つぎに、図１２に示すように、フォトリソグラフィとエッチングによってボディコンタクト領域２１３をフォトレジスト２２１で覆い、リン（Ｐ）イオンをイオン注入する。フォトレジスト２２１を除去した後、図１３に示すように、熱処理またはＲＴＡで注入イオンを活性化させてｎ+プラグ領域２２２を形成する。
つぎに、図１４に示すように、コンタクト保護層（たとえば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）など）を部分ＳＯＩ基板２００の全面に堆積した上で、たとえば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）などを堆積する。そして、フォトリソグラフィとエッチングによって第１メタル層を定義する。その後、必要に応じてビアと多層メタル工程をおこなって、ドレイン電極２２３およびソース電極２２４を形成する。また、裏面電極２２５を形成する。以上のようなプロセスにより、図１に示す実施の形態１にかかる半導体装置１００を製造することができる。
つづいて、図２に示した部分ＳＯＩ基板２００の形成方法の詳細について説明する。部分ＳＯＩ基板２００の製造方法は、各種の方式が公知であるが、ここでは、横エピタキシャル成長方式、トレンチエピタキシャル成長方式、および部分ＳＩＭＯＸ方式について説明する。
（横エピタキシャル成長方式）
図１５〜図１７は、横エピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。まず、図１５に示すように、ｐ-基板３０１の表面層に酸化膜３０２を堆積または成長させ、パターニングする。また、ＢＯＸ領域１０２（図１参照）となる酸化膜３０３を堆積または成長させ、パターンニングして、エピタキシャル成長窓３０４を形成する。つぎに、図１６に示すように、選択エピタキシャル成長および横エピタキシャル成長によって、バルクエピ層およびＳＯＩ層３０５を形成する。
そして、図１７に示すように、周知の基板研磨方法により酸化膜３０２が露出するまでバルクエピ層およびＳＯＩ層３０５を研磨する。このとき、酸化膜３０２は、研磨を停止させる研磨停止層、または研磨の終了時点を検出するための検出層になる。以上のような工程によって図２に示した部分ＳＯＩ基板２００を得ることができる。なお、この方法では、酸化膜３０３（図１のＢＯＸ領域１０２）の両端から横方向に成長したエピタキシャル成長膜が合わさる部分（図１７中符号３０６で示す部分）に結晶欠陥が多く発生する。しかし、欠陥の周囲（たとえば、図１７中点線で示す領域）にｎ+ドレイン領域１０９（図１等参照）を形成するため、デバイスに対する影響はない。
（トレンチエピタキシャル方式）
図１８〜図２１は、トレンチエピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。まず、図１８に示すように、ｐ-基板３１１にＢＯＸ層３１２およびＳＯＩ層３１３が堆積されたＳＯＩウェハ３１０を用意する。つぎに、図１９に示すように、ＳＯＩ層３１３側から順に二酸化シリコン、多結晶シリコン、二酸化シリコン（ＳｉＯ2，Ｐｏｌｙ−Ｓｉ，ＳｉＯ2）によって形成される複合ハードマスク３１４を、ＳＯＩウェハ３１０の表面層に形成し、フォトリソグラフィとＲＩＥによってトレンチ形成用のエッチングマスクを形成する。
その後、図２０に示すように、反応性イオンエッチングによってＳＯＩ層３１３およびＢＯＸ層３１２の一部を除去してトレンチ３１５を形成する。また、犠牲酸化によってエッチングのダメージを除去する。そして、図２１に示すように、選択エピタキシャル成長をおこなってｐエピタキシャル成長層３１６を形成し、トレンチ３１５（図２０参照）をＳＯＩ層３１３の表面まで埋める。また、ＳＯＩウェハ３１０の表面の複合ハードマスク３１４（図２０参照）を湿式エッチングで除去する。以上のような工程によって、図２に示した部分ＳＯＩ基板２００を得ることができる。
（部分ＳＩＭＯＸ方式）
図２２および図２３は、部分ＳＩＭＯＸ方式による部分ＳＯＩ基板の製造工程を示す図である。まず、図２２に示すように、ｐ-基板３２１に対して部分的にマスク酸化膜３２２を形成する。マスク酸化膜３２２の形成には、任意の公知技術を用いることができる。つぎに、ｐ-基板３２１に対して、酸素イオン（Ｏ+）をドーズ量０．７×１０18〜１．８×１０18ｃｍ-2、加速エネルギー１００〜１６０ＫｅＶで注入する。。
そして、マスク酸化膜３２２を除去した後に通常のＳＩＭＯＸのアニール工程をおこなって、図２３に示すようにＢＯＸ領域３２３を形成する。ＢＯＸ領域３２３は、たとえば、ｐ-基板３２１の表面から０．１〜０．４μｍの深さに形成される。以上のような工程によって、図２に示した部分ＳＯＩ基板２００を得ることができる。
（半導体装置１００の特性）
つづいて、半導体装置の特性１００について説明する。図２４は、実施の形態１にかかる半導体装置の耐圧特性を示すグラフである。また、図２５は、完全ＳＯＩ基板を用いた従来構造の半導体装置および実施の形態１にかかる半導体装置のカットオフ周波数のシミュレーション結果を示すグラフである。ここで、完全ＳＯＩ基板とは、図３５に示す従来の薄膜ＳＯＩデバイスにおける基板のように、デバイスの全面にわたってＢＯＸ領域が設けられている基板のことである。
なお、図２４および図２５は、半導体装置１００を、ＴSi＝１８０ｎｍ、Ｌg＝０．５μｍ、Ｘe＝０．５μｍとし、図５に示したリンイオン注入時のドーズ量を４．４×１０12ｃｍ-2、図６に示したヒ素イオン注入時のドーズ量を５×１０15ｃｍ-2、加速電圧を５０ＫｅＶとして形成した場合の特性を示している。
図２４において、縦軸はドレイン−ソース間の電流（Ａ）、横軸はドレイン−ソース間の電圧（Ｖ）を示す。図２４に示すように、上述した条件で製造した半導体装置１００の耐圧は１８Ｖ以上である。
また、図２５において、縦軸はカットオフ周波数（ＧＨｚ）、横軸はドレイン−ソース間の電流密度（Ａ／μｍ）である。また、図２５において実線で示すのは半導体装置１００（本発明のデバイス）のカットオフ周波数特性であり、点線で示すのは従来構造のデバイス（完全ＳＯＩ基板を用いて半導体装置１００と同じ寸法に形成した半導体装置）のカットオフ周波数特性である。図２５に示すように、上述した条件で製造した半導体装置１００のカットオフ周波数は、完全ＳＯＩ基板を用いた従来構造の半導体装置と比較して約１ＧＨｚ高くなっている。
つぎに、ＢＯＸ領域１０２のソース側の端部の位置（ゲート電極１１０の中心からの距離Ｐshift）と遮断周波数ｆt、ＢＯＸ領域１０２のソース側の端部の位置と最大発振周波数ｆmaxとの関係について説明する。図２６は、ＢＯＸ領域のソース側の端部の位置と遮断周波数のピーク値との関係、およびＢＯＸ領域のソース側の端部の位置と最大発振周波数との関係を示すグラフである。すなわち、図２６は、ＢＯＸ領域１０２の深さ方向のサイズ（厚み）を固定して、横方向のサイズ（ソース側の端部の位置）を変更した場合の特性を示している。
図２６において、左縦軸は遮断周波数ｆｔ（ＧＨｚ）、右横軸は最大発振周波数ｆmax（ＧＨｚ）、横軸はＢＯＸ領域１０２のソース側端部とゲート電極１１０の長さ方向の中心から下ろした垂線Ｌc（図１参照）との距離Ｐshift（μｍ）である。Ｐshift＝０の場合はＢＯＸ領域１０２の端部とゲート電極１１０の中心からの垂線の位置Ｌｃ（図１参照）が一致していることを示す。Ｐshift＞０は、ＢＯＸ領域１０２の端部がゲート電極１１０の中心からの垂線Ｌcよりドレイン側にあることを示す。Ｐshift＜０は、ＢＯＸ領域１０２の端部がゲート電極１１０の中心からの垂線Ｌcよりソース側にあることを示す。
また、図２６において、デバイスの寸法は、ゲート絶縁膜１１４の厚さＴox＝１０ｎｍ、ゲート電極１１０の長さＬg＝０．４μｍ、拡張ドレイン領域１０３の幅Ｘe＝０．３μｍ、ＢＯＸ領域１０２の厚さＴBOX＝０．８μｍである。すなわち、図２６において、Ｐshift＞０．２μｍにおけるプロットは、ＢＯＸ領域１０２のソース側の端部の位置以外の寸法は半導体装置１００と等しく形成された、従来構造の（ＢＯＸ領域がゲート電極１１０と重なる位置まで形成されていない）半導体装置の特性値を示す。
また、図２６において、デバイスの基板抵抗率は１０Ω・ｃｍである。また、オフ状態（ＶGS＝０）におけるソース・ドレイン間の電流密度が１００ｐＡ／μｍである場合の耐圧は約１４Ｖである。
また、図２６において、白四角（□）で示すのは遮断周波数、黒四角（■）で示すのは最大発振周波数である。Ｐshift＝０を境として、Ｐshift＞０の領域ではそれぞれの特性値が低下しており、遮断周波数特性や最大発振周波数特性が悪化していることがわかる。すなわち、従来構造のデバイスと比較して、本願発明にかかるデバイスの方が遮断周波数および最大発振周波数が大きく、デバイス特性が向上していることがわかる。
つづいて、本願発明にかかる半導体装置と従来技術にかかる半導体装置（シリコンバルク基板を用いた半導体装置）の最大内部温度について説明する。図２７は、本願発明にかかる半導体装置および従来技術にかかる半導体装置の最大内部温度のシミュレーション結果を示すグラフである。図２７は、図２８および図２９に示す半導体装置を、それぞれ図３０に示す熱回路に接続した場合の最大内部温度の差を示している。
図２８は、本願発明にかかる半導体装置の不純物濃度分布を示す図である。また、図２９は、従来技術にかかる半導体装置の不純物濃度分布を示す図である。また、図２８および図２９に示す半導体装置は、共にゲート電極の長さＬg＝０．４μｍ、ゲート電極の厚さＴox＝１０ｎｍである。また、図２８に示す本願発明にかかる半導体装置について、絶縁膜上領域の厚さＴsoi＝１８０ｎｍ、ＢＯＸ領域１０２の厚さＴsoi＝０．８μｍである。また、図２８および図２９に示す半導体装置は、基板表面および左右の断面を断熱している。
図３０は、図２７のシミュレーションに用いる熱回路の構成を示す図である。図２８または図２９に示す半導体装置は熱抵抗Ｒthを通じケースと接続する。熱抵抗Ｒthは、シリコン基板の熱抵抗であり、幅は図２８および図２９に示す半導体装置と同じ大きさ（ｘ方向）であり、厚さは２５０μｍである。
図２７の説明に戻り、図２７において、縦軸は図２８に示す本願発明にかかる半導体装置と図２９に示す従来技術の半導体装置との最大内部温度の差（℃）、横軸は直流熱散逸Ｐｄｃ（Ｗ／ｍｍ）である。図２７中実線で示すのは、ケース温度（ケースとシリコン基板との界面の温度）を３７３Ｋにした場合の温度差を示す。また、図２７中点線で示すのは、ケース温度を３００Ｋにした場合の温度差を示す。
図２７に示すように、直流熱散逸Ｐｄｃが０．４Ｗ／ｍｍの場合、本願発明にかかる半導体装置と従来技術の半導体装置との最大内部温度の差は１０℃以下である。また、実際のデバイスでは、基板表面から金属配線を介しての熱散逸や３次元的な熱拡散効果が生じる。このため、本願発明にかかる半導体装置と従来技術の半導体装置との最大内部温度の差はさらに小さくなる。このように、本願発明にかかる半導体装置は、従来技術の半導体装置と遜色ない程度の熱散逸性を有する。
この半導体装置１００は、たとえば、集積型のデバイスに適している。たとえば、拡張ドレイン領域１０３の幅Ｘeを０．５μｍにした場合、耐圧が約１８Ｖのデバイスが得られる。このデバイスは、たとえば、１セルＬｉイオン／ポリマー電池（３．６Ｖ）を電源とする移動無線通信端末のパワー増幅デバイスに適している。
（実施の形態２）
図３１は、実施の形態２にかかる半導体装置の構成を示す図である。以下、図３１に示す半導体装置４００の構成のうち、実施の形態１にかかる半導体装置１００と異なる点について説明する。半導体装置４００では、拡張ドレイン領域が２つ設けられている。たとえば、ゲート電極１１０に近い拡張ドレイン領域を第１拡張ドレイン領域１０３ａ、ｎ+ドレイン領域１０９に近い拡張ドレイン領域を第２拡張ドレイン領域１０３ｂとする。第２拡張ドレイン領域１０３ｂの抵抗率は、第１拡張ドレイン領域１０３ａの抵抗率より低くなっている。
実施の形態２にかかる半導体装置４００を製造する場合は、図５に示した工程の後、第２拡張ドレイン領域１０３ｂおよびｎ+ドレイン領域１０９を形成したい領域の表面が露出するように、部分ＳＯＩ基板２００の表面をフォトレジストで覆う。そして、リンイオンを注入し、熱処理またはＲＴＡで拡散をおこなって第２拡張ドレイン領域１０３ｂを形成する。この他の工程は、図２〜図１４に示した通りである。
この半導体装置４００は、たとえば、集積型のデバイスに適している。第１拡張ドレイン領域１０３ａおよび第２拡張ドレイン領域１０３ｂのパラメータ（厚さ、幅、不純物濃度など）を、たとえば、非特許文献１に示される半導体装置と同様とした場合（ドレイン領域の厚さＴSi＝１８０ｎｍ、第１拡張ドレイン領域１０３ａの幅Ｘ1＝１μｍ、第２拡張ドレイン領域１０３ｂの幅Ｘ2＝２μｍ、ＢＯＸ領域１０２の厚さＴbox＝４００ｎｍ、第１拡張ドレイン領域１０３ａの不純物濃５×１０16ｃｍ-3、第２拡張ドレイン領域１０３ｂの不純物濃度１×１０17ｃｍ-3）、耐圧６０Ｖ以上のデバイスを得ることができる。
（実施の形態３）
図３２は、実施の形態３にかかる半導体装置の構成を示す図である。以下、図３２に示す半導体装置５００の構成のうち、実施の形態１にかかる半導体装置１００と異なる点について説明する。まず、半導体装置５００では、抵抗率の低いｐ+基板１１６上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、ＢＯＸ領域１０２が設けられている。
また、ｐ+ボディコンタクト領域１０８の表面層からｐ+基板１１６に達するトレンチ内に、抵抗率の低いｐ+プラグ領域１１５が設けられている。また、ｐ+プラグ領域１１５が設けられているトレンチの周囲には、ｐ+プラグ領域１１５からの不純物の拡散によって形成されたｐ+拡散領域１１７が設けられている。
この半導体装置５００は、たとえば、ディスクリートデバイスに適している。たとえば、拡張ドレイン領域１０３の幅を０．５μｍにした場合、耐圧が約１８Ｖのデバイスが得られる。このデバイスは、たとえば、１セルＬｉイオン／ポリマー電池（３．６Ｖ）を電源とする移動無線通信端末のパワー増幅デバイスに適している。
（実施の形態４）
図３３は、実施の形態４にかかる半導体装置の構成を示す図である。以下、図３３に示す半導体装置６００の構成のうち、実施の形態１にかかる半導体装置１００と異なる点について説明する。まず、半導体装置６００は、実施の形態３にかかる半導体装置５００と同様に、抵抗率の低いｐ+基板１１６上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、ＢＯＸ領域１０２が設けられている。
また、半導体装置６００は、実施の形態３にかかる半導体装置５００と同様に、ｐ+ボディコンタクト領域１０８の表面層からｐ+基板１１６に達するトレンチ内に、抵抗率の低いｐ+プラグ領域１１５が設けられている。また、ｐ+プラグ領域１１５が設けられているトレンチの周囲には、ｐ+プラグ領域１１５からの不純物の拡散によって形成されたｐ+拡散領域１１７が設けられている。
また、半導体装置６００は、実施の形態２にかかる半導体装置４００と同様に、拡張ドレイン領域が２つ（第１拡張ドレイン領域１０３ａおよび第２拡張ドレイン領域１０３ｂ）設けられている。第２拡張ドレイン領域１０３ｂの抵抗率は、第１拡張ドレイン領域１０３ａの抵抗率より低くなっている。
この半導体装置６００は、たとえば、ディスクリートデバイスに適している。第１拡張ドレイン領域１０３ａおよび第２拡張ドレイン領域１０３ｂのパラメータ（厚さ、幅、不純物濃度など）を、たとえば、非特許文献１に示される半導体装置と同様とした場合（ドレイン領域の厚さＴSi＝１８０ｎｍ、第１拡張ドレイン領域１０３ａの幅Ｘ1＝１μｍ、第２拡張ドレイン領域１０３ｂの幅Ｘ2＝２μｍ、ＢＯＸ領域１０２の厚さＴbox＝４００ｎｍ、第１拡張ドレイン領域１０３ａの不純物濃５×１０16ｃｍ-3、第２拡張ドレイン領域１０３ｂの不純物濃度１×１０17ｃｍ-3）、耐圧６０Ｖ以上のデバイスを得ることができる。
実施の形態３にかかる半導体装置５００または実施の形態４にかかる半導体装置６００を製造する場合は、図２に示す部分ＳＯＩ基板２００に代えて、図３４に示す部分ＳＯＩ基板７００を用いる。図３４は、実施の形態３および実施の形態４にかかる半導体装置の製造に用いる部分ＳＯＩ基板の構造を示す図である。実施の形態３および実施の形態４にかかる半導体装置の製造に用いる部分ＳＯＩ基板７００は、抵抗率の低いｐ+基板７０３上に抵抗率の高いｐ-領域（ｐ-基板）７０１が設けられており、そのｐ-領域７０１の表面層の一部に、ＢＯＸ領域７０２が設けられている。
実施の形態３または実施の形態４にかかる半導体装置を製造する場合は、図３４に示した部分ＳＯＩ基板７００に、図２〜図１４に示した処理をおこなえばよい。なお、ｐ+プラグ領域１１５については、下記参考文献２および３に示される方法で形成すればよい。
（参考文献２）シー・エス・キム（Ｃ．Ｓ．Ｋｉｍ）、ジェイ・パーク（Ｊ．Ｐａｒｋ）、エイチ・ケイ・ユー（Ｈ．Ｋ．Ｙｕ）著、”トレンチド・シンカー・ＬＤＭＯＳＦＥＴ（ＴＳ−ＬＤＭＯＳ）ストラクチャー・フォー・ハイパワーアンプリファー・アプリケーション・アバーブ・２ＧＨｚ（Ｔｒｅｎｃｈｅｄ ｓｉｎｋｅｒ ＬＤＭＯＳＦＥＴ（ＴＳ−ＬＤＭＯＳ） ｓｔｒｕｃｔｕｒｅ ｆｏｒ ｈｉｇｈ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ａｐｐｌｉｃａｔｉｏｎ ａｂｏｖｅ ２ＧＨｚ）”ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ，２００１年１２月、ｐ．８８７−８９０，
（参考文献３）米国特許第５８６９８７５号明細書
以上説明したように、実施の形態１〜４にかかる半導体装置によれば、ＢＯＸ領域１０２を、ドレイン領域１０９から、ゲート電極１１０の中心から下ろした垂線Ｌｃ付近にかけての領域に形成する。これにより、拡張ドレイン領域１０３とｐ-基板１０１とをＢＯＸ領域１０２によって分離し、拡張ドレイン領域１０３とｐ-基板１０１との間の寄生容量を低減させることができる。また、ドレイン誘起バリアー低下効果（Ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）を抑制することができるので、シリコンバルクデバイスのように拡張ドレイン領域１０３の静電電力線を２次元的にｐ+ボディコンタクト領域１０８に収束させることなく、デバイスの耐圧を向上させることができる。
また、実施の形態１〜４にかかる半導体装置によれば、ｎ+ソース領域１０６ａの下部にｐ+埋め込み領域１０７が設けられているため、ｎ+ドレイン領域１０９、ｐ-基板１０１、ｎ+ソース領域１１１によって構成される寄生バイポーラトランジスタの作動が起りにくい。このため、半導体装置１００は、特許文献２の半導体装置（図３７参照）と異なり、高耐圧デバイスにも適用することができる。
また、実施の形態１〜４にかかる半導体装置では、ＴSi＝１５０〜３００ｎｍ（１５００〜３０００Å）として高い耐圧を得ることができる。また、ＢＯＸ領域１０２が二酸化シリコンで形成されている場合はＴBOX≧４００ｎｍ（４０００Å）とすることによって、拡張ドレイン領域１０３およびドレイン領域１０９と、ｐ-基板１０１との寄生容量を低減させることができる。
以上説明したように、本発明は、広い安全動作領域と高い耐圧が要求されるデバイスに有効であり、特に、高い線形性が要求されるパワーアンプに用いる高周波パワーデバイスなどに適している。また、高抵抗基板を用いた薄膜ＳＯＩ基板を用いているため、ディスクリートデバイスのみならず、信号処理回路や受動素子を同一チップ上に搭載したパッケージなどにも適している。
実施の形態１にかかる半導体装置の構成を示す図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 横エピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 横エピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 横エピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 トレンチエピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 トレンチエピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 トレンチエピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 トレンチエピタキシャル成長方式による部分ＳＯＩ基板の製造工程を示す図である。 部分ＳＩＭＯＸ方式による部分ＳＯＩ基板の製造工程を示す図である。 部分ＳＩＭＯＸ方式による部分ＳＯＩ基板の製造工程を示す図である。 実施の形態１にかかる半導体装置の耐圧特性を示すグラフである。 完全ＳＯＩ基板を用いた従来構造の半導体装置および実施の形態１にかかる半導体装置のカットオフ周波数のシミュレーション結果を示すグラフである。 ＢＯＸ領域のソース側の端部の位置と遮断周波数のピーク値との関係、およびＢＯＸ領域のソース側の端部の位置と最大発振周波数との関係を示すグラフである。 本願発明にかかる半導体装置および従来技術にかかる半導体装置の最大内部温度のシミュレーション結果を示すグラフである。 本願発明にかかる半導体装置の不純物濃度分布を示す図である。 従来技術にかかる半導体装置の不純物濃度分布を示す図である。 図２７のシミュレーションに用いる熱回路の構成を示す図である。 実施の形態２にかかる半導体装置の構成を示す図である。 実施の形態３にかかる半導体装置の構成を示す図である。 実施の形態４にかかる半導体装置の構成を示す図である。 実施の形態３および実施の形態４にかかる半導体装置の製造に用いる部分ＳＯＩ基板の構造を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの特性を説明するための回路図である。
符号の説明
１００，４００，５００，６００ 半導体装置
１０１ ｐ-基板（ｐ-領域）
１０２ ＢＯＸ領域（埋め込み絶縁領域）
１０３ 拡張ドレイン領域（第２の半導体領域）
１０３ａ 第１拡張ドレイン領域（第２の半導体領域）
１０３ｂ 第２拡張ドレイン領域（第４の半導体領域）
１０５ ｐボディ領域（第１の半導体領域）
１０６ａ ソース領域
１０６ｂ プラグ領域
１０７ ｐ+埋め込み領域（第３の半導体領域）
１０８ ｐ+ボディコンタクト領域（低抵抗領域、第１の低抵抗領域）
１０９ ドレイン領域
１１０ ゲート電極
１１１ ソース電極
１１２ ドレイン電極
１１３ 裏面電極
１１４ ゲート絶縁膜
１１５ ｐ+プラグ領域（第２の低抵抗領域）
１１６ ｐ+基板
１１７ ｐ+拡散領域（第３の低抵抗領域）
１１８ 層間酸化膜

Claims (7)

  1. 第１導電型の高抵抗率半導体基板と、
    前記高抵抗率半導体基板の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率半導体基板の表面層の一部に、前記埋め込み絶縁領域の側面および表面層の一部と接して設けられた、前記高抵抗率半導体基板よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記埋め込み絶縁領域の表面層の一部に、前記第１の半導体領域および前記高抵抗率半導体基板と離れて設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面層の一部に、前記高抵抗率半導体基板と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、
    前記高抵抗率半導体基板の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の低抵抗領域と、
    前記高抵抗率半導体基板の表面層の一部に、前記第１の半導体領域および前記低抵抗領域と接するように設けられた第２導電型の低抵抗率ソース領域と、
    前記低抵抗率ドレイン領域の一部、前記第２の半導体領域、前記ゲート絶縁膜、前記ゲート電極、および前記低抵抗率ソース領域の一部を覆う層間酸化膜と、
    前記低抵抗率ドレイン領域に接するドレイン電極と、
    前記低抵抗率ソース領域および前記低抵抗領域に接するソース電極と、
    前記高抵抗率半導体基板の裏面に設けられた裏面電極と、を備え、
    前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする半導体装置。
  2. 第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域と、
    前記高抵抗率領域の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率領域の表面層の一部に、前記埋め込み絶縁領域の側面および表面層の一部と接して設けられた、前記高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記埋め込み絶縁領域の表面層の一部に、前記第１の半導体領域および前記高抵抗率領域と離れて設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面層の一部に、前記高抵抗率領域と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、
    前記高抵抗率半導体領域の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の第１の低抵抗領域と、
    前記高抵抗率半導体領域の表面層の一部に、前記第１の半導体領域および前記第１の低抵抗領域と接するように設けられた第２導電型の低抵抗率ソース領域と、
    前記低抵抗率ソース領域の下部に設けられた第２導電型のプラグ領域と、
    前記高抵抗率半導体領域の表面層の一部に接して前記プラグ領域の下部に設けられた、前記プラグ領域よりも抵抗率の低い第１導電型の第３の半導体領域と、
    前記第１の低抵抗領域、前記高抵抗率領域を貫き前記低抵抗率半導体基板に至るトレンチ内に設けられた第１導電型の第２の低抵抗領域と、
    前記第２の低抵抗領域の周囲を覆う第１導電型の第３の低抵抗領域と、
    前記低抵抗率ドレイン領域の一部、前記第２の半導体領域、前記ゲート絶縁膜、前記ゲート電極、および前記低抵抗率ソース領域の一部を覆う層間酸化膜と、
    前記低抵抗率ドレイン領域に接するドレイン電極と、
    前記低抵抗率ソース領域、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域に接するソース電極と、
    前記低抵抗率半導体基板の裏面に設けられた裏面電極と、を備え、
    前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする半導体装置。
  3. 前記低抵抗率ドレイン領域と前記第２の半導体領域との間に前記第２の半導体領域よりも抵抗率の低い第２導電型の第４の半導体領域を備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記埋め込み絶縁領域は二酸化シリコンで形成されており、前記埋め込み絶縁領域の厚さは４００ｎｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記ゲート絶縁膜は、前記ゲート電極の中心部側よりも前記ゲート電極の端部側の方が厚いことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第３の半導体領域は、前記ゲート電極および前記ゲート絶縁膜の側面に形成されたスペーサをマスクとしてイオン注入をおこなうことによって形成されることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 第１導電型の高抵抗率半導体基板と、
    前記高抵抗率半導体基板の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率半導体基板の表面層の一部に、前記埋め込み絶縁領域の側面および表面層の一部と接して設けられた、前記高抵抗率半導体基板よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記埋め込み絶縁領域の表面層の一部に、前記第１の半導体領域および前記高抵抗率半導体基板と離れて設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面層の一部に、前記高抵抗率半導体基板と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、
    前記高抵抗率半導体基板の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の低抵抗領域と、
    前記高抵抗率半導体基板の表面層の一部に、前記第１の半導体領域および前記低抵抗領域と接するように設けられた第２導電型の低抵抗率ソース領域と、
    前記低抵抗率ドレイン領域の一部、前記第２の半導体領域、前記ゲート絶縁膜、前記ゲート電極、および前記低抵抗率ソース領域の一部を覆う層間酸化膜と、
    前記低抵抗率ドレイン領域に接するドレイン電極と、
    前記低抵抗率ソース領域および前記低抵抗領域に接するソース電極と、
    前記高抵抗率半導体基板の裏面に設けられた裏面電極と、を備え、
    前記ゲート絶縁領域が前記ゲート電極と重なる位置まで伸長していることを特徴とする半導体装置。
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