WO2014054375A1 - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法 Download PDF

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栄治 荻野
アルベルト アダン
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シャープ株式会社
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    • G01R31/2623—Circuits therefor for testing field effect transistors, i.e. FET's for measuring break-down voltage therefor

Definitions

  • the present invention relates to a field effect transistor and a manufacturing method thereof, and more particularly to a lateral double diffusion MOS field effect transistor (LDMOSFET: The Double-Diffused MOS field effect transistor) and a manufacturing method thereof.
  • LDMOSFET The Double-Diffused MOS field effect transistor
  • a field effect transistor As a field effect transistor, a p ⁇ type epitaxial layer formed on a first main surface of a p + type semiconductor substrate, and an n + type diffusion region formed separately from each other in the p ⁇ type epitaxial layer. And a gate electrode formed on the p ⁇ type epitaxial layer between the n + type diffusion regions with a gate insulating film interposed therebetween, and a contact formed so as to reach from the n + type diffusion region to the p + type semiconductor substrate.
  • a plug, a source electrode formed on the second main surface of the p + type semiconductor substrate, and a drain formed on the p ⁇ type epitaxial layer with an insulating film interposed therebetween and electrically connected to the n + type region Some have an electrode (see, for example, Japanese Patent Laid-Open No. 2002-158353 (Patent Document 1)).
  • the source electrode and the drain electrode are formed on the main surfaces on both sides of the semiconductor substrate, and the current flows from one main surface to the other main surface of the semiconductor substrate. On-resistance can be reduced.
  • the field effect transistor having the above configuration has a problem that the breakdown voltage when the gate is turned on is low.
  • an object of the present invention is to provide a field effect transistor that can improve the breakdown voltage when the gate is turned on with a simple configuration, and a method for manufacturing the same.
  • the field effect transistor of the present invention is A first conductivity type semiconductor substrate; A first conductivity type semiconductor region formed on one main surface of the semiconductor substrate; A first conductivity type body region formed in a surface layer of the semiconductor region; A source region of a second conductivity type formed in the body region; A drain region of a second conductivity type formed in a surface layer of the semiconductor region apart from the source region; A gate electrode formed on the semiconductor region and between the source region and the drain region via a gate insulating film; A contact made of a conductor embedded in a trench that penetrates the source region, the body region, and the semiconductor region and reaches the semiconductor substrate; A source electrode formed on the source region and connected to the contact; A drain electrode formed on the drain region; A substrate electrode formed on the other main surface side of the semiconductor substrate and connected to the source region via the contact and the semiconductor substrate; An impurity diffusion region of a first conductivity type is formed on at least the upper side of the sidewall in the trench.
  • the first conductive type impurity diffusion region is formed on at least the upper side of the sidewall in the trench, so that the second conductive type source region and drain region can be formed in an on state in which a voltage is applied to the gate electrode.
  • a channel is formed in the first conductivity type semiconductor region and body region between the source region and the drain region, and a current flows between the source region and the drain region, the drain region, the semiconductor region, and the body region between the drain electrode and the contact Current flows in the current path formed through the impurity diffusion region and the substrate current (current flowing in the current path formed between the drain electrode and the substrate electrode through the drain region, the semiconductor region, and the semiconductor substrate). Is suppressed. As a result, the breakdown voltage when the gate is turned on can be improved with a simple configuration.
  • the impurity diffusion region of the first conductivity type is formed at least above the side wall in the trench and on the gate electrode side.
  • the first conductivity type impurity diffusion region is formed at least above the side wall in the trench and on the gate electrode side, so that the drain region, the semiconductor region, and the body are between the drain electrode and the contact. Since the current surely flows through the current path formed through the region and the impurity diffusion region, the substrate current can be effectively suppressed.
  • the impurity diffusion region of the first conductivity type includes a region facing the body region of the first conductivity type on the side wall in the trench.
  • the first conductivity type impurity diffusion region includes the region facing the body region on the side wall in the trench, the resistance between the contact and the body region can be reduced. Current flows more reliably through a current path formed through the drain region, the semiconductor region, the body region, and the impurity diffusion region. Accordingly, the substrate current in the current path formed between the drain electrode and the substrate electrode can be effectively suppressed.
  • the impurity concentration of the first conductivity type impurity diffusion region is higher than the impurity concentration of the first conductivity type body region.
  • the impurity concentration of the first conductivity type impurity diffusion region higher than the impurity concentration of the body region, the resistance between the contact and the body region can be further reduced, and the substrate current is suppressed. Increases effectiveness.
  • a first conductivity type semiconductor substrate In the method of manufacturing a field effect transistor of the present invention, A first conductivity type semiconductor substrate; a first conductivity type semiconductor region formed on one main surface of the semiconductor substrate; a first conductivity type body region formed on a surface layer of the semiconductor region; A source region of a second conductivity type formed in the body region; a drain region of a second conductivity type formed in a surface layer of the semiconductor region apart from the source region; and the semiconductor region and the source region
  • a gate electrode formed through a gate insulating film between the drain region, the source region, the body region, and a conductor buried in a trench reaching the semiconductor substrate through the semiconductor region.
  • a contact, a source electrode formed on the source region and connected to the contact; a drain electrode formed on the drain region; and on the other main surface side of the semiconductor substrate Made is, a method of manufacturing a field effect transistor having a substrate electrode connected through the contact and the semiconductor substrate in the source region, Forming a trench extending in a direction perpendicular to one main surface of the semiconductor substrate so as to penetrate the source region, the body region, and the semiconductor region into the semiconductor substrate; After the trench is formed, the first conductivity type impurity is implanted into the trench so that the implantation angle forms an acute angle with respect to a straight line perpendicular to one main surface of the semiconductor substrate. And an impurity implantation step of forming an impurity diffusion region of the first conductivity type on at least the upper side of the sidewall.
  • the channel is formed in the first conductivity type semiconductor region and the body region between the source region and the drain region of the second conductivity type in the on state where a voltage is applied to the gate electrode, and the source region
  • the first conductivity type impurity diffusion region is formed on at least the upper side of the sidewall in the trench, thereby allowing the drain region, the semiconductor region, the body region, and the impurity diffusion region to pass through the drain.
  • Current flows in the current path formed between the electrode and the contact, and the substrate current flowing in the current path formed between the drain electrode and the substrate electrode through the drain region, the semiconductor region, and the semiconductor substrate is suppressed.
  • FIG. 1 is a cross-sectional view of a field effect transistor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view for explaining the trench implant of the field effect transistor.
  • FIG. 3 is a circuit diagram for measuring the characteristics of the field effect transistor.
  • FIG. 4 is a diagram showing the characteristics of the drain current and the source current with respect to the drain voltage of a field effect transistor not subjected to trench implant.
  • FIG. 5 is a diagram showing the characteristics of the substrate current with respect to the drain voltage of the field effect transistor.
  • FIG. 6 is a graph showing drain current characteristics with respect to drain voltage for each sample of field effect transistors having different boron concentrations.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type is n-type and the second conductivity type is p-type. It is good.
  • FIG. 1 shows a cross-sectional view of a lateral double-diffused MOS field effect transistor (LDMOSFET: The Lateral Double-diffused MOS field effect transistor) according to an embodiment of the present invention.
  • LDMOSFET The Lateral Double-diffused MOS field effect transistor
  • the field effect transistor of this embodiment includes a p + type Si substrate 1 (p + sub) as an example of a first conductivity type semiconductor substrate and one of the p + type Si substrate 1.
  • P-type epitaxial layer 2 (pepi) as an example of the first conductivity type semiconductor region formed on the main surface of p-type, and p-type body region 3 (PB) formed on the surface layer of p-type epitaxial layer 2;
  • An n + -type source region 4 formed in the body region 3 (PB), an n-type high-pressure diffusion layer 5 (nhv) formed on the surface layer of the p-type epitaxial layer 2 so as to be separated from the source region 4, and a high-pressure
  • An n + -type drain region 6 formed in the diffusion layer 5 (nhv) and a gate electrode formed on the p-type epitaxial layer 2 and between the source region 4 and the drain region 6 via a gate insulating film 7 G, source region 4, body region 3 (PB), and p-type
  • the trench 10 is formed by dry etching using an etching mask or the like, and a p + -type impurity diffusion region 20 is formed on the upper side wall of the trench 10.
  • the conductor of the contact 11 may be a metal or polysilicon.
  • the thickness of the p-type epitaxial layer 2 is 6 ⁇ m, and the width W of the trench 10 is 1.4 ⁇ m.
  • the impurity concentration of the p + -type Si substrate 1 is 5.0 ⁇ 10 13 cm ⁇ 3
  • the impurity concentration of the p-type body region 3 (PB) is 6.5 ⁇ 10 13 cm ⁇ 3
  • the n + -type The impurity concentration of the source region 4 and the drain region 6 is 8.0 ⁇ 10 15 cm ⁇ 3
  • the impurity concentration of the n-type high-pressure diffusion layer 5 (nhv) is 6.2 ⁇ 10 12 cm ⁇ 3
  • p + The impurity concentration of the type impurity diffusion region 20 is set to 1.0 ⁇ 10 15 cm ⁇ 3 .
  • R b1 is the resistance in the depth direction of the p-type epitaxial layer 2
  • R b2 is the resistance in the lateral direction of the p-type epitaxial layer 2
  • R b3 is the depth of the p + -type Si substrate 1.
  • the resistance in the direction R b4 is the resistance between the p + -type Si substrate 1 and the contact 11
  • R b5 is the resistance between the contact 11 and the substrate electrode B.
  • Rct is a resistance between the p-type epitaxial layer 2 and the contact 11 via the impurity diffusion region 20.
  • FIG. 2 is a cross-sectional view for explaining the trench implant of the field effect transistor.
  • reference numeral 30 denotes a resist mask.
  • one main surface of the p + -type Si substrate 1 passes through the source region 4, the body region 3 (PB) and the p-type epitaxial layer 2 and reaches the p + -type Si substrate 1.
  • a trench 10 extending in a direction perpendicular to is formed.
  • the width W of the trench 10 is 1.4 ⁇ m as described in FIG.
  • the thickness of the p-type epitaxial layer 2 is 6 ⁇ m
  • the dimension L1 in the substrate thickness direction of the p + -type impurity diffusion region 20 on the upper side wall of the trench 10 is 4 ⁇ m
  • the impurity diffusion region 20 The dimension L2 in the direction along the substrate main surface is 0.2 ⁇ m.
  • n-type impurities using an ion implantation apparatus so that the implantation angle forms a predetermined angle (10 ° to 20 °) with respect to a straight line perpendicular to one main surface of the p + -type Si substrate 1.
  • boron B + is implanted into the trench 10.
  • a p + -type impurity diffusion region 20 is formed at least above the side wall in the trench 10.
  • Table 1 shows an example in which the ion implantation conditions are changed in the field-effect transistor having the above configuration.
  • the current increase rate is (ID ⁇ IS) / IS ⁇ 100 (ID is the drain current, IS is the source current).
  • FIG. 3 shows a circuit diagram for measuring the characteristics of the field effect transistor.
  • the drain electrode D of the field effect transistor is connected to the positive electrode of the DC voltage source E1 (DC voltage Vd) via the DC ammeter 31 (ID is measured), and the negative electrode of the DC voltage source E1 is grounded. Connected to GND.
  • the positive electrode of the DC voltage source E2 (DC voltage Vg) of the field effect transistor is connected, and the negative electrode of the DC voltage source E2 is connected to the ground GND.
  • the ground GND is connected to the source electrode S through a DC ammeter 32 (measures IS).
  • the ground GND is connected to the substrate electrode B through a DC ammeter 33 (measures IB).
  • FIG. 4 shows the characteristics of the drain current ID and the source current IS with respect to the drain voltage Vd of the field effect transistor when the trench implant is not performed.
  • the horizontal axis represents voltage [arbitrary scale] and the vertical axis represents current [arbitrary scale].
  • This field effect transistor has a drain voltage rating of 35V.
  • FIG. 5 shows the characteristics of the substrate current IB with respect to the drain voltage Vd of the field effect transistor.
  • the horizontal axis represents voltage [arbitrary scale]
  • the vertical axis represents current [arbitrary scale].
  • the drain current ID increases rapidly as the drain voltage Vd increases from the breakdown voltage BVon.
  • ID IB + IS It can be seen that the breakdown voltage BVon decreases as the substrate current IB flows when the gate is on.
  • the p + Si substrate 1 shown in FIG. 1 has a specific resistance of 3 to 5 m ⁇ ⁇ cm, and the p type epitaxial layer 2 has a specific resistance of 2 m ⁇ ⁇ cm and a film thickness of 6 ⁇ m.
  • the impurity concentration of the p + -type impurity diffusion region 20 on the side wall in the trench 10 is 1.0 ⁇ 10 15 cm ⁇ 3 (acceleration energy 30 keV, implantation angle 11 °).
  • the impurity concentration of the n-type high-pressure diffusion layer 5 (nhv) is 6.2 ⁇ 10 12 cm ⁇ 3 .
  • the gate electrode G, the source electrode S, and the drain electrode D are made of W (tungsten) having a thickness of 400 nm, and the contact 11 is made of Al / Cu. Further, the substrate electrode B is made of Al (thickness 100 nm) / Ti (thickness 80 nm) / Ni (thickness 800 nm) / Au (thickness 35 nm).
  • a path through which the substrate current flows through the resistors R b1 and R b3 and a path through which the substrate current flows through the resistors R b1 , R b4 , and R b5 are formed. flows through b1 and Rb3 .
  • a current path through which current flows from the p-type epitaxial layer 2 to the contact 11 via the resistors R b2 and R ct is formed by the p + -type impurity diffusion region 20 on the side wall in the trench 10.
  • the resistance is smaller than the resistance of the path through which the substrate current flows through the resistors R b1 and R b3 and the resistance of the path through which the substrate current flows through the resistors R b1 , R b4 , and R b5 . Therefore, a current flows preferentially from the p-type epitaxial layer 2 to the contact 11 via the resistors R b2 and R ct , so that the substrate current IB can be effectively suppressed.
  • FIG. 6 shows the characteristics of the drain current Ids with respect to the drain voltage Vds for each sample of field effect transistors having different impurity concentrations in the p + -type impurity diffusion region 20.
  • the horizontal axis represents the drain voltage Vds [V]
  • the vertical axis represents the drain current Ids [A].
  • the first sample without ion implantation into the trench, the second sample with the impurity concentration of the p + -type impurity diffusion region 20 on the side wall in the trench 10 of 5.0 ⁇ 10 13 cm ⁇ 3 , 10 shows the characteristics of the drain current Ids with respect to the drain voltage Vds for the third sample in which the impurity concentration of the p + -type impurity diffusion region 20 on the side wall 10 is 1.0 ⁇ 10 15 cm ⁇ 3 .
  • the drain current Ids has already increased when the drain voltage Vds is 20 V, the substrate current IB has increased rapidly, and the breakdown voltage BVon has decreased. I understand that.
  • the thickness of the p-type epitaxial layer 2 which is a p-type semiconductor region is 6 ⁇ m, but the same effect can be obtained even in a sample where the thickness of the p-type epitaxial layer is 4 ⁇ m and the other conditions are the same. It was confirmed that the
  • the impurity diffusion region 20 is formed at least above the side wall in the trench 10, so that the source region 4, the drain region 6,
  • a channel is formed in the p-type epitaxial layer 2 and the body region 3 between them and a current flows between the source region 4 and the drain region 6, the drain region 6, p between the drain electrode D and the contact 11 A current flows through a current path formed through the type epitaxial layer 2, the body region 3 and the impurity diffusion region 20, and a substrate current (the drain region 6 between the drain electrode D and the substrate electrode B, the p-type epitaxial layer 2 And current flowing in a current path formed through the p + -type Si substrate 1 is suppressed.
  • the breakdown voltage when the gate is turned on can be improved with a simple configuration.
  • the impurity diffusion region 20 is formed on the upper side wall of the trench 10 and on the gate electrode G side, the drain region 6, the p-type epitaxial layer 2, the body region are interposed between the drain electrode D and the contact 11. 3 and the current path formed through the impurity diffusion region 20 surely flows, so that the substrate current can be effectively suppressed.
  • the impurity diffusion region 20 includes a region facing the body region 3 on the side wall in the trench 10, the resistance between the contact 11 and the body region 3 can be reduced. A current flows more reliably through a current path formed between the drain region 6, the p-type epitaxial layer 2, the body region 3 and the impurity diffusion region 20. Therefore, the substrate current in the current path formed between the drain electrode D and the substrate electrode B can be effectively suppressed.
  • the impurity concentration of the impurity diffusion region 20 higher than the impurity concentration of the body region 3, the resistance between the contact 11 and the body region 3 can be further reduced, and the effect of suppressing the substrate current is enhanced.
  • the p + -type Si substrate 1 is formed so as to pass through the source region 4, the body region 3 and the p-type epitaxial layer 2 and reach the p + -type Si substrate 1.
  • an impurity diffusion region 20 on at least the upper side of the sidewall in the trench 10 by an impurity implantation process for injecting B + as a p-type impurity into the trench 10 so as to form an acute angle, the gate is turned on with a simple configuration. It is possible to provide a field effect transistor capable of improving the breakdown voltage.

Abstract

　ソース領域(４)とボディ領域(３)と半導体領域(２)を貫通して半導体基板(１)に達するトレンチ(１０)内に埋め込まれたコンタクト(１１)と、ソース領域(４)上に形成され、コンタクト(１１)と接続されたソース電極(Ｓ)と、ドレイン領域(６)上に形成されたドレイン電極(Ｄ)と、半導体基板(１)の他方の主面側に形成され、ソース領域(４)にコンタクト(１１)と半導体基板(１)を介して接続された基板電極(Ｂ)とを備える。トレンチ(１０)内の側壁の少なくとも上側に不純物拡散領域(２０)を形成する。これにより、簡単な構成でゲートオン時のブレークダウン電圧を向上できる電界効果トランジスタを提供する。

Description

電界効果トランジスタおよびその製造方法
　この発明は、電界効果トランジスタおよびその製造方法に関し、特に横方向二重拡散ＭＯＳ電界効果トランジスタ（ＬＤＭＯＳＦＥＴ：The Lateral Double-Diffused MOS field effect transistor)およびその製造方法に関する。
　従来、電界効果トランジスタとしては、ｐ+型半導体基板の第１主面上に形成されたｐ-型エピタキシャル層と、このｐ-型エピタキシャル層に、互いに離間して形成されたｎ+型拡散領域と、このｎ+型拡散領域間のｐ-型エピタキシャル層上にゲート絶縁膜を介在して形成されたゲート電極と、ｎ+型拡散領域からｐ+型半導体基板まで達するように形成されたコンタクトプラグと、ｐ+型半導体基板の第２主面上に形成されたソース電極と、ｐ-型エピタキシャル層上に絶縁膜を介在して形成され、ｎ+型領域に電気的に接続されたドレイン電極とを有するものがある(例えば、特開２００２－１５８３５３号公報(特許文献１)参照)。上記電界効果トランジスタでは、ソース電極とドレイン電極が半導体基板の両側の主面上に形成され、電流が半導体基板の一方の主面から他方の主面に流れるので、金属配線の抵抗による電圧降下がなく、オン抵抗を低減できる。
　ところが、上記構成の電界効果トランジスタでは、ゲートオン時のブレークダウン電圧が低いという問題がある。
特開２００２－１５８３５３号公報
　そこで、この発明の課題は、簡単な構成でゲートオン時のブレークダウン電圧を向上できる電界効果トランジスタおよびその製造方法を提供することにある。
　上記課題を解決するため、この発明の電界効果トランジスタは、
　第１導電型の半導体基板と、
　上記半導体基板の一方の主面上に形成された第１導電型の半導体領域と、
　上記半導体領域の表層に形成された第１導電型のボディ領域と、
　上記ボディ領域に形成された第２導電型のソース領域と、
　上記ソース領域と離間して上記半導体領域の表層に形成された第２導電型のドレイン領域と、
　上記半導体領域上かつ上記ソース領域の上記ドレイン領域との間に、ゲート絶縁膜を介して形成されたゲート電極と、
　上記ソース領域と上記ボディ領域と上記半導体領域を貫通して上記半導体基板内に達するトレンチ内に埋め込まれた導電体からなるコンタクトと、
　上記ソース領域上に形成され、上記コンタクトと接続されたソース電極と、
　上記ドレイン領域上に形成されたドレイン電極と、
　上記半導体基板の他方の主面側に形成され、上記ソース領域に上記コンタクトと上記半導体基板を介して接続された基板電極と
を備え、
　上記トレンチ内の側壁の少なくとも上側に第１導電型の不純物拡散領域が形成されていることを特徴とする。
　上記構成によれば、トレンチ内の側壁の少なくとも上側に第１導電型の不純物拡散領域を形成することによって、ゲート電極に電圧を印加したオン状態で、第２導電型のソース領域とドレイン領域との間の第１導電型の半導体領域,ボディ領域にチャネルが形成されて、ソース領域とドレイン領域との間に電流が流れるとき、ドレイン電極とコンタクトとの間にドレイン領域,半導体領域,ボディ領域および不純物拡散領域を介して形成された電流経路に電流が流れて、基板電流(ドレイン電極と基板電極との間にドレイン領域,半導体領域および半導体基板を介して形成される電流経路に流れる電流)が抑制される。これによって、簡単な構成でゲートオン時のブレークダウン電圧を向上できる。
　また、一実施形態の電界効果トランジスタでは、
　上記第１導電型の不純物拡散領域は、上記トレンチ内の側壁の少なくとも上側かつ上記ゲート電極側に形成されている。
　上記実施形態によれば、第１導電型の不純物拡散領域がトレンチ内の側壁の少なくとも上側かつゲート電極側に形成されていることによって、ドレイン電極とコンタクトとの間にドレイン領域,半導体領域,ボディ領域および不純物拡散領域を介して形成された電流経路に確実に電流が流れるので、上記基板電流を効果的に抑制できる。
　また、一実施形態の電界効果トランジスタでは、
　上記第１導電型の不純物拡散領域は、上記トレンチ内の側壁の上記第１導電型のボディ領域に対向する領域を含む。
　上記実施形態によれば、第１導電型の不純物拡散領域がトレンチ内の側壁のボディ領域に対向する領域を含むことによって、コンタクトとボディ領域との間の抵抗を小さくできるので、ドレイン電極とコンタクトとの間にドレイン領域,半導体領域,ボディ領域および不純物拡散領域を介して形成された電流経路に、より確実に電流が流れる。したがって、ドレイン電極と基板電極との間に形成される電流経路の基板電流を効果的に抑制できる。
　また、一実施形態の電界効果トランジスタでは、
　上記第１導電型の不純物拡散領域の不純物濃度は、上記第１導電型のボディ領域の不純物濃度よりも高い。
　上記実施形態によれば、第１導電型の不純物拡散領域の不純物濃度をボディ領域の不純物濃度よりも高くすることによって、コンタクトとボディ領域との間の抵抗をより小さくでき、基板電流を抑制する効果が高くなる。
　また、この発明の電界効果トランジスタの製造方法では、
　第１導電型の半導体基板と、上記半導体基板の一方の主面上に形成された第１導電型の半導体領域と、上記半導体領域の表層に形成された第１導電型のボディ領域と、上記ボディ領域に形成された第２導電型のソース領域と、上記ソース領域と離間して上記半導体領域の表層に形成された第２導電型のドレイン領域と、上記半導体領域上かつ上記ソース領域の上記ドレイン領域との間に、ゲート絶縁膜を介して形成されたゲート電極と上記ソース領域と上記ボディ領域と上記半導体領域を貫通して上記半導体基板内に達するトレンチ内に埋め込まれた導電体からなるコンタクトと、上記ソース領域上に形成され、上記コンタクトと接続されたソース電極と、上記ドレイン領域上に形成されたドレイン電極と、上記半導体基板の他方の主面側に形成され、上記ソース領域に上記コンタクトと上記半導体基板を介して接続された基板電極とを備えた電界効果トランジスタの製造方法であって、
　上記ソース領域と上記ボディ領域と上記半導体領域を貫通して上記半導体基板内に達するように、上記半導体基板の一方の主面に垂直な方向に延在するトレンチを形成する工程と、
　上記トレンチを形成した後、上記半導体基板の一方の主面に垂直な直線に対して注入角度が鋭角をなすように、第１導電型の不純物を上記トレンチ内に注入することにより、上記トレンチ内の側壁の少なくとも上側に第１導電型の不純物拡散領域を形成する不純物注入工程と
を有することを特徴とする。
　上記構成によれば、ゲート電極に電圧を印加したオン状態で、第２導電型のソース領域とドレイン領域との間の第１導電型の半導体領域,ボディ領域にチャネルが形成されて、ソース領域とドレイン領域との間に電流が流れるとき、トレンチ内の側壁の少なくとも上側に第１導電型の不純物拡散領域を形成することによって、ドレイン領域と半導体領域とボディ領域および不純物拡散領域を介してドレイン電極とコンタクトとの間に形成された電流経路に電流が流れて、ドレイン領域と半導体領域と半導体基板を介してドレイン電極と基板電極との間に形成される電流経路に流れる基板電流が抑制される。これによって、簡単な構成でゲートオン時のブレークダウン電圧を向上できる電界効果トランジスタを提供できる。
　以上より明らかなように、この発明によれば、簡単な構成でゲートオン時のブレークダウン電圧を向上できる電界効果トランジスタおよびその製造方法を実現することができる。
図１はこの発明の実施の一形態の電界効果トランジスタの断面図である。 図２は上記電界効果トランジスタのトレンチインプラントを説明するための断面図である。 図３は上記電界効果トランジスタの特性を測定する回路図である。 図４はトレンチインプラントを行っていない電界効果トランジスタのドレイン電圧に対するドレイン電流,ソース電流の特性を示す図である。 図５は上記電界効果トランジスタのドレイン電圧に対する基板電流の特性を示す図である。 図６はボロンの濃度が異なる電界効果トランジスタのサンプル毎のドレイン電圧に対するドレイン電流の特性を示す図である。
　以下、この発明の電界効果トランジスタおよびその製造方法を図示の実施の形態により詳細に説明する。なお、この実施の形態では、第１導電型をｐ型、第２導電型をｎ型としているが、この発明の電界効果トランジスタは、第１導電型をｎ型、第２導電型をｐ型としてもよい。
　図１はこの発明の実施の一形態の横方向二重拡散ＭＯＳ電界効果トランジスタ（ＬＤＭＯＳＦＥＴ：The Lateral Double-Diffused MOS field effect transistor)の断面図を示している。
　この実施の一形態の電界効果トランジスタは、図１に示すように、第１導電型の半導体基板の一例としてｐ+型Ｓi基板１(ｐ+ｓｕｂ)と、上記ｐ+型Ｓi基板１の一方の主面上に形成された第１導電型の半導体領域の一例としてｐ型エピタキシャル層２(ｐｅｐｉ)と、ｐ型エピタキシャル層２の表層に形成されたｐ型のボディ領域３(ＰＢ)と、ボディ領域３(ＰＢ)に形成されたｎ+型のソース領域４と、ソース領域４と離間してｐ型エピタキシャル層２の表層に形成されたｎ型の高圧拡散層５(ｎｈｖ)と、高圧拡散層５(ｎｈｖ)に形成されたｎ+型のドレイン領域６と、ｐ型エピタキシャル層２上かつソース領域４とドレイン領域６との間に、ゲート絶縁膜７を介して形成されたゲート電極Ｇと、ソース領域４とボディ領域３(ＰＢ)とｐ型エピタキシャル層２を貫通してｐ+型Ｓi基板１内に達するトレンチ１０内に埋め込まれた導電体からなるコンタクト１１と、コンタクト１１の上端側から延び、ソース領域４に接続されたソース電極Ｓと、ドレイン領域６上に形成されたドレイン電極Ｄと、ｐ+型Ｓi基板１の他方の主面側に形成され、ソース領域４にコンタクト１１とｐ+型Ｓi基板１を介して接続された基板電極Ｂとを備えている。また、トレンチ１０はエッチングマスクを用いたドライエッチングなどにより形成し、トレンチ１０内の側壁の上側にｐ+型の不純物拡散領域２０を形成している。ここで、コンタクト１１の導電体は、金属であってもよいし、ポリシリコンなどであってもよい。
　この実施の形態では、ｐ型エピタキシャル層２の厚さを６μｍ、トレンチ１０の幅Ｗを１.４μｍとしている。
　また、ｐ+型Ｓi基板１の不純物濃度を５.０×１０１３ｃｍ－３とし、ｐ型のボディ領域３(ＰＢ)の不純物濃度を６.５×１０１３ｃｍ－３とし、ｎ+型のソース領域４,ドレイン領域６の不純物濃度を８.０×１０１５ｃｍ－３とし、ｎ型の高圧拡散層５(ｎｈｖ)の不純物濃度を６.２×１０１２ｃｍ－３とし、ｐ+型の不純物拡散領域２０の不純物濃度を１.０×１０１５ｃｍ－３としている。
　また、図１に示すように、Ｒｂ１はｐ型エピタキシャル層２の深さ方向の抵抗、Ｒｂ２はｐ型エピタキシャル層２の横方向の抵抗、Ｒｂ３はｐ+型Ｓi基板１の深さ方向の抵抗、Ｒｂ４はｐ+型Ｓi基板１とコンタクト１１との間の抵抗、Ｒｂ５はコンタクト１１と基板電極Ｂとの間の抵抗である。また、Ｒｃｔは不純物拡散領域２０を介してｐ型エピタキシャル層２とコンタクト１１との間の抵抗である。
　図２は上記電界効果トランジスタのトレンチインプラントを説明するための断面図を示している。図２では、図１と同一の構成部には同一参照番号を付している。また、図２において、３０はレジストマスクである。
　図２に示すように、ソース領域４とボディ領域３(ＰＢ)とｐ型エピタキシャル層２を貫通してｐ+型Ｓi基板１内に達するように、ｐ+型Ｓi基板１の一方の主面に垂直な方向に延在するトレンチ１０を形成する。ここで、トレンチ１０の幅Ｗは、図１の説明のとおり１.４μｍである。また、ｐ型エピタキシャル層２の厚さが６μｍであるのに対してトレンチ１０内の側壁の上側にｐ+型の不純物拡散領域２０の基板厚さ方向の寸法Ｌ１を４μｍとし、不純物拡散領域２０の基板主面に沿った方向の寸法Ｌ２を０.２μｍとしている。
　次に、ｐ+型Ｓi基板１の一方の主面に垂直な直線に対して注入角度が所定角度(１０°～２０°)をなすように、イオン注入装置を用いてｐ型の不純物の一例としてボロンＢ＋をトレンチ１０内に注入する。なお、第１導電型をｎ型、第２導電型をｐ型とする場合は、ｎ型の不純物(Ａs,Ｐなど)を注入する。
　これにより、トレンチ１０内の側壁の少なくとも上側にｐ+型の不純物拡散領域２０を形成する。
　例えば、上記構成の電界効果トランジスタにおいて、イオン注入条件を代えた例を表１に示す。ここで、電流増加率は、(ＩＤ－ＩＳ)／ＩＳ×１００である(ＩＤはドレイン電流、ＩＳはソース電流)。
Figure JPOXMLDOC01-appb-T000001
　図３は上記電界効果トランジスタの特性を測定する回路図を示している。図３に示すように、電界効果トランジスタのドレイン電極Ｄに直流電流計３１(ＩＤを測定)を介して直流電圧源Ｅ１(直流電圧Ｖｄ)の正極に接続し、直流電圧源Ｅ１の負極をグランドＧＮＤに接続している。また、電界効果トランジスタの直流電圧源Ｅ２(直流電圧Ｖｇ)の正極に接続し、直流電圧源Ｅ２の負極をグランドＧＮＤに接続している。また、ソース電極Ｓに直流電流計３２(ＩＳを測定)を介してグランドＧＮＤを接続している。さらに、基板電極Ｂに直流電流計３３(ＩＢを測定)を介してグランドＧＮＤを接続している。
　ここで、基板電流ＩＢは、
　　　ＩＢ＝ＩＤ－ＩＳ
で表される。そして、ゲートオン時のブレークダウン電圧ＢＶｏｎは、
　　　ＩＤ≧１.０５×ＩＳ
となるときのドレイン電圧Ｖｄである。
　図４はトレンチインプラントを行っていない場合の電界効果トランジスタのドレイン電圧Ｖｄに対するドレイン電流ＩＤ,ソース電流ＩＳの特性を示している。図４において、横軸が電圧[任意目盛]、縦軸が電流[任意目盛]を表している。なお、この電界効果トランジスタは、ドレイン電圧の定格が３５Ｖである。
　また、図５は上記電界効果トランジスタのドレイン電圧Ｖｄに対する基板電流ＩＢの特性を示している。図５において、横軸が電圧[任意目盛]、縦軸が電流[任意目盛]を表している。
　図４に示すように、ゲート電圧Ｖｇを所定電圧ずつ上げていくと、
　　　ＩＤ≧１.０５×ＩＳ
となるブレークダウン電圧ＢＶｏｎが約２０Ｖとなっている。
　これは、図５に示すように、ブレークダウン電圧ＢＶｏｎからドレイン電圧Ｖｄが高くなるほど、基板電流ＩＢが急激に増加することから、ドレイン電流ＩＤ
　　　ＩＤ＝ＩＢ＋ＩＳ
で表され、ゲートオン時の基板電流ＩＢが流れることでブレークダウン電圧ＢＶｏｎが低下することが分かる。
　次に、上記実施の形態の電界効果トランジスタのプロセス条件について説明する。
　図１に示すｐ+型Ｓi基板１の比抵抗は３～５ｍΩ・ｃｍであり、ｐ型エピタキシャル層２は比抵抗２ｍΩ・ｃｍで膜厚６μｍである。また、トレンチ１０内の側壁のｐ+型の不純物拡散領域２０の不純物濃度は１.０×１０１５ｃｍ－３である(加速エネルギー３０ｋｅＶ、注入角度１１°)。また、ｎ型の高圧拡散層５(ｎｈｖ)の不純物濃度は６．２×１０１２ｃｍ－３である。また、ゲート電極Ｇ,ソース電極Ｓ,ドレイン電極Ｄは厚さ４００ｎｍのＷ(タングステン)からなり、コンタクト１１はＡl／Ｃuからなる。さらに、基板電極ＢはＡl(厚さ１００ｎｍ)／Ｔi(厚さ８０ｎｍ)／Ｎi(厚さ８００ｎｍ)／Ａu(厚さ３５ｎｍ)からなる。
　上記構成の電界効果トランジスタは、図１において、ゲート電極Ｇに正電圧Ｖｇ(例えば５Ｖ)を印加すると、ソース領域４とｐ型エピタキシャル層２との間に挟まれたボディ領域３(ＰＢ)にチャネルが形成されて、ドレイン電極Ｄからソース電極Ｓに電流が流れる。
　ここで、抵抗Ｒｂ１,Ｒｂ３を介して基板電流が流れる経路と、抵抗Ｒｂ１,Ｒｂ４,Ｒｂ５を介して基板電流が流れる経路が形成されるが、基板電流は、主に抵抗Ｒｂ１,Ｒｂ３を介して流れる。
　このとき、トレンチ１０内の側壁のｐ+型の不純物拡散領域２０によって、抵抗Ｒｂ２,Ｒｃｔを介してｐ型エピタキシャル層２からコンタクト１１に電流が流れる電流経路が形成され、この電流経路の抵抗は、抵抗Ｒｂ１,Ｒｂ３を介して基板電流が流れる経路の抵抗や、抵抗Ｒｂ１,Ｒｂ４,Ｒｂ５を介して基板電流が流れる経路経路の抵抗よりも小さい。したがって、抵抗Ｒｂ２,Ｒｃｔを介してｐ型エピタキシャル層２からコンタクト１１に優先的に電流が流れることによって、基板電流ＩＢを効果的に抑制することができる。
　図６はｐ+型の不純物拡散領域２０の不純物濃度が異なる電界効果トランジスタのサンプル毎のドレイン電圧Ｖdsに対するドレイン電流Ｉdsの特性を示している。図６において、横軸はドレイン電圧Ｖds[Ｖ]、縦軸はドレイン電流Ｉds[Ａ]を表している。
　図６では、トレンチへのイオン注入なしの第１サンプルと、トレンチ１０内の側壁のｐ+型の不純物拡散領域２０の不純物濃度が５.０×１０１３ｃｍ－３の第２サンプルと、トレンチ１０内の側壁のｐ+型の不純物拡散領域２０の不純物濃度が１.０×１０１５ｃｍ－３の第３サンプルについて、それぞれドレイン電圧Ｖdsに対するドレイン電流Ｉdsの特性を示している。
　図６に示すように、トレンチへのイオン注入なしの第１サンプルでは、ドレイン電圧Ｖdsが２０Ｖですでにドレイン電流Ｉdsが増加し、基板電流ＩＢが急増してブレークダウン電圧ＢＶｏｎが低下していることが分かる。
　これに対して、第２,第３サンプルでは、ドレイン電圧Ｖdsが２０Ｖにおいてドレイン電流Ｉdsの増加がわずかであり、ドレイン電圧Ｖdsが２０Ｖ以上において基板電流ＩＢを抑制することで、ブレークダウンに対する耐圧を向上できた。
　上記実施の形態では、ｐ型の半導体領域であるｐ型エピタキシャル層２の厚さを６μｍとしたが、ｐ型エピタキシャル層の厚さが４μｍで他の条件が同じサンプルにおいても、同様の作用効果を有することを確認することができた。
　上記構成の電界効果トランジスタによれば、トレンチ１０内の側壁の少なくとも上側に不純物拡散領域２０を形成することによって、ゲート電極Ｇに正電圧を印加したオン状態で、ソース領域４とドレイン領域６との間のｐ型エピタキシャル層２,ボディ領域３にチャネルが形成されて、ソース領域４とドレイン領域６との間に電流が流れるとき、ドレイン電極Ｄとコンタクト１１との間にドレイン領域６,ｐ型エピタキシャル層２,ボディ領域３および不純物拡散領域２０を介して形成された電流経路に電流が流れて、基板電流(ドレイン電極Ｄと基板電極Ｂとの間にドレイン領域６,ｐ型エピタキシャル層２およびｐ+型Ｓi基板１を介して形成される電流経路に流れる電流)が抑制される。これによって、簡単な構成でゲートオン時のブレークダウン電圧を向上できる。
　また、上記不純物拡散領域２０がトレンチ１０内の側壁の上側かつゲート電極Ｇ側に形成されていることによって、ドレイン電極Ｄとコンタクト１１との間にドレイン領域６,ｐ型エピタキシャル層２,ボディ領域３および不純物拡散領域２０を介して形成された電流経路に確実に電流が流れるので、基板電流を効果的に抑制できる。
　また、上記不純物拡散領域２０がトレンチ１０内の側壁のボディ領域３に対向する領域を含むことによって、コンタクト１１とボディ領域３との間の抵抗を小さくできるので、ドレイン電極Ｄとコンタクト１１との間にドレイン領域６,ｐ型エピタキシャル層２,ボディ領域３および不純物拡散領域２０を介して形成された電流経路に、より確実に電流が流れる。したがって、ドレイン電極Ｄと基板電極Ｂとの間に形成される電流経路の基板電流を効果的に抑制できる。
　また、上記不純物拡散領域２０の不純物濃度をボディ領域３の不純物濃度よりも高くすることによって、コンタクト１１とボディ領域３との間の抵抗をより小さくでき、基板電流を抑制する効果が高くなる。
　また、上記構成の電界効果トランジスタの製造方法によれば、ソース領域４とボディ領域３とｐ型エピタキシャル層２を貫通してｐ+型Ｓi基板１内に達するように、ｐ+型Ｓi基板１の一方の主面に垂直な方向に延在するトレンチ１０を形成する工程と、そのトレンチ１０を形成した後、ｐ+型Ｓi基板１の一方の主面に垂直な直線に対して注入角度が鋭角をなすように、ｐ型の不純物としてＢ＋をトレンチ１０内に注入する不純物注入工程により、トレンチ１０内の側壁の少なくとも上側に不純物拡散領域２０を形成することによって、簡単な構成でゲートオン時のブレークダウン電圧を向上できる電界効果トランジスタを提供することができる。
　この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
　１…ｐ+型Ｓi基板
　２…ｐ型エピタキシャル層
　３…ｐ型のボディ領域(ＰＢ)
　４…ｎ+型のソース領域
　５…ｎ型の高圧拡散層(ｎｈｖ)
　６…ｎ+型のドレイン領域
　７…ゲート絶縁膜
　１０…トレンチ
　１１…コンタクト
　２０…不純物拡散領域
　Ｇ…ゲート電極
　Ｓ…ソース電極
　Ｄ…ドレイン電極
　Ｂ…基板電極

Claims (5)

  1. 　第１導電型の半導体基板(１)と、
    　上記半導体基板(１)の一方の主面上に形成された第１導電型の半導体領域(２)と、
    　上記半導体領域(２)の表層に形成された第１導電型のボディ領域(３)と、
    　上記ボディ領域(３)に形成された第２導電型のソース領域(４)と、
    　上記ソース領域(４)と離間して上記半導体領域(２)の表層に形成された第２導電型のドレイン領域(６)と、
    　上記半導体領域(２)上かつ上記ソース領域(４)の上記ドレイン領域(６)との間に、ゲート絶縁膜(７)を介して形成されたゲート電極(Ｇ)と、
    　上記ソース領域(４)と上記ボディ領域(３)と上記半導体領域(２)を貫通して上記半導体基板(１)内に達するトレンチ(１０)内に埋め込まれた導電体からなるコンタクト(１１)と、
    　上記ソース領域(４)上に形成され、上記コンタクト(１１)と接続されたソース電極(Ｓ)と、
    　上記ドレイン領域(６)上に形成されたドレイン電極(Ｄ)と、
    　上記半導体基板(１)の他方の主面側に形成され、上記ソース領域(４)に上記コンタクト(１１)と上記半導体基板(１)を介して接続された基板電極(Ｂ)と
    を備え、
    　上記トレンチ(１０)内の側壁の少なくとも上側に第１導電型の不純物拡散領域(２０)が形成されていることを特徴とする電界効果トランジスタ。
  2. 　請求項１に記載の電界効果トランジスタにおいて、
    　上記第１導電型の不純物拡散領域(２０)は、上記トレンチ(１０)内の側壁の少なくとも上側かつ上記ゲート電極(Ｇ)側に形成されていることを特徴とする電界効果トランジスタ。
  3. 　請求項１または２に記載の電界効果トランジスタにおいて、
    　上記第１導電型の不純物拡散領域(２０)は、上記トレンチ(１０)内の側壁の上記第１導電型のボディ領域(３)に対向する領域を含むことを特徴とする電界効果トランジスタ。
  4. 　請求項１から３までのいずれか１つに記載の電界効果トランジスタにおいて、
    　上記第１導電型の不純物拡散領域(２０)の不純物濃度は、上記第１導電型のボディ領域(３)の不純物濃度よりも高いことを特徴とする電界効果トランジスタ。
  5. 　第１導電型の半導体基板(１)と、上記半導体基板(１)の一方の主面上に形成された第１導電型の半導体領域(２)と、上記半導体領域(２)の表層に形成された第１導電型のボディ領域(３)と、上記ボディ領域(３)に形成された第２導電型のソース領域(４)と、上記ソース領域(４)と離間して上記半導体領域(２)の表層に形成された第２導電型のドレイン領域(６)と、上記半導体領域(２)上かつ上記ソース領域(４)の上記ドレイン領域(６)との間に、ゲート絶縁膜(７)を介して形成されたゲート電極(Ｇ)と上記ソース領域(４)と上記ボディ領域(３)と上記半導体領域(２)を貫通して上記半導体基板(１)内に達するトレンチ(１０)内に埋め込まれた導電体からなるコンタクト(１１)と、上記ソース領域(４)上に形成され、上記コンタクト(１１)と接続されたソース電極(Ｓ)と、上記ドレイン領域(６)上に形成されたドレイン電極(Ｄ)と、上記半導体基板(１)の他方の主面側に形成され、上記ソース領域(４)に上記コンタクト(１１)と上記半導体基板(１)を介して接続された基板電極(Ｂ)とを備えた電界効果トランジスタの製造方法であって、
    　上記ソース領域(４)と上記ボディ領域(３)と上記半導体領域(２)を貫通して上記半導体基板(１)内に達するように、上記半導体基板(１)の一方の主面に垂直な方向に延在するトレンチ(１０)を形成する工程と、
    　上記トレンチ(１０)を形成した後、上記半導体基板(１)の一方の主面に垂直な直線に対して注入角度が鋭角をなすように、第１導電型の不純物を上記トレンチ(１０)内に注入することにより、上記トレンチ(１０)内の側壁の少なくとも上側に第１導電型の不純物拡散領域(２０)を形成する不純物注入工程と
    を有することを特徴とする電界効果トランジスタの製造方法。
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