JP2012114209A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＬＤＭＯＳトランジスタにおいて、ホットエレクトロンのゲート絶縁膜へのトラップによるトランジスタ特性の経時劣化を減少させる。
【解決手段】Ｎ−−型の半導体層１２の表面にボディ層１９が配置されている。ボディ層１９の表面にはＮ−型層２３を含むソース層が配置されている。Ｎ−−型の半導体層１２の表面には、Ｎ−型のドリフト層２１が形成されている。このドリフト層２１は、Ｎ型不純物濃度のピーク領域Ｐ１を有した第１の領域２１Ａと、この第１の領域２１Ａに隣接し、Ｎ型不純物濃度のピーク領域Ｐ１よりも深い位置にＮ型不純物濃度のピーク領域Ｐ２を有した第２の領域２１Ｂとにより構成されている。第２の領域２１Ｂの表面にはＮ＋型のドレイン層２５が形成されている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、高耐圧のＭＯＳ構造を有した半導体装置及びその製造方法に関する。
ＬＤＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し、使いやすいことから、ＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。なお、ＬＤＭＯＳとは、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横方向二重拡散ＭＯＳを意味する。
ＬＤＭＯＳトランジスタにおいては、高耐圧化と共に微細化を図るために、ゲートとドレインの間にオフセットを設けたオフセットゲート構造が採用されていた。図７は、この種のＬＤＭＯＳトランジスタの１つであるＬＯＣＯＳオフセット構造を示す断面図である。
図示のように、エピタキシャル層で形成されたＮ−−型の半導体層１１０の表面に、Ｎ−型のドリフト層１１１、Ｎ＋型のドレイン層１１２、Ｐ型のボディ層１１３及びＮ＋型のソース層１１４が形成されている。ソース層１１４は、ボディ層１１３の表面に形成されている。
また、半導体層１１０の表面には、ゲート絶縁膜１１５及びＬＯＣＯＳ絶縁膜１１６が隣接して形成されており、ゲート絶縁膜１１５上、及びＬＯＣＯＳ絶縁膜１１６の一部上にゲート電極１１７が形成されている。ドリフト層１１１は、ＬＯＣＯＳ絶縁膜１１６の下方の半導体層１１０の表面に形成されている。
このＬＤＭＯＳトランジスタによれば、ゲート電極１１７の端部は厚いＬＯＣＯＳ絶縁膜１１６上に配置され、かつゲート電極１１７の端部はドレイン層１１２から離れているので、高いドレイン耐圧を得ることができる。
高耐圧のＭＯＳトランジスタについては、特許文献１−３に開示されている。
特開平８−２３６７５４号公報 特開平９−２２３７９３号公報 特開２００２−１７６１７３号公報
図７のＬＤＭＯＳトランジスタでは、半導体層１１０の表面にリン（Ｐ）をイオン注入し、その後、半導体層１１０の表面を選択酸化することにより、ＬＯＣＯＳ絶縁膜１１６が形成され、ＬＯＣＯＳ絶縁膜１１６の下方にＮ−型のドリフト層１１１が形成される。この選択酸化時にＬＯＣＯＳ絶縁膜１１６とドリフト層１１１の界面近傍にリンがパイルアップする。これにより、その界面近傍にＮ型不純物濃度のピーク領域が存在することになる。
そのため、ＬＤＭＯＳトランジスタがオンしたとき、ソース層１１４とドレイン層１１２の電位差によって流れる電子の殆どは、図７の矢印のように、ドリフト層１１１の表面をＬＯＣＯＳ絶縁膜１１６とドリフト層１１１の界面に沿って流れる。
この場合、Ｎ型不純物濃度のピーク領域が存在するＬＯＣＯＳ絶縁膜１１６とドリフト層１１１との界面では、空乏層が広がりにくいため、ゲート電極１１７の端部下方のドリフト層１１１の表面で高電界領域Ｂが生じる。
この高電界領域Ｂで加速され、大きなエネルギーを得たホットエレクトロンは、ドリフト層１１１とＬＯＣＯＳ絶縁膜１１６の間に存在する電位障壁を越えてＬＯＣＯＳ絶縁膜１１６の中にトラップされる。これのため、ドリフト層１１１の電子濃度が下がってオン抵抗が上昇するなど、ＬＤＭＯＳトランジスタの特性が経時変動するという信頼性上の問題があった。
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、前記エピタキシャル層の中に形成された第１導電型の素子分離層と、前記エピタキシャル層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記素子分離層で囲まれた前記エピタキシャル層の表面に形成され、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層と、前記第２の領域の表面に配置された第２導電型のドレイン層と、前記エピタキシャル層の中に、前記ボディ層と接触し、前記ドリフト層を囲んで形成された第１導電型のドレイン分離層と、前記エピタキシャル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を備えることを特徴とする。
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に、第１導電型の素子分離層を含む第２の導電型のエピタキシャル層を形成すると共に、前記素子分離層に囲まれた前記エピタキシャル層の中に第１導電型のドレイン分離層を形成する工程と、前記ドレイン分離層に囲まれた領域で、前記エピタキシャル層の表面に厚いゲート絶縁膜と、この厚いゲート絶縁膜とを接触した薄いゲート絶縁膜を形成する工程と、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜に跨るようにゲート電極を形成する工程と、前記薄いゲート絶縁膜上に開口部を有した第１のレジスト層を形成し、この第１のレジスト層をマスクとして、前記エピタキシャル層の表面に第１導電型の不純物をイオン注入することにより、前記エピタキシャル層の表面に第１導電型のボディ層を形成する工程と、前記厚いゲート絶縁膜上に開口部を有した第２のレジスト層を形成し、この第２のレジスト層をマスクとして、前記ゲート電極及び前記厚いゲート絶縁膜を通して、前記エピタキシャル層の中に第２導電型の不純物をイオン注入することにより、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層を形成する工程と、前記ボディ層の表面に第２導電型のソース層を形成する工程と、前記ドリフト層の前記第２の領域の表面に第２導電型のドレイン層を形成する工程を備えることを特徴とする。
本発明によれば、ホットエレクトロンのトラップによるＬＤＭＯＳトランジスタの特性の経時変動を減少させることができる。
本発明の実施形態による半導体装置及びその製造方法を示す断面図である。 図１のドリフト層及びその近傍を示す部分拡大図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 従来例による半導体装置を示す断面図である。
本発明の実施形態による半導体装置を図面に基づいて説明する。図１は、この半導体装置を示す断面図である。図２は、図１のドリフト層２１及びその近傍を示す部分拡大図である。この半導体装置は、オフセットゲート構造を有したＬＤＭＯＳトランジスタである。
図１に示すように、シリコン基板等からなるＰ型の半導体基板１０上に、Ｎ−−型の半導体層１２がエピタキシャル成長により形成されている。半導体基板１０と半導体層１２の境界領域にＮ＋型の埋め込み層１１が形成されている。
埋め込み層１１から水平方向（半導体基板１０の表面に対して平行方向）に離れた半導体層１２の中には、Ｐ＋型の素子分離層１３が形成されている。この素子分離層１３に囲まれた半導体層１２の中には、Ｐ＋型のドレイン分離層４０が形成されている。ドレイン分離層４０は、水平方向（半導体基板１０の表面に対して平行方向）に延在する下分離層部４０ａ，４０ｂと、下分離層部４０ｂに接触し、垂直方向（半導体基板１０の表面に対して垂直方向）に延びる上分離層部４０ｃ，４０ｄからなる。素子分離層１３とドレイン分離層４０の上分離層部４０ｃの上にはＬＯＣＯＳ絶縁膜１４が形成されている。素子分離層１３は、半導体基板１０からＬＯＣＯＳ絶縁膜１４の底部に接触するように垂直方向に延びている。また、ドレイン分離層４０の上分離層部４０ｃは、ドレイン分離層４０の下分離層部４０ｂからＬＯＣＯＳ絶縁膜１４の底部に接触するように、垂直方向に延びている。このドレイン分離層４０によって囲まれて半導体基板１０と電気的に分離された半導体層１２の中に、ＬＤＭＯＳトランジスタが形成される。
半導体層１２の表面には、ドレイン分離層４０の上分離層部４０ｄに接触するようにＰ型のボディ層１９が形成されている。このボディ層１９の表面には、Ｎ−型層２３及びＮ＋型層２４からなるソース層が形成され、Ｎ＋型層２４に隣接してＰ＋型層２６が形成されている。
ボディ層１９近傍の半導体層１２の表面には、一体的に形成された第１の領域２１Ａと第２の領域２１Ｂからなるドリフト層２１が配置されている。ドリフト層２１の第２の領域２１Ｂは、第１の領域２１Ａと水平方向に隣接し、かつ接触している。第２の領域２１Ｂは、第１の領域２１Ａよりも半導体層１２の表面から垂直方向に深く形成されている。
半導体層１２の表面には、厚い膜厚を有した厚いゲート絶縁膜１５と、薄いゲート膜厚を有した薄いゲート絶縁膜１６からなるゲート絶縁膜が形成されている。厚いゲート絶縁膜１５は、ドリフト層２１の第１の領域２１Ａの表面上に形成され、薄いゲート絶縁膜１６は、ボディ層１９の端部の表面上に形成されている。厚いゲート絶縁膜１５と薄いゲート絶縁膜１６は水平方向に接触している。
これらの厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６上に跨ってゲート電極１７が形成されている。ゲート電極１７の側壁にはシリコン酸化膜等の絶縁物からなるサイドウォール２２が形成されている。
また、ドリフト層２１の第２の領域２１Ｂの表面には、第１の領域２１Ａから離れた位置に、Ｎ＋型のドレイン層２５が形成されている。つまり、Ｎ＋型のドレイン層２５と第１の領域２１Ａとの間には、Ｎ−型の第２の領域２１Ｂの領域があり、ドレイン層２５に高電圧が印加された時に、この領域に空乏層が広がるために高いドレイン耐圧が得られる。
なお、ドレイン分離層４０は、半導体層１２の中において、ボディ層１９と接触し、ドリフト層２１、及びドレイン層２５を囲んで形成されている。この構成により、ドリフト層２１及びドレイン層２５は、ドレイン分離層４０によってＰ型の半導体基板１０と電気的に分離される。そのため、ドレイン分離層４０が形成されない場合に比して、ドレイン層２５から半導体基板１０に流れるリーク電流を大幅に減少させることができる。
ドレイン層２５、Ｎ＋型層２４、Ｐ＋型層２６、及びゲート電極１７の各表面は、チタンシリサイド等のシリサイド層２７によって覆われている。さらに、ゲート電極１７等が形成された半導体層１２上には層間絶縁膜２８が形成されている。この層間絶縁膜２８に形成された開口部２８Ａには電極２９Ａが形成されており、電極２９Ａは、シリサイド層２７を介してＮ＋型層２４、Ｐ＋型層２６に電気的に接続されている。この電極２９Ａはソース配線３０Ａに接続されている。
また、層間絶縁膜２８に形成された開口部２８Ｂには電極２９Ｂが形成されており、電極２９Ｂは、シリサイド層２７を介してドレイン層２５に電気的に接続されている。この電極２９Ｂはドレイン配線３０Ｂに接続されている。
次に、Ｎ−型のドリフト層２１の詳細構成を図２に基づいて説明する。ドリフト層２１の第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１は、第１の領域２１Ａの表面であって、厚いゲート絶縁膜１５とドリフト層２１の界面近傍にある。一方、第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２は、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１よりも垂直方向に深い位置にある。
ＬＤＭＯＳトランジスタをゲート電極１７に閾値以上の電圧を印加することによりオンさせ、ドレイン層２５の電位を、ソース層（Ｎ−型層２３とＮ＋型層２４）の電位より高くすると、ソース層から反転したボディ層１９（チャネル領域）、ドリフト層２１を経由してドレイン層２５に電子電流が流れる。すると、ドリフト層２１を流れる電子の殆どは、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１から、それよりも深い位置にある第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２に向かって流れ、ドレイン層２５に吸収される。
このとき、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１では、空乏層が広がりにくいため、ドレイン層２５側のゲート電極１７の端部近傍で、ドリフト層２１の表面近傍に高電界領域Ａが生じる。仮に、第２の領域２１Ｂの深い位置にＮ型不純物濃度のピーク領域Ｐ２が存在しないとすると、ドリフト層２１を流れる電子の多くは、ドリフト層２１の表面に沿ってドレイン層２５に向かう。この電子の多くは高電界領域Ａにより加速され大きなエネルギーを得たホットエレクトロンとなり、ドリフト層２１と厚いゲート絶縁膜１５の間の電位障壁を越えて、第１の領域２１Ａ上の厚いゲート絶縁膜１５の中にトラップされてしまう。そのため、ドリフト層２１の電子濃度が下がってオン抵抗が上昇することになり、ＬＤＭＯＳトランジスタの特性が大きく経時変動する恐れがある。
これに対して本実施形態では、ドリフト層２１の深部、即ち第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２に向かって電子が引き寄せられるため、高電界領域Ａに流れる電子の数が減少して、第１の領域２１Ａ上の厚いゲート絶縁膜１５の中にトラップされるホットエレクトロンの量は極めて少なくなる。これにより、ドリフト層２１の表面近傍における電子濃度の低下とそれに伴うオン抵抗の上昇が回避され、ＬＤＭＯＳトランジスタの特性の経時変動を極力小さくすることができる。
また、電子はドリフト層２１の深部を流れるため、その際にドリフト層２１に生じるジュール熱が、半導体基板１０に伝わって放出されやすくなる。これにより、ＬＤＭＯＳトランジスタに大電流を流す場合においても、上記ジュール熱による素子破壊に対して耐性が高くなるため、安全動作領域が広くなる。
次に、上記半導体装置の製造方法について、図面を参照して説明する。図３乃至図６は、この半導体装置の製造方法を示す断面図である。
最初に、図３に示すように、シリコン基板等からなるＰ型の半導体基板１０の表面に、アンチモン等のＮ型の不純物を注入してＮ＋型の埋め込み層１１を形成する。次に、半導体基板１０の表面にボロン等のＰ型の不純物を注入してＰ＋型の素子分離層１３の形成領域にＰ＋型の埋め込み層（不図示）を形成する。これと同時に、埋め込み層１１の表面上にもボロン等のＰ型の不純物を注入して、Ｐ＋型の埋め込み層（不図示）を形成する。その後、半導体基板１０上に、エピタキシャル成長により、Ｎ−−型の半導体層１２（即ちエピタキシャル層）を形成する。
この半導体層１２の形成時に、Ｎ＋型の埋め込み層１１は半導体基板１０の表面から半導体層１２の中に拡散する。これにより、埋め込み層１１は、半導体基板１０と半導体層１２の境界領域に形成される。同様に、Ｐ＋型の素子分離層１３の形成領域のＰ＋型の埋め込み層（不図示）は、半導体層１２の形成時に半導体層１２の中を上方及び下方に拡散し、素子分離層１３の下分離領域１３ａとなる。また、埋め込み層１１の表面上のＰ＋型の埋め込み層は、Ｎ＋型の埋め込み層１１の上方及び下方に拡散し、ドレイン分離層４０の下分離層部４０ａ，４０ｂとなる。
次に、半導体層１２の表面から下方にボロン等のＰ型の不純物を拡散することにより、Ｐ＋型の素子分離層１３の上分離層部１３ｂが形成されると共に、Ｐ＋型のドレイン分離層４０の上分離層部４０ｃ，４０ｄが形成される。
Ｐ＋型の素子分離層１３の上分離層部１３ｂと下分離層部１３ａの先端部は接触して一体化される。また、ドレイン分離層４０の上分離層部４０ｃ，４０ｄの先端部（底部）と下分離層部４０ｂは接触して一体化される。
その後、素子分離層１３とドレイン分離層４０の上分離層部４０ｃが形成された領域の半導体層１２の表面には、ＬＯＣＯＳ絶縁膜１４が形成される。ＬＯＣＯＳ絶縁膜１４の膜厚は、例えば２００ｎｍである。
次に、半導体層１２の表面に、ＬＯＣＯＳ絶縁膜１４に隣接して、例えばシリコン酸化膜からなる厚いゲート絶縁膜１５を形成する。厚いゲート絶縁膜１５は、例えば熱酸化によって、例えば４０ｎｍ〜５０ｎｍの膜厚に形成される。厚いゲート絶縁膜１５の一部は、開口部１５Ａが設けられるようにエッチングにより選択的に除去される。開口部１５Ａの一部は、ドレイン分離層４０の上分離層部４０ｄと重畳するように設けられる。その後、再び熱酸化により、この開口部１５Ａの半導体層１２の表面に、シリコン酸化膜等からなる薄いゲート絶縁膜１６が形成される。薄いゲート絶縁膜１６の膜厚は、厚いゲート絶縁膜１５の膜厚よりも薄く、例えば約１０ｎｍである。
次に、図４に示すように、開口部１５Ａの端部、即ち、厚いゲート絶縁膜１５と薄いゲート絶縁膜１６の接合部近傍において、厚いゲート絶縁膜１５の一部上から薄いゲート絶縁膜１６の一部上に跨るようにゲート電極１７を形成する。ゲート電極１７は、例えばポリシリコンにより形成され、約２００ｎｍの膜厚を有している。なお、図４の例では、一対のゲート電極１７が、半導体基板１０の表面に平行に所定の間隔でストライプ状に形成された場合を示している。
次に、ＬＯＣＯＳ絶縁膜１４、厚いゲート絶縁膜１５、及びゲート電極１７の一部を覆うレジスト層１８を形成する。レジスト層１８は、薄いゲート絶縁膜１６上に開口部１８Ａを有し、その他の領域を覆っている。このレジスト層１８をマスクとして、Ｐ型の不純物、例えばボロンを半導体層１２にイオン注入することで、ドレイン分離層４０の上分離層部４０ｄの表面を含む半導体層１２の表面に、Ｐ型のボディ層１９を形成する。なお、ボディ層１９の端部はチャネル領域となるため、ボディ層１９は、半導体基板１０の表面に平行な方向で、ドレイン分離層４０の上分離層部４０ｄよりも広く形成されることが好ましい。このときのイオン注入条件としては、例えば、加速エネルギーが６０ｋｅＶ、ドーズ量が５．０×１０１２／ｃｍ２である。
その後、レジスト層１８は除去してから、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌ）処理を、例えば約１０００℃で約１０秒間行う。
次に、図５に示すように、ＬＯＣＯＳ絶縁膜１４上と、ゲート電極１７の一部上を覆うレジスト層２０を形成する。レジスト層２０は、厚いゲート絶縁膜１５上に開口部２０Ａを有し、その他の領域を覆っている。なお、開口部２０Ａは、ボディ層１９の近傍まで広がって形成されてもよい。
このレジスト層２０をマスクとし、開口部２０Ａ内の厚いゲート絶縁膜１５及びゲート電極１７を通して、Ｎ型の不純物、例えばリンを半導体層１２の中にイオン注入し、半導体層１２の表面にＮ−型のドリフト層２１を形成する。ドリフト層２１は、第１の領域２１Ａと、半導体基板１０の表面に平行な方向で第１の領域２１Ａと連続して隣接する第２の領域２１Ｂを有して、一体的に形成される。
このイオン注入において、第１の領域２１Ａは、その上に形成された厚いゲート絶縁膜１５とゲート電極１７をＮ型の不純物が通過して形成されるため、半導体層１２の表面に浅く形成される。一方、第２の領域２１Ｂは、その上に形成された厚いゲート絶縁膜１５をＮ型の不純物が通過して形成されるため、半導体層１２の表面に第１の領域２１Ａよりも深く形成される。
また、第１の領域２１Ａ及び第２の領域２１ＢのＮ型不純物濃度に着目すると、図２を用いて説明したように、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１は、第１の領域２１Ａの表面から数ｎｍの深さに形成することができる。
これに対して、第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２は、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１よりも深い位置であり、第２の領域２１Ｂの表面から約２００ｎｍの深さに形成することができる。このときのイオン注入条件は、加速エネルギーが約３００ｋｅＶ、ドーズ量が約３．０×１０１２／ｃｍ２である。
なお、ピーク領域Ｐ１，Ｐ２のＮ型不純物濃度は、例えば約１．０×１０１７／ｃｍ３であるが、イオン注入条件や、他の条件（半導体層１２のＮ型不純物濃度）に応じて、これ以外の濃度であってもよい。
次に、レジスト層２０を除去した後に、図６に示すように、ゲート電極１７をマスクとして、厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６をエッチングして除去する。これにより、厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６は、ゲート電極１７の下にだけ残される。
なお、エッチングの対象となる領域の厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６は、完全に除去せずに、後のイオン注入工程でのダメージ防止膜として薄く残存させてもよい。あるいは、エッチングの対象となる領域の厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６を完全に除去した後、他の絶縁膜等からなるダメージ防止膜を薄く形成してもよい。
次に、不図示のレジスト層をマスクとして、Ｎ型の不純物、例えばリンをボディ層１９にイオン注入することで、ゲート電極１７の端部近傍のボディ層１９にＮ−型層２３を形成する。その後、このレジスト層は除去される。
次に、ゲート電極１７の側壁にシリコン酸化膜等の絶縁膜からなるサイドウォール２２を形成する。次に、必要に応じて、半導体層１２上の全面を覆って、不図示のシリコン窒化膜を形成する。このシリコン窒化膜は、不純物イオンを透過するものであり、イオン注入の際のダメージ防止層としても機能する。形成時のシリコン窒化膜の膜厚は、例えば約１０ｎｍである。
次に、不図示のレジスト層をマスクとして、Ｎ型の不純物、例えばヒ素を、ボディ層１９のＮ−型層２３、及びドリフト層２１の第２の領域２１Ｂの表面にイオン注入する。これにより、ボディ層１９の表面には、Ｎ−型層２３と隣接してＮ＋型層２４が形成され、Ｎ−型層２３とＮ＋型層２４からなるＬＤＤ構造のソース層が形成される。一方、ドリフト層２１の表面には、Ｎ＋型のドレイン層２５が形成される。その後、このレジスト層は除去される。
さらに、上記と異なる不図示のレジスト層をマスクとして、Ｐ型の不純物、例えばボロンをボディ層１９に注入することで、ボディ層１９、及びドレイン分離層４０をソース電位に固定するためのＰ＋型層２６を形成する。その後、このレジスト層を除去した後に、ＲＴＡ処理を、例えば約１０００℃で約１０秒間行う。
次に、図１に示すように、Ｎ＋型層２４及びＰ＋型層２６の各上面にチタンシリサイド等のシリサイド層２７を形成する。このシリサイド層２７は、ゲート電極１７とドレイン層２５の各表面にも形成される。その後、半導体層１２上の全面を覆って、ＢＰＳＧ等からなる層間絶縁膜２８を形成する。層間絶縁膜２８には開口部２８Ａ，２８Ｂが設けられ、各開口部２８Ａ，２８Ｂ内には、タングステン等からなる電極２９Ａ，２９Ｂがそれぞれ形成される。さらに層間絶縁膜２８上には、電極２９Ａと接続するソース配線３０Ａと、電極２９Ｂと接続するドレイン配線３０Ｂが、アルミニウム等により形成される。
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことはいうまでもない。
例えば、上記実施形態では、ＬＤＭＯＳトランジスタはＮチャネル型であるものとして説明したが、本発明は、ＬＤＭＯＳトランジスタがＰチャネル型である場合にも適用される。
１０ 半導体基板 １１ 埋め込み層
１２ 半導体層 １３ 素子分離層
１４ ＬＯＣＯＳ絶縁膜 １５ 厚いゲート絶縁膜
１６ 薄いゲート絶縁膜 １７ ゲート電極
１８，２０ レジスト層 １９ ボディ層
２１ ドリフト層 ２１Ａ 第１の領域
２１Ｂ 第２の領域 ２２ サイドウォール
２３ Ｎ−型層 ２４ Ｎ＋型層
２５ ドレイン層 ２６ Ｐ＋型層
２７ シリサイド層 ２８ 層間絶縁膜
２９Ａ，２９Ｂ 電極 ３０Ａ ソース配線
３０Ｂ ドレイン配線 ４０ ドレイン分離層

Claims (4)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型のエピタキシャル層と、
    前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、
    前記エピタキシャル層の中に形成された第１導電型の素子分離層と、
    前記エピタキシャル層の表面に形成された第１導電型のボディ層と、
    前記ボディ層の表面に形成された第２導電型のソース層と、
    前記素子分離層で囲まれた前記エピタキシャル層の表面に形成され、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層と、
    前記第２の領域の表面に配置された第２導電型のドレイン層と、
    前記エピタキシャル層の中に、前記ボディ層と接触し、前記ドリフト層を囲んで形成された第１導電型のドレイン分離層と、
    前記エピタキシャル層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極を備えることを特徴とする半導体装置。
  2. 前記ゲート絶縁膜は、薄いゲート絶縁膜と、この薄いゲート絶縁膜と隣接して形成された厚いゲート絶縁膜からなり、
    前記ボディ層の端部は、前記薄いゲート絶縁膜と重畳し、前記第１の領域の端部は、前記ゲート電極と重畳することを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン層は、前記第１の領域から離れて形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１導電型の半導体基板上に、第１導電型の素子分離層を含む第２の導電型のエピタキシャル層を形成すると共に、前記素子分離層に囲まれた前記エピタキシャル層の中に第１導電型のドレイン分離層を形成する工程と、
    前記ドレイン分離層に囲まれた領域で、前記エピタキシャル層の表面に厚いゲート絶縁膜と、この厚いゲート絶縁膜とを接触した薄いゲート絶縁膜を形成する工程と、
    前記厚いゲート絶縁膜と前記薄いゲート絶縁膜に跨るようにゲート電極を形成する工程と、
    前記薄いゲート絶縁膜上に開口部を有した第１のレジスト層を形成し、この第１のレジスト層をマスクとして、前記エピタキシャル層の表面に第１導電型の不純物をイオン注入することにより、前記エピタキシャル層の表面に第１導電型のボディ層を形成する工程と、
    前記厚いゲート絶縁膜上に開口部を有した第２のレジスト層を形成し、この第２のレジスト層をマスクとして、前記ゲート電極及び前記厚いゲート絶縁膜を通して、前記エピタキシャル層の中に第２導電型の不純物をイオン注入することにより、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層を形成する工程と、
    前記ボディ層の表面に第２導電型のソース層を形成する工程と、
    前記ドリフト層の前記第２の領域の表面に第２導電型のドレイン層を形成する工程を備えることを特徴とする半導体装置の製造方法。
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