JPH08213484A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH08213484A
JPH08213484A JP7294129A JP29412995A JPH08213484A JP H08213484 A JPH08213484 A JP H08213484A JP 7294129 A JP7294129 A JP 7294129A JP 29412995 A JP29412995 A JP 29412995A JP H08213484 A JPH08213484 A JP H08213484A
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semiconductor
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drain
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Hiroyuki Yamane
宏幸 山根
Yasushi Higuchi
安史 樋口
Mitsutaka Katada
満孝 堅田
Noriyuki Iwamori
則行 岩森
Tsutomu Kawaguchi
勉 川口
Takeshi Kuzuhara
葛原　　剛
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NipponDenso Co Ltd
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Abstract

(57)【要約】 【課題】 エンハンスメント型のＭＯＳ構造を有する半
導体装置において、大きなリーク電流を発生させないよ
うにする。 【解決手段】 エンハンスメント型トランジスタにおい
て、ゲート電極１３下のチャネル領域に形成される高濃
度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領
域１５ａに接しないようにする。このことによって、ド
レイン領域１５ａと高濃度Ｐ領域１７間のＰＮ接合がな
くなり、リーク電流を低減することができる。また、ド
レイン領域１５ａと高濃度Ｐ領域１７との距離は、ドレ
イン領域１５ａに動作電圧が印可されたときに拡がる空
乏層が、高濃度Ｐ領域１７の内部に拡がったとしても、
空乏層内部の電界がアバランシェ降伏あるいはツェナー
降伏を発生させる臨界電界に達しないような距離とす
る。これによりアバランシェ降伏あるいはツェナー降伏
によるリーク電流の増大を抑制することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ(Metal Ins
ulator Semiconductor) 構造を有するエンハンスメント
型の半導体装置およびその製造方法に関し、例えばＲＯ
Ｍ(Read OnlyMemory) に関する。
【０００２】
【従来の技術】従来、マスクＲＯＭを構成する際には、
エンハンスメント型ＲＯＭトランジスタが用いられてい
る。この場合、イオン注入により、ゲート電極を通過
し、チャネル領域にイオンを到達させてしきい値を変化
させるいわゆるイオン注入型ＲＯＭがよく用いられてい
る。
【０００３】このイオン注入型ＲＯＭをＮｃｈトランジ
スタで構成した場合の製造方法を図１６により説明す
る。Ｎｃｈトランジスタの場合、Ｐ型のＳｉ単結晶基板
１１を、例えば酸素ガス、あるいはＨ2 Ｏと酸素ガスの
混合ガス等の酸化性雰囲気で酸化してゲート酸化膜１２
を形成し、その上に例えば高濃度のリンをドーピングし
た多結晶シリコンによりゲート電極１３を形成する（図
１６（ａ））。
【０００４】次に、後述するイオン注入時に注入された
イオンがゲート電極１３である多結晶シリコンをチャネ
リングしないように、シリコンの全面に非晶質の酸化
膜、窒化膜といった膜１４を適当な厚さで形成した後、
ドナー不純物（例えば、ひ素、リン、あるいは両方）を
注入しドレイン領域１５ａ、ソース領域１５ｂを形成す
る（図１６（ｂ））。
【０００５】その後、フォトレジスト１６を形成し、エ
ンハンスメント型ＲＯＭとするために、例えばボロン、
ＢＦ2 等のアクセプタ不純物をチャネル領域に注入し、
基板１１より高い不純物濃度の高濃度Ｐ領域１７をチャ
ネル領域全面に形成する（図１６（ｃ））。その後、全
面に例えばＢＰＳＧ膜よりなる層間絶縁膜１８を形成
し、ドレイン領域１５ａおよびソース領域１５ｂに達す
るように層間絶縁膜１８及びその下のゲート酸化膜１２
の一部を開口し、コンタクト孔を形成する。さらに、ア
ルミニウムなどの金属膜を蒸着、スパッタ、化学気相成
長法等により成膜し、不要部を除去してドレイン電極１
９ａおよびソース電極１９ｂを形成する（図１６
（ｄ））。
【０００６】以上により、エンハンスメント型ＲＯＭが
形成される。このＲＯＭとしてのメモリ機能は、高濃度
Ｐ領域１７の不純物濃度の設定により行われる。また、
このエンハンスメント型ＲＯＭを動作させる場合には、
例えば基板１１とソース電極１９ｂとを０Ｖに設定し、
ドレイン電極１９ａを１〜５Ｖに設定する。すなわち、
基板１１とソース電極１９ｂを同電位にし、ドレイン電
極１９ａをそれより高電位に設定する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ようにして構成されるエンハンスメント型ＲＯＭにおい
て、ドレイン領域１５ａとチャネル領域の接する領域
で、イオン注入をしない（高濃度Ｐ領域１７を形成しな
い）場合に比べ耐圧が低くなり、ドレイン領域１５ａか
ら基板１１、あるいはソース領域１５ｂにリーク電流が
発生するという問題が発生した。
【０００８】この問題について本願発明者等が種々に検
討したところ、高濃度のＮ型ドレイン領域１５ａと高濃
度Ｐ領域１７によるＰＮ接合がドレイン領域１５ａとチ
ャネル領域の間で形成され、ドレイン領域１５ａは基板
１１に対して例えば１〜５Ｖ程度高い電圧が印加される
ため、上記のＰＮ接合によりツェナー降伏あるいはアバ
ランシェ（電子雪崩）降伏の作用が生じ、リーク電流が
大きくなるものと考えられる。
【０００９】なお、チャネル領域全面に形成される高濃
度Ｐ領域１７の不純物濃度は、例えば、基板１１の不純
物濃度が約１０16〜１０17／ｃｍ3 、ドレイン領域１５
ａ、ソース領域１５ｂの不純物濃度が約１０20／ｃｍ3
の場合、１０18／ｃｍ3 オーダーのものである。従っ
て、しきい値電圧を高くするためにチャネル領域の高濃
度Ｐ領域１７の不純物濃度を高くする程、前述のごとく
エンハンスメント型ＲＯＭでは、チャネル領域とドレイ
ン領域１５ａ端部の間に大きなリーク電流が発生し、耐
圧が低くなってしまう。また、消費電力も増大してしま
う。
【００１０】本発明は上記した問題に鑑みたもので、エ
ンハンスメント型のＭＯＳ構造を有する半導体装置にお
いて、リーク電流を抑制することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、発明者らは、エンハンスメント型のＭＯＳ構造を有
する半導体装置において、上記チャネル領域の高濃度Ｐ
領域１７をドレイン側には形成せず、ゲート電極下から
ソース領域周辺に形成することを考案した。しかしなが
ら、ドレイン領域に高濃度Ｐ領域を形成しなくとも、高
濃度Ｐ領域の端部がドレイン領域の端部に近いと、リー
ク電流が十分低下しないことが分かった。
【００１２】これは、実際に、エンハンスメント型のＭ
ＯＳ構造のトランジスタに動作電圧（例えば５Ｖ）を印
加した際に、ドレイン領域とチャネル領域とのＰＮ接合
から印加電圧に応じて空乏層が拡がり、その空乏層が高
濃度Ｐ領域に達してその内部に伸びることになるが、高
濃度領域の内部では不純物濃度が高濃度になることによ
って空乏層が伸びにくくなり、その状態になると空乏層
領域内の電界強度の上昇が速まる。そして、実使用時の
定格電圧であっても空乏層内の電界がアバランシェある
いはツェナー降伏を発せさせる臨界電界に達してしま
い、リーク電流が発生すると考えられる。
【００１３】従って、動作電圧が印可されたときに、ド
レイン領域とチャネル領域とのＰＮ接合から延びる空乏
層が、たとえ高濃度Ｐ領域に達して内部に伸びたとして
も、空乏層内部の電界がアバランシェ降伏あるいはツェ
ナー降伏を発生させる臨界電界に達しないような位置に
高濃度Ｐ領域を形成するようにすればよい。すなわち、
請求項１あるいは２に記載の半導体装置は、半導体領域
上にゲート絶縁膜を介してゲート電極が形成され、ソー
ス・ドレイン領域が形成されたＭＯＳ構造の半導体装置
において、ソース・ドレイン領域間のチャネル領域にチ
ャネル領域と同一導電型であって、このチャネル領域よ
りも高濃度の不純物濃度を有する高濃度領域を有し、こ
の高濃度領域が、少なくとも前記ドレイン領域と離間し
て配置されるとともに、実使用時の定格電圧が前記ドレ
インに印加されるときに、前記ドレイン領域と前記半導
体領域との間に形成されるＰＮ接合から前記半導体領域
内に拡がる空乏層内部の電界が、アバランシェ降伏を発
生させる臨界電界、あるいはツェナー降伏を発生させる
臨界電界に達しないような位置に設定されていることを
その主旨としている。これにより、たとえ空乏層が高濃
度領域に達し、その内部に伸びたとしても、空乏層内部
の電界がアバランシェあるいはツェナー降伏を発生させ
る臨界電界に達することはないから、アバランシェある
いはツェナー降伏によるリーク電流の増大を抑制するこ
とができる。
【００１４】また、請求項３に記載の発明においては、
動作電圧が印加されるときに、ドレイン領域とチャネル
領域とのＰＮ接合から伸びる空乏層が高濃度Ｐ領域内に
まで伸びないように、高濃度Ｐ領域の位置を決定してい
る。このようにすることで、空乏層が、高濃度Ｐ領域に
達したとしてもその内部に伸びないため、空乏層におい
て、高濃度領域内に空乏層が伸びることによる電界強度
の上昇を抑えることができ、従って、請求項１あるいは
２に記載の半導体装置に比べ、空乏層内の電界の上昇を
より抑えることができるから、リーク電流の増大をより
抑制することができる。
【００１５】同様に、請求項５に記載の発明において
は、ＭＯＳ構造の半導体装置において、チャネル領域よ
りもその不純物濃度が高い高濃度領域が形成されてお
り、前記半導体領域の表面に、前記ドレイン領域の端部
と、この端部から所定距離隔てて前記高濃度領域の端部
が形成されており、前記ドレイン領域の端部と前記高濃
度領域の端部の間の領域の濃度は、前記ドレイン領域お
よび高濃度領域の濃度よりも低いものであり、さらに、
前記所定距離は、実使用時の定格電圧が前記ドレインに
印加されるときに、前記ドレイン領域と前記半導体領域
との間に形成されるＰＮ接合から前記半導体領域内に拡
がる空乏層が、前記高濃度領域の内部に拡がらないよう
な距離に設定されるようにしている。
【００１６】従って、定格電圧が印加されて空乏層が拡
がっても、高濃度領域内部には、空乏層が拡がらないた
め、請求項１あるいは２に記載の半導体装置に比べ、空
乏層内の電界の上昇をより抑えることができるから、リ
ーク電流の増大をより抑制することができる。また、請
求項４や請求項６においては、高濃度領域の端部の位
置、あるいは高濃度領域の端部とドレイン領域の端部と
の距離を、定格電圧が印加される実使用時に、ドレイン
領域と半導体領域との間に形成されるＰＮ接合から空乏
層が高濃度領域に向かって拡がっても、空乏層が高濃度
領域に到達しないように設定している。
【００１７】従って、定格電圧が印加されて空乏層が拡
がったとしても、空乏層が高濃度領域に達しないのであ
るから、請求項３あるいは５に記載の半導体装置に比
べ、より確実に空乏層内部での電界強度の上昇を抑制
し、リーク電流の増大を抑制することができる。また、
請求項９に記載の半導体装置においては、高濃度領域
が、さらにソース領域およびドレイン領域のいずれから
も離間して形成されている。従って、ドレイン領域、ソ
ース領域のいずれに、半導体領域に対して高い電位を印
加しても大きなリーク電流が発生することはない。従っ
て、リーク電流の増大を抑制することができる。
【００１８】また、請求項１０および１１に記載の半導
体装置によれば、ＭＩＳ型メモリとして用いている。従
って、待機時におけるリーク電流を抑制することがで
き、無駄な消費電力を抑制することができる。また、請
求項１１に記載の半導体装置によれば、実使用時にオン
状態にならないＭＩＳ型メモリとして用いている。この
場合、常にオフ状態のメモリとなるため、常に電流が流
れないメモリとなる。従って、通常動作において、電流
の流れることのないメモリとして、リーク電流を抑制す
ることができるため、無駄な消費電力を抑制することが
できる。
【００１９】また、請求項１２あるいは１３の半導体装
置の製造方法によれば、半導体領域上にゲート絶縁膜を
介してゲート電極が形成され、ソース・ドレイン領域が
形成されたＭＯＳ構造の半導体装置において、ソース・
ドレイン領域間のチャネル領域に、このチャネル領域と
同一導電型であって、このチャネル領域よりも高濃度の
不純物濃度を有する高濃度領域をイオン注入により形成
する際に、イオン注入のマスクを、ドレイン領域全てを
覆うとともに、ゲート電極の所定領域までを覆うように
形成している。そして、前記イオン注入時の前記マスク
の作用により、前記マスクで覆われない領域において、
前記ゲート電極及び前記ゲート絶縁膜を通過する加速エ
ネルギーで第１導電型の不純物がイオン注入されて、高
濃度領域の端部を、少なくとも前記ドレイン領域と離間
して形成するとともに、実使用時の定格電圧が前記ドレ
イン領域に印加されるときに、前記ドレイン領域と前記
半導体領域との間に形成されるＰＮ接合から前記半導体
領域内に拡がる空乏層内部の電界が、アバランシェある
いはツェナー降伏を発生させる電界に達しないような位
置に形成している。
【００２０】従って、定格電圧が印加されて空乏層が拡
がっても、上述したようにリーク電流が増大することの
ない半導体装置を容易に製造することができる。また、
請求項１４に記載の半導体装置の製造方法においては、
前記イオン注入時のマスクの作用により、高濃度領域の
端部を、実使用時の定格電圧が前記ドレイン領域に印加
されるときに、前記ドレイン領域と前記半導体領域との
間に形成されるＰＮ接合から前記半導体領域内に拡がる
空乏層が前記高濃度領域内に伸びないような位置に容易
に形成することができる。従って、請求項１２あるいは
１３に記載の半導体装置に比べ、よりリーク電流の増大
を抑制することが確実な半導体装置の製造方法を提供で
きる。
【００２１】また、請求項１５に記載の半導体装置の製
造方法においては、前記イオン注入時のマスクの作用に
より、高濃度領域の端部を、少なくとも前記ドレイン領
域と離間して形成するとともに、その端部が、実使用時
の定格電圧が前記ドレインに印加されるときに、前記ド
レイン領域と前記半導体領域との間に形成されるＰＮ接
合から前記半導体領域内に拡がる空乏層が到達しないよ
うな位置に容易に形成することができる。従って、請求
項１４に記載の半導体装置に比べ、よりリーク電流の増
大を抑制することができる半導体装置の製造方法を提供
できる。
【００２２】また、請求項１６あるいは１７に記載の半
導体装置の製造方法によれば、上記高濃度領域の形成に
おいて、高濃度領域の端部の位置の設定に際し、上記マ
スクとイオン注入の注入角度によりコントロールしてい
る。従って、高濃度領域の端部の位置の設定の自由度を
大きくすることができる。すなわち、マスクを形成する
パターンを変更することなく、自由に高濃度領域の端部
の位置を決定することができる。
【００２３】また、請求項１８に記載の半導体装置の製
造方法によれば、前記イオン注入のマスクの作用によ
り、高濃度領域を、ソース領域およびドレイン領域のい
ずれからも離間して形成することができる。従って、ド
レイン領域、ソース領域のいずれに、半導体領域に対し
て高い電位を印加しても大きなリーク電流が発生するこ
とのない半導体装置を容易に製造することができる。
【００２４】また、請求項１９に記載の半導体装置の製
造方法によれば、高濃度領域を形成するための斜めイオ
ン注入を、パターニングによって現れるゲート電極の側
壁のみを通過するようにしている。これにより、ドレイ
ン領域への高濃度領域の拡がりをより抑えることが可能
になる。従って、上記空乏層が実動作時の定格電圧によ
り高濃度領域に向かって拡がる際にも、さらに高濃度領
域に到達しにくくなる。よって、ゲート電極幅を微細化
し、半導体装置を小型化することができる。また、請求
項２０に記載の半導体装置の製造方法によれば、ゲート
電極を、主なゲート電極材料と、この主なゲート電極材
料よりも不純物イオンが通過しにくいイオン注入阻止電
極材料とが積層形成されている。
【００２５】従って、高濃度領域を形成する斜めイオン
注入の際に、ゲート電極の側壁からイオン注入される不
純物イオンのうち、イオン注入阻止電極材料から注入さ
れる不純物イオンは半導体領域に到達することができ
ず、イオン注入阻止電極材料の下の主なゲート電極材料
の側壁から注入される不純物イオンのみが半導体領域に
到達することができる。
【００２６】従って、高濃度領域のドレイン領域側の端
部を、請求項１９に記載の半導体装置におけるその端部
よりもソース領域側に近づけることができる。すなわ
ち、本項の半導体装置の製造方法によれば、請求項１９
の半導体装置の製造方法の場合に比べて、定格電圧印加
時に、より空乏層が高濃度領域に到達しにくくなる。従
って、請求項１９により製造される半導体装置よりもゲ
ート電極幅を狭めることが可能となり、半導体装置をさ
らに小型化することができる。
【００２７】また、請求項２１に記載の半導体装置の製
造方法によれば、主なゲート電極材料がシリコン系の材
料からなり、また、イオン注入阻止電極材料が金属とシ
リコンとの金属化合物からなる。従って、ゲート電極と
しての抵抗を低下させることができ、ゲート電極をより
微細化する際にもゲート電極の抵抗値の上昇を抑えるこ
とができる。
【００２８】また、請求項２２に記載の半導体装置の製
造方法によれば、主なゲート電極材料とイオン注入阻止
電極材料とを積層して同時にパターニングするようにし
ている。従って、容易に積層構造のゲート電極を形成す
ることができる。また、請求項２３に記載の半導体装置
の製造方法によれば、主なゲート電極材料をパターニン
グしてゲート電極パターンを形成し、このゲート電極ゲ
ート電極をマスクとしてソース領域およびドレイン領域
を形成した後、金属材料をゲート電極パターン、ソース
領域及びドレイン領域上に堆積し熱処理を行っている。
【００２９】これにより、金属材料と主なゲート電極材
料との間に前記金属化合物を形成するとともに、ソース
領域およびドレイン領域との間にもシリコンと金属材料
との化合物を形成することができる。すなわち、ゲート
電極とソース領域及びドレイン領域の低抵抗化を同時に
行うことができる。また、請求項２４に記載の半導体装
置の製造方法によれば、半導体領域上にゲート絶縁膜を
介してゲート電極が形成され、ソース・ドレイン領域が
形成されたＭＯＳ構造の半導体装置において、ソース・
ドレイン領域間のチャネル領域に、このチャネル領域と
同一導電型であって、このチャネル領域よりも高濃度の
不純物濃度を有する高濃度領域をイオン注入により形成
する際に、イオン注入のマスクを、ドレイン領域全てを
覆うとともに、ゲート電極の所定領域までを覆うように
形成している。そして、前記イオン注入時の前記マスク
の作用により、前記マスクで覆われない領域において、
前記ゲート電極及び前記ゲート絶縁膜を通過する加速エ
ネルギーで第１導電型の不純物がイオン注入されて、前
記半導体領域の表面に、前記高濃度領域の端部と前記ド
レイン領域の端部とが所定距離隔てて形成されており、
この所定距離が実使用時の定格電圧が前記ドレイン領域
に印加されるときに、前記ドレイン領域と前記半導体領
域との間に形成されるＰＮ接合から前記半導体領域内に
拡がる空乏層が、前記高濃度領域内部に拡がらないよう
な距離に設定している。
【００３０】従って、定格電圧が印加されて空乏層が拡
がったとしても、上記リーク電流が増大することのない
半導体装置を製造することができる。また、請求項２５
に記載の半導体装置の製造方法によれば、マスクの作用
により、前記高濃度領域の端部と前記ドレイン領域の端
部との距離を、実使用時の定格電圧が前記ドレイン領域
に印加されるときに、前記ドレイン領域と前記半導体領
域との間に形成されるＰＮ接合から前記半導体領域内に
拡がる空乏層が、前記高濃度領域に到達しないように形
成している。
【００３１】従って、定格電圧が印加されて空乏層が拡
がったとしても、高濃度領域には到達しないのであるか
ら、請求項２４に記載の半導体装置の製造方法に比べ、
より確実にリーク電流の増大を抑制することのできる半
導体装置を製造できる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に従って説明する。図１は、本発明の第１実施例を示す
ものであり、エンハンスメント型トランジスタの１つで
ある半導体記憶装置としてのＲＯＭの断面図を示すもの
である。Ｐ型の半導体基板（あるいは基板に形成したＰ
ウェル領域）１１の上にゲート酸化膜１２を有し、さら
にその上に多結晶シリコンゲート電極１３を備えたＭＯ
Ｓトランジスタにおいて、アクセプタ不純物（例えばボ
ロン）の注入により形成される高濃度Ｐ領域１７をソー
ス領域１５ｂの近傍にのみ形成し、高濃度Ｐ領域１７が
ドレイン領域１５ａに接しない構成としている。
【００３３】図１中のドレイン領域１５ａ、ソース領域
１５ｂのそれぞれの周辺にある点線で示す領域は、ドレ
イン電圧を５Ｖ、ゲート電圧、ソース電圧および基板電
圧を０Ｖにしたときの空乏層の拡がりを示すものであ
る。ソース領域１５ｂ側に拡がる空乏層dep2は、あまり
拡がらないが、ドレイン領域１５ａ側に拡がる空乏層de
p1は、空乏層dep2よりも拡がっている。また、空乏層de
p1は、ゲート電極１３下であって半導体基板１１表面に
おいて、高濃度Ｐ領域１７側へ伸びていることが分か
る。
【００３４】本実施例においては、高濃度Ｐ領域の端部
を、実使用時における定格電圧（動作電圧）が印加され
るとき、ドレイン領域１５ａとチャネル領域との間に形
成されるＰＮ接合から伸びる空乏層が高濃度Ｐ領域１７
に達し、その内部に伸びたとしても、空乏層内の電界が
アバランシェあるいはツェナー降伏を発生させる臨界電
界に達しないような位置に形成されている。
【００３５】従って、動作電圧（例えば５Ｖ）が印加さ
れても、空乏層内の電界がアバランシェあるいはツェナ
ー降伏を発生させる臨界電界に達することはないから、
それらによるリーク電流の増大を防止することができ
る。よって、高濃度Ｐ領域１７の不純物濃度を高くして
しきい値電圧を高くした場合であっても、それによりチ
ャネル領域とドレイン領域１５ａの端部の間には大きな
リーク電流が発生せず、従来技術に比べて耐圧を大きく
することができる。尚、アバランシェ降伏となるかツェ
ナー降伏となるかは、ドレイン領域１５ａと、このドレ
イン領域１５ａに接するチャネル領域あるいは高濃度Ｐ
領域の不純物濃度によって変わる。すなわち、不純物濃
度が高いとき、半導体のエネルギーバンドは大きく曲が
り、電子が価電子帯から伝導帯に遷移してしまうトンネ
リング現象によって大量の電流が流れるようになる。こ
の効果をトンネル効果といい、このトンネル効果による
降伏をツェナー降伏という。また、不純物濃度があまり
高くないときは、トンネリング現象を起こすようなエネ
ルギーバンド状態となる前に、強い電界によって電子の
衝突イオン化現象が発生することで大量の電流が流れる
ようになる。このような降伏をアバランシェ降伏とい
う。また、アバランシェ降伏とツェナー降伏は、混在し
て発生することもある。
【００３６】次に、上記エンハンスメント型トランジス
タの製造方法を図２を用いて説明する。図２（ａ）、
（ｂ）に示す工程は、図１６（ａ）、（ｂ）に示すもの
と同じである。図２（ｃ）の工程において、ゲート電極
１３上の所定位置からドレイン領域１５ａをマスクとな
るフォトレジスト１６で覆い、その後、アクセプタ不純
物（例えば、ボロン）をイオン注入し、活性化のための
熱処理を施すことにより、ゲート電極１３下の基板１１
のソース近傍のみにアクセプタ不純物濃度の高い高濃度
Ｐ領域１７を形成する。
【００３７】このイオン注入のイオンドーズ量、加速電
圧を適当に変え、高濃度Ｐ領域１７の濃度を所望の値に
設定すれば、しきい値電圧を所望の値に設定できる。具
体的にはイオンのプロジェクティドレンジＲp がゲート
酸化膜１２、ゲート電極１３と膜１４を通過する加速エ
ネルギーに設定すると、再現性よくしきい値電圧を制御
することが可能である。
【００３８】すなわち、フォトレジスト１６にて覆われ
ていない領域において、ゲート電極１３およびゲート酸
化膜を通過させてイオン注入し、高濃度Ｐ領域１７を形
成しているため、安定してしきい値をシフトさせること
ができるとともに、ゲート電極を通過させるようにして
いることで、ソース側近傍のみに高濃度Ｐ領域を形成す
る場合であっても イオン注入量を変更するだけで、容
易にしきい値のシフト量を多くすることができる。これ
は、ゲート電極をマスクとしてイオン注入し、熱拡散に
よって高濃度Ｐ領域を形成する場合には非常に困難な点
を解消できるものである。
【００３９】このプロジェクティドレンジＲp は、イオ
ン注入の注入深さを示す値であり、最も注入されたイオ
ン量の多い深さを示すものである。従って、イオン注入
される領域には、当然分布を有するものであり、深さ方
向に対する広がり（標準偏差）をΔＲp とし、横方向に
対する広がり（標準偏差）をΔＲpxとする。従って、イ
オン注入の際には、このΔＲp やΔＲpxを考慮して、イ
オン注入の加速エネルギーやフォトレジストの位置ある
いはイオン注入の注入角度を調節する必要がある。例え
ば、高濃度Ｐ領域の形成領域を変更する場合には、注入
角度を変更してやれば、フォトレジストのパターンを変
える必要がなくなることもある。
【００４０】また、このときゲート電極１３上でフォト
レジスト１６を被覆する距離（ドレイン領域端部からフ
ォトレジスト端部までの距離）ｄとしては、ドレイン領
域１５ａとチャネル領域との境界から加速エネルギーに
対応する横方向広がり標準偏差ΔＲpx程度を考慮して、
次のように設定する必要がある。すなわち、ドレイン領
域１５ａに動作電圧（例えば５．０Ｖ）が印可されたと
きに、ドレイン領域１５ａとＰ型の半導体基板１１との
間に形成されるＰＮ接合から空乏層が拡がる。そして、
この空乏層がたとえ高濃度Ｐ領域１７に到達したとして
も、空乏層の伸びが高濃度Ｐ領域１７の端部にて停止
し、空乏層が高濃度Ｐ領域１７の内部に拡がらないよう
な距離とする必要がある。そうすることにより、高濃度
Ｐ領域１７内部に空乏層が伸びることによる空乏層内部
での電界強度の上昇を抑えることができるため、リーク
電流の増大を抑制することができる。
【００４１】また、空乏層が拡がってきても、上記動作
電圧では高濃度Ｐ領域１７の端部に到達しないような距
離であれば、より確実にリーク電流の増大を抑制するこ
とができる。尚、上記動作電圧は、特許請求の範囲でい
う実使用時の定格電圧のことを表す。具体的には多結晶
シリコンで形成された厚さ３５０ｎｍのゲート電極１３
と１００ｎｍの膜１４を通過させる場合は、距離ｄとし
ては０．０５μｍ以上が適当である。
【００４２】また、ドレイン領域１５ａをフォトレジス
ト１６で覆いドレイン領域１５ａ近傍まで高濃度Ｐ領域
１７が形成されないようにすることで、ドレイン領域１
５ａから基板１１、あるいはソース領域１５ｂへのリー
ク電流の発生を防ぐことができる。また、図３に示すよ
うに、マスクパターン（図中の点線で示す領域）のソー
ス領域１５ｂ端からの距離ｘは０より大きい値を取り、
ソース領域１５ｂとの重なりの度合いが減少しないよう
にする。この場合、レジストずれを考慮して余裕ある値
にする。それにより、レジストずれによるしきい値電圧
のばらつきを抑制でき、比較的安定した値を得ることが
できる。
【００４３】その後、フォトレジスト１６を取り除き、
全面に例えばＰＳＧ、ＢＰＳＧ膜等の層間絶縁膜１８を
例えば化学気相成長法、スパッタ法、蒸着法等により形
成し、ドレインおよびソース電極となる部分を開孔して
アルミニウムなどの金属を蒸着し不要部を除去してドレ
イン電極１９ａおよびソース電極１９ｂを形成する（図
２（ｄ））。
【００４４】以上により、図１に示したエンハンスメト
型トランジスタが製造される。図４に、高濃度Ｐ領域を
形成する際のフォトレジスト１６の覆う位置を変化させ
てイオン注入した際のしきい値電圧の変化とリーク電流
の変化を示す。図４（ａ）は、フォトレジスト１６の位
置を変化させるとき、ドレイン領域１５ａの端部と高濃
度Ｐ領域１７の端部との距離ｄが変化することを示す模
式図である。尚、今回のサンプルは、高濃度Ｐ領域１７
は、ドーズ量が１．５×１０14ｃｍ-2で、加速電圧が１
４５ｋｅｖにてボロンイオンを注入して形成すること
で、不純物濃度が４．５×１０18ｃｍ-3の不純物濃度に
設定されている。また、ゲート電極長を１．０μｍに形
成したものであるが、実際には、ドレイン領域１５ａと
ソース領域１５ｂは、横方向の拡散により、それぞれ
０．１μｍ程度ゲート電極１３下に拡散しているため、
実効チャネル長に対応する実質的なゲート電極長は、
０．８μｍとなる。図４（ａ）の模式図では、実効チャ
ネル長に対応する実質的なゲート電極長を図示したもの
である。従って、図４（ｂ）に示すグラフの０．４μｍ
の位置が実質的なゲート電極の中央になる。
【００４５】図４（ｂ）は、フォトレジスト位置を変化
させて形成したサンプルにおいて、ドレイン領域１５ａ
にＲＯＭの動作電圧と同じ５Ｖの電圧を印可したとき
に、しきい値電圧およびリーク電流がどのように変化す
るかをシミュレーションデータと実測データにて表した
グラフである。尚、グラフ中で、シミュレーション結果
は点線で示し、実測値は黒丸で示す。また、実測値はサ
ンプル数ｎ＝５のときの平均値である。また、イオン注
入時の横方向への拡がりは、フォトレジスト１６の端部
に対して約０．１μｍだけドレイン領域側に拡がる。
【００４６】図４（ｂ）で、グラフの横軸であるフォト
レジスト位置において、０μｍの位置は、図４（ａ）に
示すフォトレジスト１６がドレイン領域１５ａ側のゲー
ト電極端に位置するときであり、この状態でイオン注入
すると、高濃度Ｐ領域１７は、不純物イオンの横方向の
拡がりにより、ドレイン領域１５ａに十分に接すること
になる。
【００４７】図４（ｂ）のグラフから、シミュレーショ
ン結果及び実測値の両方において、フォトレジスト１６
の位置が０．２μｍよりも小さくなると、（高濃度Ｐ領
域１７がドレイン領域１５ａに近づくと）急激にリーク
電流が増大することが分かる。これは、ドレイン領域１
５ａ側から伸びる空乏層が、高濃度Ｐ領域１７に達し、
その高濃度Ｐ領域１７の内部に空乏層が拡がり、空乏層
内部での電界強度が高まることによって、アバランシェ
あるいはツェナー降伏を発生させる臨界電界に達してし
まい、リーク電流が増大するものと考えられる。
【００４８】このグラフから高濃度Ｐ領域は、ドレイン
領域１５ａから所定距離だけ離す必要があることが分か
る。その所定距離は、動作電圧がドレイン領域１５ａに
印加されたとき、ドレイン領域１５ａから拡がる空乏層
が高濃度Ｐ領域に到達して、その内部に空乏層が拡がっ
たとしても、空乏層内の電界が臨界電界に達しないよう
な距離に設定されていることが必要である。
【００４９】しかしながら、動作電圧が印加されたと
き、ドレイン領域１５ａ側から伸びる空乏層が高濃度Ｐ
領域内部に伸びてしまうと、電界強度の上昇が速まり、
空乏層内部の電界が臨界電界に達しやすくなり、アバラ
ンシェ降伏やツェナー降伏によるリーク電流の発生する
可能性が高くなる。従って、動作電圧が印加されたとき
に、ドレイン領域１５ａ側から伸びる空乏層が高濃度Ｐ
領域に到達したとしても、その内部に空乏層が拡がらな
いような距離にすれば、空乏層が高濃度Ｐ領域内に拡が
ることによって生じる電界強度の上昇を抑制することが
でき、アバランシェ降伏やツェナー降伏によるリーク電
流がより発生しにくくなる。その結果、リーク電流の増
大を確実に抑制することができることになる。
【００５０】さらに、その距離を空乏層が高濃度Ｐ領域
に到達しないようにすれば、動作電圧が印加されても、
半導体基板１１におけるチャネル領域内部にしか空乏層
が伸びないため、高濃度Ｐ領域による空乏層内の電界強
度の上昇を確実になくすことができ、従って、空乏層内
の電界がアバランシェあるいはツェナー降伏を発生させ
る臨界電界に達する可能性がさらに低下することにな
り、リーク電流の増大をさらに確実に抑制することがで
きる。
【００５１】図５には、図４（ａ）に示すようなサンプ
ルのうち、フォトレジスト１６の位置を図４（ｂ）に示
す０．５μｍの位置、すなわち、実質的なゲート電極中
心（０．４μｍ）よりも０．１μｍだけソース領域１５
ｂ寄りに設定して高濃度Ｐ領域を図４（ａ）に示すもの
と同じ条件にて作成したサンプルによる、しきい値電圧
特性（図５（ａ））とリーク電圧特性（図５（ｂ））を
示す。尚、このとき、ドレイン領域１５ａと高濃度Ｐ領
域との距離ｄは、イオン注入されたボロンイオンが横方
向に０．１μｍ拡がるため、０．４μｍとなる。
【００５２】図５（ａ）は、ゲート電圧を変化させたと
きのドレイン電流を表したグラフである。図５（ａ）か
ら、しきい値電圧は、高濃度Ｐ領域を形成する前は、し
きい値電圧Ｖt が０．８Ｖであったものが、高濃度Ｐ領
域を形成した後には、しきい値電圧がＶt が８Ｖとメモ
リとして十分機能することが分かる。図５（ｂ）は、ゲ
ート電極には電圧を印可しない状態で、ドレイン電圧を
変化させたときにドレインから流れる電流、即ちリーク
電流を表したグラフである。図５（ｂ）から、リーク電
流（ドレイン電流）は、同じ条件で、ドレイン領域１５
ａまで高濃度Ｐ領域を形成した従来のサンプルでは、動
作電圧の５Ｖ付近でリーク電流が、１×１０-9〜１×１
０-6Ａと非常に大きいのに対し、本実施例のサンプルで
は動作電圧の５Ｖでは、リーク電流が１×１０-11 程度
と非常に小さいことが分かる。そして、ドレイン電圧が
１０Ｖ程度までリーク電流を低く抑えることができる。
また、ソース領域１５ｂの近傍に高濃度Ｐ領域を形成す
る場合（図５（ｂ）中の「イオン注入有り」）と、高濃
度Ｐ領域を形成しない場合（図５（ｂ）中の「イオン注
入無し」）とでは、リーク電流の程度がほとんど同じで
あり、本実施例のサンプルは、リーク電流が非常に小さ
く抑えられていることが良く分かる。
【００５３】また、図６に従来のエンハンスメント型Ｒ
ＯＭと本実施例のエンハンスメント型ＲＯＭのリーク特
性評価結果を示す。このＲＯＭのしきい値電圧は１１Ｖ
である。従来技術ではリーク電流が１ｍＡ程度流れメモ
リとしては使用不可能であるのに対し、本実施例ではリ
ーク電流が１０ｐＡ以下のレベルであり、実用上リーク
電流は全く問題はない。
【００５４】図７，８に上述したような本実施例のエン
ハンスメント型トランジスタをＮＯＲ型ＲＯＭに用いた
ものを示す。図７は、ＮＯＲ型ＲＯＭの平面パターン図
の一部を示すものである。ＮＯＲ型ＲＯＭは、ソース領
域を共通としてトランジスタが接続されており、ＣＳは
共通ソース領域であり、Ｓc はソース引き出し電極であ
る。また、ｄ1a〜ｄ1e，ｄ2a〜ｄ2eは各ドレイン領域を
表し、Ｄ1a〜Ｄ1e，Ｄ2a〜Ｄ2eは各ドレイン引き出し電
極を表す。また、ｇ1 ，ｇ2 はゲート電極を表し、
Ｇ1 ，Ｇ2 はそれぞれゲート引き出し電極を表す。ま
た、各引き出し電極の中にある四角形の領域は、各引き
出し電極と、ドレイン領域、共通ソース領域、ゲート電
極とのコンタクト領域を表す。
【００５５】そして、図中に示す１７が上記実施例の高
濃度Ｐ領域に対応する。この高濃度Ｐ領域１７は、共通
ソース領域側のみに形成されており、また、図３に示す
パターンと同様に、ゲート電極ｇ1 に接している共通ソ
ースＣＳのソース領域端よりも大きくなるようにｘが設
定されている。図８は、図７に示すパターン図のＡ−
Ａ’断面図を示すものであり、ゲート電極ｇ1 側のトラ
ンジスタにおいて、共通ソース領域ＣＳ近傍のみに高濃
度Ｐ領域１７が形成されている。尚、このＲＯＭにおい
ては、電界緩和のために、ドレイン領域やソース領域よ
りも不純物濃度の低いＬＤＤ領域が、ソース領域および
ドレイン領域よりもゲート電極下に位置するように形成
されている。実使用時にいては、ドレイン領域に動作電
圧５Ｖが印可され、共通ソース領域および基板Ｓｕｂ
は、グランド電位とされる。このとき、ゲート電極ｇ1
に読み出し電圧が印可されたとしても、高濃度Ｐ領域１
７によって、しきい値電圧が高められているので、ドレ
イン領域ｄ1bと共通ソース領域ＣＳとの間にはチャネル
が形成されないため、電流は流れず、ドレイン領域ｄ1b
の電位は５Ｖのままである。一方、ゲート電極ｇ2 に読
み出し電圧が印可されると、共通ソース領域ＣＳのゲー
ト電極ｇ 2 側には高濃度Ｐ領域１７は存在していないた
め、ドレイン領域ｄ2bと共通ソース領域ＣＳとの間にチ
ャネルが形成されて電流が流れ、ドレイン領域ｄ2bは、
ほぼグランド電位となる。
【００５６】図９に本発明の第２実施例を示す。この第
２実施例においては、ドレイン領域１５ａ、ソース領域
１５ｂいずれにも高濃度Ｐ領域１７が接しないようにし
たものである。なお、図９は、図２（ｃ）の工程に対応
する部分を示している。この図９に示す工程により得ら
れるエンハンスメト型ＲＯＭにおいては、ドレイン領域
１５ａ、ソース領域１５ｂのいずれに、基板１１に対し
て高い電位を印加しても高いリーク電流が発生すること
はない。また、ソースとドレインを逆に使用できるた
め、回路設計上自由度が向上するという特徴を有してい
る。
【００５７】図１０に本発明の第３実施例を示す。この
第３実施例は、上記第１実施例に対し、しきい値電圧を
上昇させるためのイオン注入を斜め方向（注入角θとし
て４５度程度を用いる）から行い、高濃度Ｐ領域１７を
形成したものである。なお、図１０は、図２（ｃ）の工
程に対応する部分を示している。
【００５８】この場合、イオン注入の際の加速電圧（あ
るいは加速エネルギー）を調節して、つまり、ゲート電
極１３の側面１３１から注入されたイオンが主にチャネ
ル領域に到達し、ゲート電極１３の上面１３２から注入
されたイオンはチャネル領域には到達しないように設定
すれば、ソース領域１５ｂの近傍のみにイオンが到達
し、第１実施例と同様の効果が得られる。
【００５９】図１１を用いて、イオン注入における加速
電圧の調節方法の考えを示す。イオン注入の注入深さ
は、一般にプロジェクティドレンジＲp で表される。し
かしながら、注入されるイオンは深さ方向に対して分布
があり、その標準偏差をΔＲp とすると、例えば今回の
ように、ゲート電極上面から注入されるイオンは、基板
のチャネル領域には到達せず、ゲート電極の側面から注
入されるイオンは、チャネル領域に到達するというよう
に、イオンの注入深さを厳密に考える場合には、この標
準偏差分を考慮して加速エネルギーを設定する必要があ
る。
【００６０】そのときの注入深さをＲp ＋ｎΔＲp とす
る。ただし、ｎ＞０であり、この式は、プロジェクティ
ドレンジの標準偏差ΔＲp のｎ倍を含めて注入深さを考
えるようにしたものである。また、上式で標準偏差の何
倍まで考慮するかは、要求されるトランジスタ特性から
考えればよい。図１１（ａ）に示すように、基板Ｓｕｂ
に対して斜めからイオン注入する場合、基板Ｓｕｂ対し
て垂直な方向とのなす角を注入角θとし、図１０のゲー
ト酸化膜１２とゲート電極１３および膜１４の厚さの和
をｔとすると、ゲート電極の角部Ｅｄ（図１０では膜１
４の角部Ｅｄ）から注入角θ方向に見た基板までの幾何
学的距離はｔ／cos θとなる。
【００６１】図１１（ｂ）に示すように、注入深さがＲ
p ＋ｎΔＲp ＞ｔ／cos θのときは、ゲート電極の側面
からだけでなく、ゲート電極上面から注入されるイオン
もゲート電極を通過して、基板Ｓｕｂに達することにな
る。また、図１１（ｃ）に示すように、注入深さがＲp
＋ｎΔＲp ＝ｔ／cos θのときは、ゲート電極の上面か
ら注入されたイオンは、ちょうど基板Ｓｕｂの表面に到
達してしまう。
【００６２】そこで、図１１（ｄ）に示すように、Ｒp
＋ｎΔＲp ＜ｔ／cos θとすれば、ゲート電極上面から
注入されたイオンはゲート電極中のみに注入されること
になり、基板Ｓｕｂの表面に達することはない。従っ
て、この条件で斜めイオン注入を行うことが要求され
る。このような斜めイオン注入を行うことにより、高濃
度Ｐ領域１７は図に示すようにソース領域１５ｂ近傍に
形成され、ドレイン領域１５ａへの拡がり抑えることが
できるため、高濃度Ｐ領域１７がドレイン領域１５ａに
接することが一層なくなる。従って、ゲート電極１３の
幅をより狭めることができ、よって、トランジスタの小
型化が図れることになる。
【００６３】また、上記第１実施例では、フォトレジス
ト１６の位置により、ドレイン領域１５ａと高濃度Ｐ領
域１７との位置関係を決定するものであるため、フォト
レジストのゲート電極上での位置精度が要求されるが、
本実施例によれば、ゲート電極１３の上面がフォトレジ
スト１６に代わるマスクとなるわけであるから、フォト
レジストのゲート電極上での位置精度は要求されない。
ドレイン領域１５ａが完全に覆われるようにすればよ
い。
【００６４】さらに、図１０ではフォトレジスト１６が
ドレイン領域１５ａとゲート電極１３上の一部に被覆さ
れた例を示している。しかしながら、イオン注入する領
域が一方向に決まっている場合で、しかも高濃度Ｐ領域
１７がドレイン拡散深さより深くならない場合、あるい
はドレイン領域にイオン注入されない条件に設定可能な
場合はフォトレジスト１６を設ける必要はない。
【００６５】また、第１実施例と同一のしきい値を実現
する際、注入するイオンの加速エネルギーを第１実施例
に比べて小さくすることができるため、注入されたイオ
ンによるゲート酸化膜１２への損傷を低減することが可
能になる。図１２に本発明の第４実施例を示す。この第
４実施例は、上記第３実施例と同様に、イオン注入を斜
め方向から行い、高濃度Ｐ領域１７を形成したものであ
る。なお、図１２は、図２（ｃ）の工程に対応する部分
を示している。
【００６６】第３実施例と異なる点は、ゲート電極１３
がポリシリコン部１３ａとタングステンシリサイド（Ｗ
Ｓｉ2 ）部１３ｂとの積層構造になっている点である。
ＷＳｉ2 はシリコンに比べプロジェクティドレンジが小
さい。例えば、ＷＳｉ2 におけるプロジェクティドレン
ジをＲp(WSi2) 、シリコンのプロジェクティドレンジを
Ｒp(Si) とすると、ボロンイオン（Ｂ+ ）を１００ｋｅ
ｖの加速エネルギーで注入する場合、Ｒp(WSi2) ＝１４
４０Åとなり、Ｒp(Si) ＝２９６８Åとなる。つまり、
Ｒp(WSi2) は、Ｒp(Si) の１／２程度である。すなわ
ち、同じ加速エネルギーであれば、ボロンイオンは、Ｗ
Ｓｉ2 の中では、シリコン中を通過するときの１／２の
距離しか侵入しないことになる。従って、ゲート電極１
３の側面のみを通過してイオン注入する際には、ＷＳｉ
2 がイオン注入時のイオン注入阻止領域となり、ゲート
電極の上面からのイオンが基板に注入されることを確実
に防止できる。
【００６７】さらに、ゲート電極の側面においてもポリ
シリコンの側面１３１ａから注入されるイオンは、基板
表面に到達できたとしても、ＷＳｉ2 の側面１３１ｂを
通過するイオンは、基板表面に達することはない。従っ
て、ゲート電極の側面の下半分から注入されるイオンの
み基板表面に到達することができるため、高濃度Ｐ領域
１７を、よりソース領域１５ｂの近傍に形成することが
可能となる。
【００６８】よって、かなりの微細化が進んでも実施例
１で示したようなリーク電流の増大を抑制する構造とし
て対応できる。このことは、単に本発明のしきい値電圧
を調節するための高濃度Ｐ領域を形成するための製法に
とどまらず、例えば図８に示したソース領域及びドレイ
ン領域と同じ導電型で、電界を緩和させるためのＬＤＤ
領域を形成する際にも有効である。さらには、ソース領
域やドレイン領域を形成する場合にも実効チャネル長を
精度よく形成する上で有効な製法となる。
【００６９】つまり、ゲート電極の側面を通過させるよ
うなイオン注入を行い、ゲート電極下に配置される不純
物領域を形成するときに、微細化に伴って、不純物領域
の端部の位置精度をより高めることが要求される場合に
は、図１２のＷＳｉ2 の側面１３１ｂにて、プロジェク
ティドレンジを急激に変化させることができるため、不
純物領域の端部を精度良く形成することができる。これ
によって、例えばしきい値ばらつきを抑制する効果が得
られる。
【００７０】すなわち、第３実施例のように加速電圧に
よりプロジェクティドレンジを調整する場合には、ゲー
ト電極の膜厚ばらつき、注入されるイオンに与えられる
加速エネルギーのばらつき、ゲート電極の膜質の微妙な
変化等の理由により、たとえ加速電圧を調節したとして
も、形成される高濃度Ｐ領域の端部の分布はそれなりに
大きくなってしまう。それを本実施例のようにゲート電
極の表面あるいは途中で、同じ加速電圧であればプロジ
ェクティドレンジが異なる部材を設けることにより、そ
の部材を境にイオン注入されるチャネル領域と、イオン
注入されない領域とが明確に分かれることになる。単に
イオン注入の横方向の拡がりだけを考えればよい。従っ
て、高濃度Ｐ領域の端部を精度良く形成することができ
るのである。また、第３実施例同様、フォトレジスト１
６の位置精度は要求されず、フォトレジストを形成する
必要のある場合（第３実施例で説明している場合のこと
を言う）、ドレイン領域１５ａが完全に覆われるような
精度で十分である。
【００７１】また、ＷＳｉ2 は、金属化合物であるた
め、ゲート電極の抵抗値を低下させる効果もある。以上
をまとめると、上述のようにゲート電極を積層構造にし
て、上層部に金属化合物を用いることは、単にゲート電
極の抵抗値を低下させるのみではなく、注入される不純
物を基板表面に到達しないようにすることができるた
め、第３実施例のようにエネルギーのみで通過させるイ
オン注入をするときに比べ、より高精度に不純物領域の
端部の位置決めが可能となる効果がある。
【００７２】また、上記効果を得るためには、積層構造
のゲート電極を必ずしもポリシリコンとＷＳｉ2 との積
層構造にする必要はなく、上層部が下層部よりも重い原
子量を含む材料を用いればよい。これは、イオン注入さ
れる不純物は、原子量の軽い領域を通過するときよりも
原子量の重い領域を通過するときの方が散乱されやす
く、プロジェクティドレンジが小さくなるためである。
また、電極としての性質を考えれば抵抗値の低い金属材
料を用いるとよい。
【００７３】また、ゲート電極の下層部がシリコン系の
材料からなるときは、イオン遮断層となるゲート電極の
上層部として、シリコンよりも原子量が重く、シリサイ
ドを形成するような材料を用いることができる。例え
ば、ＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 等
がある。これらＷ，Ｍｏ，Ｔｉ，ＣｏはＳｉよりも原子
量が重いため、注入されたイオンの侵入を抑制する能力
が高い。他にもＳｉよりも原子量の重い金属であればイ
オン遮断層となるゲート電極の上層部として適用可能で
ある。
【００７４】次に、図１３及び図１４を用いて図１２に
示す半導体装置の製造方法に関連した製造工程を示す。
図１３（ａ）の工程において、Ｐ型Ｓｉ基板（あるいは
Ｐウェル）１１を用意し、ゲート酸化膜１２を形成す
る。次にゲート電極を形成するために、ポリシリコン１
３ａを堆積する。その後、図１３（ｂ）の工程におい
て、ポリシリコン１３ａの上部にイオン遮断層として例
えばＷＳｉ2 からなるシリサイド（金属珪化物）層１３
ｂをスパッタ蒸着法、またはＣＶＤ法にて形成する。そ
の後、図１３（ｃ）の工程において、異方性エッチング
を行いポリシリコン１３ａとシリサイド層１３ｂとをパ
ターニングし、ゲート電極１３’としてのポリサイド
（金属珪化物とポリシリコンの２層構造）が形成され
る。その後、図１３（ｄ）の工程において、必要に応じ
て酸化膜１４を形成する。その後、Ｎ型不純物であるヒ
素あるいはリンあるいはその両方をイオン注入してドレ
イン領域１５ａ、ソース領域１５ｂを形成する。
【００７５】次に、図１４（ａ）の工程において、フォ
トレジスト１６を形成した状態で、ＲＯＭデータ書き込
み、すなわち、しきい値を上昇させるためのボロンのイ
オン注入を行う。この場合、ボロンイオンの入射角度、
加速電圧（加速エネルギー）、ドーズ量の関係により、
確実にドレイン領域１５ａの端部から、第１実施例で説
明したような所定距離を隔てて高濃度Ｐ領域１７を形成
できる。また、ソース領域１５ｂからの距離、濃度を所
望の値にすることで、しきい値電圧を所望の値に設定す
ることができる。その後、図１４（ｂ）の工程におい
て、フォトレジスト１６を剥離し、全面に例えばＰＳ
Ｇ、ＢＰＳＧ膜等の層間絶縁膜１８を例えば化学気相成
長法、スパッタ法、蒸着法等により形成し、ドレインお
よびソース電極となる部分を開孔してアルミニウムなど
の金属を蒸着し不要部を除去してドレイン電極１９ａお
よびソース電極１９ｂを形成する。
【００７６】また、シリサイド層１３ｂを形成する別の
方法を図１５に示す。これは、サリサイドプロセスを表
すものである。図１５（ａ）の工程において、Ｐ型半導
体基板（あるいはＰ型ウェル領域）１１上にゲート酸化
膜１２及びゲート電極の一部となるポリシリコン１３ａ
をパターニングした状態で、スパッタ法あるいはＣＶＤ
法により酸化膜等の絶縁膜を全面に堆積し、エッチバッ
クを行うことにより、ポリシリコン１３ａの側面にサイ
ドウォール２０を形成し、その後、イオン注入を行い、
ドレイン領域１５ａ及びソース領域１５ｂを形成する。
【００７７】その後、図１５（ｂ）の工程において、
Ｗ，Ｍｏ，Ｔｉ，Ｃｏ等のシリコンよりも原子量の重い
金属材料２０を全面にスパッタ蒸着法で成膜する。その
後、図１５（ｃ）の工程において、熱処理を行うこと
で、ポリシリコン１３ａ、ドレイン領域１５ａ、ソース
領域１５ｂの上部に反応層２２，２３ａ，２３ｂが形成
される。その後、図１５（ｄ）の工程において、選択ウ
ェットエッチングにより金属材料２０の未反応領域を除
去し、その後の熱処理によりポリシリコン１３ａ上にシ
リサイド層１３ｂが形成される。また、同時にドレイン
領域１５ａ、ソース領域１５ｂ上にもシリサイド層２４
ａ，２４ｂが形成される。その後の工程は、図１４と同
様の工程であり、省略する。
【００７８】図１３、１４あるいは図１５に示されるエ
ンハンスメント型ＲＯＭの形成方法においては、イオン
遮断層となるシリサイド層１３ｂによりほぼ完全にゲー
ト電極上面から注入されるイオンの侵入を阻止すること
ができる。これにより、ばらつきが少なく、確実で、安
定したしきい値電圧の設定が可能となる。そして、イオ
ン遮断層となるシリサイド層１３ｂの存在により、高濃
度Ｐ領域の端部を高精度に所望の位置に設定できるた
め、ゲート電極幅が０．５μｍ程度まで微細化が進んで
も、リーク電流の増大を抑えつつ、しきい値電圧を所望
の値まで上昇させることが可能となる。また、図示して
いないＬＤＤ構造を形成する際や、単にソース領域、ド
レイン領域を形成する際にも、同様のことがいえる。
【００７９】また、上記した種々の実施例では、エンハ
ンスメント型トランジスタをＮｃｈトランジスタで構成
するものを示したが、導電型を全て逆にし上記のエンハ
ンスメント型トランジスタをＰｃｈトランジスタで製造
しても全く同様の効果が実現できる。この場合、構造と
しては図１と同じになり、Ｐ型のソース、ドレイン領域
に対し、チャネル領域に高濃度Ｎ領域が形成される。こ
のようにＰｃｈトランジスタとした場合には、ドレイン
領域がマイナス側で大きな電圧が印加されるため、ドレ
イン領域と高濃度Ｎ領域が接していると、その間のＰＮ
接合によりリーク電流の問題が生じる。従って、高濃度
Ｎ領域は、図１に示すものと同様、ドレイン領域と離間
して形成される。
【００８０】すなわち、高濃度Ｐ（あるいはＮ）領域
は、ドレイン領域側あるいはソース領域側に形成される
ＰＮ接合のうち、通常動作においてより大きい逆バイア
スが印加されるＰＮ接合から離間して形成されるもので
ある。なお、上記した実施例では、本発明に係る半導体
装置をＲＯＭに適用するものについて示したが、他の半
導体記憶装置（例えばＥＰＲＯＭなどの２層ゲート電極
構造のメモリ）にも適用が可能であるだけでなく、ロジ
ック回路で用いられるＭＯＳ構造の半導体装置において
も同様に適用し得るものである。
【００８１】また、上記種々の実施例では、基板（Ｐ型
半導体基板）にトランジスタを形成しているが、半導体
基板に形成した、いわゆるウェル領域に形成しても良
い。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＮＯＲ型ＲＯＭにお
けるエンハンスメント型トランジタの断面図である。
【図２】図１に示すエンハンスメント型トランジタの製
造方法を示す工程図である。
【図３】マスクパターンの配置を説明するための説明図
である。
【図４】（ａ）は、エンハンスメント型トランジスタの
断面図である。（ｂ）は、高濃度Ｐを形成するときのマ
スク位置を変化させたときのしきい値あるいはリーク電
流を表すグラフである。
【図５】（ａ）は、従来と第１実施例のものとのしきい
値評価結果を示すグラフである。（ｂ）は、従来と第１
実施例のものとのドレイン電圧を変化させたときのリー
ク電流を表すグラフである。
【図６】従来と第１実施例のものとのリーク特性評価結
果を示すグラフである。
【図７】ＮＯＲ型ＲＯＭの平面パターンを示す図であ
る。
【図８】図７のＮＯＲ型ＲＯＭのＡ−Ａ’断面図であ
る。
【図９】本発明の第２実施例を示す一工程図である。
【図１０】本発明の第３実施例を示す一工程図である。
【図１１】プロジェクティドレンジと注入深さを表す図
である。
【図１２】本発明の第４実施例を示す一工程図である。
【図１３】本発明の第４実施例を示す工程図である。
【図１４】本発明の第４実施例を示す工程図である。
【図１５】本発明の第４実施例を示す工程図である。
【図１６】従来のＲＯＭにおけるエンハンスメント型ト
ランジタの製造方法を示す工程図である。
【符号の説明】
１１ 半導体基板 １２ ゲート酸化膜 １３ ゲート電極 １５ａ ドレイン領域 １５ｂ ソース領域 １７ 高濃度Ｐ領域 １３ａ ポリシリコン １３ｂ シリサイド層 ｄ ドレイン領域と高濃度Ｐ領域との距離
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｍ (72)発明者 岩森 則行 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 川口 勉 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 葛原 剛 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体領域と、 この半導体領域上にゲート絶縁膜を介して形成されたゲ
    ート電極と、 前記半導体領域における前記ゲート電極下のチャネル領
    域を挟んで前記半導体領域の表面に形成された第２導電
    型のソース領域、ドレイン領域と、 前記チャネル領域に形成され前記半導体領域の不純物濃
    度よりも高い不純物濃度を有する第１導電型の高濃度領
    域とを備えたエンハンスメント型の半導体装置におい
    て、 前記高濃度領域は、少なくとも前記ドレイン領域と離間
    して配置されるとともに、実使用時の定格電圧が前記ド
    レイン領域に印加されるときに、前記ドレイン領域と前
    記半導体領域との間に形成されるＰＮ接合から前記半導
    体領域内に拡がる空乏層内部の電界が、アバランシェ降
    伏を発生させる臨界電界に達しないような位置に設定さ
    れていることを特徴とする半導体装置。
  2. 【請求項２】 第１導電型の半導体領域と、 この半導体領域上にゲート絶縁膜を介して形成されたゲ
    ート電極と、 前記半導体領域における前記ゲート電極下のチャネル領
    域を挟んで前記半導体領域の表面に形成された第２導電
    型のソース領域、ドレイン領域と、 前記チャネル領域に形成され前記半導体領域の不純物濃
    度よりも高い不純物濃度を有する第１導電型の高濃度領
    域とを備えたエンハンスメント型の半導体装置におい
    て、 前記高濃度領域は、少なくとも前記ドレイン領域と離間
    して配置されるとともに、実使用時の定格電圧が前記ド
    レイン領域に印加されるときに、前記ドレイン領域と前
    記半導体領域との間に形成されるＰＮ接合から前記半導
    体領域内に拡がる空乏層内部の電界が、トンネル効果に
    よるツェナー降伏を発生させる臨界電界に達しないよう
    な位置に設定されていることを特徴とする半導体装置。
  3. 【請求項３】 第１導電型の半導体領域と、 この半導体領域上にゲート絶縁膜を介して形成されたゲ
    ート電極と、 前記半導体領域における前記ゲート電極下のチャネル領
    域を挟んで前記半導体領域の表面に形成された第２導電
    型のソース領域、ドレイン領域と、 前記チャネル領域に形成され前記半導体領域の不純物濃
    度よりも高い不純物濃度を有する第１導電型の高濃度領
    域とを備えたエンハンスメント型の半導体装置におい
    て、 前記高濃度領域は、少なくとも前記ドレイン領域と離間
    して配置されるとともに、その端部が、実使用時の定格
    電圧が前記ドレイン領域に印加されるときに、前記ドレ
    イン領域と前記半導体領域との間に形成されるＰＮ接合
    から前記半導体領域内に拡がる空乏層が、この高濃度領
    域の内部まで拡がらないような位置に設定されているこ
    とを特徴とする半導体装置。
  4. 【請求項４】 第１導電型の半導体領域と、 この半導体領域上にゲート絶縁膜を介して形成されたゲ
    ート電極と、 前記半導体領域における前記ゲート電極下のチャネル領
    域を挟んで前記半導体領域の表面に形成された第２導電
    型のソース領域、ドレイン領域と、 前記チャネル領域に形成され前記半導体領域の不純物濃
    度よりも高い不純物濃度を有する第１導電型の高濃度領
    域とを備えたエンハンスメント型の半導体装置におい
    て、 前記半導体領域の表面に、前記ドレイン領域の端部と、
    この端部から所定距離隔てて前記高濃度領域の端部が形
    成されており、前記ドレイン領域の端部と前記高濃度領
    域の端部の間の領域の濃度は、前記ドレイン領域および
    高濃度領域の濃度よりも低いものであり、 さらに、前記所定距離は、実使用時の定格電圧が前記ド
    レインに印加されるときに、前記ドレイン領域と前記半
    導体領域との間に形成されるＰＮ接合から前記半導体領
    域内に拡がる空乏層が、前記高濃度領域の内部に拡がら
    ないような距離に設定されていることを特徴とする半導
    体装置。
  5. 【請求項５】 前記高濃度領域は、少なくとも前記ドレ
    イン領域と離間して配置されるとともに、その端部が、
    実使用時の定格電圧が前記ドレインに印加されるとき
    に、前記ドレイン領域と前記半導体領域との間に形成さ
    れるＰＮ接合から前記半導体領域内に拡がる空乏層が到
    達しないような位置に設定されている請求項３に記載の
    半導体装置。
  6. 【請求項６】 前記所定距離は、実使用時の定格電圧が
    前記ドレインに印加されるときに、前記ドレイン領域と
    前記半導体領域との間に形成されるＰＮ接合から前記半
    導体領域内に拡がる空乏層が、前記高濃度領域に到達し
    ないような距離に設定されている請求項４に記載の半導
    体装置。
  7. 【請求項７】 前記高濃度領域の端部と前記ドレイン領
    域の端部との間の領域は前記半導体領域の表面領域であ
    ることを特徴とする請求項１乃至６のいずれか１つに記
    載の半導体装置。
  8. 【請求項８】 前記高濃度領域は前記ソース領域と接し
    て形成されていることを特徴とする請求項１乃至７のい
    ずれか１つに記載の半導体装置。
  9. 【請求項９】 第１導電型の半導体領域と、 この半導体領域上にゲート絶縁膜を介して形成されたゲ
    ート電極と、 前記半導体領域における前記ゲート電極下のチャネル領
    域を挟んで前記半導体領域の表面に形成された第２導電
    型のソース領域、ドレイン領域と、 前記チャネル領域に形成され前記半導体基板の不純物濃
    度よりも高い不純物濃度を有する第１導電型の高濃度領
    域とを備えたエンハンスメント型の半導体装置におい
    て、 前記高濃度領域は、前記ソース領域および前記ドレイン
    領域と離間して形成されている請求項１乃至７のいずれ
    か１つに記載の半導体装置。
  10. 【請求項１０】 前記高濃度領域の不純物濃度によりＭ
    ＩＳ型メモリとして機能させることを特徴とする請求項
    １乃至９のいずれか１つに記載の半導体装置。
  11. 【請求項１１】 前記高濃度不純物領域の不純物濃度に
    より、前記実使用時の定格電圧でオン状態にならないＭ
    ＩＳ型メモリとして機能させることを特徴とする請求項
    １乃至９のいずれか１つに記載の半導体装置。
  12. 【請求項１２】 第１導電型の半導体領域上にゲート絶
    縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側に第２導電型のソース領域、ドレ
    イン領域を形成する工程と、 前記ゲート電極上の前記ドレイン領域側所定位置から前
    記ドレイン領域全てを覆うようにマスクした後、イオン
    注入を行い、前記ゲート電極下の前記半導体領域表面に
    前記半導体領域の不純物濃度よりも高い不純物濃度を有
    する第１導電型の高濃度領域を形成する工程とを備え
    て、エンハンスメント型の半導体装置を製造する方法で
    あって、 前記高濃度領域を形成する工程において、前記高濃度領
    域は、前記イオン注入時の前記マスクの作用により、前
    記マスクで覆われない領域において、前記ゲート電極及
    び前記ゲート絶縁膜を通過する加速エネルギーで第１導
    電型の不純物がイオン注入されることで、少なくとも前
    記ドレイン領域と離間して配置されるとともに、実使用
    時の定格電圧が前記ドレイン領域に印加されるときに、
    前記ドレイン領域と前記半導体領域との間に形成される
    ＰＮ接合から前記半導体領域内に拡がる空乏層内部の電
    界が、アバランシェ降伏を発生させる臨界電界に達しな
    いような位置に設定されることを特徴とする半導体装置
    の製造方法。
  13. 【請求項１３】 第１導電型の半導体領域上にゲート絶
    縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側に第２導電型のソース領域、ドレ
    イン領域を形成する工程と、 前記ゲート電極上の前記ドレイン領域側所定位置から前
    記ドレイン領域全てを覆うようにマスクした後、イオン
    注入を行い、前記ゲート電極下の前記半導体領域表面に
    前記半導体領域の不純物濃度よりも高い不純物濃度を有
    する第１導電型の高濃度領域を形成する工程とを備え
    て、エンハンスメント型の半導体装置を製造する方法で
    あって、 前記高濃度領域を形成する工程において、前記高濃度領
    域は、前記イオン注入時の前記マスクの作用により、前
    記マスクで覆われない領域において、前記ゲート電極及
    び前記ゲート絶縁膜を通過する加速エネルギーで第１導
    電型の不純物がイオン注入されることで、少なくとも前
    記ドレイン領域と離間して配置されるとともに、実使用
    時の定格電圧が前記ドレイン領域に印加されるときに、
    前記ドレイン領域と前記半導体領域との間に形成される
    ＰＮ接合から前記半導体領域内に拡がる空乏層内部の電
    界が、トンネル効果によるツェナー降伏を発生させる臨
    界電界に達しないような位置に設定されることを特徴と
    する半導体装置の製造方法。
  14. 【請求項１４】 第１導電型の半導体領域上にゲート絶
    縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側に第２導電型のソース領域、ドレ
    イン領域を形成する工程と、 前記ゲート電極上の前記ドレイン領域側所定位置から前
    記ドレイン領域全てを覆うようにマスクした後、イオン
    注入を行い、前記ゲート電極下の前記半導体領域表面に
    前記半導体領域の不純物濃度よりも高い不純物濃度を有
    する第１導電型の高濃度領域を形成する工程とを備え
    て、エンハンスメント型の半導体装置を製造する方法で
    あって、 前記高濃度領域を形成する工程において、前記高濃度領
    域は、前記イオン注入時の前記マスクの作用により、前
    記マスクで覆われない領域において、前記ゲート電極及
    び前記ゲート絶縁膜を通過する加速エネルギーで第１導
    電型の不純物がイオン注入されて、前記ドレイン領域と
    の間で離間して形成されるとともに、その端部が、実使
    用時の定格電圧が前記ドレインに印加されるときに、前
    記ドレイン領域と前記半導体領域との間に形成されるＰ
    Ｎ接合から前記半導体領域内に拡がる空乏層が、前記高
    濃度領域の内部に拡がらないような位置に設定されるこ
    とを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記高濃度領域を形成する工程におい
    て、前記高濃度領域は、前記イオン注入時の前記マスク
    の作用により、前記ドレイン領域との間で離間して形成
    されるとともに、その端部が、実使用時の定格電圧が前
    記ドレインに印加されるときに、前記ドレイン領域と前
    記半導体領域との間に形成されるＰＮ接合から前記半導
    体領域内に拡がる空乏層が到達しないような位置に設定
    される請求項１２乃至１４のいずれかに記載の半導体装
    置の製造方法。
  16. 【請求項１６】 前記高濃度領域を形成する工程は、前
    記マスクの作用と前記イオン注入の前記半導体領域に対
    する角度により、前記高濃度領域の端部の位置をコント
    ロールすることを特徴とする請求項１２乃至１５のいず
    れかに記載の半導体装置の製造方法。
  17. 【請求項１７】 前記イオン注入を行う工程は、前記半
    導体基板の表面に対し斜め方向から前記イオン注入を行
    うものである請求項１２乃至１５のいずれかに記載の半
    導体装置の製造方法。
  18. 【請求項１８】 前記高濃度領域を形成する工程は、前
    記マスクを、前記ゲート電極の中央領域を除く前記ドレ
    イン領域側および前記ソース電極側に形成し、このマス
    クの作用により、前記高濃度領域を前記ドレイン領域お
    よび前記ソース領域の両方に対し離間して形成する工程
    であることを特徴とする請求項１２乃至１５に記載の半
    導体装置の製造方法。
  19. 【請求項１９】 前記ゲート電極を形成する工程は、前
    記ゲート絶縁膜上にゲート電極材料を堆積し、パターニ
    ングすることによって現れる側壁により前記ゲート電極
    の幅が設定されるものであり、さらに、前記イオン注入
    を行う工程は、前記第１導電型の不純物が、前記ゲート
    電極の側壁のみを通過し、前記ゲート絶縁膜を通過して
    前記半導体領域にイオン注入される工程である請求項１
    ７に記載の半導体装置の製造方法。
  20. 【請求項２０】 前記ゲート電極を形成する工程は、主
    なゲート電極材料と、この主なゲート電極材料に比べ、
    不純物イオンが通過しにくいイオン注入阻止電極材料と
    を積層形成する工程である請求項１９に記載の半導体装
    置。
  21. 【請求項２１】 前記主なゲート電極材料がシリコン系
    材料からなり、前記イオン注入阻止電極材料が金属とシ
    リコンとの金属化合物からなる請求項２０に記載の半導
    体装置の製造方法。
  22. 【請求項２２】 前記ゲート電極を形成する工程は、前
    記主なゲート電極材料を前記ゲート絶縁膜上に堆積し、
    その上に前記イオン注入阻止電極材料を堆積した後にパ
    ターニングし、ゲート電極を形成する請求項２０あるい
    は２１に記載の半導体記装置の製造方法。
  23. 【請求項２３】 前記ゲート電極を形成する工程は、前
    記主なゲート電極材料を堆積後、パターニングしてゲー
    ト電極パターンを形成し、このゲート電極パターンをマ
    スクとしてソース領域およびドレイン領域を形成した
    後、金属材料をゲート電極パターン、ソース領域及びド
    レイン領域上に堆積し熱処理を行うことにより前記金属
    化合物を形成する請求項２２に記載の半導体装置の製造
    方法。
  24. 【請求項２４】 第１導電型の半導体領域上にゲート絶
    縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側に第２導電型のソース領域、ドレ
    イン領域を形成する工程と、 前記半導体領域表面の前記ソース領域、ドレイン領域間
    のチャネル領域に前記半導体領域の不純物濃度よりも高
    い不純物濃度を有する第１導電型の高濃度領域を形成す
    る工程とを備えて、エンハンスメント型の半導体装置を
    製造する方法において、 前記高濃度領域を形成する工程は、前記イオン注入時の
    前記マスクの作用により、前記マスクで覆われない領域
    において、前記ゲート電極及び前記ゲート絶縁膜を通過
    する加速エネルギーで第１導電型の不純物がイオン注入
    されて、前記半導体領域の表面に、前記高濃度領域の端
    部と前記ドレイン領域の端部とが所定距離隔てて形成さ
    れるものであるとともに、実使用時の定格電圧が前記ド
    レインに印加されるときに、前記ドレイン領域と前記半
    導体領域との間に形成されるＰＮ接合から前記半導体領
    域内に拡がる空乏層が前記高濃度領域内部に拡がらない
    ような距離に設定されることを特徴とする半導体装置の
    製造方法。
  25. 【請求項２５】 前記高濃度領域を形成する工程は、前
    記高濃度領域の端部と前記ドレイン領域の端部とが所定
    距離隔てて形成されるものであるとともに、実使用時の
    定格電圧が前記ドレイン領域に印加されるときに、前記
    ドレイン領域と前記半導体領域との間に形成されるＰＮ
    接合から前記半導体領域内に拡がる空乏層が到達しない
    ような距離に設定される請求項２４に記載の半導体装置
    の製造方法。
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* Cited by examiner, † Cited by third party
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KR100840659B1 (ko) * 2006-09-06 2008-06-24 동부일렉트로닉스 주식회사 디이모스 소자의 제조 방법
JP2010016282A (ja) * 2008-07-07 2010-01-21 Nec Electronics Corp 半導体装置およびその製造方法
WO2012049789A1 (ja) * 2010-10-15 2012-04-19 パナソニック株式会社 不揮発性半導体記憶装置
JP2012114209A (ja) * 2010-11-24 2012-06-14 On Semiconductor Trading Ltd 半導体装置及びその製造方法

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