WO2012049789A1 - 不揮発性半導体記憶装置 - Google Patents

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Definitions

  • the present invention relates to a variable resistance nonvolatile semiconductor memory device having a memory cell composed of a variable resistance element whose resistance value reversibly changes based on an electrical signal and a transistor.
  • variable resistance element has a characteristic that a resistance value is reversibly changed by an electric signal, and further refers to an element capable of recording data corresponding to the resistance value in a nonvolatile manner.
  • the variable resistance element is characterized in that the voltage applied at the time of data writing and erasing can be lowered as compared with a conventional flash memory, and the time required for data writing and erasing is short. Yes.
  • Non-volatile semiconductor memory devices As a nonvolatile semiconductor memory device using a resistance change element, a MOS (metal oxide) semiconductor and a resistance change element are connected in series at the intersection of a bit line, a word line, and a source line arranged orthogonal to each other.
  • MOS metal oxide
  • Non-volatile semiconductor memory devices are generally known in which so-called 1T1R type memory cells connected to are arranged in a matrix.
  • FIG. 14 schematically shows a circuit configuration of a memory cell constituting a conventional nonvolatile semiconductor memory device.
  • the memory cell 100 includes a selection transistor 101 and a resistance change element 105.
  • the selection transistor 101 includes a gate 102, a source 103, and a drain 104 connected to one end of the resistance change element 105.
  • the other end of the resistance change element 105 is connected to the bit line connection terminal 106.
  • FIG. 15 schematically shows an example of the configuration of a memory array of a conventional nonvolatile semiconductor memory device.
  • the memory array includes a plurality of memory cells 100 arranged in a matrix.
  • the gate 102 of each memory cell 100 is connected to one of the word lines WL00, WL01,..., WL0n-1
  • the source 103 is connected to the source line
  • the bit line connection terminal 106 is connected to BL00, BL01,. Connected to one of BL0n-1.
  • the source line is shared by all memory cells, and the connection between the source 103 and the source line is indicated by an arrow.
  • Vwl 3V is applied to the word line WL02
  • the resistance value of the resistance change element 105 in the selected memory cell 100A changes, and data is written.
  • Vwl 3V is applied to the word line WL02
  • Vsl 5V is applied to the source line, and it is not selected.
  • Vbl 5V is applied to the unselected bit lines BL00, BL01, BL03 to BL0n-1.
  • the resistance value of the resistance change element 105 in the selected memory cell 100A changes, and data is erased.
  • the selection transistor 101 when the threshold voltage of the selection transistor 101 is lowered in order to apply a sufficient voltage to the resistance change element 105 at the time of erasing data, the selection transistor 101 should originally be turned off. In operation, there is a problem that current flows through the resistance change element 105.
  • Vbl 5V is applied to the bit line BL02, and the unselected word lines WL00, WL01, WL03 to WL0n ⁇ 1 are applied.
  • Set Vwl 0V.
  • a leakage current flows through the selection transistor 101, and there is a risk of erroneous writing such that the resistance value of the resistance change element 105 of the memory cell 100B changes.
  • an object of the present invention is to realize a nonvolatile semiconductor memory device capable of holding recorded data for a long period of time while maintaining an operating voltage low.
  • the present invention provides a nonvolatile semiconductor memory device in which a change in resistance of a selection transistor is more than a threshold voltage defined by a source / drain and a gate connected to the resistance change element of the selection transistor.
  • the threshold voltage defined by the source / drain and gate on the side opposite to the side connected to the element is set large.
  • a nonvolatile semiconductor memory device includes an enhancement type MISFET formed on a semiconductor substrate having a first conductivity type semiconductor region, and formed on the semiconductor substrate and connected in series with the MISFET.
  • the MISFET includes a first source / drain region and a second source / drain region having a second conductivity type, which are spaced apart from each other above the semiconductor region.
  • the resistance change element is sandwiched between the first electrode and the second electrode, and the first electrode and the second electrode, A variable resistance layer whose resistance value reversibly changes based on electrical signals having different polarities applied to the pole and the second electrode, and the first source / drain region and the resistance change element are connected to each other.
  • the second threshold voltage defined between the gate electrode and the second source / drain region in the MISFET is a first threshold defined between the gate electrode and the first source / drain region. It is set to be larger than the voltage.
  • the voltage drop of the MISFET when the resistance change element is arranged on the ground potential side when the write operation and the erase operation of the memory cell are performed lowers the first threshold voltage.
  • the voltage that can be applied to the resistance change element approaches the power supply voltage because it becomes smaller by being settable. That is, the operating voltage can be set low.
  • the MISFET is sufficiently cut off, so that unnecessary current does not flow through the resistance change element and is recorded. Data can be retained for a long period of time.
  • the impurity concentration of the channel region in the MISFET is preferably higher in the vicinity of the second source / drain region than in the vicinity of the first source / drain region.
  • the portion on the second source / drain region side in the channel region of the MISFET may be formed on the side surface of the stepped portion formed on the upper surface of the semiconductor substrate.
  • the gate insulating film of the MISFET has a charge in the vicinity of the second source / drain region having a polarity that makes the second threshold voltage larger than the first threshold voltage. Is preferably accumulated.
  • variable resistance layer includes a metal oxide
  • the reversible resistance value change is caused by a redox reaction that occurs in at least a partial region of the variable resistance layer. Is preferred.
  • tantalum oxide, titanium oxide or cobalt oxide can be used as the metal oxide.
  • recorded data can be retained for a long period of time while maintaining the operating voltage low.
  • FIG. 1A and 1B show a nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 1A is a schematic cross-sectional view, and FIG. It is a circuit diagram.
  • FIG. 2 is a circuit diagram showing a memory array configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIGS. 3A to 3D are diagrams for explaining the set operation in the first operation mode of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4A to FIG. 4D are diagrams for explaining the reset operation in the first operation mode of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 1A is a schematic cross-sectional view
  • FIG. It is a circuit diagram.
  • FIG. 2 is a circuit diagram showing a memory array configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIGS. 3A to 3D are diagrams for explaining the set operation in the
  • FIG. 5 is a view for explaining the read operation in the first operation mode of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 6A to FIG. 6D are diagrams for explaining the set operation in the second operation mode of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIGS. 7A to 7D are diagrams for explaining the reset operation in the second operation mode of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 8 is a diagram for explaining the read operation in the second operation mode of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 9D are schematic cross-sectional views in order of steps showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view of one step showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 11A and FIG. 11B show a nonvolatile semiconductor memory device according to the second embodiment of the present invention,
  • FIG. 11A is a schematic cross-sectional view, and
  • FIG. It is a circuit diagram.
  • FIG. 12A to FIG. 12D are schematic cross-sectional views in order of steps showing the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 13A and 13B show a nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 13A is a schematic cross-sectional view
  • FIG. It is a circuit diagram.
  • FIG. 14 is a circuit diagram showing a conventional nonvolatile semiconductor memory device.
  • FIG. 15 is a circuit diagram showing a memory array configuration of a conventional nonvolatile semiconductor memory device.
  • a memory cell 50 includes, for example, an enhancement-type N-type MISFET (metal-insulator-semiconductor-field-effect-transistor) formed on a semiconductor substrate 1 made of P-type silicon. And a resistance change element 30.
  • MISFET metal-insulator-semiconductor-field-effect-transistor
  • the selection transistor 20 has a gate insulating film 2 formed on the main surface of the semiconductor substrate 1 and a gate electrode 3 formed on the gate insulating film 2.
  • a first N-type source / drain region 4 and a second N-type source / drain region 5 are formed in the gate length direction side of the gate electrode 3 on the semiconductor substrate 1, respectively.
  • a P-type diffusion layer 6 having an impurity concentration higher than that of the semiconductor substrate 1 is formed on the upper side of the semiconductor substrate 1 below the gate electrode 3 and in the vicinity of the second N-type source / drain region 5. .
  • the overlapping width of the P-type diffusion layer 6 and the gate electrode 3 in the gate length direction is about one fifth to one half of the width of the gate electrode 3 in the gate length direction.
  • the second threshold voltage V TH2 on the second N-type source / drain region 5 side in the selection transistor 20 is set to 0.4 V to 0.5 V, for example, and the first N-type source / drain in the selection transistor 20 is set.
  • the first threshold voltage V TH1 on the drain region 4 side is set to 0.1 V to 0.2 V, for example.
  • the second N-type source / drain region 5 is connected to a source line terminal 22 which is a metal wiring layer through a contact 21 formed thereon.
  • the first N-type source / drain region 4 is connected to the resistance change element 30 through a contact 21, a metal wiring layer 23, and a first via 24 formed thereon.
  • the resistance change element 30 is connected to the bit line terminal 26 via the second via 25 formed thereon.
  • the resistance change element 30 includes a lower electrode 30a, a resistance change layer (variable resistance layer) 30b, and an upper electrode 30c, which are sequentially formed from the bottom.
  • the lower electrode 30a and the upper electrode 30c are made of a metal such as Pt (platinum) or Au (gold), and the resistance change layer 30b is made of, for example, tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ), or cobalt oxide. It is made of a metal oxide such as (CoO) and has a thickness of about 10 nm to 100 nm.
  • FIG. 2 shows a memory array configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • the memory array according to the present embodiment has a plurality of memory cells 50 arranged in n rows ⁇ m columns.
  • n is 512, for example, and m is 1024, for example.
  • the gate electrode 3 is connected to one of the word lines WL00, WL01,..., WL0n-1
  • the source line terminal 22 is connected to one of the source lines SL00, SL01,.
  • the bit line terminal 26 is connected to one of BL00, BL01,..., BL0m-1.
  • (Write or set operation [1]) 3A to 3D show a write or set operation for the memory cell 50, that is, the resistance value of the resistance change element 30 is changed from a high resistance state (HRS) to a low resistance state (LRS). : Schematically shows a first operation when transitioning to a low resistance state).
  • both the word line WL and the source line SL are selected, and a voltage V WL_SET of about 2.0 V, for example, is applied to the gate electrode 3, and the source line terminal 22 is applied to the source line terminal 22.
  • a pulse voltage V SL_SET of about 2.0 V is applied.
  • the bit line terminal 26 is connected to the ground potential.
  • FIG. 3B shows current-voltage characteristics during the set operation in the variable resistance element 30. Since the selection transistor 20 is connected to the resistance change element 30 on the ground potential side, the voltage intercept in the current-voltage characteristic is the first N-type source / drain region in the selection transistor 20 from the value of the word line voltage V WL_SET. The value is obtained by subtracting the value of the first threshold voltage V TH1 on the 4th side. Therefore, when the pulse voltage VSL_SET is applied to the source line SL while the word line voltage VWL_SET is applied, the current flowing through the resistance change element 30 and the voltage at both ends of the resistance change element 30 change along the arrow HRS. To do.
  • the initial value before setting the resistance value of the resistance change element 30 is, for example, about 1 M ⁇ .
  • a certain value for example, about 1.0 V
  • oxygen ions move to the lower electrode 30 a side in the resistance change layer 30 b constituting the resistance change element 30.
  • a reduction reaction occurs on the upper electrode 30c side of the resistance change layer 30b, so that the metal oxide is deficient in oxygen, and the resistance value of the resistance change layer 30b decreases.
  • the resistance change element 30 transitions from HRS to LRS, and the current flowing through the resistance change element 30 rapidly increases from about 1 ⁇ A to about 100 ⁇ A, for example.
  • the resistance value of the resistance change element 30 is, for example, about 10 k ⁇ .
  • the current flowing through the resistance change element 30 is limited by the current-voltage characteristics of the selection transistor 20, so if it reaches the set operation point shown in FIG. never exceed.
  • the current-voltage characteristic of the selection transistor 20 is increased diagonally upward (both voltage and current are Therefore, the current value at the set operation point can be increased without increasing the value of the word line voltage V WL_SET .
  • FIG. 3C shows a state in which the word line WL is not selected in the set operation, and the gate electrode 3 is connected to the ground potential together with the bit line terminal 26.
  • the voltage applied to both ends of the variable resistance element 30 is approximately 0 V, and the leakage current flowing through the selection transistor 20 is so small that it can be ignored.
  • FIG. 3D shows a state in which the source line SL is not selected in the set operation, and the source line terminal 22 and the bit line terminal 26 are both connected to the ground potential. In this state, since the source line terminal 22 and the bit line terminal 26 are at the same potential, no current flows through the resistance change element 30.
  • (Erase or reset operation [part 1]) 4A to 4D show an erase or reset operation for the memory cell 50, that is, the resistance value of the resistance change element 30 is changed from the low resistance state (LRS) to the high resistance state (HRS).
  • the first operation at the time is schematically shown.
  • both the word line WL and the bit line BL are selected, and a voltage V WL_RESET of about 2.0 V, for example, is applied to the gate electrode 3, and the bit line terminal 26 is applied to the bit line terminal 26.
  • a pulse voltage VBL_RESET of about 2.0V is applied.
  • the source line terminal 22 is connected to the ground potential. In this way, a voltage whose polarity is inverted with respect to the set operation shown in FIG. 3A is applied to the resistance change element 30 during the reset operation.
  • FIG. 4B shows current-voltage characteristics during the reset operation of the variable resistance element 30.
  • the voltage intercept is the bit line voltage VBL_RESET , and there is no voltage drop due to the threshold voltage of the selection transistor 20. Therefore, when the pulse voltage VBL_RESET is applied to the bit line while the word line voltage VWL_RESET is applied, the current flowing through the resistance change element 30 and the voltage across the resistance change element 30 change along the arrow LRS. .
  • the initial value before resetting the resistance value of the resistance change element 30 is, for example, about 10 k ⁇ .
  • a certain value for example, about 1.0 V
  • oxygen ions move to the upper electrode 30 c side in the resistance change layer 30 b constituting the resistance change element 30.
  • an oxidation reaction occurs on the upper electrode 30c side of the resistance change layer 30b, so that the resistance change element 30 transitions from LRS to HRS, and the current flowing through the resistance change element 30 suddenly increases from about 100 ⁇ A to about 1 ⁇ A, for example. Decrease.
  • the resistance value of the resistance change element 30 is, for example, about 1 M ⁇ .
  • the current flowing through the resistance change element 30 is limited by the current-voltage characteristics of the selection transistor 20, and therefore reaches the reset operation point in FIG.
  • FIG. 4C shows a state where the word line WL is not selected in the reset operation, and the gate electrode 3 is connected to the ground potential together with the source line terminal 22.
  • the threshold voltage V TH2 of the selection transistor 20 to a sufficiently high value, for example, 0.4 V to 0.5 V, the leakage current flowing through the resistance change element 30 can be reduced to a negligible level.
  • FIG. 4D shows a state where the bit line BL is not selected in the reset operation, and the source line terminal 22 and the bit line terminal 26 are both connected to the ground potential. In this state, since the source line terminal 22 and the bit line terminal 26 are at the same potential, no current flows through the resistance change element 30.
  • FIG. 5 schematically shows a read operation of the memory cell 50.
  • both the word line WL and the bit line BL are selected, the voltage V WL_READ of about 1.5 V, for example, is applied to the gate electrode 3, and the bit line terminal 26 has, for example, 0.
  • a voltage V BL_READ of about 5V is applied.
  • the source line terminal 22 is connected to the ground potential. In this state, it is possible to determine whether the resistance change element 30 is in the high resistance state (HRS) or the low resistance state (LRS) based on the magnitude of the current flowing through the bit line terminal 26, and to read the stored data. Can do.
  • the memory cell 50 When either the word line WL or the bit line BL is at the ground potential, the memory cell 50 is in a non-selected state, and no current flows through the memory cell 50.
  • (Write or set operation [part 2]) 6A to 6D show a write or set operation of the memory cell 50, that is, the resistance value of the resistance change element 30 is changed from the high resistance state (HRS) to the low resistance state (LRS). The second operation at that time is schematically shown.
  • the source line SL is set to a high potential and the bit line BL is set to a low potential during the set operation.
  • the bit line BL is set to a high potential and the source line SL is set to a low potential.
  • the bit line BL is set to a high potential during the set operation, the source line SL is set to a low potential, the source line SL is set to a high potential during the reset operation, and the bit line BL is set to a low potential.
  • both the word line WL and the bit line BL are selected, and a voltage V WL_SET of about 2.0 V, for example, is applied to the gate electrode 3, and the bit line terminal 26 is applied to the bit line terminal 26.
  • a pulse voltage VBL_SET of about 2.0V is applied.
  • the source line terminal 22 is connected to the ground potential.
  • FIG. 6B shows current-voltage characteristics during the set operation in the variable resistance element 30.
  • the intercept of the voltage is the bit line voltage VBL_SET , and there is no voltage drop due to the threshold voltage of the selection transistor 20. Accordingly, when the pulse voltage VBL_SET is applied to the bit line while the word line voltage VWL_SET is applied, the current flowing through the resistance change element 30 and the voltage at both ends of the resistance change element 30 change along the arrow HRS. .
  • the initial value before setting the resistance value of the resistance change element 30 is, for example, about 1 M ⁇ .
  • a certain value for example, about 1.0 V
  • oxygen ions move to the upper electrode 30 c side in the resistance change layer 30 b constituting the resistance change element 30.
  • a reduction reaction occurs on the lower electrode 30a side of the resistance change layer 30b, so that the resistance change element 30 transitions from HRS to LRS, and the current flowing through the resistance change element 30 suddenly increases from about 1 ⁇ A to about 100 ⁇ A, for example. Increase.
  • the resistance value of the resistance change element 30 is, for example, about 10 k ⁇ .
  • the current flowing through the resistance change element 30 is limited by the current-voltage characteristics of the selection transistor 20, and therefore reaches the set operation point shown in FIG.
  • FIG. 6C shows a state in which the word line WL is not selected in the set operation, and the gate electrode 3 is connected to the ground potential together with the source line terminal 22.
  • the threshold voltage V TH2 of the selection transistor 20 is set to be sufficiently high, for example, 0.4 V to 0.5 V, the leakage current flowing through the resistance change element 30 can be reduced to a negligible level.
  • FIG. 6D shows a state in which the bit line is not selected in the set operation, and the source line terminal 22 and the bit line terminal 26 are both connected to the ground potential. In this state, since the source line terminal 22 and the bit line terminal 26 are at the same potential, no current flows through the resistance change element 30.
  • (Erase or reset operation [2]) 7A to 7D show an erase or reset operation for the memory cell 50, that is, the resistance value of the resistance change element 30 is changed from the low resistance state (LRS) to the high resistance state (HRS). The second operation at that time is schematically shown.
  • the word line WL and the source line SL are both selected in the memory cell 50, a voltage V WL_RESET of about 2.0 V, for example, is applied to the gate electrode 3, and the source line terminal 22 is applied to the source line terminal 22.
  • a pulse voltage VSL_RESET of about 2.0V is applied.
  • the bit line terminal 26 is connected to the ground potential. In this way, a voltage whose polarity is inverted with respect to the set operation shown in FIG. 6A is applied to the resistance change element 30 during the reset operation.
  • FIG. 7B shows current-voltage characteristics during the reset operation of the variable resistance element 30. Since the resistance change element 30 is connected to the ground potential side of the selection transistor 20, the voltage intercept in the current-voltage characteristics is the first N-type source / drain region in the selection transistor 20 from the value of the word line voltage V WL_RESET. The value is obtained by subtracting the value of the first threshold voltage V TH1 on the 4th side. Therefore, when the pulse voltage VSL_RESET is applied to the source line SL while the word line voltage VWL_RESET is applied, the current flowing through the resistance change element 30 and the voltage between both ends of the resistance change element 30 change along the arrow LRS. To do.
  • the initial value before resetting the resistance value of the resistance change element 30 is, for example, about 10 k ⁇ .
  • a certain value for example, about 1.0 V
  • oxygen ions move to the lower electrode 30 a side in the resistance change layer 30 b constituting the resistance change element 30.
  • an oxidation reaction occurs on the lower electrode 30a side of the resistance change layer 30b, so that the resistance change element 30 transitions from LRS to HRS, and the current flowing through the resistance change element 30 suddenly increases from about 100 ⁇ A to about 1 ⁇ A, for example. Decrease.
  • the resistance value of the resistance change element 30 is, for example, about 1 M ⁇ .
  • the current flowing through the resistance change element 30 is limited by the current-voltage characteristics of the selection transistor 20, so if it reaches the reset operation point shown in FIG. None exceed.
  • the current-voltage characteristic of the selection transistor 20 is increased diagonally upward (both voltage and current are Therefore, the current value at the reset operation point can be increased without increasing the value of the word line voltage V WL_RESET .
  • FIG. 7C shows a state where the word line WL is not selected in the reset operation, and the gate electrode 3 is connected to the ground potential together with the bit line terminal 26.
  • the voltage applied to both ends of the variable resistance element 30 is approximately 0 V, and the leakage current flowing through the selection transistor 20 is so small that it can be ignored.
  • FIG. 7D shows a state where the source line SL is not selected in the reset operation, and the source line terminal 22 and the bit line terminal 26 are both connected to the ground potential. In this state, since the source line terminal 22 and the bit line terminal 26 are at the same potential, no current flows through the resistance change element 30.
  • FIG. 8 schematically shows a read operation of the memory cell 50.
  • both the word line WL and the bit line BL are selected, the voltage V WL_READ of about 1.5 V, for example, is applied to the gate electrode 3, and the bit line terminal 26 has, for example, 0.
  • a voltage V BL_READ of about 5V is applied.
  • the source line terminal 22 is connected to the ground potential. In this state, it is possible to determine whether the state of the resistance change element 30 is the high resistance state (HRS) or the low resistance state (LRS) based on the magnitude of the current flowing through the bit line terminal 26, and to read the stored data. it can.
  • HRS high resistance state
  • LRS low resistance state
  • the memory cell 50 When either the word line WL or the bit line BL is at the ground potential, the memory cell 50 is in a non-selected state, and no current flows through the memory cell 50.
  • the first embodiment it is possible to realize a nonvolatile semiconductor memory device that can hold recorded data for a long period of time while maintaining an operating voltage low.
  • a gate insulating film forming film made of silicon oxide (SiO 2 ), and the gate insulating film forming film A gate electrode formation film made of polysilicon, for example, is sequentially formed thereon. Thereafter, the gate electrode formation film and the gate insulating film formation film are sequentially patterned by lithography and dry etching to form the gate electrode 3 and the underlying gate insulating film 2. Note that the gate insulating film 2 is not necessarily patterned, and may be left on the main surface of the semiconductor substrate 1.
  • the constituent materials of the gate insulating film 2 and the gate electrode 3 are not limited to the above-described silicon oxide and polysilicon, and known materials can be used.
  • oblique ion implantation of P-type impurities is performed only in one region in the gate length direction of the gate electrode 3 on the upper portion of the semiconductor substrate 1 using at least the gate electrode 3 as a mask.
  • the P-type diffusion layer 6 having a higher impurity concentration than that of the semiconductor substrate 1 is selectively formed in one region of the semiconductor substrate 1 in the gate length direction of the gate electrode 3.
  • the P-type diffusion layer 6 is diffused in a direction (lateral direction) parallel to the main surface of the substrate over a region of about one fifth to one half of the width of the gate electrode 3 in the gate length direction.
  • the P-type diffusion layer 6 extends to the lower side of the gate electrode 3 and has a region overlapping the gate electrode 3.
  • the surface impurity concentration of the semiconductor substrate 1 is, for example, 3 ⁇ 10 17 cm ⁇ 2
  • the surface impurity concentration of the P-type diffusion layer 6 may be, for example, about 1 ⁇ 10 18 cm ⁇ 2 .
  • N-type impurities are ion-implanted into the upper portion of the semiconductor substrate 1 using at least the gate electrode 3 as a mask.
  • the first N-type source / drain region 4 and the second N-type source / drain region 5 are selectively formed in regions on both sides of the gate electrode 3 in the gate length direction of the semiconductor substrate 1.
  • the source / drain region formed in the region opposite to the P-type diffusion layer 6 is defined as the first N-type source / drain region 4, and the source / drain region formed in the region overlapping the P-type diffusion layer 6 is used.
  • the drain region be a second N-type source / drain region 5.
  • an interlayer insulating film (not shown) is formed on the semiconductor substrate 1 so as to cover the gate insulating film 2 and the gate electrode 3, and then chemical mechanical polishing (CMP). )
  • CMP chemical mechanical polishing
  • the upper surface of the interlayer insulating film is planarized by the method or the like.
  • contact plugs 21 electrically connected to the first N-type source / drain regions 4 and the second N-type source / drain regions 5 are formed in the planarized interlayer insulating film.
  • a source line terminal 22 which is a metal wiring is formed on the contact plug 21 connected to the second N-type source / drain region 5, and the first N-type source / drain region is formed.
  • a metal wiring layer 23 is formed on the contact plug 21 connected to the semiconductor device 4.
  • the selection transistor 20 including the gate insulating film 2, the gate electrode 3, the first N-type source / drain region 4, the second N-type source / drain region 5, and the P-type diffusion layer 6 is formed.
  • the P-type diffusion layer 6 is formed only in the channel region formed below the gate electrode 3 of the semiconductor substrate 1 and on the second N-type source / drain region 5 side. Therefore, the threshold voltage of the selection transistor 20 is higher on the second N-type source / drain region 5 side than on the first N-type source / drain region 4 side.
  • the resistance change element 30 includes the lower electrode 30a, the resistance change layer 30b, and the upper electrode 30c.
  • the selection transistor 20 is an N-type MISFET, but a P-type MISFET may be used.
  • bit lines BL and the source lines SL are arranged in parallel and the word lines WL are arranged so as to be orthogonal to them, but this is not restrictive.
  • bit line BL and the source line may be orthogonal to each other, and the word line WL and the source line SL may be parallel to each other.
  • the memory cell 50 includes, for example, an enhancement type N-type MISFET formed on a semiconductor substrate 1 made of P-type silicon, a resistance transistor 20 and a resistance And a change element 30.
  • an enhancement type N-type MISFET formed on a semiconductor substrate 1 made of P-type silicon
  • a resistance transistor 20 and a resistance And a change element 30.
  • FIG. 11 the same components as those shown in FIG.
  • the vertical channel region 7 having an impurity concentration higher than that of the semiconductor substrate 1 is provided on the second N-type source / drain region 5 side connected to the source line terminal 22 in the channel region of the selection transistor 20. Is formed.
  • a step portion is formed on the main surface of the semiconductor substrate 1 made of P-type silicon, and a gate insulating film 2 is interposed in a corner portion formed by a lower step of the step portion and a wall surface connected thereto.
  • a gate electrode 3 is formed.
  • a second N-type source / drain region 5 is formed above the step portion of the semiconductor substrate 1, and a first N-type source / drain region 4 is formed below the step portion.
  • the semiconductor substrate 1 is covered so as to cover the periphery of the second N-type source / drain region 5, specifically, the vicinity of the side surface and the lower surface of the second N-type source / drain region 5.
  • a P type diffusion layer 8 having a higher impurity concentration is formed.
  • the vertical channel region 7 is formed in the semiconductor substrate 1 near the wall surface of the stepped portion and in contact with the gate insulating film 2, and the region included in the P-type diffusion layer 8 in the vertical channel region 7 is the semiconductor
  • the P-type impurity concentration is higher than that of the substrate 1.
  • the second threshold voltage V TH2 on the second N-type source / drain region 5 side in the selection transistor 20 is, for example, 0.4 V to 0.5 V
  • the first threshold voltage on the first N-type source / drain region 4 side is, for example.
  • the threshold voltage V TH1 is 0.1 V to 0.2 V, for example.
  • variable resistance element 30 is formed through the first N-type source / drain region 4, the contact plug 21, the metal wiring layer 23, and the first via 24.
  • the resistance change element 30 includes a lower electrode 30a, a resistance change layer 30b, and an upper electrode 30c. That is, the lower electrode 30a and the upper electrode 30c are made of a metal such as Pt (platinum) or Au (gold), and the resistance change layer 30b is made of, for example, tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ) or It is made of a metal oxide such as cobalt oxide (CoO), and its film thickness is about 10 nm to 100 nm.
  • a metal such as Pt (platinum) or Au (gold
  • the resistance change layer 30b is made of, for example, tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ) or It is made of a metal oxide such as cobalt oxide (CoO), and its film thickness is about 10 nm to 100 nm.
  • the configuration shown in FIG. 2 can be used as the memory array configuration.
  • the operation of the memory cell 50 is the same as that of the first embodiment.
  • the second embodiment it is possible to realize a nonvolatile semiconductor memory device capable of holding recorded data for a long period of time while maintaining the operating voltage low.
  • a P-type diffusion layer 8 is formed on an upper portion of a semiconductor substrate 1 made of P-type silicon by ion implantation.
  • the surface impurity concentration of the P-type diffusion layer 8 is, for example, about 1 ⁇ 10 18 cm ⁇ 2 and the depth is about 0.1 ⁇ m.
  • the impurity concentration of the P-type diffusion layer 8 is high on the surface side of the P-type diffusion layer 8 and gradually decreases in the depth direction.
  • a step portion is formed by etching a part of the semiconductor substrate 1 by lithography and etching, and a vertical channel region 7 is formed on the wall portion of the step portion.
  • the etching depth with respect to the semiconductor substrate 1 when forming the vertical channel region 7 may be substantially the same as the depth of the P-type diffusion layer 8 or may be deeper than the P-type diffusion layer 8.
  • the gate electrode 3 with the gate insulating film 2 interposed is formed so as to face the lower step and the wall surface of the stepped portion.
  • N-type impurities are ion-implanted into the upper portion of the semiconductor substrate 1 using at least the gate electrode 3 as a mask.
  • the first N-type source / drain region 4 is formed in the semiconductor substrate 1 on both sides in the gate length direction of the gate electrode 3 in the lower portion of the step portion, and the second n-type region is formed on the upper portion of the step portion.
  • N-type source / drain regions 5 are selectively formed.
  • the vertical channel region 7 has a memory cell 50 having a higher impurity concentration than the other channel regions. .
  • the vertical channel region 7 formed in the step portion of the semiconductor substrate 1 is formed on the second N-type source / drain region 5 side of the upper portion of the step portion. Since the type diffusion layer 8 is included, the second threshold value V TH2 on the second N-type source / drain region 5 side in the selection transistor 20 is changed to the first threshold voltage V TH on the first N-type source / drain region 4 side. It can be set higher than TH1 .
  • the selection transistor 20 is an N-type MISFET, but a P-type MISFET may be used.
  • bit lines BL and the source lines SL are arranged in parallel and the word lines WL are arranged so as to be orthogonal to them, but the present invention is not limited to this.
  • bit line BL and the source line may be orthogonal to each other, and the word line WL and the source line SL may be parallel to each other.
  • the memory cell 50 includes, for example, an enhancement type N-type MISFET formed on the semiconductor substrate 1 made of P-type silicon, a resistance transistor 20 and a resistance And a change element 30.
  • an enhancement type N-type MISFET formed on the semiconductor substrate 1 made of P-type silicon
  • a resistance transistor 20 and a resistance And a change element 30.
  • FIG. 13 the same components as those shown in FIG.
  • the third embodiment is characterized in that a negative charge 9 is captured on the second N-type source / drain region 5 side connected to the source line terminal 22 in the gate insulating film 2 of the selection transistor 20. To do.
  • the second threshold voltage V TH2 on the second N-type source / drain region 5 side in the selection transistor 20 is set to 0.4 V to 0.5 V, for example, and the first N-type source / drain region 4 side is set.
  • the first threshold voltage V TH1 is set to 0.1 V to 0.2 V, for example.
  • a predetermined gap is formed between the first N-type source / drain region 5 and the semiconductor substrate 1 in the selection transistor 20.
  • a hot carrier may be generated by applying a voltage or passing a current through the channel region of the selection transistor 20.
  • the nonvolatile semiconductor memory device can hold recorded data for a long period of time while maintaining the operating voltage low.
  • the resistance change element 30 is comprised from the lower electrode 30a, the resistance change layer 30b, and the upper electrode 30c similarly to 1st Embodiment. That is, the lower electrode 30a and the upper electrode 30c are made of a metal such as Pt (platinum) or Au (gold), and the resistance change layer 30b is made of, for example, tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ) or It is made of a metal oxide such as cobalt oxide (CoO), and its film thickness is about 10 nm to 100 nm.
  • a metal such as Pt (platinum) or Au (gold
  • the resistance change layer 30b is made of, for example, tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ) or It is made of a metal oxide such as cobalt oxide (CoO), and its film thickness is about 10 nm to 100 nm.
  • the configuration shown in FIG. 2 can be used as the memory array configuration.
  • the operation of the memory cell 50 is the same as that of the first embodiment.
  • the selection transistor 20 is an N-type MISFET, but a P-type MISFET may be used.
  • a P-type MISFET When a P-type MISFET is used, a positive charge may be captured on the second N-type source / drain region 5 side of the gate insulating film 2 instead of the negative charge 9.
  • bit lines BL and the source lines SL are arranged in parallel and the word lines WL are arranged so as to be orthogonal to them, but the present invention is not limited to this.
  • bit line BL and the source line may be orthogonal to each other, and the word line WL and the source line SL may be parallel to each other.
  • the nonvolatile semiconductor memory device can retain recorded data for a long period of time while maintaining an operating voltage low, and in particular, a memory device used in various electronic devices such as a mobile phone.
  • a nonvolatile memory device mounted on a semiconductor integrated circuit such as a microcontroller.

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Abstract

　Ｎ型のＭＩＳＦＥＴからなる選択トランジスタ（２０）は、半導体基板（１）の上部に互いに間隔をおいて設けられたＮ型ソース・ドレイン領域（４）及び（５）と、半導体基板（１）の上部におけるＮ型ソース・ドレイン領域（４）及び（５）との間に形成されるチャネル領域と、チャネル領域の上にゲート絶縁膜（２）を介して形成されたゲート電極（３）とを有する。抵抗変化素子（３）は、下部電極（３０ａ）及び上部電極（３０ｃ）と、その間に挟まれ且つ極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層（３０ｂ）とを有する。ＭＩＳＦＥＴにおけるゲート電極とＮ型ソース・ドレイン領域（５）との間で規定される第２の閾値電圧は、ゲート電極とＮ型ソース・ドレイン領域（４）との間で規定される第１の閾値電圧よりも大きい。

Description

不揮発性半導体記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとから構成されたメモリセルを有する抵抗変化型不揮発性半導体記憶装置に関する。
　近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性半導体記憶装置の研究と開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化するという特性を有し、さらには、この抵抗値と対応したデータを不揮発的に記録することが可能な素子をいう。抵抗変化素子は、従来からあるフラッシュメモリと比較して、データの書き込み時及び消去時に印加する電圧を低くすることができ、また、データの書き込み及び消去に要する時間が短いという特徴を有している。
　抵抗変化素子を用いた不揮発性半導体記憶装置として、互いに直交するように配置されたビット線とワード線及びソース線との交点の位置に、ＭＯＳ(metal oxide semiconductor）トランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状に配置した不揮発性半導体記憶装置が一般に知られている。
　以下、従来の不揮発性半導体記憶装置の構造及びその動作について図面を参照しながら説明する（例えば、特許文献１を参照。）。
　図１４は従来の不揮発性半導体記憶装置を構成するメモリセルの回路構成を模式的に表している。図１４に示すように、メモリセル１００は、選択トランジスタ１０１と抵抗変化素子１０５とから構成されている。選択トランジスタ１０１は、ゲート１０２と、ソース１０３と、抵抗変化素子１０５の一端と接続されたドレイン１０４とを有している。抵抗変化素子１０５の他端は、ビット線接続端子１０６と接続されている。
　図１５は従来の不揮発性半導体記憶装置のメモリアレイの構成の一例を模式的に表している。図１５に示すように、メモリアレイは、複数のメモリセル１００がマトリックス状に配置されて構成される。各メモリセル１００のゲート１０２は、それぞれワード線ＷＬ００、ＷＬ０１、…、ＷＬ０ｎ－１のいずれかと接続され、ソース１０３はソース線と接続され、ビット線接続端子１０６は、それぞれＢＬ００、ＢＬ０１、…、ＢＬ０ｎ－１のいずれかと接続される。なお、ソース線は全メモリセルで共有され、ソース１０３とソース線との接続は矢印で表している。
　以下、図１５において、ワード線ＷＬ０２及びビット線ＢＬ０２によって選択され、破線で囲まれたメモリセル１００Ａに対して、データの書き込み、消去及び読み出し動作を行う場合について説明する。
　選択されたメモリセル１００Ａに対するデータの書き込みは、ワード線ＷＬ０２に例えばＶｗｌ＝３Ｖを印加し、ビット線ＢＬ０２に例えばＶｂｌ＝５Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３～ＷＬ０ｎ－１及びビット線ＢＬ００、ＢＬ０１、ＢＬ０３～ＢＬ０ｎ－１を、Ｖｗｌ＝Ｖｂｌ＝０Ｖに設定する。これにより、選択されたメモリセル１００Ａにおける抵抗変化素子１０５の抵抗値が変化して、データが書き込まれる。
　選択されたメモリセル１００Ａに対するデータの消去は、ワード線ＷＬ０２に例えばＶｗｌ＝３Ｖを印加し、ビット線ＢＬ０２をＶｂｌ＝０Ｖに設定し、ソース線に例えばＶｓｌ＝５Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３～ＷＬ０ｎ－１をＶｗｌ＝０Ｖに設定し、選択されていないビット線ＢＬ００、ＢＬ０１、ＢＬ０３～ＢＬ０ｎ－１に、Ｖｂｌ＝５Ｖを印加する。これにより、選択されたメモリセル１００Ａにおける抵抗変化素子１０５の抵抗値が変化して、データが消去される。
　このように、抵抗変化素子１０５に、極性が互いに逆の電圧を印加することにより、データの書き込み及び消去を行える。
特開２００４－１８５７２３号公報
　しかしながら、前記従来の不揮発性半導体記憶装置は、データの消去時に抵抗変化素子１０５に十分な電圧を印加するために選択トランジスタ１０１の閾値電圧を低くすると、本来、選択トランジスタ１０１がオフ状態になるべき動作においても抵抗変化素子１０５に電流が流れてしまうという問題がある。
　例えば、図１５において、選択された不揮発性半導体メモリセル１００Ａにデータを書き込む場合に、ビット線ＢＬ０２に例えばＶｂｌ＝５Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３～ＷＬ０ｎ－１をＶｗｌ＝０Ｖに設定する。しかしながら、例えば、選択されていないメモリセル１００Ｂにおいて、選択トランジスタ１０１に漏れ電流が流れ、メモリセル１００Ｂの抵抗変化素子１０５の抵抗値が変化するという誤書き込みが生じるおそれがある。
　このように、選択されていないメモリセル１００Ｂの抵抗変化素子１０５に不要な電流が流れると、本来、高抵抗状態であるべきところが、時間と共に抵抗値が低くなるという誤動作、またはこれとは逆に、本来、低抵抗状態であるべきところが、時間と共に抵抗値が高くなるという誤動作を生じるおそれがあり、記録されたデータを長期間にわたって安定して保持することができないという問題が生じる。このため、選択トランジスタ１０１の閾値電圧を十分に低くすることができず、従って、動作電圧も低くすることができない。
　本発明は、前記の問題に鑑み、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本発明は、不揮発性半導体記憶装置を、選択トランジスタの抵抗変化素子と接続される側のソース・ドレインとゲートで規定される閾値電圧よりも、選択トランジスタの抵抗変化素子と接続される側と反対側のソース・ドレインとゲートで規定される閾値電圧を大きく設定する構成とする。
　具体的に、本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体領域を有する半導体基板に形成されたエンハンスメント型のＭＩＳＦＥＴと、半導体基板の上に形成され、ＭＩＳＦＥＴと直列に接続された抵抗変化素子とから構成されるメモリセルを備え、ＭＩＳＦＥＴは、半導体領域の上部に互いに間隔をおいて設けられ、第２導電型を有する第１のソース・ドレイン領域及び第２のソース・ドレイン領域と、半導体領域の上部における第１のソース・ドレイン領域と第２のソース・ドレイン領域との間に形成されるチャネル領域と、半導体領域の上におけるチャネル領域の上側にゲート絶縁膜を介在させて形成されたゲート電極とを有し、抵抗変化素子は、第１電極及び第２電極と、第１電極と第２電極との間に挟まれ、第１電極及び第２電極に印加される互いに極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを有し、第１のソース・ドレイン領域と抵抗変化素子とは接続されており、ＭＩＳＦＥＴにおけるゲート電極と第２のソース・ドレイン領域との間で規定される第２の閾値電圧は、ゲート電極と第１のソース・ドレイン領域との間で規定される第１の閾値電圧よりも大きくなるように設定されている。
　本発明の不揮発性半導体記憶装置によると、メモリセルの書き込み動作及び消去動作を行う際に、抵抗変化素子が接地電位側に配置された場合のＭＩＳＦＥＴの電圧降下が、第１の閾値電圧を低く設定できることにより小さくなるため、抵抗変化素子に印加できる電圧が電源電圧に近づく。すなわち、動作電圧を低く設定することができる。また、書き込み、消去及び読み出しのいずれの動作においても、ＭＩＳＦＥＴのゲート電圧が接地電位になった場合には、ＭＩＳＦＥＴが十分にカットオフするため、抵抗変化素子に不要な電流が流れず、記録されたデータを長期間にわたって保持することができる。
　本発明の不揮発性半導体記憶装置において、ＭＩＳＦＥＴにおけるチャネル領域の不純物濃度は、第２のソース・ドレイン領域の近傍が第１のソース・ドレイン領域の近傍よりも大きいことが好ましい。
　この場合に、ＭＩＳＦＥＴのチャネル領域における前記第２のソース・ドレイン領域側の部分は、半導体基板の上面に形成された段差部の側面に形成されていてもよい。
　また、本発明の不揮発性半導体記憶装置において、ＭＩＳＦＥＴのゲート絶縁膜には、第２のソース・ドレイン領域の近傍に、第２の閾値電圧を第１の閾値電圧よりも大きくする極性を持つ電荷が蓄積されていることが好ましい。
　本発明の不揮発性半導体記憶装置において、抵抗変化層は金属酸化物を含み、可逆的な抵抗値の変化は、抵抗変化層の少なくとも一部の領域で発生する酸化還元反応に起因して生じることが好ましい。
　この場合に、金属酸化物には、酸化タンタル、酸化チタン又は酸化コバルトを用いることができる。
　本発明に係る不揮発性半導体記憶装置によると、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持することが可能となる。
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置を示し、図１（ａ）は模式的な断面図であり、図１（ｂ）は回路図である。 図２は本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す回路図である。 図３（ａ）～図３（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の動作モードにおけるセット動作を説明する図である。 図４（ａ）～図４（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の動作モードにおけるリセット動作を説明する図である。 図５は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の動作モードにおける読み出し動作を説明する図である。 図６（ａ）～図６（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の動作モードにおけるセット動作を説明する図である。 図７（ａ）～図７（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の動作モードにおけるリセット動作を説明する図である。 図８は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の動作モードにおける読み出し動作を説明する図である。 図９（ａ）～図９（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の模式的な断面図である。 図１０は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の模式的な断面図である。 図１１（ａ）及び図１１（ｂ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置を示し、図１１（ａ）は模式的な断面図であり、図１１（ｂ）は回路図である。 図１２（ａ）～図１２（ｄ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の模式的な断面図である。 図１３（ａ）及び図１３（ｂ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置を示し、図１３（ａ）は模式的な断面図であり、図１３（ｂ）は回路図である。 図１４は従来の不揮発性半導体記憶装置を示す回路図である。 図１５は従来の不揮発性半導体記憶装置のメモリアレイ構成を示す回路図である。
　（第１の実施形態）
　本発明の第１の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
　図１（ａ）及び図１（ｂ）に示すように、メモリセル５０は、例えば、Ｐ型シリコンからなる半導体基板１に形成されたエンハンスメント型でＮ型のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）からなる選択トランジスタ２０と、抵抗変化素子３０とを有している。
　選択トランジスタ２０は、半導体基板１の主面上に形成されたゲート絶縁膜２と、該ゲート絶縁膜２の上に形成されたゲート電極３とを有している。半導体基板１の上部におけるゲート電極３のゲート長方向側には、第１のＮ型ソース・ドレイン領域４及び第２のＮ型ソース・ドレイン領域５がそれぞれ形成されている。さらに、半導体基板１の上部におけるゲート電極３の下側で且つ第２のＮ型ソース・ドレイン領域５の近傍には、半導体基板１よりも不純物濃度が高いＰ型拡散層６が形成されている。Ｐ型拡散層６とゲート電極３のゲート長方向との重なり幅は、ゲート電極３のゲート長方向の幅の５分の１から２分の１程度である。これにより、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値電圧ＶＴＨ２は例えば０．４Ｖ～０．５Ｖに設定され、選択トランジスタ２０における第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１は例えば０．１Ｖ～０．２Ｖに設定される。
　第２のＮ型ソース・ドレイン領域５は、その上に形成されたコンタクト２１を介してメタル配線層であるソース線端子２２と接続されている。第１のＮ型ソース・ドレイン領域４は、その上に形成されたコンタクト２１、メタル配線層２３及び第１のヴィア２４を介して抵抗変化素子３０と接続されている。抵抗変化素子３０は、その上に形成された第２のヴィア２５を介してビット線端子２６と接続されている。
　抵抗変化素子３０は、下から順次形成された下部電極３０ａ、抵抗変化層（可変抵抗層）３０ｂ及び上部電極３０ｃを有している。下部電極３０ａ及び上部電極３０ｃは、例えばＰｔ（白金）又はＡｕ（金）等の金属からなり、抵抗変化層３０ｂは、例えば酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）又は酸化コバルト（ＣｏＯ）等の金属酸化物からなり、その膜厚は１０ｎｍから１００ｎｍ程度である。
　図２に第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す。図２に示すように、本実施形態に係るメモリアレイは、複数のメモリセル５０がｎ行×ｍ列に配置されている。ここで、ｎは例えば５１２であり、ｍは例えば１０２４である。各メモリセル５０において、それぞれ、ゲート電極３はワード線ＷＬ００、ＷＬ０１、…、ＷＬ０ｎ－１のいずれかに接続され、ソース線端子２２はソース線ＳＬ００、ＳＬ０１、…、ＳＬ０ｍ－１のいずれかに接続され、ビット線端子２６はＢＬ００、ＢＬ０１、…、ＢＬ０ｍ－１のいずれかに接続されている。
　次に、第１の実施形態に係る不揮発性半導体記憶装置の動作について図３～図５を参照しながら説明する。
　（書き込み又はセット動作［その１］）
　図３（ａ）～図３（ｄ）は、メモリセル５０に対する書き込み又はセット（ｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を高抵抗状態（ＨＲＳ：high resistance state）から低抵抗状態（ＬＲＳ：low resistance state）に遷移させる際の第１の動作を模式的に表している。
　図３（ａ）において、メモリセル５０は、ワード線ＷＬ及びソース線ＳＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＳＥＴが印加され、ソース線端子２２には例えば２．０Ｖ程度のパルス電圧ＶＳＬ＿ＳＥＴが印加される。また、ビット線端子２６は接地電位に接続されている。
　図３（ｂ）に、抵抗変化素子３０におけるセット動作中の電流電圧特性を示す。選択トランジスタ２０は、接地電位側に抵抗変化素子３０が接続されているため、電流電圧特性における電圧の切片が、ワード線電圧ＶＷＬ＿ＳＥＴの値から選択トランジスタ２０における第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１の値を減じた値となる。従って、ワード線電圧ＶＷＬ＿ＳＥＴが印加された状態でソース線ＳＬにパルス電圧ＶＳＬ＿ＳＥＴを印加すると、矢印ＨＲＳに沿って、抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端の電圧とが変化する。
　ここで、抵抗変化素子３０の抵抗値のセット前の初期値は、例えば１ＭΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部において酸素イオンが下部電極３０ａ側に移動する。これにより、抵抗変化層３０ｂの上部電極３０ｃ側で還元反応が起こるため、金属酸化物が酸素の欠損状態となって、該抵抗変化層３０ｂの抵抗値が下がる。その結果、抵抗変化素子３０はＨＲＳからＬＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１μＡ程度から１００μＡ程度にまで急激に増大する。このとき、抵抗変化素子３０の抵抗値は、例えば１０ｋΩ程度となる。このＨＲＳからＬＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図３（ｂ）に示すセット動作点に到達すれば、これを越えることはない。
　従って、選択トランジスタ２０の第１の閾値電圧ＶＴＨ１を、例えば０．１Ｖ～０．２Ｖという低い値に設定することにより、該選択トランジスタ２０の電流電圧特性を右斜め上方（電圧及び電流が共に増大する方向）にシフトさせることができるため、ワード線電圧ＶＷＬ＿ＳＥＴの値を高くすることなく、セット動作点での電流値を大きくすることができる。
　図３（ｃ）は、セット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ビット線端子２６と共に接地電位に接続されている。この状態では、抵抗変化素子３０の両端に掛かる電圧はほぼ０Ｖであり、選択トランジスタ２０を介して流れる漏れ電流も無視できる程に小さい。
　図３（ｄ）は、セット動作において、ソース線ＳＬが非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０に電流は流れない。
　（消去又はリセット動作［その１］）
　図４（ａ）～図４（ｄ）は、メモリセル５０に対する消去又はリセット（ｒｅｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移させる際の第１の動作を模式的に表している。
　図４（ａ）において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＲＥＳＥＴが印加され、ビット線端子２６には例えば２．０Ｖ程度のパルス電圧ＶＢＬ＿ＲＥＳＥＴが印加される。また、ソース線端子２２は接地電位に接続されている。このように、リセット動作時の抵抗変化素子３０には、図３（ａ）に示したセット動作に対して極性が反転した電圧が印加される。
　図４（ｂ）に、抵抗変化素子３０におけるリセット動作中の電流電圧特性を示す。選択トランジスタ２０の電流電圧特性は、その電圧の切片がビット線電圧ＶＢＬ＿ＲＥＳＥＴとなり、選択トランジスタ２０の閾値電圧による電圧の低下はない。従って、ワード線電圧ＶＷＬ＿ＲＥＳＥＴが印加された状態で、ビット線にパルス電圧ＶＢＬ＿ＲＥＳＥＴを印加すると、矢印ＬＲＳに沿って抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端の電圧とが変化する。
　ここで、抵抗変化素子３０の抵抗値のリセット前の初期値は、例えば１０ｋΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部において酸素イオンが上部電極３０ｃ側に移動する。これにより、抵抗変化層３０ｂの上部電極３０ｃ側で酸化反応が起こるため、抵抗変化素子３０はＬＲＳからＨＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１００μＡ程度から１μＡ程度まで急激に減少する。このとき、抵抗変化素子３０の抵抗値は、例えば１ＭΩ程度になる。このＬＲＳからＨＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図４（ｂ）のリセット動作点に到達して停止する。
　図４（ｃ）は、リセット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ソース線端子２２と共に接地電位に接続されている。この状態では、選択トランジスタ２０の閾値電圧ＶＴＨ２を例えば０．４Ｖ～０．５Ｖと十分に高く設定することにより、抵抗変化素子３０に流れる漏れ電流を無視できるほど小さくできる。
　図４（ｄ）は、リセット動作において、ビット線ＢＬが非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０に電流は流れない。
　（読み出し動作［その１］）
　図５は、メモリセル５０の読み出し動作を模式的に表している。
　図５において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば１．５Ｖ程度の電圧ＶＷＬ＿ＲＥＡＤが印加され、ビット線端子２６には例えば０．５Ｖ程度の電圧ＶＢＬ＿ＲＥＡＤが印加される。また、ソース線端子２２は接地電位に接続されている。この状態では、ビット線端子２６に流れる電流の大小によって、抵抗変化素子３０の状態が高抵抗状態（ＨＲＳ）か低抵抗状態（ＬＲＳ）かを判別することができ、保持されたデータを読み出すことができる。
　なお、ワード線ＷＬ及びビット線ＢＬのいずれかが接地電位にある場合は、そのメモリセル５０は非選択状態にあり、該メモリセル５０に電流が流れることはない。
　次に、第１の実施形態に係る不揮発性半導体記憶装置における第２の動作モードについて図６～図８を参照しながら説明する。
　（書き込み又はセット動作［その２］）
　図６（ａ）～図６（ｄ）は、メモリセル５０の書き込み又はセット（ｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に遷移させる際の第２の動作を模式的に表している。
　図３及び図４を用いて説明した第１の動作は、セット動作時にソース線ＳＬを高電位とし、且つビット線ＢＬを低電位としている。また、リセット動作時にはビット線ＢＬを高電位とし、且つソース線ＳＬを低電位としている。
　これに対し、第２の動作は、セット動作時にビット線ＢＬを高電位とし、且つソース線ＳＬを低電位とし、リセット動作時にソース線ＳＬを高電位とし、且つビット線ＢＬを低電位とする。
　図６（ａ）において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＳＥＴが印加され、ビット線端子２６には例えば２．０Ｖ程度のパルス電圧ＶＢＬ＿ＳＥＴが印加される。また、ソース線端子２２は接地電位に接続されている。
　図６（ｂ）に、抵抗変化素子３０におけるセット動作中の電流電圧特性を示す。選択トランジスタ２０の電流電圧特性は、その電圧の切片がビット線電圧ＶＢＬ＿ＳＥＴとなり、選択トランジスタ２０の閾値電圧による電圧の低下はない。従って、ワード線電圧ＶＷＬ＿ＳＥＴが印加された状態で、ビット線にパルス電圧ＶＢＬ＿ＳＥＴを印加すると、矢印ＨＲＳに沿って抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端の電圧とが変化する。
　ここで、抵抗変化素子３０の抵抗値のセット前の初期値は、例えば１ＭΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部で酸素イオンが上部電極３０ｃ側に移動する。これにより、抵抗変化層３０ｂの下部電極３０ａ側で還元反応が起こるため、抵抗変化素子３０はＨＲＳからＬＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１μＡ程度から１００μＡ程度まで急激に増大する。このとき、抵抗変化素子３０の抵抗値は例えば１０ｋΩ程度になる。このＨＲＳからＬＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図６（ｂ）に示すセット動作点に到達して停止する。
　図６（ｃ）は、セット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ソース線端子２２と共に接地電位に接続されている。この状態では、選択トランジスタ２０の閾値電圧ＶＴＨ２を例えば０．４Ｖ～０．５Ｖと十分に高く設定することにより、抵抗変化素子３０に流れる漏れ電流を無視できるほど小さくすることができる。
　図６（ｄ）は、セット動作において、ビット線が非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０には電流は流れない。
　（消去又はリセット動作［その２］）
　図７（ａ）～図７（ｄ）は、メモリセル５０に対する消去又はリセット（ｒｅｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移させる際の第２の動作を模式的に表している。
　図７（ａ）において、メモリセル５０は、ワード線ＷＬ及びソース線ＳＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＲＥＳＥＴが印加され、ソース線端子２２には例えば２．０Ｖ程度のパルス電圧ＶＳＬ＿ＲＥＳＥＴが印加される。また、ビット線端子２６は接地電位に接続されている。このように、リセット動作時の抵抗変化素子３０には、図６（ａ）に示したセット動作に対して極性が反転した電圧が印加される。
　図７（ｂ）に、抵抗変化素子３０におけるリセット動作中の電流電圧特性を示す。選択トランジスタ２０は、接地電位側に抵抗変化素子３０が接続されているため、電流電圧特性における電圧の切片が、ワード線電圧ＶＷＬ＿ＲＥＳＥＴの値から選択トランジスタ２０における第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１の値を減じた値となる。従って、ワード線電圧ＶＷＬ＿ＲＥＳＥＴが印加された状態でソース線ＳＬにパルス電圧ＶＳＬ＿ＲＥＳＥＴを印加すると、矢印ＬＲＳに沿って、抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端との電圧が変化する。
　ここで、抵抗変化素子３０の抵抗値のリセット前の初期値は、例えば１０ｋΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部において酸素イオンが下部電極３０ａ側に移動する。これにより、抵抗変化層３０ｂの下部電極３０ａ側で酸化反応が起こるため、抵抗変化素子３０はＬＲＳからＨＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１００μＡ程度から１μＡ程度まで急激に減少する。このとき、抵抗変化素子３０の抵抗値は、例えば１ＭΩ程度となる。このＬＲＳからＨＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図７（ｂ）に示すリセット動作点に到達すれば、これを越えることはない。
　従って、選択トランジスタ２０の第１の閾値電圧ＶＴＨ１を、例えば０．１Ｖ～０．２Ｖという低い値に設定することにより、該選択トランジスタ２０の電流電圧特性を右斜め上方（電圧及び電流が共に増大する方向）にシフトさせることができるため、ワード線電圧ＶＷＬ＿ＲＥＳＥＴの値を高くすることなく、リセット動作点での電流値を大きくすることができる。
　図７（ｃ）は、リセット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ビット線端子２６と共に接地電位に接続されている。この状態では、抵抗変化素子３０の両端に掛かる電圧はほぼ０Ｖであり、選択トランジスタ２０を介して流れる漏れ電流も無視できる程に小さい。
　図７（ｄ）は、リセット動作において、ソース線ＳＬが非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０に電流は流れない。
　（読み出し動作［その２］）
　図８は、メモリセル５０の読み出し動作を模式的に表している。
　図８において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば１．５Ｖ程度の電圧ＶＷＬ＿ＲＥＡＤが印加され、ビット線端子２６には例えば０．５Ｖ程度の電圧ＶＢＬ＿ＲＥＡＤが印加される。また、ソース線端子２２は接地電位に接続されている。この状態では、ビット線端子２６に流れる電流の大小によって抵抗変化素子３０の状態が高抵抗状態（ＨＲＳ）か低抵抗状態（ＬＲＳ）かを判別することができ、保持されたデータを読み出すことができる。
　なお、ワード線ＷＬ又はビット線ＢＬのいずれかが接地電位にある場合は、そのメモリセル５０は非選択状態にあり、該メモリセル５０に電流が流れることはない。
　以上説明したように、第１の実施形態によると、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現することができる。
　（製造方法）
　以下、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について図９及び図１０を参照しながらその要部を説明する。
　まず、図９（ａ）に示すように、Ｐ型シリコンからなる半導体基板１の主面上に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜用形成膜と、該ゲート絶縁膜用形成膜の上に、例えばポリシリコンからなるゲート電極用形成膜を順次形成する。その後、リソグラフィ法及びドライエッチング法により、ゲート電極用形成膜及びゲート絶縁膜用形成膜を順次パターニングして、ゲート電極３及びその下のゲート絶縁膜２を形成する。なお、ゲート絶縁膜２は、必ずしもパターニングする必要はなく、半導体基板１の主面上に残しておいてもよい。また、ゲート絶縁膜２及びゲート電極３の構成材料は、上記の酸化シリコン及びポリシリコンに限られず、公知の材料を用いることができる。
　次に、図９（ｂ）に示すように、半導体基板１の上部におけるゲート電極３のゲート長方向の一方の領域にのみ、少なくともゲート電極３をマスクとしてＰ型不純物を斜めイオン注入する。これにより、半導体基板１におけるゲート電極３のゲート長方向の一方の領域に該半導体基板１よりも不純物濃度が高いＰ型拡散層６を選択的に形成する。ここで、Ｐ型拡散層６は、ゲート電極３のゲート長方向の幅の５分の１から２分の１程度の領域にわたって基板の主面と平行な方向（横方向）に拡散させる。これにより、Ｐ型拡散層６はゲート電極３の下側にまで延伸し、ゲート電極３と重なる領域を持つ。なお、半導体基板１の表面不純物濃度が、例えば３×１０１７ｃｍ－２である場合に、Ｐ型拡散層６の表面不純物濃度は、例えば１×１０１８ｃｍ－２程度とすればよい。
　次に、図９（ｃ）に示すように、半導体基板１の上部に少なくともゲート電極３をマスクとして、Ｎ型不純物をイオン注入する。これにより、半導体基板１におけるゲート電極３のゲート長方向の両側方の領域に、第１のＮ型ソース・ドレイン領域４及び第２のＮ型ソース・ドレイン領域５をそれぞれ選択的に形成する。なお、ここでは、Ｐ型拡散層６と反対側の領域に形成されたソース・ドレイン領域を第１のＮ型ソース・ドレイン領域４とし、Ｐ型拡散層６と重なる領域に形成されたソース・ドレイン領域を第２のＮ型ソース・ドレイン領域５とする。
　次に、図９（ｄ）に示すように、半導体基板１の上にゲート絶縁膜２及びゲート電極３を覆うように層間絶縁膜（図示せず）を形成し、その後、化学機械研磨（ＣＭＰ）法等により、層間絶縁膜の上面を平坦化する。続いて、平坦化された層間絶縁膜に、第１のＮ型ソース・ドレイン領域４及び第２のＮ型ソース・ドレイン領域５とそれぞれ電気的に接続されるコンタクトプラグ２１を形成する。その後、層間絶縁膜の上に、第２のＮ型ソース・ドレイン領域５と接続されるコンタクトプラグ２１の上にメタル配線であるソース線端子２２を形成し、第１のＮ型ソース・ドレイン領域４と接続されるコンタクトプラグ２１の上にメタル配線層２３を形成する。これにより、ゲート絶縁膜２、ゲート電極３、第１のＮ型ソース・ドレイン領域４、第２のＮ型ソース・ドレイン領域５及びＰ型拡散層６からなる選択トランジスタ２０が形成される。
　このように、第１の実施形態においては、半導体基板１のゲート電極３の下側に形成されるチャネル領域で、且つ、第２のＮ型ソース・ドレイン領域５側にのみＰ型拡散層６が形成されるため、選択トランジスタ２０の閾値電圧は、第２のＮ型ソース・ドレイン領域５側が第１のＮ型ソース・ドレイン領域４側よりも高くなる。
　次に、図１０に示すように、メタル配線層２３の上に、さらに図示しない複数の層間絶縁膜と、第１のヴィア２４、抵抗変化素子３０、第２のヴィア２５及びビット線端子２６とを順次形成してメモリセル５０が形成される。なお、上述したように、抵抗変化素子３０は、下部電極３０ａ、抵抗変化層３０ｂ及び上部電極３０ｃから構成される。
　なお、第１の実施形態において、選択トランジスタ２０はＮ型のＭＩＳＦＥＴとしたが、Ｐ型のＭＩＳＦＥＴを用いてもよい。
　また、第１の実施形態に係るメモリアレイ構成は、ビット線ＢＬとソース線ＳＬとが平行に配置され、且つワード線ＷＬがそれらと直交するように配置されているが、これに限られない。例えば、ビット線ＢＬとソース線とが直交し、ワード線ＷＬとソース線ＳＬとが平行となるような構成としてもよい。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
　図１１（ａ）及び図１１（ｂ）に示すように、メモリセル５０は、例えば、Ｐ型シリコンからなる半導体基板１に形成されたエンハンスメント型でＮ型のＭＩＳＦＥＴからなる選択トランジスタ２０と、抵抗変化素子３０とを有している。ここで、図１１において、図１に示す構成部材と同一の構成部材には、同一の符号を付している。
　第２の実施形態においては、選択トランジスタ２０のチャネル領域におけるソース線端子２２と接続される第２のＮ型ソース・ドレイン領域５側に、半導体基板１よりも不純物濃度が高い縦型チャネル領域７が形成されていることを特徴とする。
　具体的には、Ｐ型シリコンからなる半導体基板１の主面に段差部が形成されており、該段差部の下段とそれと接続する壁面からなる隅部には、ゲート絶縁膜２を介在させたゲート電極３が形成されている。半導体基板１における段差部の上段には、第２のＮ型ソース・ドレイン領域５が形成され、該段差部の下段には、第１のＮ型ソース・ドレイン領域４が形成されている。さらに、段差部の上段には、第２のＮ型ソース・ドレイン領域５の周囲、具体的には第２のＮ型ソース・ドレイン領域５の側面及び下面の近傍を覆うように、半導体基板１よりも不純物濃度が高いＰ型拡散層８が形成されている。
　従って、半導体基板１における段差部の壁面近傍で且つゲート絶縁膜２と接する領域には縦型チャネル領域７が形成され、該縦型チャネル領域７におけるＰ型拡散層８に含まれる領域は、半導体基板１よりもＰ型の不純物濃度が高くなる。従って、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値電圧ＶＴＨ２は例えば０．４Ｖ～０．５Ｖとなり、第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１は例えば０．１Ｖ～０．２Ｖとなる。
　また、第１の実施形態と同様に、第１のＮ型ソース・ドレイン領域４と、コンタクトプラグ２１、メタル配線層２３及び第１のヴィア２４を介して抵抗変化素子３０が形成されている。
　抵抗変化素子３０は、下部電極３０ａ、抵抗変化層３０ｂ及び上部電極３０ｃから構成される。すなわち、下部電極３０ａ及び上部電極３０ｃは、例えばＰｔ（白金）又はＡｕ（金）等の金属からなり、抵抗変化層３０ｂは、例えば酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）又は酸化コバルト（ＣｏＯ）等の金属酸化物からなり、その膜厚は１０ｎｍから１００ｎｍ程度である。
　なお、第２の実施形態においても、メモリアレイ構成として図２に示す構成を用いることができる。また、メモリセル５０の動作は、第１の実施形態と同様である。
　このように、第２の実施形態によると、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現することができる。
　（製造方法）
　以下、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について図１２を参照しながらその要部を説明する。
　以下、次に、本実施形態の不揮発性半導体記憶装置の製造方法について、図１２（ａ）～図１２（ｄ）を用いてその概略を説明する。
　まず、図１２（ａ）に示すように、イオン注入法により、Ｐ型シリコンからなる半導体基板１の上部にＰ型拡散層８を形成する。Ｐ型拡散層８の表面不純物濃度は、例えば１×１０１８ｃｍ－２程度であり、その深さは０．１μｍ程度である。ここで、Ｐ型拡散層８の不純物濃度は、Ｐ型拡散層８の表面側で高く、深さ方向に漸次低くなっている。
　次に、図１２（ｂ）に示すように、リソグラフィ法及びエッチング法により、半導体基板１の一部をエッチングして段差部を形成し、該段差部の壁面部分に縦型チャネル領域７を形成する。縦型チャネル領域７を形成する際の半導体基板１に対するエッチング深さは、Ｐ型拡散層８の深さと同程度であってもよく、また、Ｐ型拡散層８よりも深くてもよい。
　次に、図１２（ｃ）に示すように、段差部の下段及び壁面と対向するように、ゲート絶縁膜２を介在させたゲート電極３を形成する。その後、半導体基板１の上部に、少なくともゲート電極３をマスクとして、Ｎ型不純物をイオン注入する。これにより、半導体基板１におけるゲート電極３のゲート長方向の両側方の領域であって、段差部の下段に第１のＮ型ソース・ドレイン領域４を形成し、段差部の上段に第２のＮ型ソース・ドレイン領域５をそれぞれ選択的に形成する。
　次に、図１２（ｄ）に示すように、この後は、第１の実施形態と同様の工程を経て、縦型チャネル領域７が他のチャネル領域よりも不純物濃度が高いメモリセル５０を得る。
　このように、第２の実施形態においては、半導体基板１の段差部に形成された縦型チャネル領域７が、段差部の上段の第２のＮ型ソース・ドレイン領域５側に形成されたＰ型拡散層８を含むため、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値ＶＴＨ２を、第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１よりも高く設定することができる。
　なお、第２の実施形態において、選択トランジスタ２０をＮ型のＭＩＳＦＥＴとしたが、Ｐ型のＭＩＳＦＥＴを用いてもよい。
　また、第２の実施形態に係るメモリアレイ構成は、ビット線ＢＬとソース線ＳＬとが平行に配置され、且つワード線ＷＬがそれらと直交するように配置されているが、これに限られない。例えば、ビット線ＢＬとソース線とが直交し、ワード線ＷＬとソース線ＳＬとが平行となるような構成としてもよい。
　（第３の実施形態）
　以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
　図１３（ａ）及び図１３（ｂ）に示すように、メモリセル５０は、例えば、Ｐ型シリコンからなる半導体基板１に形成されたエンハンスメント型でＮ型のＭＩＳＦＥＴからなる選択トランジスタ２０と、抵抗変化素子３０とを有している。ここで、図１３において、図１に示す構成部材と同一の構成部材には、同一の符号を付している。
　第３の実施形態においては、選択トランジスタ２０のゲート絶縁膜２におけるソース線端子２２と接続される第２のＮ型ソース・ドレイン領域５側に、負電荷９が捕獲されていることを特徴とする。
　これにより、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値電圧ＶＴＨ２は例えば０．４Ｖ～０．５Ｖに設定され、第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１は例えば０．１Ｖ～０．２Ｖに設定されている。
　ゲート絶縁膜２に選択的に負電荷９を捕獲させるには、例えば、メモリセル５０の完成後に、選択トランジスタ２０における第１のＮ型ソース・ドレイン領域５と半導体基板１との間に所定の電圧を印加するか、又は選択トランジスタ２０のチャネル領域に電流を流し、ホットキャリアを発生させればよい。
　この構成により、第３の実施形態に係る不揮発性半導体記憶装置は、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持することができる。
　なお、抵抗変化素子３０は、第１の実施形態と同様に、下部電極３０ａ、抵抗変化層３０ｂ及び上部電極３０ｃから構成される。すなわち、下部電極３０ａ及び上部電極３０ｃは、例えばＰｔ（白金）又はＡｕ（金）等の金属からなり、抵抗変化層３０ｂは、例えば酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）又は酸化コバルト（ＣｏＯ）等の金属酸化物からなり、その膜厚は１０ｎｍから１００ｎｍ程度である。
　また、第３の実施形態においても、メモリアレイ構成として図２に示す構成を用いることができる。また、メモリセル５０の動作も、第１の実施形態と同様である。
　また、第３の実施形態において、選択トランジスタ２０をＮ型のＭＩＳＦＥＴとしたが、Ｐ型のＭＩＳＦＥＴを用いてもよい。Ｐ型のＭＩＳＦＥＴを用いる場合には、負電荷９に代えて、ゲート絶縁膜２の第２のＮ型ソース・ドレイン領域５側に正電荷を捕獲させればよい。
　また、第３の実施形態に係るメモリアレイ構成は、ビット線ＢＬとソース線ＳＬとが平行に配置され、且つワード線ＷＬがそれらと直交するように配置されているが、これに限られない。例えば、ビット線ＢＬとソース線とが直交し、ワード線ＷＬとソース線ＳＬとが平行となるような構成としてもよい。
　本発明に係る不揮発性半導体記憶装置は、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持することが可能となり、特に、携帯型電話機等の種々の電子機器に用いられる記憶装置として、またマイクロコントローラ等の半導体集積回路に搭載される不揮発性記憶装置等として有用である。
１　　　半導体基板（半導体領域）
２　　　ゲート絶縁膜
３　　　ゲート電極
４　　　第１のＮ型ソース・ドレイン領域
５　　　第２のＮ型ソース・ドレイン領域
６　　　Ｐ型拡散層
７　　　縦型チャネル領域
８　　　Ｐ型拡散層
９　　　負電荷
２０　　選択トランジスタ
２１　　コンタクトプラグ
２２　　ソース線端子
２３　　メタル配線層
２４　　第１のヴィア
２５　　第２のヴィア
２６　　ビット線端子
３０　　抵抗変化素子
３０ａ　下部電極（第１電極）
３０ｂ　抵抗変化膜（可変抵抗層）
３０ｃ　上部電極（第２電極）
５０　　メモリセル
ＷＬ００，ＷＬ０１　ワード線
ＢＬ００，ＢＬ０１　ビット線

Claims (6)

  1. 　第１導電型の半導体領域を有する半導体基板に形成されたエンハンスメント型のＭＩＳＦＥＴと、前記半導体基板の上に形成され、前記ＭＩＳＦＥＴと直列に接続された抵抗変化素子とから構成されるメモリセルを備え、
    　前記ＭＩＳＦＥＴは、
    　前記半導体領域の上部に互いに間隔をおいて設けられ、第２導電型を有する第１のソース・ドレイン領域及び第２のソース・ドレイン領域と、
    　前記半導体領域の上部における前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間に形成されるチャネル領域と、
    　前記半導体領域の上における前記チャネル領域の上側にゲート絶縁膜を介在させて形成されたゲート電極とを有し、
    　前記抵抗変化素子は、
    　第１電極及び第２電極と、
    　前記第１電極と前記第２電極との間に挟まれ、前記第１電極及び第２電極に印加される互いに極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを有し、
    　前記第１のソース・ドレイン領域と前記抵抗変化素子とは接続されており、
    　前記ＭＩＳＦＥＴにおける前記ゲート電極と前記第２のソース・ドレイン領域との間で規定される第２の閾値電圧は、前記ゲート電極と前記第１のソース・ドレイン領域との間で規定される第１の閾値電圧よりも大きくなるように設定されている不揮発性半導体記憶装置。
  2. 　請求項１において、
    　前記ＭＩＳＦＥＴにおける前記チャネル領域の不純物濃度は、前記第２のソース・ドレイン領域の近傍が前記第１のソース・ドレイン領域の近傍よりも大きい不揮発性半導体記憶装置。
  3. 　請求項２において、
    　前記ＭＩＳＦＥＴの前記チャネル領域における前記第２のソース・ドレイン領域側の部分は、前記半導体基板の上面に形成された段差部の側面に形成されている不揮発性半導体記憶装置。
  4. 　請求項１において、
    　前記ＭＩＳＦＥＴのゲート絶縁膜には、前記第２のソース・ドレイン領域の近傍に、前記第２の閾値電圧を前記第１の閾値電圧よりも大きくする極性を持つ電荷が蓄積されている不揮発性半導体記憶装置。
  5. 　請求項１～４のいずれか１項において、
    　前記抵抗変化層は金属酸化物を含み、
    　前記可逆的な抵抗値の変化は、前記抵抗変化層の少なくとも一部の領域で発生する酸化還元反応に起因して生じる不揮発性半導体記憶装置。
  6. 　請求項５において、
    　前記金属酸化物は、酸化タンタル、酸化チタン又は酸化コバルトである不揮発性半導体記憶装置。
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