JP2008263006A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】フッ素注入による欠陥の発生を抑制しながら、フッ素注入によって界面準位が低減され、特性変動及びリーク電流の少ない半導体製造装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板１と、半導体基板１上に形成されたウェル層３，５と、ウェル層３，５の上に形成されたチャネルドープ層６と、チャネルドープ層６内の上部周縁に設けられたソース・ドレイン拡散層と、チャネルドープ層６の上に、ゲート絶縁膜７を介して形成されたゲート電極１２と、ゲート電極１２間に、ゲート絶縁膜７を貫通してソース・ドレイン拡散層と連結するように形成された多結晶シリコンプラグとを有し、ソース・ドレイン拡散層において、ソース領域１３にのみ選択的にフッ素が注入されたことを特徴とする。
【選択図】図６

Description

本発明は、半導体装置及びその製造方法に係わり、より詳細には、ＭＯＳ型半導体装置において半導体と絶縁膜との界面における界面準位を低減した、特性変動及びリーク電流の少ない半導体装置及びその製造方法に関する。
ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の素子領域は、半導体基板を絶縁膜で分離することにより形成されている。この半導体と絶縁膜との間の界面には、半導体のダングリングボンドや格子欠陥に起因する界面準位が存在する。
この界面準位はキャリアに対してトラップとして働くため、界面準位が十分低減されていないと生成電流が発生し、リーク電流が増加する。またゲート絶縁膜の界面準位は、経時的に半導体装置の閾値電圧などの特性を変動させる要因となり、半導体装置の信頼性を悪化させる。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルにおいて、このように微小なリーク電流の増加や閾値電圧の変動が発生すると、リフレッシュ特性が劣化する。
従来、界面準位を低減させる方法として、水素雰囲気中で熱処理を行うことにより、シリコンのダングリングボンドを水素でターミネートして、Ｓｉ−Ｈ結合の末端構造にする方法が知られている。
しかし、Ｓｉ−Ｈ結合は、高温の熱ストレスやホットキャリア注入などにより比較的容易に切れ、再びダングリングボンドが発生するため、シリコン界面にフッ素を導入しＳｉ−Ｈ結合よりも結合力が強いＳｉ−Ｆ結合にするといった方法も取られるようになった．
フッ素の導入にはいくつかの方法があるが、イオン注入法が最も簡便である。
例えば、特許文献１には、ソース・ドレイン領域を形成した後、基板全面にフッ素をイオン注入し、さらに熱処理を行うことにより、ダングリングボンドをフッ素でターミネートする方法が記載されている。
また、特許文献２には、ｐＭＯＳ形成領域におけるゲート電極周辺のシリコン基板表面にフッ素を注入し、その後、ランプアニール処理と炉アニール処理を行なう方法が記載されている。
また、特許文献３には、ゲート電極のパターニングに用いたレジスト・マスクをそのまま用いてフッ素のイオン注入を行い、ｐＭＯＳ形成領域にホウ素をイオン注入する方法が記載されている。
特開２０００−２６９４９２号公報 特開２００１−１５６２９１号公報 特開平８−３３０４４１号公報
しかしながら、シリコン基板中に直接フッ素を注入すると、その注入により多数の点欠陥が発生する。近年の微細化に伴うプロセスの低温化により、この欠陥の回復が不十分で空乏層中に残留すると接合リークの原因となり、半導体装置の特性が悪化する。
本発明は、上記事情に鑑みてなされたものであり、フッ素注入による欠陥の発生を抑制しながら、フッ素注入によって界面準位が低減され、特性変動及びリーク電流の少ない半導体製造装置及びその製造方法を提供する。
上記の課題を解決するため、本発明の半導体装置は、半導体基板と、該半導体基板上に形成されたウェル層と、前記ウェル層の上に形成されたチャネルドープ層と、前記チャネルドープ層内の上部周縁に設けられたソース・ドレイン拡散層と、前記チャネルドープ層の上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極間に、前記ゲート絶縁膜を貫通して前記ソース・ドレイン拡散層と連結するように形成された多結晶シリコンプラグとを有し、前記ソース・ドレイン拡散層において、ソース領域にのみ選択的にフッ素が注入されたことを特徴とする。
また、本発明の半導体装置は、前記フッ素が、前記ソース領域に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するように注入されたこととした。
また、本発明の半導体装置は、前記フッ素が、ドーズ量１×１０１４〜１×１０１７／ｃｍ２の範囲で注入されたこととした。
また、本発明の半導体装置は、前記フッ素が、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の範囲で注入されたこととした。
また、本発明の半導体装置は、前記フッ素が、加速エネルギー０．５〜５０ｋｅＶの範囲で、注入されたこととした。
また、本発明の半導体装置は、前記フッ素が、注入後の熱処理によって前記ソース領域からシリコン-酸化膜界面へ拡散されていることとした。
本発明の半導体装置の製造方法は、半導体基板上にウェル層を形成する工程と、前記ウェル層の上にチャネルドープ層を形成する工程と、前記チャネルドープ層内の上部周縁にソース・ドレイン拡散層を形成する工程と、前記チャネルドープ層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極間に、前記ゲート絶縁膜を貫通して前記ソース・ドレイン拡散層と連結するように多結晶シリコンプラグを形成する工程と、前記ソース・ドレイン拡散層において、ソース領域にのみ選択的に前記フッ素を注入する工程を有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記フッ素を注入する工程において、フォトレジストマスクを用いて、ソース領域にのみ選択的にフッ素を注入することとした。
また、本発明の半導体装置の製造方法は、前記フッ素を注入する工程において、前記フッ素が前記ソース領域に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するように注入することとした。
また、本発明の半導体装置の製造方法は、前記フッ素を注入する工程において、ドーズ量が１×１０１４〜１×１０１７／ｃｍ２の範囲で注入することとした。
また、本発明の半導体装置の製造方法は、前記フッ素を注入する工程において、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２の範囲で注入することとした。
また、本発明の半導体装置の製造方法は、前記フッ素を注入する工程において、加速エネルギーが０．５〜５０ｋｅＶの範囲で、注入することとした。
また、本発明の半導体装置の製造方法は、前記フッ素を注入する工程後、６００〜１１００℃の温度範囲で熱処理によって前記ソース領域からシリコン-酸化膜界面へ拡散する工程を有することとした。
以上説明したように、本発明の半導体装置によれば、半導体基板と、該半導体基板上に形成されたウェル層と、前記ウェル層の上に形成されたチャネルドープ層と、前記チャネルドープ内の上部周縁に設けられたソース・ドレイン拡散層と、前記チャネルドープ層の上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜を貫通して前記ソース・ドレイン拡散層と連結するように形成された多結晶シリコンプラグとを有し、前記ソース・ドレイン拡散層において、ソース領域にのみ選択的に前記フッ素が注入されたことにより、ドレイン領域にはイオン注入による欠陥は発生することなく、ソース領域からフッ素がシリコン-酸化膜界面へ供給されることで、シリコン-酸化膜界面のダングリングボンドがフッ素によってターミネートされているため、界面準位が低減され、特性変動及びリーク電流を少なくした半導体装置を得ることができる。
また、本発明の半導体装置は、前記フッ素が、前記ソース領域に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するように注入されたことで、十分な量のフッ素が界面に注入され、界面準位が十分に低減された半導体装置を得ることができる。
また、前記フッ素の注入において、ドーズ量が１×１０１４〜１×１０１７／ｃｍ２の範囲で注入されたことで、十分な量のフッ素が界面に注入され、効果的に界面準位を低減することができ、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２の範囲で注入されたことで、より効果的に界面準位が低減された半導体装置を得ることができる。
また、前記フッ素は、注入後の熱処理によって前記ソース領域からシリコン-酸化膜界面へ拡散されていることで、シリコン-酸化膜界面のダングリングボンドがターミネートされ、より効果的に界面準位が低減された半導体装置を得ることができる。
本発明の半導体装置の製造方法によれば、半導体基板上にウェル層を形成する工程と、前記ウェル層の上にチャネルドープ層を形成する工程と、前記チャネルドープ内の上部周縁にソース・ドレイン拡散層を形成する工程と、前記チャネルドープ層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極間に、前記ゲート絶縁膜を貫通して前記ソース・ドレイン拡散層と連結するように多結晶シリコンプラグを形成する工程と、前記ソース・ドレイン拡散層において、ソース領域にのみ選択的に前記フッ素を注入する工程を有することで、ドレイン領域にはイオン注入による欠陥は発生することなく、ソース領域からフッ素をシリコン-酸化膜界面へ供給することで、シリコン-酸化膜界面のダングリングボンドがフッ素によってターミネートできるため、界面準位が低減され、特性変動及びリーク電流を少なくすることができる。
また、前記フッ素を注入する工程が、フォトレジストマスクを用いて、ソース領域にのみ選択的に前記フッ素を注入することで、工程数を少なくして、容易に選択的フッ素注入を行なうことができる。
また、前記フッ素を注入する工程が、前記ソース領域に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するようにフッ素を注入することで、界面準位を十分に低減することができる。
また、前記フッ素を注入する工程が、ドーズ量が１×１０１４〜１×１０１７／ｃｍ２の範囲で注入することで、十分な量のフッ素が界面に注入され、効果的に界面準位を低減することができ、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２の範囲で注入することで、より効果的に界面準位を低減することができる。
また、前記フッ素を注入する工程が、加速エネルギーが０．５〜５０ｋｅＶの範囲で注入することで、所望の深さ領域に効果的にフッ素を注入することができる。
また、前記フッ素を注入する工程後、６００〜１１００℃の温度範囲で熱処理によって前記ソース領域からシリコン-酸化膜界面へ拡散する工程を有することで、前記シリコン-酸化膜界面のダングリングボンドがターミネートできるため、より効果的に界面準位を低減することができる。
＜第１の実施形態＞
以下、本発明の第１の実施形態に係る半導体装置として、ｎ型ＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造で構成されるＤＲＡＭのメモリセルトランジスタに適用した場合について、図面を参照して詳細に説明するが、本発明はこの実施形態に限定されない。
まず、半導体装置として、図８に示すようなトランジスタを応用して構成したＤＲＡＭの一例について、図２０を基に説明する。
半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されていて、半導体基板１上には（ｎ型埋め込み）ウェル層３及び（ｐ型）ウェル層５が順に形成されている。さらに、絶縁膜（素子分離領域）２、２が、半導体基板１上のトランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離（素子分離）している。
トランジスタ形成領域には、絶縁膜２の間にチャネルドープ層６が形成され、絶縁膜２及びチャネルドープ層６を覆うようにゲート絶縁膜７が形成されている。
チャネルドープ層６の上にはゲート絶縁膜７を介してゲート電極１２が形成され、ゲート電極１２の下を除くチャネルドープ層６の上部にはソース領域１３とドレイン領域１４とが形成され、ソース領域１３のみにフッ素が注入されている。
ゲート電極１２は多結晶シリコン膜８とタングステンシリサイド膜（金属膜）９との多層膜からなり、多結晶シリコン膜８はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができ、タングステンシリサイド膜９はタングステンシリサイド（ＷＳi）の代わりに、タングステン（Ｗ）や高融点金属を用いることができる。
ゲート電極１２の側壁には酸化シリコンや窒化シリコンなどでゲート側面絶縁膜（サイドウォール）１１が形成され、ゲート電極１２とゲート側面絶縁膜１１の上には、第１のシリコン窒化膜１０が形成され、それらを覆うようにゲート絶縁膜７の上に第２のシリコン窒化膜１６が形成され、第２のシリコン窒化膜１６の上には第２のシリコン酸化膜１７が形成されている。
ゲート電極１２及びゲート側面絶縁膜１１を覆っている第２のシリコン窒化膜１６の外側面に接するようにコンタクトホール１８が形成され、コンタクトホール１８の下部は、第２のシリコン窒化膜１６のゲート絶縁膜７と接している面とゲート絶縁膜７とを貫通してソース領域１３、またはドレイン領域１４に連結している。
図２０に示すＤＲＡＭは、絶縁膜２により囲まれている１つの活性領域に２ビットのメモリセルが配置されるセル構造に、本発明を適用した場合の一例である。
本実施形態では、絶縁膜２により囲まれている１つの活性領域に、活性領域の両端部と中央部に個々に不純物拡散層が配置され、中央部にソース領域１３、その両端部側にドレイン拡散領域１４，１４が形成されることで、トランジスタの基本構造が形成されている。
第２のシリコン酸化膜１７及び多結晶シリコンプラグ１９、２０の上には、全面的に第１の層間絶縁膜３０が形成されている。この第１の層間絶縁膜３０は、シリコン酸化膜によって構成されている。
第１の層間絶縁膜３０には、多結晶シリコンプラグ１９の端面が露出するように、ビットコンタクトホール３１が貫通して設けられている。このビットコンタクトホール３１内には、導電性材料が充填されており、これによりビットコンタクトプラグ３２が形成されている。
ビットコンタクトプラグ３２の表面には、タングステン膜などの金属膜からなるビット配線層３３が形成されている。すなわち、ビット配線層３３は、ビットコンタクトプラグ３２及び多結晶シリコンプラグ１９を介して、ソース電極の拡散層（ソース領域１３）と接続されている。
第１の層間絶縁膜３０及びビット配線層３３の上には、全面的に第２の層間絶縁膜３４が形成されている。第２の層間絶縁膜３４は、プラズマＣＶＤ法によって形成されたシリコン酸化膜によって構成されている。
第２の層間絶縁膜３４及び第１の層間絶縁膜３０には、多結晶シリコンプラグ２０の端面が露出するように、容量コンタクトホール３５が貫通して設けられている。この容量コンタクトホール３５内には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによって容量コンタクトプラグ３６が形成されている。
第２の層間絶縁膜３４及び容量コンタクトプラグ３６の上には、第３の層間絶縁膜３７が形成されている。第３の層間絶縁膜３７は、窒化膜３８と、シリンダのコアとなる第３のシリコン酸化膜３９によって構成されている。窒化膜３８は、キャパシタ用深穴シリンダ４０を形成する際にエッチングストッパとして用いるものである。
第３の層間絶縁膜３７には、容量コンタクトプラグ３６の表面が露出される位置に、キャパシタ用深穴シリンダ（シリンダ孔）４０が貫通して設けられている。キャパシタ用深穴シリンダ４０の内底面と内周面には、不純物含有シリコン膜４１及び下部金属電極４２がこの順で積層形成された下部電極４３が設けられている。
この不純物含有シリコン膜４１は、少なくとも下部金属電極４２との界面近傍に、下部金属電極４２に含まれる金属とシリコンとが反応することによって生成されたシリサイド層４４を有している。このシリサイド層４４は低抵抗膜であり、これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が低減する。
下部電極４３の表面及び第３の層間絶縁膜３７上には、容量絶縁膜４５及び上部電極４６がこの順で積層形成されている。さらに、上部電極４６で囲まれたシリンダ内を充填するとともに、第３の層間絶縁膜３７上に形成された上部電極４６上に積層されて、容量プレート４７が設けられている。すなわち、下部電極４３、容量絶縁膜４５、上部電極４６及び容量プレート４７により、データを蓄積する容量記憶部となるキャパシタが形成されている。
続いて、半導体装置の製造方法について、図１〜８及び図２０を基に説明する。
始めに、図１に示すように、半導体基板１表面に溝を形成し、この溝に絶縁膜２を埋め込むことにより素子分離を行い、活性領域を分離する。次いで、半導体基板１表面に厚さ１０ｎｍ程度の第１のシリコン酸化膜４を形成する。この第１のシリコン酸化膜４を通して、例えば加速エネルギーが１５００ｋｅＶで、例えばドーズ量が１×１０１３／ｃｍ２のリン注入を行い、n型埋め込みのウェル層３を形成する。同様に、例えば加速エネルギー３００ｋｅＶでドーズ量が１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでドーズ量が４×１０１２／ｃｍ２のホウ素注入を行い、ｐ型のウェル層５を形成する。
次に、図２に示すように、例えば加速エネルギー１５ｋｅＶでドーズ量が１×１０１３／ｃｍ２のホウ素注入を行った後、例えば１０００℃で１０秒の熱処理を窒素雰囲気中で行うことにより、ｐ型チャネルドープ層６を形成する。
次に、第１のシリコン酸化膜４を除去した後、図３に示すようにシリコン表面に厚さ７ｎｍ程度のゲート絶縁膜７を形成する。このゲート絶縁膜７上に、厚さ１００ｎｍ程度で高濃度のリンを含んだ多結晶シリコン膜８、厚さ１００ｎｍ程度のタングステンシリサイド膜９、厚さ１００ｎｍ程度の第１のシリコン窒化膜１０を順次堆積する。
本実施形態はゲート電極１２の低抵抗化のために、多結晶シリコン膜８上にタングステンシリサイド層９を設けているが、ゲート電極１２は高融点金属膜としてタングステン（Ｗ）またはチタン（Ｔｉ）などを用いたポリメタルゲート構造としても良い。
次に、図４に示すように、第１のシリコン窒化膜１０、タングステンシリサイド膜９、多結晶シリコン膜８をパターニングして、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極１２を形成する。次いで、熱酸化法によりゲート電極１２の側面に厚さ１０ｎｍ程度のゲート側面絶縁膜１１を形成する。
次に、図５に示すように、ゲート電極１２及び窒化膜１０をマスクとして、例えば加速エネルギーが２０ｋｅＶで、例えばドーズ量が１×１０１３／ｃｍ２のリンを、酸化膜７を通して注入し、例えば窒素雰囲気中で９５０℃、１０秒の熱処理を行うことによりソース・ドレイン拡散層のソース領域１３及びドレイン領域１４を形成する。
後に配線を形成することにより、ソース領域１３はビット線へ接続され、ドレイン領域１４は容量へ接続される。
ＤＲＡＭは情報を容量に電荷として保持するため、電荷を保持している状態とは、容量に接続されるｎ型拡散層をドレイン領域１４として、トランジスタがオフになっている状態といえる。このとき、電荷を保持するために、ドレイン領域１４の接合リーク電流は出来るだけ少なくする必要がある。リーク電流の要因としては、接合電界、空乏層中の残留欠陥、界面準位等が挙げられる。
次に、図６に示すように、容量側のドレイン領域１４上にフォトレジスト１５によるマスクを形成し、ビット線側のソース領域１３の領域のみに、例えば加速エネルギー１０ｋｅＶでドーズ量が１×１０１４／ｃｍ２のフッ素を注入する。
注入するフッ素の加速エネルギーはデバイスの構造やスルー酸化膜の膜厚に応じて適宜変更することが可能である。フッ素のドーズ量は、１×１０１４〜１×１０１６／ｃｍ２の範囲が好ましい。
ドーズ量が少ない場合は、シリコン界面へ供給されるフッ素が少なく、ダングリングボンドのターミネートが十分出来なくなるためである。
次に、例えば６８０℃で６０分の熱処理を行うことにより、拡散層１３に注入されたフッ素はシリコン界面へ拡散し、シリコンのダングリングボンドをターミネートする。
フッ素を注入した後の熱処理温度は、好ましくは６００〜８００℃である。第２のシリコン窒化膜１６の堆積温度を６００〜８００℃の間で行うことにより、この熱処理を省略することも可能である。
いずれにせよ、フッ素はソース領域１３中に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するように注入することが好ましい。
このようにして、ドレイン領域１４にフォトレジスト１５膜を形成し、ソース領域１３に選択的にフッ素を注入することで、ドレイン領域１４にはイオン注入による欠陥は発生することなく、フッ素注入によって界面準位が低減することができる。そして、その後の熱処理により、ソース１４領域に注入されたフッ素をシリコン中及び界面へ拡散させることができ、界面準位を低減させる効果が高まる。
次に図７に示すように、厚さが４０ｎｍ程度の第２のシリコン窒化膜１６、厚さが７００ｎｍ程度の第２のシリコン酸化膜１７を順次堆積する。次いで、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で第２のシリコン酸化膜１７を平坦化し、自己整合コンタクト法によりコンタクトホール１８を形成する。
次に、図８に示すように、高濃度のリンを含む多結晶シリコンを堆積し、通常の方法でエッチバックすることにより、多結晶シリコンプラグ（ビット側）１９、多結晶シリコンプラグ（容量側）２０を形成する。その後の配線形成工程を経て、多結晶シリコンプラグ１９はビット線と接続され、多結晶シリコンプラグ２０は容量と接続され、ワード配線・ビット配線の形成ならびにキャパシタ構造を形成すると、ＤＲＡＭを形成できる。
続いて、図２０に示すようなＤＲＡＭの製造方法について説明する。
多結晶シリコンプラグ１９，２０を形成した第２のシリコン酸化膜１７全面に、シリコン酸化膜からなる第１の層間絶縁膜３０を２００ｎｍ程度形成する。
そして、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第１の層間絶縁膜３０及び第２のシリコン酸化膜１７を貫通してゲート電極１２に達するゲートコンタクトホール（図示せず）を形成する。このゲートコンタクトホールは、ゲート電極１２に電位を与えるためのゲートコンタクトプラグが形成されるものである。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
また、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第１の層間絶縁膜３０を貫通して、セルコンタクトプラグに達するビットコンタクトホール３１を形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
なお、このゲートコンタクト形成工程及びビットコンタクト形成工程では、図示しない周辺回路領域において、第１の層間絶縁膜３０及び第２のシリコン酸化膜１７を貫通して周辺回路用トランジスタのゲート電極に達するゲートコンタクトホール、及び、これら第１の層間絶縁膜３０及び第２のシリコン酸化膜１７を貫通して周辺回路領域用トランジスタの拡散層（ソース電極及びドレイン電極）に達するビットコンタクトホールを同時に形成する。
次に、ビットコンタクトホール３１内、ゲートコンタクト内及び第１の層間絶縁膜３０上に、ＣＶＤ技術により、バリアメタルとしてチタン（Ｔｉ）と窒化チタン（ＴｉＮ）を順番に１１ｎｍと１３ｎｍ程度成膜した後、タングステンをビットコンタクトホール３１内に充填するとともに第１の層間絶縁膜３０上に形成されたＴｉＮ膜の上に２００ｎｍ程度成膜する。そして、ＣＭＰ技術により、ビットコンタクトホール３１内以外のＴｉ，ＴｉＮ及びタングステンを除去し、ビットコンタクトプラグ３２を形成する。
次に、第１の層間絶縁膜３０、ビットコンタクトプラグ３２及びゲートコンタクトプラグの上に、スパッタ技術により、窒化タングステン膜とタングステン膜を、それぞれ膜厚１０ｎｍと４０ｎｍ程度の膜厚で順次成膜する。そして、これらの膜を、フォトリソグラフィ技術とドライエッチング技術によりパターニングして、ビットコンタクトプラグ３２と電気的に接続されたビット配線層３３を形成する。そして、ビット配線層３３の酸化保護膜となるシリコン窒化膜（図示せず）を、ＣＶＤ技術により５ｎｍ程度形成する。
次に、第１の層間絶縁膜３０、ビットコンタクトプラグ３２及びビット配線層３３の上に、プラズマＣＶＤ技術により、第２の層間絶縁膜３４となるシリコン酸化膜を５００ｎｍ成膜した後、このシリコン酸化膜の表面を、ＣＭＰ技術により平坦化する。平坦化後における第２の層間絶縁膜３４の上面とビット配線層３３上面との距離は、３００ｎｍ程度である。
次に、この第２の層間絶縁膜３４に、フォトリソグラフィ技術とエッチング技術により、第２の層間絶縁膜３４及び第１の層間絶縁膜３０を貫通して多結晶シリコンプラグ２０に達する容量コンタクトホール３５を形成する。この容量コンタクトホール３５は、多結晶シリコンプラグ２０とキャパシタ用深穴シリンダ４０を接続する容量コンタクトプラグ３６が形成されるものである。
次に、リン等の不純物を添加した多結晶シリコンやアモルファスシリコンからなるシリコン膜を、容量コンタクトホール３５に充填するとともに第２の層間絶縁膜３４上に堆積させ、ドライエッチング技術を用いた塩素系プラズマガスによるエッチバックとＣＭＰ技術により、第２の層間絶縁膜３４上のシリコン膜のみ除去することにより、容量コンタクトプラグ３６を形成する。
なお、シリコン膜の不純物濃度は、例えば１.０×１０２０〜４.５×１０２０ａｔｏｍｓ/ｃｍ３とすればよい。また、シリコン膜を除去する際に第２の層間絶縁膜３４を削り込んでしまうため、最終的な第２の層間絶縁膜３４の上面とビット配線層３３の上面との距離は、２００ｎｍ程度となる。
次に、第２の層間絶縁膜３４及び容量コンタクトプラグ３６の上に、エッチングストッパとなる窒化膜３８を形成し、その上に、シリンダのコアとなる第３のシリコン酸化膜３９を３μｍ程度形成することによって第３の層間絶縁膜３７を形成する。そして、フォトリソグラフィ技術と異方性エッチング技術を用いて、第３の層間絶縁膜３７を貫通して容量コンタクトプラグ３６まで達するキャパシタ用深穴シリンダ４０を形成する。
次に、次工程で行う不純物含有シリコン膜４１の成膜に先行して、容量コンタクトプラグ３６との界面での抵抗を抑えるために、フッ酸を含有する溶液によりウェット前処理を行い、容量コンタクトホール３５内の前述のシリコン膜表面に付いている自然酸化膜を除去する。
次に、前処理後、ＣＶＤ法により、キャパシタ用深穴シリンダ４０の内底面、内側面及びキャパシタ用深穴シリンダ４０間の隔壁部の上面を含む全面に、不純物を含有する多結晶シリコンやアモルファスシリコンよりなる不純物含有シリコン膜４１を２５〜３５ｎｍ程度形成する。なお、不純物含有シリコン膜４１中の不純物の好ましい濃度は、４.４×１０２０ａｔｏｍｓ/ｃｍ３程度である。
次に、不純物含有シリコン膜４１の全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。その結果、キャパシタ用深穴シリンダ４０の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ４０内の不純物含有シリコン膜４１を保護する保護膜として使用して、キャパシタ用深穴シリンダ４０の隔壁部分に形成された不純物含有シリコン膜４１を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ４０内の不純物含有シリコン膜のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）とウェット処理による剥離により除去する。
次に、ＭＩＭ構造の下部金属電極４２を形成する。
この下部金属電極４２としては、例えばＴｉ膜とＴｉＮ膜を、それぞれ高温プラズマＣＶＤ技術と熱ＣＶＤ技術を用いて順に積層した積層膜を設ける。Ｔｉ膜とＴｉＮ膜の膜厚は、それぞれ１０ｎｍ／２０ｎｍ程度とする。Ｔｉ膜の成膜を、６５０℃程度の高温で行うと、Ｔｉ膜がインサイチュ（ｉｎ‐ｓｉｔｕ）に完全にシリサイド化し、第３のシリコン酸化膜３９と下部金属電極４２との界面にシリサイド（ＴｉＳｉ２）と呼ばれる抵抗が低い膜が形成される。ここで、この製造方法では、Ｔｉの被覆状態が悪くても、キャパシタ用深穴シリンダ４０の内底面及び内側面に、不純物含有シリコン膜４１が形成されていることにより、Ｔｉとシリコン膜との接触面積が広く、シリサイド層４４が広い面積で形成される。そのため、シリサイド層４４の形成不良が防止され、キャパシタ−容量コンタクト間の抵抗を低減することができる。なお、下部金属電極４２を構成する金属系材料、下部金属電極４２の膜厚及び形成方法はこれに限るものではない。
ただし、本発明における良好なコンタクト特性を得るために、第３のシリコン酸化膜３９においては２０〜４０ｎｍ程度の膜厚とすることが望ましく、下部金属電極４２のとくにＴｉ膜においては１０〜１５ｎｍ程度の範囲とすることが望ましい。
第３のシリコン酸化膜３９の厚さが上記の範囲を大きく超えると、シリサイド層の生成には充分であるが、キャパシタ用としては容量低下の面で不向きとなり、第３のシリコン膜３９の厚さが１５ｎｍを下回ると、シリサイド層４４の生成厚さが不足してコンタクト特性が低下する。下部金属電極４２のＴｉ膜においては、２０ｎｍを超えるとシリサイド層の過剰反応の面で望ましくなく、５ｎｍを下回ると、シリサイド層４４の生成量が不足し、キャパシタ-容量コンタクト間の抵抗が増大する。
下部金属電極４３を形成した後、第３のシリコン酸化膜３９と同様の方法で、キャパシタ用深穴シリンダ４０の隔壁部分の金属膜（下部金属電極４２）を除去する。具体的には、再度全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。これにより、キャパシタ用深穴シリンダ４０の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ４０内の下部金属電極４２を保護する保護膜として使用して、キャパシタ用深穴シリンダ４０の隔壁部分に形成された下部金属電極４２を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ４０内の下部金属電極４２のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）と有機系の剥離液を使用して除去する。
なお、ここでは前述の不純物含有シリコン膜４１と下部金属電極４２とを合わせて下部電極４３と呼ぶ。
そして、キャパシタ用深穴シリンダ４０内の下部電極４３上に、容量絶縁膜４５となる高誘電率膜のＡｌ２Ｏ３やＨｆＯ２を数ｎｍ程度形成した後、上部電極４６となるＴｉＮと容量プレート４７となるＷを順次形成する。こうしてＭＩＭ構造の下に第３のシリコン酸化膜３９が設けられたシリンダ構造を有する半導体記憶装置が完成する。なお、容量絶縁膜４５として、他の酸化膜、例えばＴａ２Ｏ５膜または複数の酸化物膜の積層膜等を用いるようにしてもよい。
なお、前記実施形態において、半導体装置を構成する各部の構成材料、膜厚及び形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
以上説明したように、ソース領域１３のみにフッ素を注入することで、ドレイン領域１４にはイオン注入による欠陥は発生することなく、シリコン界面へ導入されたフッ素が界面準位を低減するため、本発明をＤＲＡＭのメモリセルトランジスタに適用するとリーク電流が減少し、リフレッシュ特性が向上する。
また、本実施形態はＤＲＡＭのメモリセルトランジスタへの適用例であったが、通常のｎ型ＭＯＳ ＦＥＴまたはｐ型ＭＯＳ ＦＥＴへも同様に適用することができる。さらに、ドレインの電界を緩和するために、公知であるソース側のみにポケット注入を行う技術と併用すると、さらに効果的にリーク電流を低減することができる。
これを第２の実施形態として、図面を参照して製造方法を説明する。
＜第２の実施形態＞
以下、本発明の第２の実施形態に係る半導体装置として、ソース側のみにフッ素がポケット注入されたｎ型ＭＯＳ ＦＥＴ構造で構成されるＤＲＡＭのメモリセルトランジスタに適用した場合について、図面を参照して詳細に説明するが、本発明はこの実施形態に限定されない。
まず、半導体装置として、図１８に示すようなトランジスタを応用して、図２０に示すようなＤＲＡＭを構成した一例について説明する。
第１の実施形態と同様に、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されていて、半導体基板１上には（ｎ型埋め込み）ウェル層３及び（ｐ型）ウェル層５が順に形成されている。さらに、絶縁膜（素子分離領域）２、２が、半導体基板１上のトランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離（素子分離）している。
トランジスタ形成領域には、絶縁膜２の間にチャネルドープ層６が形成され、絶縁膜２及びチャネルドープ層６を覆うようにゲート絶縁膜７が形成されている。
チャネルドープ層６の上にはゲート絶縁膜７を介してゲート電極１２が形成され、ゲート電極１２の下を除くチャネルドープ層６の上部には、リンの注入によりソース領域１３とドレイン領域１４とが形成されている。
ソース領域１３のみに更にボロンとフッ素が注入され、ソース領域１３とチャネルドープ層の境界にはｐ型ポケット層２３が形成されている。
ゲート電極１２は多結晶シリコン膜８とタングステンシリサイド膜（金属膜）９との多層膜からなり、多結晶シリコン膜８はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができ、タングステンシリサイド膜９はタングステンシリサイド（ＷＳi）の代わりに、タングステン（Ｗ）や高融点金属を用いることができる。
ゲート電極１２の側壁には酸化シリコンや窒化シリコンなどでゲート側面絶縁膜（サイドウォール）１１が形成され、ゲート絶縁膜７の上にはゲート電極１２を覆うように、第２のシリコン窒化膜１６が形成され、第２のシリコン窒化膜１６の上には第２のシリコン酸化膜１７が形成されている。
ゲート電極１２及びゲート側面絶縁膜１１を覆っている第２のシリコン窒化膜１６の外側面に接するようにコンタクトホール１８が形成され、コンタクトホール１８の下部は、第２のシリコン窒化膜１６のゲート絶縁膜７と接している面とゲート絶縁膜７とを貫通してソース領域１３、またはドレイン領域１４に連結し、基本的なトランジスタの構成になっている。
このトランジスタを用いたＤＲＡＭの構成については、第１の実施形態と同様である。
続いて、この半導体装置の製造方法について、図１０〜１８を基に説明する。
始めに、前述した第１の実施形態における図１と同様の方法で、素子分離を行い、半導体基板１上にウェル層３，５を形成する。
次に、例えば加速エネルギー１５ｋｅＶで、例えばドーズ量が７×１０１２／ｃｍ２のホウ素注入を行った後、例えば１０００℃で１０秒の熱処理を窒素雰囲気中で行うことにより、図１０に示すように、ｐ型チャネルドープ層６を形成する。
次に、第１のシリコン酸化膜４を除去した後、図１１に示すように、シリコン表面に厚さ７ｎｍ程度のゲート絶縁膜７を形成し、このゲート絶縁膜７上に、厚さ１００ｎｍ程度で高濃度のリンを含んだ多結晶シリコン膜８、厚さ１００ｎｍ程度のタングステンシリサイド膜９、厚さ１００ｎｍ程度の第１のシリコン窒化膜１０を順次堆積する。
次に、図１２に示すように、第１のシリコン窒化膜１０、タングステンシリサイド膜９、多結晶シリコン膜８をパターニングして、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極１２を形成する。次いで、熱酸化法によりゲート電極１２の側面に厚さ１０ｎｍ程度のゲート側面絶縁膜１１を形成する。
次に、図１３に示すように、ゲート電極１２及び窒化膜１０をマスクとして、例えば加速エネルギーが２０ｋｅＶで、例えばドーズ量が１×１０１３／ｃｍ２のリンを、酸化膜７を通して注入する。
次に、図１４に示すように、容量側のドレイン領域１４上にフォトレジスト１５によるマスクを形成し、ビット線側のソース領域１３のみに、例えば加速エネルギー１０ｋｅＶで、例えばドーズ量が１×１０１３／ｃｍ２のボロンを注入する。
次いで、図１５に示すように、例えば加速エネルギー１０ｋｅＶで、例えばドーズ量が１×１０１５／ｃｍ２のフッ素を注入した後、フォトレジスト１５によるマスクを除去する。
次に、図１６に示すように、窒素または酸素雰囲気中で９００〜１１００℃で数秒、好ましくは窒素雰囲気中において９００℃で１０秒の熱処理を行い、注入した不純物を活性化し、ソース領域１３、ドレイン領域１４及びｐ型ポケット層２３を形成する。
なお、このような不純物の活性化に好適な熱処理を行うと、フッ素の外方拡散が生じ、界面準位のターミネートに寄与するフッ素が減少するため、第１の実施形態よりもフッ素は多量に注入しておく。１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２のドーズ量が好ましい。
このポケット層２３により、メモリセルトランジスタの閾値電圧が上がるため、第１の実施形態よりもｐ型チャネルドープ層６の不純物濃度を下げて、容量側のドレイン領域１４のリーク電流を抑えることができる。ここで、フッ素が注入されていると、ボロンの熱拡散が抑制され、ｐ型ポケット層２３の濃度が濃く保たれるため、メモリセルトランジスタの閾値電圧がさらに上昇する。
次に図１７に示すように、厚さが４０ｎｍ程度の第２のシリコン窒化膜１６、厚さが７００ｎｍ程度の第２のシリコン酸化膜１７を順次堆積する。次いで、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）方法で第２のシリコン酸化膜１７を平坦化し、自己整合コンタクト法によりコンタクトホール１８を形成する。
次に、図１８に示すように、高濃度のリンを含む多結晶シリコンを堆積し、通常の方法でエッチバックすることにより、多結晶シリコンプラグ１９，２０を形成する。
その後の配線形成工程を経て、多結晶シリコンプラグ１９はビット線と接続され、多結晶シリコンプラグ２０は容量と接続される（図示せず）。
このトランジスタを用いたＤＲＡＭの製造方法については、第１の実施形態と同様である。
以上説明したように、ソース領域１３のみにフッ素をポケット注入することで、ドレイン領域１４にはイオン注入による欠陥は発生することなく、シリコン界面へ導入されたフッ素が界面準位をより効果的に低減するため、本実施形態のようにＤＲＡＭのメモリセルトランジスタに適用するとリーク電流がより減少し、リフレッシュ特性が更に向上する。
＜実施例１及び比較例１＞
図１〜８で示されるような、ｎ型ＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造で構成されるＤＲＡＭのメモリセルトランジスタ（実施例１）及び比較例１を作製し、図２０に示されるようなＤＲＡＭを作製した。
始めに、図１に示すように、半導体基板１表面に溝を形成し、この溝に絶縁膜２を埋め込むことにより素子分離を行い、活性領域を分離した。次いで、半導体基板１表面に厚さ１０ｎｍの第１のシリコン酸化膜４を形成した。この第１のシリコン酸化膜４を通して、加速エネルギーが１５００ｋｅＶでドーズ量が１×１０１３／ｃｍ２のリン注入を行い、n型埋め込みのウェル層３を形成した。同様に、加速エネルギー３００ｋｅＶでドーズ量が１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでドーズ量が４×１０１２／ｃｍ２のホウ素注入を行い、ｐ型のウェル層５を形成した。
次に、図２に示すように加速エネルギー１５ｋｅＶでドーズ量が１×１０１３／ｃｍ２のホウ素注入を行った後、１０００℃で１０秒の熱処理を窒素雰囲気中で行うことにより、ｐ型チャネルドープ層６を形成した。
次に、第１のシリコン酸化膜４を除去した後、図３に示すようにシリコン表面に厚さ７ｎｍのゲート絶縁膜７を形成した。このゲート絶縁膜７上に、厚さ１００ｎｍで高濃度のリンを含んだ多結晶シリコン膜８、厚さ１００ｎｍのタングステンシリサイド膜９、厚さ１００ｎｍの第１の第１のシリコン窒化膜１０を順次堆積した。
次に、図４に示すように、第１のシリコン窒化膜１０、タングステンシリサイド膜９、多結晶シリコン膜８をパターニングして、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極１２を形成した。次いで、熱酸化法によりゲート電極１２の側面に厚さ１０ｎｍのゲート側面絶縁膜１１を形成した。
次に、図５に示すように、ゲート電極１２及び窒化膜１０をマスクとして、加速エネルギーが２０ｋｅＶでドーズ量が１×１０１３／ｃｍ２のリンを、酸化膜７を通して注入し、窒素雰囲気中で９５０℃、１０秒の熱処理を行うことによりソース・ドレイン拡散層のソース領域１３及びドレイン領域１４を形成した。
次に、図６に示すように、容量側のドレイン領域１４上にフォトレジスト１５によるマスクを形成し、ビット線側のソース領域１３の領域のみにフッ素が２×１０１９／ｃｍ３で存在するように、加速エネルギー１０ｋｅＶ、ドーズ量１×１０１４／ｃｍ２で注入した。
次に、窒素雰囲気中において、６８０℃で６０分の熱処理を行うことにより、拡散層１３に注入されたフッ素はシリコン界面へ拡散させた。
次に図７に示すように、厚さが４０ｎｍの第２のシリコン窒化膜１６、厚さが７００ｎｍの第２のシリコン酸化膜１７を順次堆積した。次いで、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で第２のシリコン酸化膜１７を平坦化し、自己整合コンタクト法によりコンタクトホール１８を形成した。
次に、図８に示すように、高濃度のリンを含む多結晶シリコンを堆積し、通常の方法でエッチバックすることにより、多結晶シリコンプラグ（ビット側）１９、多結晶シリコンプラグ（容量側）２０を形成した。その後、配線形成工程を行い、多結晶シリコンプラグ１９とビット線を接続し、多結晶シリコンプラグ２０と容量を接し、ワード配線・ビット配線を形成し、キャパシタ構造を形成し、図２０に示されるようなＤＲＡＭを形成した。
さらに、トランジスタの構成は実施例１と同じであるが、フッ素注入を行なっていない比較例１を作製した。
そして、実施例１と比較例１において、５１２ＭビットのＤＲＡＭメモリセルトランジスタを用い、全ビットに“１”を書き込むときのリフレッシュ時間と不良ビット数を計測した。その結果を図９に示す。（なお、ａ．ｕ．は、ａｒｂｉｔｒａｒｙ ｕｎｉｔを意味する。）
本発明を適用しフッ素を注入した実施例では、フッ素を注入していない比較例よりも不良ビット数が低減され、リフレッシュ特性が向上することが示された。
＜実施例２、３及び比較例２＞
次に、図１０〜１８で示されるような、ｎ型ＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造で構成されるＤＲＡＭのメモリセルトランジスタ（実施例２、３）及び比較例２を作製し、図２０に示されるようなＤＲＡＭを作製した。
実施例１と同様に、素子分離を行い、半導体基板１上にウェル層３，５を形成した。次に、加速エネルギー１５ｋｅＶでドーズ量が７×１０１２／ｃｍ２のホウ素注入を行った後、１０００℃で１０秒の熱処理を窒素雰囲気中で行うことにより、図１０に示すようにｐ型チャネルドープ層６を形成した。
次に、第１のシリコン酸化膜４を除去した後、図１１に示すようにシリコン表面に厚さ７ｎｍのゲート絶縁膜７を形成し、このゲート絶縁膜７上に、厚さ１００ｎｍで高濃度のリンを含んだ多結晶シリコン膜８、厚さ１００ｎｍのタングステンシリサイド膜９、厚さ１００ｎｍの第１のシリコン窒化膜１０を順次堆積した。
次に、図１２に示すように、第１のシリコン窒化膜１０、タングステンシリサイド膜９、多結晶シリコン膜８をパターニングして、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極１２を形成した。次いで、熱酸化法によりゲート電極１２の側面に厚さ１０ｎｍのゲート側面絶縁膜１１を形成した。
次に、図１３に示すように、ゲート電極１２及び窒化膜１０をマスクとして、加速エネルギーが２０ｋｅＶでドーズ量が１×１０１３／ｃｍ２のリンを、酸化膜７を通して注入した。
次に、図１４に示すように、容量側のドレイン領域１４上にフォトレジスト１５によるマスクを形成し、ビット線側のソース領域１３のみに、加速エネルギー１０ｋｅＶでドーズ量が１×１０１３／ｃｍ２のボロンを注入した。
続いて、図１５に示すように、ソース領域１３のみに、加速エネルギー１０ｋｅＶでフッ素を注入した。実施例２では、フッ素が２×１０１９／ｃｍ３で存在するようにドーズ量１×１０１４／ｃｍ２で行い、実施例３では、フッ素が２×１０２０／ｃｍ３で存在するようにドーズ量１×１０１５／ｃｍ２で行なった。
フッ素注入の後、フォトレジスト１５によるマスクを除去し、窒素雰囲気中において９００℃で１０秒の熱処理を行った。
比較例２では、トランジスタの構成は実施例２、３と同じであるが、フッ素注入を行なっていない。
次に、図１６に示すように、窒素雰囲気中において９００℃で１０秒の熱処理を行い、注入した不純物を活性化し、ソース領域１３、ドレイン領域１４及びｐ型ポケット層２３を形成した。
次に図１７に示すように、厚さが４０ｎｍの第２のシリコン窒化膜１６、厚さが７００ｎｍの第２のシリコン酸化膜１７を順次堆積する。次いで、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）方法で第２のシリコン酸化膜１７を平坦化し、自己整合コンタクト法によりコンタクトホール１８を形成した。
次に、図１８に示すように、高濃度のリンを含む多結晶シリコンを堆積し、通常の方法でエッチバックすることにより、多結晶シリコンプラグ１９，２０を形成した。
その後、配線形成工程を行い、多結晶シリコンプラグ１９とビット線を接続し、多結晶シリコンプラグ２０と容量を接続し、図２０に示されるようなＤＲＡＭを作製した。
これらの実施例２、３及び比較例２において、不純物の注入量を同一としたときの閾値電圧のシフト量を計測し、その結果を図１９に示す。カッコ内の数値は、注入したフッ素のドーズ量を示す。実施例３のほうが実施例２よりも閾値電圧のシフト量が大きく、いずれも比較例２よりも大きい。
フッ素注入がない場合と同じ閾値電圧にするために、ｐ型チャネルドープ層６のボロン濃度を下げれば、容量側のソース・ドレイン接合の電界が弱まり、接合リーク電流をさらに低くすることが可能となる。
以上の結果から、ソース領域１３のみにフッ素を注入することで、ドレイン領域１４にはイオン注入による欠陥は発生することなく、シリコン界面へ導入されたフッ素が界面準位を低減するため、本発明をＤＲＡＭのメモリセルトランジスタに適用するとリーク電流が減少してリフレッシュ特性が向上することが示され、また、フッ素注入のドーズ量を大きくしてポケット注入することで、より効果が高まることが示された。
本発明の活用例として、低い消費電力が必要な情報機器に用いるＤＲＡＭメモリセルトランジスタが挙げられる。
本発明の第１実施形態に係る半導体装置の製造方法を示すもので、素子分離を行った状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、ウェル層及びチャネルドープ層を形成した状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、ゲート電極を構成する各膜を堆積した状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、ゲート電極を形成した状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、ソース・ドレイン領域を形成した状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、フォトレジストマスクを用い、ソース領域にのみフッ素を注入している状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、コンタクトホール形成した状態を示す工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示すもので、多結晶シリコンプラグを形成した状態を示す工程断面図である。 本発明の実施例に係る半導体装置と従来例において、リフレッシュ時間と不良ビット数の関係を示す図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、ウェル層及びチャネルドープ層を形成した状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、ゲート電極を構成する各膜を堆積した状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、ゲート電極を形成した状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、リンを注入している状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、フォトレジストマスクを用い、ソース領域にのみボロンを注入している状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、フォトレジストマスクを用い、ソース領域にのみフッ素を注入している状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、ｐ型ポケット層を形成した状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、コンタクトホール形成した状態を示す工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示すもので、多結晶シリコンプラグを形成した状態を示す工程断面図である。 本発明の実施例に係る半導体装置と従来例において、フッ素注入量と閾値電圧のシフト量との関係を示す図である。 本発明の実施形態に係る半導体装置の縦断面図である。
符号の説明
１…半導体基板、２…絶縁膜、３…（ｎ型埋め込み）ウェル層、４…第１のシリコン酸化膜、５…（ｐ型）ウェル層、６…チャネルドープ層、７…ゲート絶縁膜、８…多結晶シリコン膜、９…タングステンシリサイド膜、１０…第１のシリコン窒化膜、１１…ゲート側面絶縁膜、１２…ゲート電極、１３…ソース領域、１４…ドレイン領域、１５…フォトレジスト、１６…第２のシリコン窒化膜、１７…第２のシリコン酸化膜、１８…コンタクトホール、１９…多結晶シリコンプラグ（フッ素注入領域）、２０…多結晶シリコンプラグ、２１…注入リン、２２…注入ボロン、２３…ｐ型ポケット層、３０…第１の層間絶縁膜、３１…ビットコンタクトホール、３２…ビットコンタクトプラグ、３３…ビット配線層、３４…第２の層間絶縁膜、３５…容量コンタクトホール、３６…容量コンタクトプラグ、３７…第３の層間絶縁膜、３８…窒化膜、３９…第３のシリコン酸化膜、４０…キャパシタ用深穴シリンダ、４１…不純物含有シリコン膜、４２…下部金属電極、４３…下部電極、４４…シリサイド層、４５…容量絶縁膜、４６…上部電極、４７…容量プレート。

Claims (12)

  1. 半導体基板と、
    該半導体基板上に形成されたウェル層と、
    前記ウェル層の上に形成されたチャネルドープ層と、
    前記チャネルドープ層内の上部周縁に設けられたソース・ドレイン拡散層と、
    前記チャネルドープ層の上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極間に、前記ゲート絶縁膜を貫通して前記ソース・ドレイン拡散層と連結するように形成された多結晶シリコンプラグとを有し、
    前記ソース・ドレイン拡散層において、ソース領域にのみ選択的に前記フッ素が注入されたことを特徴とする半導体装置。
  2. 前記フッ素は、前記ソース領域に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するように注入されたことを特徴とする請求項１記載の半導体装置。
  3. 前記フッ素は、ドーズ量が１×１０１４〜１×１０１７／ｃｍ２の範囲で注入されたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記フッ素は、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２の範囲で注入されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記フッ素は、注入後の熱処理によって前記ソース領域からシリコン-酸化膜界面へ拡散されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 半導体基板上にウェル層を形成する工程と、
    前記ウェル層の上にチャネルドープ層を形成する工程と、
    前記チャネルドープ層内の上部周縁にソース・ドレイン拡散層を形成する工程と、
    前記チャネルドープ層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極間に、前記ゲート絶縁膜を貫通して前記ソース・ドレイン拡散層と連結するように多結晶シリコンプラグを形成する工程と、
    前記ソース・ドレイン拡散層において、ソース領域にのみ選択的に前記フッ素を注入する工程を有することを特徴とする半導体装置の製造方法。
  7. 前記フッ素を注入する工程は、フォトレジストマスクを用いて、ソース領域にのみ選択的にフッ素を注入することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記フッ素を注入する工程は、前記フッ素が、前記ソース領域に１×１０１８〜１×１０２２／ｃｍ３の範囲で存在するように注入することを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記フッ素を注入する工程は、ドーズ量が１×１０１４〜１×１０１７／ｃｍ２の範囲で注入することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記フッ素を注入する工程は、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２の範囲で注入することを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記フッ素を注入する工程は、加速エネルギーが０．５〜５０ｋｅＶの範囲で、注入することを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記フッ素を注入する工程後、６００〜１１００℃の温度範囲で熱処理によって前記ソース領域からシリコン-酸化膜界面へ拡散する工程を有することを特徴とする請求項６〜１１のいずれか１項に記載の半導体装置の製造方法。
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