JP5830655B2 - 不揮発性記憶素子の駆動方法 - Google Patents

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Description

本開示は、不揮発性記憶素子の駆動方法に関する。
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性記憶装置の用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の不揮発性記憶装置として、電気的信号によって抵抗値が可逆的に変化する性質を有する抵抗変化型の不揮発性記憶素子を備えた不揮発性記憶装置の研究開発が進んでいる。
特許文献１は、基板に形成されたトランジスタと、前記トランジスタのドレインに連結されているデータ貯蔵部とを備え、前記データ貯蔵部の所定の電圧範囲で現れる抵抗特性が別の電圧範囲で現れる抵抗特性と全く異なるデータ貯蔵物質層を含むことを特徴とする１Ｔ−１Ｒまたは１Ｄ−１Ｒで構成された不揮発性メモリ装置を開示する。さらに特許文献１には、データ貯蔵物質層として使用できる可変抵抗物質層として、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等のような遷移金属酸化膜が例示されている。
非特許文献１は、可変抵抗物質層として、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）が用いられている。
特開２００４−３６３６０４号公報
Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ ａｌ．， "Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．１９３−１９６， Ｄｅｃｅｍｂｅｒ ２００２
本発明は、不揮発性記憶素子において抵抗値のばらつきを低減させることを目的としている。
上記目的を達成するために、本発明に係る駆動方法の一態様（ａｓｐｅｃｔ）は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間に印加される電圧パルスに応じて、低抵抗状態と前記低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に変化する抵抗変化層と、を有する抵抗変化型素子と、前記第１電極に接続された第１入出力端子と、第２入出力端子と、前記第１入出力端子と前記第２入出力端子との間の導通を制御するゲート端子と、を有する電界効果トランジスタと、を備える、不揮発性記憶素子の駆動方法であって、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態へと変化させる際に、前記第２電極と前記第２入出力端子との間に第１の極性の消去電圧パルスを印加し、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態へと変化させる際に、前記第２電極と前記第２入出力端子との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加し、前記第２の極性は、前記電界効果トランジスタの前記第２入出力端子がソース端子となる極性であり、前記高抵抗状態にある前記抵抗変化層を前記低抵抗状態にするために、前記第２電極と前記第２入出力端子との間に第１書き込み電圧パルスを印可する場合に、前記電界効果トランジスタのゲート端子に、第１ゲート電圧を印加し、過抵抗状態にある前記抵抗変化型層を前記低抵抗状態にするために、前記第２電極と前記第２入出力端子との間に電圧の絶対値が前記第１書き込み電圧パルスよりも大きい第２書き込み電圧パルスを印可する場合に、前記電界効果トランジスタのゲート端子に、電圧の絶対値が前記第１ゲート電圧よりも小さい第２ゲート電圧を印加する。
本発明の不揮発性記憶素子の駆動方法によれば、不揮発性記憶素子における抵抗値のばらつきを低減させることができる。
図１は、第１実施形態にかかる不揮発性記憶素子が備える抵抗変化型素子の概略構成の一例を示す断面図である。 図２Ａは、第１実施形態にかかる不揮発性記憶素子の一例を示す等価回路図である。 図２Ｂは、第１実施形態にかかる抵抗変化型素子の一例を示す等価回路図である。 図２Ｃは、第１実施形態にかかる電界効果トランジスタの一例を示す等価回路図である。 図３は、第１実施形態にかかる不揮発性記憶素子の概略構成の一例を示す断面図である。 図４は、第１実施形態にかかる不揮発性記憶素子の駆動方法の一例を示すフローチャートである。 図５は、実験例にかかる不揮発性記憶素子の抵抗変化動作の一例を示す図である。 図６Ａは、実験例にかかる不揮発性記憶素子における抵抗値のばらつきを比較する図である。 図６Ｂは、実験例のフローチャートである。 図７は、実験例にかかる不揮発性記憶素子において、高抵抗状態と過抵抗状態とのそれぞれについて、書き込みステップにおける抵抗値と電圧との関係を示す図である。 図８は、実験例にかかる不揮発性記憶素子において、ゲート電圧を一定として、書き込み電圧を変えた場合のＮ型ＭＩＳＦＥＴの負荷曲線を示す図である。 図９は、実験例にかかる不揮発性記憶素子において、書き込み電圧に応じてゲート電圧を変えた場合のＮ型ＭＩＳＦＥＴの負荷曲線を示す図である。 図１０は、第１実施形態の変形例にかかる不揮発性記憶素子が備える抵抗変化型素子の概略構成の一例を示す断面図である。 図１１は、第１実施形態の変形例にかかる不揮発性記憶素子の概略構成の一例を示す断面図である。 図１２は、第２実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。 図１３Ａは、第２実施形態にかかる不揮発性記憶装置の消去動作（低抵抗状態から高抵抗状態へ変化させる場合）における電圧印加のパターンを示すタイミングチャートである。 図１３Ｂは、第２実施形態にかかる不揮発性記憶装置の通常の書込動作（高抵抗状態から低抵抗状態へ変化させる場合）における電圧印加のパターンを示すタイミングチャートである。 図１３Ｃは、第２実施形態にかかる不揮発性記憶装置の、過抵抗状態から低抵抗状態へ変化させる場合における電圧印加のパターンを示すタイミングチャートである。 図１３Ｄは、第２実施形態にかかる不揮発性記憶装置の読出動作における電圧印加のパターンを示すタイミングチャートである。
抵抗変化型の不揮発性記憶素子において抵抗値のばらつきを低減させるべく、鋭意検討が加えられた。その結果、以下の知見が得られた。
抵抗変化型の不揮発性記憶素子の場合、書き換え特性が問題になりうる。すなわち、抵抗値の低い状態（低抵抗状態）から変化することで実現される抵抗値の高い状態（高抵抗状態）における抵抗値は常に一定ではなく、通常の高抵抗状態における抵抗値よりも高くなる場合がある。このような過抵抗状態にある不揮発性記憶素子に、通常の書き込み電圧パルスを印加しても、低抵抗状態に書き込めない。かかる場合にも、不揮発性記憶素子を低抵抗状態に書き込むためには、通常の書き込み電圧パルスよりも高い電圧を有するパルスを素子に印加する必要がある。
しかしながら、通常よりも高い電圧を有するパルスで書き込みを行った場合には、不揮発性記憶素子に大きな電流が流れてしまうため、不揮発性記憶素子の特性が劣化し、抵抗値のばらつきが増大する。抵抗値のばらつきは、いったん発生すると元に戻らない。かかる抵抗値のばらつきは、大きな電流が不揮発性記憶素子に流れることによる、フィラメントの不可逆的な拡大に起因すると推察された。
かかる抵抗値のばらつきを低減するためには、過抵抗状態にある不揮発性記憶素子を低抵抗状態に変化させる場合において、不揮発性記憶素子に流れる電流を制限するのが有効である。電流制限には、不揮発性記憶素子が備える電界効果トランジスタのゲート電圧を利用しうる。
ゲート電圧により電流制限を精度よく行うためには、基板バイアス効果の影響を小さくする必要がある。そのためには、電界効果トランジスタの２個の主電極のうち、低抵抗化時に書き込み電圧パルスを印加する際、抵抗変化型素子に接続されていない側の主電極がソース電極となるのが好ましい。抵抗変化型素子の接続されている側の主電極がソース電極になると、ソース電極の電位が、抵抗変化型素子による電位降下の影響を受けて変動してしまうからである。
なお、ゲート電圧とは、基板電位を基準としたゲート端子の電位、すなわち基板とゲート端子との電位差をいう。
かかる関係が実現するように、抵抗変化型素子の極性（低抵抗化時に流れる電流の向き）と電界効果トランジスタの極性（Ｎ型かＰ型か）とを考慮して、抵抗変化型素子と電界効果トランジスタとを接続し、メモリセルを構成する。すなわち、低抵抗化時に抵抗変化型素子から遠い側の主電極がソース電極となるように、抵抗変化型素子と電界効果トランジスタとを接続する。
その上で、不揮発性記憶素子が過抵抗状態にあると判定された場合、不揮発性記憶素子を低抵抗状態へと書き込む際に、電界効果トランジスタのゲート電圧を通常よりも低く設定する。かかる制御により、電界効果トランジスタによる適切な電流制限を実現することができる。よって、低抵抗化時に不揮発性記憶素子に過大な電流が流れることによる抵抗値のばらつきを、低減することができる。
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
以下で説明する実施形態は、いずれも本発明の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本発明を限定するものではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
（第１実施形態）
第１実施形態の不揮発性記憶素子の駆動方法は、第１電極と、第２電極と、第１電極と第２電極との間に設けられ、第１電極と第２電極との間に印加される電圧パルスに応じて、低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に変化する抵抗変化層と、を有する抵抗変化型素子と、第１電極に接続された第１入出力端子と、第２入出力端子と、第１入出力端子と第２入出力端子との間の導通を制御するゲート端子と、を有する電界効果トランジスタと、を備える、不揮発性記憶素子の駆動方法であって、抵抗変化層を低抵抗状態から高抵抗状態へと変化させる際に、第２電極と第２入出力端子との間に第１の極性の消去電圧パルスを印加し、抵抗変化層を高抵抗状態から低抵抗状態へと変化させる際に、第２電極と第２入出力端子との間に第１の極性とは異なる第２の極性の書き込み電圧パルスを印加し、第２の極性は、電界効果トランジスタの第２入出力端子がソース端子となる極性であり、高抵抗状態にある抵抗変化層を低抵抗状態にするために、第２電極と第２入出力端子との間に第１書き込み電圧パルスを印可する場合に、電界効果トランジスタのゲート端子に、第１ゲート電圧を印加し、過抵抗状態にある抵抗変化型層を低抵抗状態にするために、第２電極と第２入出力端子との間に電圧の絶対値が第１書き込み電圧パルスよりも大きい第２書き込み電圧パルスを印可する場合に、電界効果トランジスタのゲート端子に、電圧の絶対値が第１ゲート電圧よりも小さい第２ゲート電圧を印加する。
かかる構成では、不揮発性記憶素子における抵抗値のばらつきを低減させることができる。
「第１ゲート電圧」および「第２ゲート電圧」は、基板電位を基準としたゲート端子の電位、すなわち基板とゲート端子との電位差である。
「過抵抗状態」とは、低抵抗状態に変化させるために、高抵抗状態にある不揮発性記憶素子を低抵抗状態に変化させるために印加する電圧の絶対値よりも大きな絶対値の電圧を印加しなければならない程度に不揮発性記憶素子の抵抗値が高くなっている状態をいう。
「過抵抗状態」には、製造直後の不揮発性記憶素子であって、フォーミングをしなければ抵抗変化動作をするようにならない状態は含まない。「過抵抗状態」には、フォーミングが不要な不揮発性記憶素子であって、製造後、一度も電圧パルスが印加されていない状態を含む。
過抵抗状態にあるか否かの判定基準は、特に限定されない。
具体的には例えば、第１書き込み電圧パルスを印加することで低抵抗状態に変化する高抵抗状態の不揮発性記憶素子が取りうる抵抗値の範囲を高抵抗範囲とするとき、不揮発性記憶素子の抵抗値が、高抵抗範囲を超えて高い範囲にある場合に、不揮発性記憶素子が過抵抗状態にあると判定しうる。この場合、過抵抗状態の不揮発性記憶素子が取りうる抵抗値の範囲を過抵抗範囲とするとき、過抵抗範囲の下限の抵抗値は、高抵抗範囲の上限の抵抗値より高くしうる。
あるいは例えば、高抵抗状態にある不揮発性記憶素子に第１書き込み電圧パルスを印加しても低抵抗状態に変化しない場合に、不揮発性記憶素子が過抵抗状態にあると判定しうる。
上記駆動方法において、電界効果トランジスタが、Ｎ型ＦＥＴであり、第１の極性は、第２入出力端子の電位が第２電極の電位よりも低くなる極性であり、第２の極性は、第２入出力端子の電位が第２電極の電位よりも高くなる極性であってもよい。
上記駆動方法において、電界効果トランジスタが、Ｐ型ＦＥＴであり、第１の極性は、第２入出力端子の電位が第２電極の電位よりも高くなる極性であり、第２の極性は、第２入出力端子の電位が第２電極の電位よりも低くなる極性であってもよい。
上記駆動方法において、抵抗変化層は、酸素不足型の金属酸化物を有する第１抵抗変化層と、第１抵抗変化層よりも酸素不足度が小さい金属酸化物を有する第２抵抗変化層と、を備え、電界効果トランジスタが、Ｎ型ＦＥＴであり、第１抵抗変化層が第２電極に接し、第２抵抗変化層が第１電極に接してもよい。
かかる構成では、優れた書き換え特性を有する不揮発性記憶素子を得ることができ、かつＮ型ＭＩＳＦＥＴを用いることで、不揮発性記憶素子をより高密度に集積することが可能になる。
上記駆動方法において、抵抗変化層は、酸素不足型の金属酸化物を有する第１抵抗変化層と、第１抵抗変化層よりも酸素不足度が小さい金属酸化物を有する第２抵抗変化層と、を備え、電界効果トランジスタが、Ｐ型ＦＥＴであり、第１抵抗変化層が第１電極に接し、第２抵抗変化層が第２電極に接してもよい。
かかる構成では、抵抗変化型素子の加工が容易な不揮発性記憶素子を得ることができる。
上記駆動方法において、電界効果トランジスタが、Ｎ型ＦＥＴであり、第１電極の標準電極電位をＥ１とし、第２電極の標準電極電位をＥ２とするとき、Ｅ１＞Ｅ２を満足してもよい。
かかる構成では、優れた書き換え特性を有する不揮発性記憶素子を得ることができ、かつＮ型ＭＩＳＦＥＴを用いることで、不揮発性記憶素子をより高密度に集積することが可能になる。
上記駆動方法において、電界効果トランジスタが、Ｐ型ＦＥＴであり、第１電極の標準電極電位をＥ１とし、第２電極の標準電極電位をＥ２とするとき、Ｅ２＞Ｅ１を満足してもよい。
かかる構成では、抵抗変化型素子の加工が容易な不揮発性記憶素子を得ることができる。
上記駆動方法において、抵抗変化層は、第１金属酸化物を有する第１抵抗変化層と、第２金属酸化物を有する第２抵抗変化層と、を備え、第１金属酸化物と第２金属酸化物とが同じ金属の酸化物であり、第１金属酸化物の組成をＭＯｘと表し、第２金属酸化物の組成をＭＯｙと表すとき、ｙ＞ｘを満足してもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記駆動方法において、第１金属酸化物と第２金属酸化物とがタンタル酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記駆動方法において、第１金属酸化物と第２金属酸化物とがハフニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記駆動方法において、第１金属酸化物と第２金属酸化物とがジルコニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記駆動方法において、抵抗変化層は、第１金属酸化物を有する第１抵抗変化層と、第２金属酸化物を有する第２抵抗変化層と、を備え、第１金属酸化物と第２金属酸化物とが互いに異なる金属の酸化物であり、第１金属酸化物を構成する金属の標準電極電位をＥＮとし、第２金属酸化物を構成する金属の標準電極電位をＥＭとすると、ＥＮ＜ＥＭを満足してもよい。
かかる構成では、第１金属酸化物と第２金属酸化物とが同じ金属の酸化物である場合に比べ、不揮発性記憶素子のより安定した抵抗変化動作を実現できる。
上記駆動方法において、第１金属酸化物がタンタル酸化物であり、第２金属酸化物がアルミニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記駆動方法において、第１金属酸化物がタンタル酸化物であり、第２金属酸化物がハフニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記駆動方法において、駆動方法は、抵抗変化層を低抵抗状態にする場合に、ゲート端子に第１ゲート電圧を与えると共に、第２電極と第２入出力端子との間に第１書き込み電圧パルスを印加するステップ（Ａ）と、ステップ（Ａ）の後に、抵抗変化層が低抵抗状態に変化していない場合には、抵抗変化層が過抵抗状態にあると判定し、ゲート端子に第２ゲート電圧を与えると共に、第２電極と第２入出力端子との間に第２書き込み電圧パルスを印加するステップ（Ｂ）と、を含んでもよい。
かかる構成では、効率的に過抵抗状態にある不揮発性記憶素子を低抵抗状態へと変化させることができる。
［装置構成］
＜抵抗変化型素子の構成＞
図１は、第１実施形態にかかる不揮発性記憶素子が備える抵抗変化型素子の概略構成の一例を示す断面図である。
図１に示す例において、第１実施形態にかかる不揮発性記憶素子が備える抵抗変化型素子１０は、第１電極２と、第２電極４と、抵抗変化層３とを備えている。
抵抗変化層３は、第１電極２と第２電極４との間に設けられ、第１電極２と第２電極４との間に印加される電圧パルスに応じて、低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に変化する。第１電極２と抵抗変化層３とは物理的に接触している。第２電極４と抵抗変化層３とは物理的に接触している。
抵抗変化層３は、例えば、第１電極２と第２電極４との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する。図１に示す例では、抵抗変化層３は、第１電極２に接続する第２抵抗変化層３ｂと、第２電極４に接続する第１抵抗変化層３ａの少なくとも２層を積層して構成される。ただし、抵抗変化層３が複数の層からなることは必須ではなく、抵抗変化層３が単一の層から構成されていてもよい。
第１抵抗変化層３ａは、酸素不足型の第１金属酸化物で構成され、第２抵抗変化層３ｂは、第１金属酸化物よりも酸素不足度が小さい第２金属酸化物で構成されている。抵抗変化型素子の第２抵抗変化層３ｂ中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１金属酸化物を構成する金属と、第２金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２金属酸化物の酸素含有率が第１金属酸化物の酸素含有率よりも大きいとき、第２金属酸化物の酸素不足度は第１金属酸化物の酸素不足度より小さい。
抵抗変化層３を、タンタルを用いて構成する場合、第１抵抗変化層３ａを構成する第１金属酸化物の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ、第２抵抗変化層３ｂを構成する第２金属酸化物の組成をＴａＯｙとした場合にｙが２．１以上である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができる。この場合、第２抵抗変化層３ｂの膜厚は、１ｎｍ以上８ｎｍ以下としてもよい。
抵抗変化層３を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層３を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、ハフニウム酸化物を用いる場合、第１金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができる。この場合、第２金属酸化物の膜厚は、１〜５ｎｍとしてもよい。
また、ジルコニウム酸化物を用いる場合、第１金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができる。この場合、第２金属酸化物の膜厚は、１〜５ｎｍとしてもよい。
第１金属酸化物を構成する第１の金属と、第２金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２金属酸化物は、第１金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２金属酸化物に、より多くの電圧が分配され、第２金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
第１抵抗変化層３ａとなる第１金属酸化物を構成する第１の金属と、第２抵抗変化層３ｂとなる第２金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
例えば、第１金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２金属酸化物に第１金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
積層構造の抵抗変化層３における抵抗変化現象は、高抵抗化及び低抵抗化のいずれも抵抗が高い第２抵抗変化層３ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、第２抵抗変化層３ｂの抵抗値が変化すると考えられる。
つまり、第２電極４に、第１電極２を基準にして負の電圧を印加したとき、抵抗変化層３中の酸素イオンが第２抵抗変化層３ｂに引き寄せられる。これによって、第２抵抗変化層３ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
逆に、第２電極４に、第１電極２を基準にして正の電圧を印加したとき、第２抵抗変化層３ｂ中の酸素イオンが第１抵抗変化層３ａ側に押しやられる。これによって、第２抵抗変化層３ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
第１電極２及び第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、ＴｉＮ（窒化チタン）及びＴａＮ（窒化タンタル）のうちの１つまたは複数の材料を用いて構成される。
酸素不足度がより小さい第２金属酸化物で構成される第２抵抗変化層３ｂに接続されている第１電極２は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２金属酸化物を構成する金属及び第２電極４を構成する材料と比べて標準電極電位がより高い材料で構成してもよい。
酸素不足度がより大きい第１金属酸化物で構成される第１抵抗変化層３ａに接続されている第２電極４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１金属酸化物を構成する金属と比べて標準電極電位がより低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
すなわち、第２電極４を構成する材料の標準電極電位Ｅ２と、第２抵抗変化層３ｂとなる第２金属酸化物を構成する金属の標準電極電位ＥＭと、第１金属酸化物を構成する金属の標準電極電位ＥＮと、第１電極２を構成する材料の標準電極電位Ｅ１との間には、ＥＭ＜Ｅ１、かつＥ２＜Ｅ１なる関係を満足してもよい。さらには、Ｅ１＞ＥＭで、ＥＮ≧Ｅ２の関係を満足してもよい。
上記の構成とすることにより、第１電極２と第２抵抗変化層３ｂとの界面近傍の第２金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
図１に示す例では、抵抗変化型素子１０が基板１の上に形成されている。基板１は、例えばシリコン基板により構成されうる。ただし、基板１は抵抗変化型素子の必須構成要素ではない。
＜抵抗変化型素子の製造方法＞
次に、抵抗変化型素子１０の製造方法の一例について説明する。
まず、基板１上に、スパッタリング法により、第１電極２を構成する材料（例えば、イリジウム（Ｉｒ））の膜を形成する。
その後、当該膜の上に、第２抵抗変化層３ｂを構成する第２金属酸化物の膜を形成する。第２金属酸化物の膜は、例えば、タンタル酸化物ターゲットをアルゴンガス中、又はアルゴンガス及び酸素ガス中でスパッタリングすることによって形成してもよく、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）法を用いて形成してもよい。
次に、第２金属酸化物の膜上に第１抵抗変化層３ａを構成する第１金属酸化物の膜を形成する。第１金属酸化物の膜は、例えばＴａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする、いわゆる反応性スパッタリング法によって形成してもよい。ここで、第１金属酸化物の酸素不足度は、スパッタリングに用いるアルゴンガスに対する酸素ガスの流量比を変えることにより調整してもよい。なお、基板は特に加熱することなく室温にて膜形成してもよい。
次に、第１金属酸化物の膜上に、スパッタリング法により、第２電極４を構成する材料（例えば窒化タンタル（ＴａＮ））の膜を形成する。
第１電極材料の膜、第２金属酸化物の膜、第１金属酸化物の膜、及び第２電極材料の膜をパターニングすることにより、それぞれ所望の大きさ及び形状の第１電極２と、第２抵抗変化層３ｂと、第１抵抗変化層３ａと、第２電極４とを形成する。
以上の工程により、抵抗変化型素子１０が得られる。
＜不揮発性記憶素子の構成＞
図２Ａは、第１実施形態にかかる不揮発性記憶素子の一例を示す等価回路図である。図２Ａに示す例において、第１実施形態にかかる不揮発性記憶素子は、１つのトランジスタと１つの抵抗変化型素子とで構成される、いわゆる１Ｔ１Ｒ型の不揮発性記憶素子である。
不揮発性記憶素子３０は、抵抗変化型素子１０と電界効果トランジスタ２０とを備える。抵抗変化型素子１０については、上述した通りであるので、詳細な説明を省略する。
電界効果トランジスタ２０は、第１電極２に接続された第１入出力端子２１と、第２入出力端子２２と、第１入出力端子２１と第２入出力端子２２との間の導通を制御するゲート端子２３と、を有する。
なお、ＷＬがワード線を示し、ＳＬがソース線を示し、ＢＬがビット線を示している。電界効果トランジスタ２０は、不揮発性記憶素子３０の選択と非選択とを切り替えるスイッチであるとともに、不揮発性記憶素子３０に流れる電流値を制御する制御器でもある。
図２Ｂは、第１実施形態にかかる抵抗変化型素子の一例を示す等価回路図である。
図２Ｂに示すように、抵抗変化型素子１０は、第２電極４及び第１電極２にそれぞれ接続された２つの端子を有する２端子構造の素子である。抵抗変化型素子１０の一方の端子は、電界効果トランジスタ２０の１つの端子と接続されている。本明細書においては、抵抗変化型素子１０の具備する２つの端子のうち、電界効果トランジスタ２０に接続されている一方の端子を第２端子１２と呼び、電界効果トランジスタ２０に接続されていない他方の端子を第１端子１１と呼ぶ。
図２Ｃは、第１実施形態にかかる電界効果トランジスタの一例を示す等価回路図である。
図２Ｃに示すように、電界効果トランジスタ２０は、少なくともソース端子、ドレイン端子、ゲート端子の３つの端子を有する素子である。本明細書においては、これらの３つの端子のうち、抵抗変化型素子１０に接続されている端子を第１入出力端子２１と呼び、トランジスタの動作により第１入出力端子２１と導通可能な他方の端子を第２入出力端子２２と呼ぶ。また、トランジスタ動作において、第１入出力端子２１と第２入出力端子２２との間の導通を制御する端子をゲート端子２３と呼ぶ。
電界効果トランジスタ２０は、オン状態において、第１入出力端子２１及び第２入出力端子２２のうち、一方がソース端子として働き、他方はドレイン端子として働く。後述するように、どちらがソース端子（あるいはドレイン端子）であるかは、電流の流れる向き、及びキャリアの極性によって決まる。
電界効果トランジスタ２０は、例えば、ＭＩＳＦＥＴ（金属−絶縁体−半導体 電界効果トランジスタ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、および、ＭＩＳＦＥＴの一種であるＭＯＳＦＥＴ（金属−酸化物−半導体 電界効果トランジスタ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のいずれか一方としうる。
以下、簡便のため、電界効果トランジスタ２０を、単にトランジスタ２０と呼ぶことがある。また、電界効果トランジスタ２０を、実施の形態における具体例に従ってＭＩＳＦＥＴ２０、Ｎ型ＭＩＳＦＥＴ２０、Ｐ型ＭＩＳＦＥＴ２０と呼ぶこともある。
図２Ｂ及び図２Ｃでは、抵抗変化型素子１０及び電界効果トランジスタ２０について、それぞれ別個独立に説明したが、これは簡便に説明するための回路図上の表現である。したがって、例えば、抵抗変化型素子１０及び電界効果トランジスタ２０がデバイスとして一体となっていてもよい。
例えば、電界効果トランジスタ２０の第１入出力端子２１が、抵抗変化型素子１０の第１電極２を兼ねていてもよい。また、抵抗変化型素子１０の第２端子１２と、電界効果トランジスタ２０の第１入出力端子２１とは、電気的に接続されていればよい。例えば、抵抗変化型素子１０と電界効果トランジスタ２０との間にその他の導電性を有する部材が介在していてもよい。
図３は、第１実施形態にかかる不揮発性記憶素子の概略構成の一例を示す断面図である。
図３に示す例において、不揮発性記憶素子３０は、抵抗変化型素子１０と電界効果トランジスタ２０とを備える。なお、図３では、一例として、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴである場合について示している。
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴであるとき、多数キャリアは電子である。他方、電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴであるとき、多数キャリアは正孔である。
一般的に、電子の移動度は正孔の移動度よりも大きいため、同じゲート絶縁膜２６の構造（材料および膜厚）で、同じサイズのＭＩＳＦＥＴ２０を作成した場合、Ｎ型ＭＩＳＦＥＴの方がＰ型ＭＩＳＦＥＴより電流駆動能力が大きい。そのため、同じ電流駆動能力を有するＭＩＳＦＥＴ２０を作製する場合、Ｎ型ＭＩＳＦＥＴの方が素子サイズを小さくでき、不揮発性記憶素子３０をより高密度に集積できる。
抵抗変化型素子１０は、図１に示した抵抗変化型素子１０と同様に、第１電極２と、抵抗変化層３と、第２電極４とを備える。抵抗変化層３は、第１抵抗変化層３ａと第２抵抗変化層３ｂとを有している。したがって、第１電極２を基準にして第２電極４に負電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が高抵抗化する。反対に、第１電極２を基準にして第２電極４に正電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が低抵抗化する。
Ｎ型ＭＩＳＦＥＴ２０は、半導体基板２４と、半導体基板２４上に配置された第１拡散層２５ａ及び第２拡散層２５ｂと、半導体基板２４上に第１拡散層２５ａと第２拡散層２５ｂとを跨ぐ（半導体基板２４の厚み方向から見て部分的に重なり合う）ように配置されたゲート絶縁膜２６と、ゲート絶縁膜２６上に配置されたゲート電極２７とを備える。なお、ゲート絶縁膜２６が酸化膜である場合、Ｎ型ＭＩＳＦＥＴ２０は、Ｎ型ＭＯＳＦＥＴとも呼ばれる。
ＭＩＳＦＥＴ２０は、種々の公知の方法によって形成できる。Ｎ型ＭＩＳＦＥＴ２０上には、層間絶縁層２８が形成されており、層間絶縁層２８内を貫通して、抵抗変化型素子１０の第１電極２とＭＩＳＦＥＴ２０の第１拡散層２５ａとを接続する導電ビア２９が形成されている。
Ｎ型ＭＩＳＦＥＴ２０において、半導体基板２４と、第１拡散層２５ａ及び第２拡散層２５ｂとは、反対導電型である。半導体基板２４がＰ型である場合、第１拡散層２５ａ及び第２拡散層２５ｂはＮ型である。この場合、ＭＩＳＦＥＴ２０はＮ型ＭＩＳＦＥＴである。半導体基板２４がＮ型である場合、第１拡散層２５ａ及び第２拡散層２５ｂはＰ型である。この場合、ＭＩＳＦＥＴ２０はＰ型ＭＩＳＦＥＴである。
図２Ａ及び図３には、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合の接続関係が示されている。なお、後述するように、ＭＩＳＦＥＴ２０がＰ型ＭＩＳＦＥＴ２０である場合には、抵抗変化層３に印加される電圧の極性と、抵抗変化層３の抵抗値が変化する方向（低抵抗化または高抵抗化）との対応関係が、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合の対応関係と反対になるように接続される。例えば、抵抗変化層３が上下非対称な構造を有する際には、ＭＩＳＦＥＴ２０がＰ型ＭＩＳＦＥＴ２０である場合における抵抗変化層３の上下の向きを、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合における抵抗変化層３の上下の向きと反対向きになるように配置してもよい。また、第１電極２を構成する材料と第２電極４を構成する材料とが異なる際には、ＭＩＳＦＥＴ２０がＰ型ＭＩＳＦＥＴ２０である場合における第１電極２の材料および第２電極４の材料が、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合における第１電極２の材料および第２電極４の材料と上下入れ替わるように構成してもよい。
図３で示した不揮発性記憶素子３０の断面構造は一例であり、本実施形態に係る不揮発性記憶素子３０における、抵抗変化型素子１０の構造、電界効果トランジスタ２０の構造、及び、抵抗変化型素子１０と電界効果トランジスタ２０との接続部の構造は、図３の例示に限定されない。以下では、説明の簡便のため、特に断らない限り、図２Ａ及び図３に示す電界効果トランジスタ２０はＮ型ＭＩＳＦＥＴ２０であるものとして説明する。
図３に示した不揮発性記憶素子３０では、第１電極２の標準電極電位をＥ１とし、第２電極４の標準電極電位をＥ２とすると、Ｅ１＞Ｅ２を満たしてもよい。このような標準電極電位の要件を満たすことで、第１電極２と第２抵抗変化層３ｂとの界面近傍で安定に抵抗変化現象が発現する。
抵抗変化層３が単一の層で構成されている場合において、第１電極２の標準電極電位をＥ１とし、第２電極４の標準電極電位をＥ２とすると、Ｅ１＞Ｅ２を満たしてもよい。このような標準電極電位の要件を満たすことで、第１電極２と抵抗変化層３との界面近傍で安定に抵抗変化現象が発現する。かかる場合においても、第１電極２を基準にして第２電極４に負電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が高抵抗化する。反対に、第１電極２を基準にして第２電極４に正電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が低抵抗化する。したがって、各電極と、トランジスタ２０の各入出力端子との接続関係を上述と同様にすることで、後述するものと同様な極性の電圧パルスを用いた駆動方法を使用できる。
［駆動方法］
次に、上述したように構成された不揮発性記憶素子３０の駆動方法について説明する。
＜概要＞
以下では、抵抗変化型素子１０の抵抗値が、所定の高い値（例えば、５０００００Ω）にある場合を高抵抗状態といい、所定の低い値（例えば、１００００Ω）にある場合を低抵抗状態という。また、本明細書中では、抵抗変化型素子１０（抵抗変化層３）が高抵抗状態から低抵抗状態へ変化することを低抵抗化と呼び、低抵抗状態から高抵抗状態へ変化することを高抵抗化と呼ぶことがある。
本実施形態では、不揮発性記憶素子３０に対して、電源等を用いて電圧を印加することにより、抵抗変化層３の抵抗状態を以下のように変化させることができる。
まず、第２の極性で電圧値がＶＬＲ１、パルス幅がＰＷＬＲの電圧パルス（書き込み電圧パルス）を、抵抗変化型素子１０の第１端子１１とトランジスタ２０の第２入出力端子２２間に印加することにより、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させる。以下では、これを書き込みステップと呼ぶ。本明細書中において、第２の極性とは、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させるのに要する電圧パルスの極性を意味する。
例えば、図２Ａ及び図３に示した接続関係にある場合、抵抗変化型素子１０内の第２電極４の電位が、Ｎ型ＭＩＳＦＥＴ２０の第２拡散層２５ｂの電位に対して相対的に高くなるような電圧の極性が、第２の極性である。このとき、抵抗変化型素子１０に印加される電圧は、第２電極４を基準にして第１電極２に負電圧を与える極性の電圧であるため、抵抗変化層３は高抵抗状態から低抵抗状態へ変化する。
次に、第２の極性とは異なる第１の極性で電圧値がＶＨＲ、パルス幅がＰＷＨＲの電圧パルス（消去電圧パルス）を、抵抗変化型素子１０の第１端子１１とトランジスタ２０の第２入出力端子２２間に印加する。これにより、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させる。以下では、これを消去ステップと呼ぶ。本明細書中において、第１の極性とは、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させるのに要する電圧パルスの極性を意味する。
例えば、図２Ａ及び図３に示した接続関係にある場合、抵抗変化型素子１０内の第２電極４の電位が、Ｎ型ＭＩＳＦＥＴ２０の第２拡散層２５ｂの電位に対して相対的に低くなるような電圧の極性が第１の極性である。このとき、抵抗変化型素子１０に印加される電圧は、第２電極４を基準にして第１電極２に正電圧を与える極性の電圧であるため、抵抗変化層３は低抵抗状態から高抵抗状態へ変化する。
以上の書き込みステップ及び消去ステップを繰り返すことにより、不揮発性記憶素子３０が動作する。パルス幅ＰＷＬＲとＰＷＨＲは、例えばそれぞれ５０ｎｓとすることができる。
抵抗変化層３が低抵抗状態及び高抵抗状態の何れの状態にあるかは、所定値の読み出し用の電圧パルス（以下、読み出し電圧パルスと呼ぶ）を印加して判定される。
読み出し電圧パルスによって抵抗変化型素子１０に印加される電圧値の大きさ（絶対値）は、抵抗変化層３に抵抗変化をもたらす閾値電圧よりも小さい。したがって、読み出し電圧パルスは、抵抗変化型素子１０の抵抗状態に影響を及ぼさない。例えば、抵抗変化層３が低抵抗状態にある場合に、第１の極性の読み出し電圧パルスが抵抗変化型素子１０及びトランジスタ２０に印加された（第１端子１１と第２入出力端子２２との間に印加された）としても、抵抗変化層３の抵抗状態は変化せず、低抵抗状態のままで維持される。同様にして、抵抗変化層３が高抵抗状態にある場合に、第２の極性の読み出し電圧パルスが抵抗変化型素子１０及びトランジスタ２０に印加された（第１端子１１と第２入出力端子２２との間に印加された）としても、抵抗変化層３の抵抗状態は変化せず、高抵抗状態のままで維持される。
本実施形態に係る不揮発性記憶素子３０に対して上記の駆動方法を実行すると、不揮発性記憶素子３０を１つのメモリセルとして使用できる。例えば、抵抗変化層３が低抵抗状態にある場合を「１」に対応させ、高抵抗状態にある場合を「０」に対応させることにより、１ビットのメモリセルとなる。
＜不揮発性記憶素子における抵抗変化型素子とトランジスタとの接続関係＞
本実施形態に係る不揮発性記憶素子３０は、書き込みステップ（低抵抗化）において、第２入出力端子２２がソース端子となるように、抵抗変化型素子１０と電界効果トランジスタ２０とが接続されている。言い換えると、書き込みステップにおいて、電界効果トランジスタ２０の端子のうち、抵抗変化型素子１０と接続されている側の端子が、ドレイン端子となっている。
本明細書中において、「ソース」とは、電界効果トランジスタ２０における多数キャリアの供給源を意味する。一方、「ドレイン」とは、電界効果トランジスタ２０における多数キャリアの排出口を意味する。第１入出力端子２１及び第２入出力端子２２のうち、一方がソース端子であるとき、他方がドレイン端子である。同様にして、第１拡散層２５ａ及び第２拡散層２５ｂのうち、一方がソース領域であるとき、他方がドレイン領域である。電界効果トランジスタ２０がＮ型であるとき、多数キャリアは電子である。他方、電界効果トランジスタ２０がＰ型であるとき、多数キャリアは正孔である。
本実施形態に係る電界効果トランジスタ２０のように電流が双方向に流れる場合、電流の流れる方向によってソース及びドレインが切り替わる。本実施形態では、不揮発性記憶素子３０に印加される電圧の極性が、書き込みステップと消去ステップとで反対極性であるため、これに伴ってソースとドレインとが逆転する。すなわち、書き込みステップにおけるソース及びドレインは、それぞれ、消去ステップにおけるドレイン及びソースとなる。
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合、オン電流が第１入出力端子２１から第２入出力端子２２へ流れるとき、第１入出力端子２１はドレイン端子であり、第２入出力端子２２はソース端子である。一方、オン電流が第２入出力端子２２から第１入出力端子２１へ流れるとき、第１入出力端子２１はソース端子であり、第２入出力端子２２はドレイン端子である。
電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、オン電流が第１入出力端子２１から第２入出力端子２２へ流れるとき、第１入出力端子２１はソース端子であり、第２入出力端子２２はドレイン端子である。一方、オン電流が第２入出力端子２２から第１入出力端子２１へ流れるとき、第１入出力端子２１はドレイン端子であり、第２入出力端子２２はソース端子である。
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合、書き込みステップにおいて、図２Ａ及び図３の不揮発性記憶素子３０に印加される書き込み電圧パルスは、上述の通り、抵抗変化型素子１０内の第２電極４の電位（第１端子１１の電位）が、Ｎ型ＭＩＳＦＥＴ２０の第２拡散層２５ｂの電位（第２入出力端子２２の電位）に対して相対的に高くなる電圧パルスである。このとき、電流は、第１端子１１、第２端子１２、第１入出力端子２１、第２入出力端子２２の順で流れる。このとき、Ｎ型ＭＩＳＦＥＴ２０を流れる多数キャリアは電子である。したがって、書き込みステップにおいて、Ｎ型ＭＩＳＦＥＴ２０の第２入出力端子２２がソース端子となる。
同様に考えると、消去ステップにおいて、図２Ａ及び図３の不揮発性記憶素子３０に印加される消去電圧パルスは、書き込みステップの場合と比べて電圧の極性が反対になるため、Ｎ型ＭＩＳＦＥＴ２０の第１入出力端子２１がソース端子となる。
電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、後述するように、抵抗変化型素子１０の上下の向きが、電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合の反対になる（変形例参照）。したがって、書き込みステップにおいて、不揮発性記憶素子３０に印加される書き込み電圧パルスは、抵抗変化型素子１０内の第２電極４の電位（第１端子１１の電位）が、Ｐ型ＭＩＳＦＥＴ２０の第２拡散層２５ｂの電位（第２入出力端子２２の電位）に対して相対的に低くなる電圧パルスである。このとき、電流は、第２入出力端子２２、第１入出力端子２１、第２端子１２、第１端子１１の順で流れる。このとき、Ｐ型ＭＩＳＦＥＴ２０を流れる多数キャリアは正孔である。したがって、書き込みステップにおいて、Ｐ型ＭＩＳＦＥＴ２０の第２入出力端子２２がソース端子となる。
同様に考えると、消去ステップにおいて、不揮発性記憶素子３０に印加される消去電圧パルスは、書き込みステップの場合と比べて電圧の極性が反対になる。したがって、Ｐ型ＭＩＳＦＥＴ２０の第１入出力端子２１がソース端子となる。
＜書き込みステップにおける不揮発性記憶素子の駆動方法と基板バイアス効果＞
以下に、本実施形態の不揮発性記憶素子３０の書き込み動作と基板バイアス効果（ｂｏｄｙ ｅｆｆｅｃｔ）との関連について、図２Ａ及び図３を参照しつつ説明する。以下で説明する基板バイアス効果の影響は、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合を例として説明するが、後述するように、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合に限らない。
書き込みステップにおいて、不揮発性記憶素子３０に書き込み電圧パルスが印加されると、抵抗変化型素子１０の第１端子１１には相対的に高い電位が与えられ、Ｎ型ＭＩＳＦＥＴ２０の第２入出力端子２２には相対的に低い電位が与えられる。このときの電位差である第１書き込みパルス電圧ＶＬ１の電圧値をＶＬＲ１とする。同時に、ゲート端子２３に第１ゲート電圧（電圧（絶対値）：ＶＧ１）を与えることで、Ｎ型ＭＩＳＦＥＴはＯＮ状態になる。このとき、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第２入出力端子２２の電位）は、抵抗変化型素子１０による電圧降下の影響を受けず、第２入出力端子２２に印加される電位によって決まる。
これは、Ｎ型ＭＩＳＦＥＴ２０のソース端子（第２入出力端子２２）が、不揮発性記憶素子３０の両端の一方に位置する（抵抗変化型素子に接続されている側の端子ではない）ことに起因する。Ｎ型ＭＩＳＦＥＴ２０のソース電位（第２入出力端子２２の電位）は、例えば、半導体基板２４の電位とほぼ同じに維持される。そのため、Ｎ型ＭＩＳＦＥＴ２０に生じる基板バイアス効果の影響は小さく、ゲート電圧を制御することにより、Ｎ型ＭＩＳＦＥＴ２０のオン電流値を精度よく制御することができる。
＜消去ステップにおける不揮発性記憶素子の駆動方法＞
一方、消去ステップにおいて、不揮発性記憶素子３０に消去電圧パルスが印加されると、抵抗変化型素子１０の第１端子１１には相対的に低い電位が与えられ、Ｎ型ＭＩＳＦＥＴ２０の第２入出力端子２２に相対的に高い電位が与えられる。このとき、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第１入出力端子２１の電位）の絶対値は、半導体基板２４の電位よりも相対的に高くなる。そのため、基板バイアス効果の影響が大きくなり、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線は図９に模式的に示したようになる。言い換えると、消去ステップにおいて、Ｎ型ＭＩＳＦＥＴ２０はソースフォロワで動作する。また、第１端子１１と第２端子１２との間に印加される電圧は、ゲート端子２３に与えられる電圧よりも小さくしてもよい。
＜本実施形態における駆動方法＞
本実施形態における不揮発性記憶素子の駆動方法は、以下のような特徴を有する。
（１）抵抗変化層３を低抵抗状態から高抵抗状態へと変化させる際に、第２電極４と第２入出力端子２２との間に第１の極性の消去電圧パルスを印加する。
（２）抵抗変化層３を高抵抗状態から低抵抗状態へと変化させる際に、第２電極４と第２入出力端子２２との間に第１の極性とは異なる第２の極性の書き込み電圧パルスを印加する。
（３）第２の極性は、電界効果トランジスタ２０の第２入出力端子２２がソース端子となる極性である。
（４）高抵抗状態にある抵抗変化層３を低抵抗状態にするために、第２電極４と第２入出力端子２２との間に第１書き込み電圧パルスを印可する場合に、電界効果トランジスタ２０のゲート端子２３に、第１ゲート電圧を印加する。
（５）過抵抗状態にある抵抗変化層３を低抵抗状態にするために、第２電極４と第２入出力端子２２との間に電圧の絶対値が第１書き込み電圧パルスよりも大きい第２書き込み電圧パルスを印可する場合に、電界効果トランジスタ２０のゲート端子２３に、電圧の絶対値が第１ゲート電圧よりも小さい第２ゲート電圧を印加する。
図４は、第１実施形態にかかる不揮発性記憶素子の駆動方法の一例を示すフローチャートである。以下、図４を参照しつつ、本実施形態の不揮発性記憶素子の駆動方法について説明する。
不揮発性記憶素子の低抵抗状態への書き込みが開始されると（スタート）、まず、第２電極４と第２入出力端子２２との間に第１書き込み電圧パルスＶＬ１が印加されると共に、ゲート端子２３に第１ゲート電圧ＶＧ１が印加される（ステップＳ１０１）。第１書き込み電圧パルスＶＬ１の印加と第１ゲート電圧ＶＧ１の印加の前後関係は特に限定されない。例えば、第１ゲート電圧ＶＧ１の印加が開始された後に、第１書き込み電圧パルスＶＬ１の印加が開始され、かつ、第１書き込み電圧パルスＶＬ１の印加が終了した後に、第１ゲート電圧ＶＧ１の印加が終了してもよい。
その後、不揮発性記憶素子３０が低抵抗状態にあるか否かの判定が行われる（ステップＳ１０２）。ステップＳ１０２の判定結果がＹＥＳであれば、書き込みは終了される（エンド）。
ステップＳ１０３の判定結果がＮＯであれば、不揮発性記憶素子３０が過抵抗状態にあると判定される。そこで、第２電極４と第２入出力端子２２との間に第２書き込み電圧パルスＶＬ２が印加されると共に、ゲート端子２３に第２ゲート電圧ＶＧ２が印加される（ステップＳ１０３）。ここで、第１書き込み電圧パルスＶＬ１の電圧値（絶対値）をＶＬＲ１とし、第２書き込み電圧パルスＶＬ２の電圧値（絶対値）をＶＬＲ２とするとき、ＶＬＲ２＞ＶＬＲ１を満たす。同時に、ＶＧ１＞ＶＧ２を満たす。
ステップＳ１０１において印加される書き込み電圧パルスよりも電圧の大きな書き込み電圧パルスが印加されることにより、不揮発性記憶素子３０は低抵抗状態へと変化しやすくなる。このとき、ゲート電圧をステップＳ１０１よりも小さくすることで、トランジスタにより電流制限が行われる。不揮発性記憶素子３０に過剰な電流が流れる可能性を低減することができる。従って、低抵抗化時に不揮発性記憶素子３０に過大な電流が流れることによる抵抗値のばらつきを、低減することができる。
なお、上述の説明では、第１書き込み電圧パルスを印加した後に不揮発性記憶素子３０が低抵抗状態にあるか否かを判定し、判定結果がＮＯである場合には、不揮発性記憶素子３０が過抵抗状態にあると判定した。しかしながら、不揮発性記憶素子３０が過抵抗状態にあるか否かの判定は、他の方法により行われてもよい。例えば、不揮発性記憶素子３０の抵抗値を検出することで、不揮発性記憶素子３０が過抵抗状態にあるか否かの判定が行われてもよい。
本実施形態の駆動方法によれば、抵抗変化型素子の良好な書き換え特性が維持されるので、安定した記憶動作が実現できる。
［実験例］
第１実施形態で説明したものと同様の構成の不揮発性記憶素子を作成し、抵抗変化動作をさせて、抵抗値のばらつきを検討した。具体的には、不揮発性記憶素子の構成は以下の通りとした。
第２電極４及び抵抗変化層３の大きさは０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第１電極２と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。第２電極４及び第１電極２の厚みは、いずれも５０ｎｍとした。
第１抵抗変化層３ａに用いる第１金属酸化物の組成はＴａＯｘ（ｘ＝１．６）とした。第２抵抗変化層３ｂに用いる第２金属酸化物の組成はＴａＯｙ（ｙ＝２．４７）とした。抵抗変化層３の厚みは５０ｎｍ、第１抵抗変化層３ａの厚みは４４ｎｍ、第２抵抗変化層３ｂの厚みは６ｎｍとした。
電界効果トランジスタ２０は、基板材料をシリコンとし、ゲート絶縁膜２６は、材料をシリコン酸化物とし、幅は０．４４μｍとした。ゲート電極２７は、材料をポリシリコンとした。
図５は、実験例にかかる抵抗変化型素子１０の抵抗変化動作の一例を示す図である。図に示している抵抗変化動作の回数は１０回である。抵抗変化型素子１０を低抵抗化させるときに流す電流は２００μＡとした。図５から明らかなように、抵抗変化型素子１０の抵抗値は、高抵抗状態でも低抵抗状態でも、同一の抵抗値に設定されているのではない。
図６Ａは、実験例にかかる不揮発性記憶素子における抵抗値のばらつきを比較する図である。図６Ｂは、実験例のフローチャートである。
本実験例では、まず、低抵抗化時の電流を２００μＡとして、不揮発性記憶素子３０を、５０回だけ抵抗変化動作させた（図６ＢのＩ）。次に、低抵抗化時の電流を３００μＡとして、不揮発性記憶素子３０を、高抵抗状態から低抵抗状態へ変化させた。最後に、再び低抵抗化時の電流を２００μＡとして、不揮発性記憶素子３０を、５０回だけ抵抗変化動作させた（図６ＢのＩＩ）。
図６Ａにおいて、黒丸（●）は、当初、低抵抗化時の電流を２００μＡとして、５０回だけ抵抗変化動作させた場合における、不揮発性記憶素子３０の、低抵抗状態における抵抗値の分布（正規確率）を示す（図６ＢのＩ）。
図６Ａにおいて、白い三角（△）は、３００μＡでの低抵抗化動作を実行した後に、低抵抗化時の電流を２００μＡとして、５０回だけ抵抗変化動作させた場合における、不揮発性記憶素子３０の、低抵抗状態における抵抗値の分布（正規確率）を示す（図６ＢのＩＩ）。
図６Ａから明らかなように、同じ電流値で低抵抗化しているにもかかわらず、高い電流を印加して実行された低抵抗化の後では、高い電流を印加して実行された低抵抗化の前と比較して、抵抗値のばらつきが大きくなっている。すなわち、一度３００μＡで抵抗変化動作を行うことで、低抵抗状態の読み出し抵抗値の分布が大きくなっている。このように、一度でも不揮発性記憶素子３０に大きな電流を流すと、低抵抗状態における抵抗値のばらつきは大きくなってしまう。
以上の結果から、書き換え特性に優れた不揮発性記憶素子を得るためには、一定の電流で書き込みステップを行うことが必要であると推察された。
しかしながら、図５に示されているように、不揮発性記憶素子３０の高抵抗状態における抵抗値は一定ではない。図５に示した例では、高抵抗状態における抵抗値はおおよそ３０から６０(ａ．ｕ．)と、２倍程度のばらつきがある。高抵抗状態の抵抗値は大きくばらつく結果、定常動作時（例えば図５における抵抗値が６０(ａ．ｕ．)以下）よりも大きい、過抵抗状態になってしまう場合がある（例えば図５における抵抗値が１００(ａ．ｕ．)以上）。
図７は、実験例にかかる不揮発性記憶素子において、高抵抗状態と過抵抗状態とのそれぞれについて、書き込みステップにおける抵抗値と電圧との関係を示す図である。高抵抗状態にある不揮発性記憶素子の抵抗値は、４５(ａ．ｕ．)であり、過抵抗状態にある不揮発性記憶素子の抵抗値は、１０８(ａ．ｕ．)である。
図６から明らかなように、高抵抗状態よりも抵抗値が高い過抵抗状態場合には、第１書き込みパルス電圧（電圧の絶対値：ＶＬＲ１）では低抵抗化できず、より高い電圧を持つ第２書き込みパルス電圧（電圧の絶対値：ＶＬＲ２、ＶＬＲ２＞ＶＬＲ１）を用いる必要がある。
図８は、実験例にかかる不揮発性記憶素子において、ゲート電圧を一定として、書き込み電圧を変えた場合のＮ型ＭＩＳＦＥＴの負荷曲線を示す図である。書き込みパルス電圧をＶＬＲ１からＶＬＲ２に高くすることで、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線が変化する。この場合には抵抗変化型素子１０に定常よりも高い電流が流れる。このように、高抵抗状態における抵抗値が過剰に高くなった抵抗変化型素子１０を低抵抗化させる場合には、抵抗変化型素子１０に大きな電流を与えてしまい、前述した理由により書き換え特性が劣化してしまう。
したがって、書き換え特性に優れた不揮発性記憶素子を実現するためには、高抵抗状態が過抵抗状態となった場合でも、同じ電流で書き込みステップを行えるようにする必要がある。
すなわち、不揮発性記憶素子が高抵抗状態にある場合の通常の書き込みステップにおいて、第１書き込みパルス電圧ＶＬ１の電圧値（絶対値）をＶＬＲ１、ゲート端子に与える電圧の電圧値（絶対値）をＶＧ１とする。
一方、不揮発性記憶素子が過抵抗状態である場合の書き込みステップにおいて、第２書き込み電圧パルスＶＬ２の電圧値（絶対値）をＶＬＲ２（ＶＬＲ２＞ＶＬＲ１）、ゲート端子に与える電圧の電圧値（絶対値）をＶＧ２（ＶＧ２＜ＶＧ１）とすることで、抵抗変化型素子に過剰な電流値が流れることを抑制することができる。
図９は、実験例にかかる不揮発性記憶素子において、書き込み電圧に応じてゲート電圧を変えた場合のＮ型ＭＩＳＦＥＴの負荷曲線を示す図である。図９に示すように、第２書き込み電圧パルス（電圧：ＶＬＲ２）を印可した場合でも、図８に示した例に比べ、ゲート電圧がＶＧ２に設定されているため、抵抗変化型素子１０に流れる電流量は低く抑えられている。ＶＧ２の値は、Ｎ型ＭＩＳＦＥＴ２０のゲート長、チャネル幅（共に図示せず）、ＶＧ１、ＶＬＲ１、及びＶＬＲ２の値に応じて適宜設定することができる。具体的には例えば、ＶＧ２は、ゲート電圧をＶＧ２としつつ第２書き込み電圧パルスを印可した場合の飽和電流が、ゲート電圧をＶＧ１としつつ第２書き込み電圧パルスを印可した場合の飽和電流よりも、ゲート電圧をＶＧ１としつつ第１書き込みパルス電圧ＶＬ１を印加した場合の飽和電流に近づくように、設定されうる。あるいは例えば、ＶＧ２は、第２書き込み電圧パルスを印可した場合の飽和電流が、第１書き込みパルス電圧ＶＬ１を印加した場合の飽和電流と一致するように、設定されうる。
以上の結果から、図９に示したような駆動方法を用いることで、高抵抗状態が過抵抗状態になった場合でも一定の電流で書き込みステップを行うことができ、安定した書き換え特性を実現することができることが確認された。
また、上述した駆動方法を効果的に用いるために、通常の書き込みステップを行った後、不揮発性記憶素子３０が低抵抗状態にあるか判定してもよい。すなわち、まず通常の書き込みステップにおいて、不揮発性記憶素子３０に第１書き込み電圧パルスＶＬ１を、ゲート端子２３に第１ゲート電圧ＶＧ１を印可する（図４のステップＳ１０１）。次に、不揮発性記憶素子３０が低抵抗状態にあるか判定する（図４のステップＳ１０２）。この判定方法は、上述したように読み出し電圧パルスを不揮発性記憶素子３０に印可することで行えばよい。不揮発性記憶素子３０が低抵抗状態ではないと判定された場合、不揮発性記憶素子３０は過抵抗状態であったと考えられる。この場合は、不揮発性記憶素子３０に第２書き込み電圧パルスＶＬ２を、ゲート端子２３に第２ゲート電圧ＶＧ２を与える（図４のステップＳ１０３）ことで、不揮発性記憶素子３０を確実に低抵抗状態とすることができる。
［変形例］
上述の例では、電界効果トランジスタ２０として、Ｎ型ＭＩＳＦＥＴを用いたが、これに限られるわけではない。本変形例は、Ｎ型ＭＩＳＦＥＴ２０の代わりに、Ｐ型ＭＩＳＦＥＴ２０を用いる。
図１に示した抵抗変化型素子１０では、第２抵抗変化層３ｂ上に第１抵抗変化層３ａを配置しているが、逆であってもよい。図１０は、第１実施形態の変形例にかかる不揮発性記憶素子が備える抵抗変化型素子の概略構成の一例を示す断面図である。
本変形例の不揮発性記憶素子が備える抵抗変化型素子１５は、抵抗変化型素子１０と比べて、第２抵抗変化層３ｂと第１抵抗変化層３ａとの配置が異なる。抵抗変化型素子の構造は、後述のように、電界効果トランジスタ２０との接続により適宜に設計することができる。
図１１は、第１実施形態の変形例にかかる不揮発性記憶素子の概略構成の一例を示す断面図である。本変形例の不揮発性記憶素子３１と図３に示す不揮発性記憶素子３０との相違点は、電界効果トランジスタ２０が、Ｎ型ＭＩＳＦＥＴではなく、Ｐ型ＭＩＳＦＥＴである点と、第２抵抗変化層３ｂ及び第１抵抗変化層３ａの上下が入れ替わっている点である。なお、第２抵抗変化層３ｂ及び第１抵抗変化層３ａのそれぞれの構成は、第１実施形態と同様とすることができるので、詳細な説明を省略する。
本変形例では、酸素不足度がより小さい第２金属酸化物で構成される第２抵抗変化層３ｂと接する第２電極４は、第２金属酸化物を構成する金属及び第１電極２を構成する材料と比べて標準電極電位が高くてもよく、例えばＰｔ（白金）、Ｉｒ（イリジウム）、パラジウム（Ｐｄ）などとしてもよい。かかる貴金属材料は一般に加工することが難しいが、不揮発性記憶素子３１のように抵抗変化型素子１０の上部に配置することにより、比較的加工を容易にすることができる。
酸素不足度がより大きい第１金属酸化物で構成される第１抵抗変化層３ａに接続されている第１電極２は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第２金属酸化物を構成する金属と比べて標準電極電位がより低い材料で構成してもよい。
図１１に示した不揮発性記憶素子３１では、第１電極２の標準電極電位をＥ１とし、第２電極４の標準電極電位をＥ２とすると、Ｅ２＞Ｅ１を満たしてもよい。このよう標準電極電位の要件を満たすことで、第２電極４と第２抵抗変化層３ｂとの界面近傍で安定に抵抗変化現象が発現する。
本変形例においても、抵抗変化型素子の良好な書き換え特性が維持されるので、安定した記憶動作が実現できる。
（第２実施形態）
第２実施形態の不揮発性記憶装置は、第１実施形態およびその変形例にかかる不揮発性記憶素子を用いてメモリセルアレイを構成し、第１実施形態およびその変形例で述べた不揮発性記憶素子の駆動方法を実行するものである。
第２実施形態の不揮発性記憶装置は、第１電極と、第２電極と、第１電極と第２電極との間に設けられ、第１電極と第２電極との間に印加される電圧パルスに応じて、低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に変化する抵抗変化層と、を有する抵抗変化型素子と、第１電極に接続された第１入出力端子と、第２入出力端子と、第１入出力端子と第２入出力端子との間の導通を制御するゲート端子と、を有する電界効果トランジスタと、を備え、マトリクス状に配列される複数の不揮発性記憶素子と、マトリクスのそれぞれの行または列に対応して配列される複数の不揮発性記憶素子の第２電極にそれぞれ接続される複数の第１配線と、マトリクスのそれぞれの行または列に対応して配列される複数の不揮発性記憶素子の第２入出力端子にそれぞれ接続される複数の第２配線と、マトリクスのそれぞれの行または列に対応して配列される複数の不揮発性記憶素子のゲート端子にそれぞれ接続される複数の第３配線と、第１配線と第２配線との間に、第１の極性を有する第３電圧パルスと、第１の極性とは異なる第２の極性を有する第１電圧パルスと、第２の極性を有し、かつ第１電圧パルスよりも絶対値が大きい第２電圧パルスと、を含む複数の電圧パルスを選択的に印加することができる書き込み器と、第３配線に、第１ゲート電圧と、第１ゲート電圧よりも絶対値が小さい第２ゲート電圧と、を含む複数のゲート電圧パルスを選択的に印加することができるゲート電圧設定器と、を備え、第２の極性は、電界効果トランジスタの第２入出力端子がソース端子となる極性であり、書き込み器が、複数の第１配線および複数の第２配線の少なくとも一部に第２電圧パルスを印加する場合に、ゲート電圧設定器が、第２電圧パルスが印加されるメモリセルの少なくとも１つに接続されている第３配線に第２ゲート電圧を印加するように制御する、制御器を備える。
かかる構成では、不揮発性記憶素子における抵抗値のばらつきを低減させることができる。
上記不揮発性記憶装置は、複数のメモリセルのそれぞれの抵抗値情報を読み出す読み出し回路を備え、制御器は、読み出し回路から入力される信号に基づいて、複数の第１配線および複数の第２配線の少なくとも一部に第１電圧パルスおよび第２電圧パルスのいずれか一方を選択して印加させてもよい。
上記不揮発性記憶装置は、ゲート電圧回路は、第１ゲート電圧を生成するための第１のゲート用電源と、第２ゲート電圧を生成するための第２のゲート用電源と、を含んでもよい。
上記不揮発性記憶装置は、電界効果トランジスタが、Ｎ型ＦＥＴであり、第１の極性は、第２入出力端子の電位が第２電極の電位よりも高くなる極性であり、第２の極性は、第２入出力端子の電位が第２電極の電位よりも低くなる極性であってもよい。
上記不揮発性記憶装置において、電界効果トランジスタが、Ｐ型ＦＥＴであり、第１の極性は、第２入出力端子の電位が第２電極の電位よりも低くなる極性であり、第２の極性は、第２入出力端子の電位が第２電極の電位よりも高くなる極性であってもよい。
上記不揮発性記憶装置において、抵抗変化層は、酸素不足型の金属酸化物を有する第１抵抗変化層と、第１抵抗変化層よりも酸素不足度が小さい金属酸化物を有する第２抵抗変化層と、を備え、電界効果トランジスタが、Ｎ型ＦＥＴであり、第１抵抗変化層が第２電極に接し、第２抵抗変化層が第１電極に接していてもよい。
かかる構成では、優れた書き換え特性を有する不揮発性記憶素子を得ることができ、かつＮ型ＭＩＳＦＥＴを用いることで、不揮発性記憶素子をより高密度に集積することが可能になる。
上記不揮発性記憶装置において、抵抗変化層は、酸素不足型の金属酸化物を有する第１抵抗変化層と、第１抵抗変化層よりも酸素不足度が小さい金属酸化物を有する第２抵抗変化層と、を備え、電界効果トランジスタが、Ｐ型ＦＥＴであり、第１抵抗変化層が第１電極に接し、第２抵抗変化層が第２電極に接していてもよい。
かかる構成では、抵抗変化型素子の加工が容易な不揮発性記憶素子を得ることができる。
上記不揮発性記憶装置において、電界効果トランジスタが、Ｎ型ＦＥＴであり、第１電極の標準電極電位をＥ１とし、第２電極の標準電極電位をＥ２とするとき、Ｅ１＞Ｅ２を満足してもよい。
かかる構成では、優れた書き換え特性を有する不揮発性記憶素子を得ることができ、かつＮ型ＭＩＳＦＥＴを用いることで、不揮発性記憶素子をより高密度に集積することが可能になる。
上記不揮発性記憶装置において、電界効果トランジスタが、Ｐ型ＦＥＴであり、第１電極の標準電極電位をＥ１とし、第２電極の標準電極電位をＥ２とするとき、Ｅ２＞Ｅ１を満足してもよい。
かかる構成では、抵抗変化型素子の加工が容易な不揮発性記憶素子を得ることができる。
上記不揮発性記憶装置において、抵抗変化層は、第１金属酸化物を有する第１抵抗変化層と、第２金属酸化物を有する第２抵抗変化層と、を備え、第１金属酸化物と第２金属酸化物とが同じ金属の酸化物であり、第１金属酸化物の組成をＭＯｘと表し、第２金属酸化物の組成をＭＯｙと表すとき、ｙ＞ｘを満足してもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、第１金属酸化物と第２金属酸化物とがタンタル酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、第１金属酸化物と第２金属酸化物とがハフニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、第１金属酸化物と第２金属酸化物とがジルコニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、抵抗変化層は、第１金属酸化物を有する第１抵抗変化層と、第２金属酸化物を有する第２抵抗変化層と、を備え、第１金属酸化物と第２金属酸化物とが互いに異なる金属の酸化物であり、第１金属酸化物を構成する金属の標準電極電位をＥＮとし、第２金属酸化物を構成する金属の標準電極電位をＥＭとすると、ＥＮ＜ＥＭを満足してもよい。
かかる構成では、第１金属酸化物と第２金属酸化物とが同じ金属の酸化物である場合に比べ、不揮発性記憶素子のより安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、第１金属酸化物がタンタル酸化物であり、第２金属酸化物がアルミニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、第１金属酸化物がタンタル酸化物であり、第２金属酸化物がハフニウム酸化物であってもよい。
かかる構成では、不揮発性記憶素子の安定した抵抗変化動作を実現できる。
上記不揮発性記憶装置において、第２ゲート電圧が選択される頻度は、第１ゲート電圧が選択される頻度の１００００分の１以下であってもよい。
［装置構成］
図１２は、第２実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。
図１２に示すように、第２実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、図２Ａおよび図３に示された１Ｔ１Ｒ型の不揮発性記憶素子（メモリセル）をマトリクス状に配列することで構成されたメモリアレイ２０２と、行選択回路２０８と、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」と判定し、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。
センスアンプ２０４（読み出し回路）は、基準電流生成回路７０２と、比較回路７０４とを備える。
さらに、抵抗変化電圧電源２２０として、ＶＬＲ１を出力する第１電圧電源２２１（第１のゲート用電源）と、ＶＬＲ２を出力する第２電圧電源２２２（第２のゲート用電源）と、ＶＨＲを出力する第３電圧電源２２３を備えている。
さらに、ゲート電圧電源２３０として、ＶＧ１を出力する第１ゲート電圧電源２３１と、ＶＧ２を出力する第２ゲート電圧電源２３２と、ＶＧｒｅａｄを出力する読出ゲート電圧電源２３３とを備えている。
さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいてメモリ本体部２０１の動作を制御する制御回路２１０と、を備えている。
メモリアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化型素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・（以下、「抵抗変化型素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、・・・、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、・・・Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
メモリセルＭ１１、Ｍ１２、・・・のそれぞれは、例えば、図２Ａおよび図３に示された第１実施形態の１Ｔ１Ｒ型不揮発性記憶素子と同様の構成とすることができるので、詳細な説明を省略する。
図１２に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲート端子はワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲート端子はワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲート端子はワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲート端子はワード線ＷＬ３に接続されている。ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、第１実施形態の第３配線に相当する。
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・の第２入出力端子はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・の第２入出力端子はソース線ＳＬ２に共通に接続されている。すなわち、ソース線ＳＬ０、ＳＬ２、・・・は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・に対して平行となり、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対して交差（第２実施形態では、垂直方向）するように配置されている。なお、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、接続されるトランジスタに共通の電位を与えるプレート線として構成しているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。ソース線ＳＬ０、ＳＬ２、・・・は、第１実施形態の第２配線に相当する。なお、図１２に示す例では、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・はＮ型ＦＥＴである。
また、抵抗変化型素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・の第２電極はビット線ＢＬ０に接続され、抵抗変化型素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・の第２電極はビット線ＢＬ１に接続され、抵抗変化型素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・の第２電極はビット線ＢＬ２に接続されている。このように、実施形態におけるメモリアレイ２０２では、抵抗変化型素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の第２電極がＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・を介さずに、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に直接接続される構成を取っている。ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・は、第１実施形態の第１配線に相当する。
通常の書込動作時（高抵抗状態から低抵抗状態への変化）において、データ入出力回路２０５に入力された入力データＤｉｎは書き込み動作を指示している。このとき、制御回路２１０は、第１電圧パルスの印加を指示する信号を書き込み回路２０６および行ドライバ２０７へ出力する。第１電圧パルスは、例えば、第１実施形態の第１書き込み電圧パルスとすることができる。
過抵抗状態から低抵抗状態への変化において、制御回路２１０は、第２電圧パルスの印加を指示する信号を書き込み回路２０６および行ドライバ２０７へ出力する。第２電圧パルスは、例えば、第１実施形態の第２書き込み電圧パルスとすることができる。
消去動作時（低抵抗状態から高抵抗状態への変化）において、データ入出力回路２０５に入力された入力データＤｉｎは消去動作を指示している。このとき、制御回路２１０は、第３電圧パルスの印加を指示する信号を書き込み回路２０６および行ドライバ２０７へ出力する。第３電圧パルスは、例えば、第１実施形態の消去電圧パルスとすることができる。
読出動作時において、制御回路２１０は、読み出し電圧パルスの印加を指示する信号を書き込み回路２０６および行ドライバ２０７へ出力する。このとき、センスアンプ２０４は、選択されたビット線を流れる電流と、基準電流生成回路７０２から入力される電流とを、比較回路７０４で比較することにより、選択されたメモリセルが高抵抗状態であるか低抵抗状態であるかを判定する。判定結果は、データ入出力回路２０５を介して出力されると共に、制御回路２１０にも出力される。読み出し電圧パルスは、例えば、第１実施形態の読み出し電圧パルスとすることができる。
制御回路２１０は、通常の書込動作において、第１電圧パルスが印加された（図４のステップＳ１０１）後に、センスアンプ２０４を介して選択されたメモリセルを読み出す。その結果、当該メモリセルが高抵抗状態にある（低抵抗状態に変化していない）場合には、選択されたメモリセルが過抵抗状態にあると判定する（図４のステップＳ１０２）。この場合には制御回路２１０は、上述のように、選択されたメモリセルに、第２電圧パルスの印加を行う（図４のステップＳ１０３）。
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。所定の電圧は、ゲート電圧電源２３０より入力される電圧を含み、第１ゲート電圧ＶＧ１と、第１ゲート電圧よりも絶対値が小さい第２ゲート電圧ＶＧ２と、読出ゲート電圧ＶＧｒｅａｄと、０Ｖと、を含みうる。行ドライバ２０７は、制御回路２１０から入力される信号に基づいて、ＶＧ１とＶＧ２とＶＧｒｅａｄと０Ｖとのいずれかを、選択されたワード線に印加する。
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、選択されたソース線に対して、所定の電圧を印加する。所定の電圧は、抵抗変化電圧電源２２０から入力される電圧を含み、ＶＨＲと０Ｖとを含みうる。行ドライバ２０７は、制御回路２１０から入力される信号に基づいて、ＶＨＲと０Ｖとのいずれかを、選択されたソース線に印加する。
書き込み回路２０６は、選択されたビット線に対して、所定の電圧を印加する。所定の電圧は、抵抗変化電圧電源２２０から入力される電圧を含み、ＶＬＲ１とＶＬＲ２とＶｒｅａｄと０Ｖとを含みうる。書き込み回路２０６は、制御回路２１０から入力される信号に基づいて、ＶＬＲ１とＶＬＲ２とＶｒｅａｄと０Ｖとのいずれかを、選択されたビット線に印加する。
図１２に示す例では、書き込み回路２０６と、抵抗変化電圧電源２２０と、行選択回路２０８と、行ドライバ２０７と、列選択回路２０３とで、書き込み器が構成しうる。
図１２に示す例では、ゲート電圧電源２３０と、行選択回路２０８と、行ドライバ２０７とで、ゲート電圧設定器が構成しうる。
図１２に示す例では、制御回路２１０が、制御器を構成しうる。
［電圧印加のパターン］
図１３Ａ〜図１３Ｄは、第２実施形態にかかる不揮発性記憶装置における電圧印加のパターンを示すタイミングチャートである。図１３Ａは、消去動作（低抵抗状態から高抵抗状態へ変化させる場合）における電圧印加のパターンである。図１３Ｂは、通常の書込動作（高抵抗状態から低抵抗状態へ変化させる場合）における電圧印加のパターンである。図１３Ｃは、過抵抗状態から低抵抗状態へ変化させる場合における電圧印加のパターンである。図１３Ｄは、読出動作における電圧印加のパターンである。いずれの図でも、選択されたメモリセルが、ワード線ＷＬ０と、ビット線ＢＬ０と、ソース線ＳＬ０とに接続されている場合を例に説明する。
以下の動作は、制御回路２１０が、書き込み回路２０６と、抵抗変化電圧電源２２０と、行選択回路２０８と、行ドライバ２０７と、列選択回路２０３と、ゲート電圧電源２３０と、を制御することにより実行されうる。
消去動作（低抵抗状態から高抵抗状態へ変化させる場合）では、図１３Ａに示すように、第３電圧パルスが印加される前、ソース線ＳＬ０にもワード線ＷＬ０にもビット線ＢＬ０にも、０Ｖが印加されている。その後、まずワード線ＷＬ０にＷＬＤから第１ゲート電圧ＶＧ１が印加されることで、選択されたメモリセルのトランジスタがＯＮとなる。その後、パルス印加のタイミングでソース線ドライバからソース線ＳＬ０にＶＨＲが印加される。このとき、ビット線ＢＬ０とソース線ＳＬ０との間には、ビット線ＢＬ０を基準として、所定のパルス幅で電圧がＶＨＲである電圧パルス（第３電圧パルス、消去電圧パルス）が印加され、選択されたメモリセルは低抵抗状態から高抵抗状態へと変化する。ビット線ＢＬ０（第１配線、第２電極）の電位は、ソース線ＳＬ０（第２配線、第２入出力端子）の電位よりも低く、これが第１の極性となる。このとき、トランジスタＮ１１はＮ型ＦＥＴであって、ソース線ＳＬ０に接続された第２入出力端子は、高電位側、すなわちドレイン端子となる。
通常の書き込み動作（高抵抗状態から低抵抗状態へ変化させる場合）では、図１３Ｂに示すように、第１電圧パルスが印加される前、ソース線ＳＬ０にもワード線ＷＬ０にもビット線ＢＬ０にも、０Ｖが印加されている。その後、まずワード線ＷＬ０にＷＬＤから第１ゲート電圧ＶＧ１が印加されることで、選択されたメモリセルのトランジスタがＯＮとなる。その後、パルス印加のタイミングで書き込み回路２０６からビット線ＢＬ０にＶＬＲ１が印加される。このとき、ソース線ＳＬ０とビット線ＢＬ０との間には、ソース線ＳＬ０を基準として、所定のパルス幅で電圧がＶＬＲ１である電圧パルス（第１電圧パルス、第１書き込み電圧パルス）が印加され、選択されたメモリセルは高抵抗状態から低抵抗状態へと変化する。ビット線ＢＬ０（第１配線、第２電極）の電位は、ソース線ＳＬ０（第２配線、第２入出力端子）の電位よりも高く、これが第２の極性となる。このとき、トランジスタＮ１１はＮ型ＦＥＴであって、ソース線ＳＬ０に接続された第２入出力端子は、低電位側、すなわちソース端子となる。
過抵抗状態から低抵抗状態へ変化させる場合、図１３Ｃに示すように、第２電圧パルスが印加される前には、ソース線ＳＬ０にもワード線ＷＬ０にもビット線ＢＬ０にも、０Ｖが印加されている。その後、まずワード線ＷＬ０にＷＬＤから第２ゲート電圧ＶＧ２が印加されることで、選択されたメモリセルのトランジスタがＯＮとなると共に、所定の電流制限が加えられる。その後、パルス印加のタイミングで書き込み回路２０６からビット線ＢＬ０にＶＬＲ２が印加される。このとき、ソース線ＳＬ０とビット線ＢＬ０との間には、ソース線ＳＬ０を基準として、所定のパルス幅で電圧がＶＬＲ２である電圧パルス（第２電圧パルス、第２書き込み電圧パル）が印加され、選択されたメモリセルは超抵抗状態から低抵抗状態へと変化する。ビット線ＢＬ０（第１配線、第２電極）の電位は、ソース線ＳＬ０（第２配線、第２入出力端子）の電位よりも高く、第２の極性となる。このとき、トランジスタＮ１１はＮ型ＦＥＴであって、ソース線ＳＬ０に接続された第２入出力端子は、低電位側、すなわちソース端子となる。
選択されたメモリセルからデータを読み出す場合、図１３Ｄに示すように、読み出し電圧パルスが印加される前には、ソース線ＳＬ０にもワード線ＷＬ０にもビット線ＢＬ０にも、０Ｖが印加されている。その後、まずワード線ＷＬ０にＷＬＤからＶＧｒｅａｄが印加されることで、選択されたメモリセルのトランジスタがＯＮとなる。その後、パルス印加のタイミングでソース線ドライバからソース線ＳＬ０にＶｒｅａｄが印加される。このとき、ソース線ＳＬ０とビット線ＢＬ０との間には電圧Ｖｒｅａｄが印加される。その結果、選択されたメモリセルの抵抗状態を反映した量の電流がビット線ＢＬ０とソース線ＳＬ０との間を流れることになる。
その他、第２実施形態の不揮発性記憶装置においても、第１実施形態で説明した不揮発性記憶素子の構成（図１〜図３、図１０、図１１）および動作方法（図４）等を適用可能である。よって、それらの具体的構成については詳細な説明を省略する。
上記説明では、トランジスタがＮ型ＦＥＴである場合について説明したが、トランジスタがＰ型ＦＥＴである場合には、例えば、抵抗変化型素子を逆向きに接続した上で、印加される電圧の極性を逆転させることで、同様の動作が可能となる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の一態様は、不揮発性記憶素子における抵抗値のばらつきを低減させる不揮発性記憶素子の駆動方法として有用である。
１ 基板
２ 第１電極
３ 抵抗変化層
３ａ 第１抵抗変化層
３ｂ 第２抵抗変化層
４ 第２電極
１０ 抵抗変化型素子
１１ 第１端子
１２ 第２端子
１５ 抵抗変化型素子
２０ 電界効果トランジスタ
２１ 第１入出力端子
２２ 第２入出力端子
２３ ゲート端子
２４ 半導体基板
２５ａ 第１拡散層
２５ｂ 第２拡散層
２６ ゲート絶縁膜
２７ ゲート電極
２８ 層間絶縁層
２９ 導電ビア
３０ 不揮発性記憶素子
３１ 不揮発性記憶素子

Claims (15)

  1. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間に印加される電圧パルスに応じて、低抵抗状態と前記低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に変化する抵抗変化層と、を有する抵抗変化型素子と、
    前記第１電極に接続された第１入出力端子と、第２入出力端子と、前記第１入出力端子と前記第２入出力端子との間の導通を制御するゲート端子と、を有する電界効果トランジスタと、
    を備える不揮発性記憶素子の駆動方法であって、
    前記抵抗変化層を前記低抵抗状態から前記高抵抗状態へと変化させる際に、前記第２電極と前記第２入出力端子との間に第１の極性の消去電圧パルスを印加し、
    前記抵抗変化層を前記高抵抗状態から前記低抵抗状態へと変化させる際に、前記第２電極と前記第２入出力端子との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加し、
    前記第２の極性は、前記電界効果トランジスタの前記第２入出力端子がソース端子となる極性であり、
    前記高抵抗状態にある前記抵抗変化層を前記低抵抗状態にするために、前記第２電極と前記第２入出力端子との間に第１書き込み電圧パルスを印可する場合に、前記電界効果トランジスタのゲート端子に、第１ゲート電圧を印加し、
    過抵抗状態にある前記抵抗変化層を前記低抵抗状態にするために、前記第２電極と前記第２入出力端子との間に電圧の絶対値が前記第１書き込み電圧パルスよりも大きい第２書き込み電圧パルスを印可する場合に、前記電界効果トランジスタのゲート端子に、電圧の絶対値が前記第１ゲート電圧よりも小さい第２ゲート電圧を印加する、
    不揮発性記憶素子の駆動方法。
  2. 前記電界効果トランジスタが、Ｎ型ＦＥＴであり、
    前記第１の極性は、前記第２入出力端子の電位が前記第２電極の電位よりも高くなる極性であり、
    前記第２の極性は、前記第２入出力端子の電位が前記第２電極の電位よりも低くなる極性である、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  3. 前記電界効果トランジスタが、Ｐ型ＦＥＴであり、
    前記第１の極性は、前記第２入出力端子の電位が前記第２電極の電位よりも低くなる極性であり、
    前記第２の極性は、前記第２入出力端子の電位が前記第２電極の電位よりも高くなる極性である、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  4. 前記抵抗変化層は、
    酸素不足型の金属酸化物を有する第１抵抗変化層と、
    前記第１抵抗変化層よりも酸素不足度が小さい金属酸化物を有する第２抵抗変化層と、
    を備え、
    前記電界効果トランジスタが、Ｎ型ＦＥＴであり、
    前記第１抵抗変化層が前記第２電極に接し、
    前記第２抵抗変化層が前記第１電極に接する、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  5. 前記抵抗変化層は、
    酸素不足型の金属酸化物を有する第１抵抗変化層と、
    前記第１抵抗変化層よりも酸素不足度が小さい金属酸化物を有する第２抵抗変化層と、
    を備え、
    前記電界効果トランジスタが、Ｐ型ＦＥＴであり、
    前記第１抵抗変化層が前記第１電極に接し、
    前記第２抵抗変化層が前記第２電極に接する、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  6. 前記電界効果トランジスタが、Ｎ型ＦＥＴであり、前記第１電極の標準電極電位をＥ１とし、前記第２電極の標準電極電位をＥ２とするとき、Ｅ１＞Ｅ２を満足する、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  7. 前記電界効果トランジスタが、Ｐ型ＦＥＴであり、前記第１電極の標準電極電位をＥ１とし、前記第２電極の標準電極電位をＥ２とするとき、Ｅ２＞Ｅ１を満足する、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  8. 前記抵抗変化層は、
    第１金属酸化物を有する第１抵抗変化層と、
    第２金属酸化物を有する第２抵抗変化層と、
    を備え、
    前記第１金属酸化物と前記第２金属酸化物とが同じ金属の酸化物であり、
    前記第１金属酸化物の組成をＭＯｘと表し、前記第２金属酸化物の組成をＭＯｙと表すとき、ｙ＞ｘを満足する、
    請求項１から７の何れか１項に記載の不揮発性記憶素子の駆動方法。
  9. 前記第１金属酸化物と前記第２金属酸化物とがタンタル酸化物である、
    請求項８に記載の不揮発性記憶素子の駆動方法。
  10. 前記第１金属酸化物と前記第２金属酸化物とがハフニウム酸化物である、
    請求項８に記載の不揮発性記憶素子の駆動方法。
  11. 前記第１金属酸化物と前記第２金属酸化物とがジルコニウム酸化物である、
    請求項８に記載の不揮発性記憶素子の駆動方法。
  12. 前記抵抗変化層は、
    第１金属酸化物を有する第１抵抗変化層と、
    第２金属酸化物を有する第２抵抗変化層と、
    を備え、
    前記第１金属酸化物と前記第２金属酸化物とが互いに異なる金属の酸化物であり、
    前記第１金属酸化物を構成する金属の標準電極電位をＥＮとし、前記第２金属酸化物を構成する金属の標準電極電位をＥＭとすると、ＥＮ＜ＥＭを満足する、
    請求項１から７の何れか１項に記載の不揮発性記憶素子の駆動方法。
  13. 前記第１金属酸化物がタンタル酸化物であり、前記第２金属酸化物がアルミニウム酸化物である、
    請求項１２に記載の不揮発性記憶素子の駆動方法。
  14. 前記第１金属酸化物がタンタル酸化物であり、前記第２金属酸化物がハフニウム酸化物である、
    請求項１２に記載の不揮発性記憶素子の駆動方法。
  15. 請求項１に記載の不揮発性記憶素子の駆動方法であって、
    前記駆動方法は、
    前記抵抗変化層を前記低抵抗状態にする場合に、前記ゲート端子に第１ゲート電圧を与えると共に、前記第２電極と前記第２入出力端子との間に第１書き込み電圧パルスを印加するステップ（Ａ）と、
    前記ステップ（Ａ）の後に、前記抵抗変化層が前記低抵抗状態に変化していない場合には、前記抵抗変化層が過抵抗状態にあると判定し、前記ゲート端子に第２ゲート電圧を与えると共に、前記第２電極と前記第２入出力端子との間に第２書き込み電圧パルスを印加するステップ（Ｂ）と、を含む、
    不揮発性記憶素子の駆動方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153319B2 (en) * 2011-03-14 2015-10-06 Panasonic Intellectual Property Management Co., Ltd. Method for driving nonvolatile memory element, and nonvolatile memory device having a variable resistance element
US9053789B1 (en) * 2012-04-23 2015-06-09 Adesto Technologies Corporation Triggered cell annihilation for resistive switching memory devices
US20150380309A1 (en) * 2014-06-26 2015-12-31 Intermolecular Inc. Metal-insulator-semiconductor (MIS) contact with controlled defect density
US9224951B1 (en) * 2014-07-21 2015-12-29 Intermolecular, Inc. Current-limiting electrodes
US9576651B2 (en) * 2015-01-21 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited RRAM and method of read operation for RRAM
CN104978988B (zh) * 2015-05-22 2017-08-25 江苏时代全芯存储科技有限公司 记忆体装置
US9577009B1 (en) * 2015-11-13 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with PMOS access transistor
US11037052B2 (en) * 2015-12-30 2021-06-15 SK Hynix Inc. Method of reading data from synapses of a neuromorphic device
US11043265B2 (en) * 2016-02-12 2021-06-22 Hewlett Packard Enterprise Development Lp Memory devices with volatile and non-volatile behavior
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
KR102578854B1 (ko) * 2016-12-31 2023-09-19 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
US11489112B2 (en) 2017-09-28 2022-11-01 Intel Corporation Resistive random access memory device and methods of fabrication
US10734576B2 (en) * 2018-03-16 2020-08-04 4D-S, Ltd. Resistive memory device having ohmic contacts
US10803939B2 (en) * 2018-08-22 2020-10-13 Micron Technology, Inc. Techniques for programming a memory cell
TWI775138B (zh) * 2020-09-03 2022-08-21 力晶積成電子製造股份有限公司 複合型記憶體結構
CN116456727A (zh) * 2023-06-14 2023-07-18 北京大学 一种能够保持循环间开关比的阻变存储器及其制备方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8102525B2 (en) 2008-10-07 2012-01-24 OptoTrace (SuZhou) Technologies, Inc. Systems and methods for detecting chemical and biological substances
US7460224B2 (en) 2005-12-19 2008-12-02 Opto Trace Technologies, Inc. Arrays of nano structures for surface-enhanced Raman scattering
US8213007B2 (en) 2003-05-27 2012-07-03 Optotrace Technologies, Inc. Spectrally sensing chemical and biological substances
US8031335B2 (en) 2003-05-27 2011-10-04 Opto Trace Technologies, Inc. Non-invasive disease diagnosis using light scattering probe
US7956997B2 (en) 2003-05-27 2011-06-07 Optotrace Technologies, Inc. Systems and methods for food safety detection
US7242469B2 (en) 2003-05-27 2007-07-10 Opto Trace Technologies, Inc. Applications of Raman scattering probes
US8081308B2 (en) 2003-05-27 2011-12-20 Optotrace Technologies, Inc. Detecting chemical and biological impurities by nano-structure based spectral sensing
US7892489B2 (en) 2003-05-27 2011-02-22 Optotrace Technologies, Inc. Light scattering device having multi-layer micro structure
US7384792B1 (en) 2003-05-27 2008-06-10 Opto Trace Technologies, Inc. Method of fabricating nano-structured surface and configuration of surface enhanced light scattering probe
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
JP4113493B2 (ja) 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
US7812938B2 (en) 2007-06-12 2010-10-12 Opto Trace Technologies, Inc. Integrated chemical separation light scattering device
US9086379B2 (en) 2004-05-24 2015-07-21 OptoTrace (SuZhou) Technologies, Inc. System for chemical separation and identification
US8441631B2 (en) 2004-05-24 2013-05-14 OptoTrace (SuZhou) Technologies, Inc. Integrated device capable of performing chemical separation and light scattering
US8582099B2 (en) 2005-12-19 2013-11-12 Optotrace Technologies, Inc. Monitoring network based on nano-structured sensing devices
US9182352B2 (en) 2005-12-19 2015-11-10 OptoTrace (SuZhou) Technologies, Inc. System and method for detecting oil or gas underground using light scattering spectral analyses
JP4195715B2 (ja) * 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置
JP2008146740A (ja) * 2006-12-08 2008-06-26 Sharp Corp 半導体記憶装置
US8323580B2 (en) 2007-05-29 2012-12-04 OptoTrace (SuZhou) Technologies, Inc. Multi-layer micro structure for sensing substance
US8958070B2 (en) 2007-05-29 2015-02-17 OptoTrace (SuZhou) Technologies, Inc. Multi-layer variable micro structure for sensing substance
JP2009037703A (ja) 2007-08-02 2009-02-19 Toshiba Corp 抵抗変化メモリ
JP2009146478A (ja) 2007-12-12 2009-07-02 Sony Corp 記憶装置および情報再記録方法
JP4720912B2 (ja) * 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス
US8406035B2 (en) 2009-05-14 2013-03-26 Panasonic Corporation Nonvolatile memory device and method of writing data to nonvolatile memory device
TWI428929B (zh) * 2009-11-24 2014-03-01 Ind Tech Res Inst 控制方法
JP4838399B2 (ja) * 2010-03-30 2011-12-14 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
JP5369071B2 (ja) 2010-09-30 2013-12-18 シャープ株式会社 可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置
WO2012056689A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 不揮発性記憶装置
WO2012090404A1 (ja) 2010-12-27 2012-07-05 パナソニック株式会社 不揮発性記憶素子、その製造方法
CN102822901B (zh) * 2011-03-25 2014-09-24 松下电器产业株式会社 电阻变化型非易失性元件的写入方法及存储装置
US8867259B2 (en) 2011-08-11 2014-10-21 Panasonic Corporation Method of programming variable resistance nonvolatile memory element

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