TWI428929B - 控制方法 - Google Patents

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TWI428929B
TWI428929B TW098139877A TW98139877A TWI428929B TW I428929 B TWI428929 B TW I428929B TW 098139877 A TW098139877 A TW 098139877A TW 98139877 A TW98139877 A TW 98139877A TW I428929 B TWI428929 B TW I428929B
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Pang Shiu Chen
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Description

控制方法
本發明係有關於一種控制方法，特別是有關於一種記憶胞之控制方法。
電阻式記憶體的優點在於，很容易分辨記憶體胞的阻抗(高阻抗或低阻抗)。然而，在經過多次的操作後，電阻式記憶體的良率會逐漸降低。因此，在實際的應用上，將會發生誤動作的現象。
本發明提供一種控制方法，適用於至少一記憶胞。記憶胞包括一電晶體以及一電阻。電晶體與電阻串聯於一第一節點與一第二節點之間。本發明之控制方法，在一程式化模式下，程式化記憶胞，該程式化步驟包括：提供一第一控制電壓予電晶體之閘極；提供一第一設定電壓予第一節點；以及提供一第二設定電壓予第二節點。接著，判斷記憶胞是否成功地被程式化。當記憶胞未成功地被程式化時，執行一特定動作。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
第1A圖為本發明之控制方法之一可能實施例。本發明之控制方法適用於至少一記憶胞。第1B圖為記憶胞之一可能實施例。如圖所示，記憶胞100包括電晶體111及電阻113。電晶體111與電阻113串聯於節點115與117之間。在本實施例中，當記憶胞100被程式化(programming)後，記憶胞100具低阻抗。在重置記憶胞100後，記憶胞100具高阻抗。
請參考第1A圖，在一程式化模式下，程式化記憶胞(步驟S120)。在本實施例中，程式化步驟S120包括步驟S121~S123。本發明並不限定步驟S121~S123的執行順序。在一可能實施例中，步驟S121~S123係依序被執行。在另一可能實施例中，不依序執行步驟S121~S123。
提供第一控制電壓Vg1(SET) 予電晶體111之閘極(步驟S121)。提供第一設定電壓Vt1(SET) 予節點115(步驟S122)。提供第二設定電壓Vt2(SET) 予節點117(步驟S123)。
接著，判斷記憶胞100是否成功地被程式化(步驟S124)。當記憶胞100成功地被程式化時，記憶胞100應具有低阻抗，因此，藉由判斷記憶胞100的阻抗，便可得知記憶胞100是否成功地被程式化。
若記憶胞100成功地被程式化時(即記憶胞100為低阻抗)，則結束程式化程序(步驟S125)。若記憶胞100未成功地被程式化時(即記憶胞100為高阻抗)，則執行一特定動作(步驟S126)。
本發明並不限定特定動作的種類。稍後將說明特定動作的不同實施例。第2圖為本發明之特定動作之一可能實施例。在本實施例中，當記憶胞100未成功地被程式化時，則重置記憶胞100。當記憶胞100被重置後，記憶胞100將為高阻抗。
在本實施例中，重置步驟S200包括步驟S211~S213。在步驟S211中，提供第二控制電壓Vg2(RES) 予電晶體111之閘極。在一可能實施例中，第一控制電壓Vg1(SET) 小於第二控制電壓Vg2(RES) 。
在步驟S212中，提供第一重置電壓Vs1(RES) 予節點115。在步驟S213中，提供第二重置電壓Vs2(RES) 予節點117。
在一可能實施例中，第一設定電壓Vt1(SET) 及第二重置電壓Vs2(RES) 均為正值。在此例中，第二設定電壓Vt2(SET) 等於第一重置電壓Vs1(RES) 。舉例而言，第二設定電壓Vt2(SET) 與第一重置電壓Vs1(RES) 均為接地(ground)電壓。在其它可能實施例中，第一設定電壓Vt1(SET) 大於第二重置電壓Vs2(RES) ，但並非用以限制本發明。
在另一可能實施例中，第一設定電壓Vt1(SET) 係為正值，第一重置電壓Vs1(RES) 係為負值。在此例中，第二設定電壓Vt2(SET) 等於第二重置電壓Vs2(RES) 。舉例而言，第二設定電壓Vt2(SET) 與第二重置電壓Vs2(RES) 均為接地(ground)電壓。
另外，本發明並不限定步驟S211~S213的執行順序。在本實施例中，步驟S211~S213係依序地被執行。在其它實施例中，步驟S211~S213不被依序地執行。
第3A圖為本發明之特定動作之另一可能實施例。第3A圖相似第2圖，不同之處在於，第3A圖多了步驟S310、321~S322。在本實施例中，步驟S310係再次程式化記憶胞100。
步驟S310包括步驟S311~S313。在步驟S311中，提供第三控制電壓Vg3(SET) 予電晶體111之閘極。在一可能實施例中，第三控制電壓Vg3(SET) 小於第二控制電壓Vg2(RES) 。在另一可能實施例中，第三控制電壓Vg3(SET) 等於第一控制電壓Vg1(SET) 。
在步驟S312中，提供第三設定電壓Vt3(SET) 予節點115。在一可能實施例中，第三設定電壓Vt3(SET) 大於第一設定電壓Vt1(SET) 。
在步驟S313中，提供第四設定電壓Vt4(SET) 予節點117。在一可能實施例中，第四設定電壓Vt4(SET) 等於第二設定電壓Vt2(SET) 。
在其它實施例中，第三控制電壓Vg3(SET) 大於第一控制電壓Vg1(SET) 。在此例中，第三設定電壓Vt3(SET) 等於第一設定電壓Vt1(SET) ，並且第四設定電壓Vt4(SET) 等於第二設定電壓Vt2(SET) 。另外，第三控制電壓Vg3(SET) 係小於第二控制電壓Vg2(RES) ，但並非用以限制本發明。
另外，本發明並不限定重置步驟S200與再程式化步驟S310的先後順序。在第3A圖中，係先執行重置步驟S200，然後再執行再次程式化步驟S310。在其它實施例中(如第3B圖所示)，係先執行再次程式化步驟S310，然後再執行重置步驟S200。
同樣地，本發明並不限定步驟S311~S313的執行順序。在一可能實施例中，步驟S311~S313係依序被執行。在另一可能實施例中，步驟S311~S313不被依序執行。
請參考第3A圖，執行完步驟S310後，接著判斷記憶胞是否成功地被程式化(步驟S321)。若記憶胞已成功地被程式化，則結束程式化(步驟S322)。若記憶胞尚未成功地被程式化，則執行步驟S200，用以再次重置記憶胞，並再次程式化記憶胞。此時，記憶胞被程式化的次數為3。
若再次重置記憶胞，在一可能實施例中，第二控制電壓Vg2(RES) 、第一重置電壓Vs1(RES) 、第二重置電壓Vs2(RES) 仍保持不變。也就是說，第二次重置記憶胞時所使用的電壓等於第一次重置記憶胞時所使用的電壓。
然而，第三次程式化記憶胞所使用的電壓部分不等於第二次程式化記憶胞所使用的電壓。舉例而言，假設，第一次次程式化記憶胞時，第三控制電壓Vg3(SET) 可能為1.4V、第三設定電壓Vt3(SET) 可能為2.0V、第四設定電壓Vt4(SET) 可能為0V。
若無法成功地程式化記憶胞時，在第二次程式化記憶胞時，第三控制電壓Vg3(SET) 可能繼續為1.4V，或是變化至2.0V、而第三設定電壓Vt3(SET) 可能變化至2.5V或是保持2.0V、第四設定電壓Vt4(SET) 可能保持為0V。
倘若仍無法成功地程式化記憶胞時，在第三次程式化記憶胞時，第三控制電壓Vg3(SET) 可能繼續為1.4V，或是變化至2.5V、而第三設定電壓Vt3(SET) 可能變化至3.0V或是保持2.0V、第四設定電壓Vt4(SET) 可能保持為0V。
在一可能實施例中，若無法成功地程式化記憶胞時，則提供更高的電壓予節點115，直到成功地程式化記憶胞。在另一實施例中，若無法成功地程式化記憶胞時，提供固定的電壓予節點115，但提供更高的控制電壓予電晶體111，使得記憶胞100為低阻抗。
第4A圖為本發明之特定動作之另一可能實施例。第4A圖相似第3A圖，不同之處在於，第4A圖多了步驟S330。步驟S330與步驟S310相係，均係用以再次程式化記憶胞，不同之處在於，步驟S330所使用的電壓不同於步驟S310所使用的電壓。
在步驟S331中，提供第四控制電壓Vg4(SET) 予電晶體111之閘極。在一可能實施例中，步驟S331的第四控制電壓Vg4(SET) 等於步驟S310的第三控制電壓Vg3(SET) 。第三控制電壓Vg3(SET) 可等於第1A圖所示的步驟S121的第一控制電壓Vg1(SET) 。在此例中，第四控制電壓Vg4(SET) 小於步驟S200的第二控制電壓Vg2(RES) 。
在步驟S332中，提供第五設定電壓Vt5(SET) 予節點115。在步驟S333中，提供第六設定電壓Vt6(SET) 予節點117。在一可能實施例中，第五設定電壓Vt5(SET) 大於步驟S310的第三設定電壓Vt3(SET) 。另外，步驟S310的第三設定電壓Vt3(SET) 係大於第1A圖的步驟S122的第一設定電壓Vt1(SET) 。
在上述實施例中，第五設定電壓Vt5(SET) 與第三設定電壓Vt3(SET) 之間的差值等於該第三設定電壓Vt3(SET) 與第一設定電壓Vt1(SET) 之間的差值。在此實施例中，第六設定電壓Vt6(SET) 等於第四設定電壓Vt4(SET) ，第四設定電壓Vt4(SET) 等於該第二設定電壓Vt2(SET) 。
在其它實施例中，步驟S331的第四控制電壓Vg4(SET) 大於步驟S310的第三控制電壓Vg3(SET) 。第三控制電壓Vg3(SET) 大於第1A圖的步驟S121的第一控制電壓Vg1(SET) 。在此實施例中，第五設定電壓Vt5(SET) 等於步驟S310的第三設定電壓Vt3(SET) 。第三設定電壓Vt3(SET) 等於第1A圖的步驟S122的第一設定電壓Vt1(SET) 。
另外，步驟S333的第六設定電壓Vt6(SET) 係等於步驟S310的第四設定電壓Vt4(SET) 。第四設定電壓Vt4(SET) 係等於第1A圖的步驟S123的第二設定電壓Vt2(SET) 。在一可能實施例中，第四控制電壓Vg4(SET) 係小於步驟S200的第二控制電壓Vg2(RES) 。
第5A圖為本發明之控制方法之一可能時序示意圖。如圖所示，在程式化期間Tp1，施加設定電壓予記憶胞。接著，在讀取期間Tr1，讀取記憶胞的狀態。若記憶胞並非為低阻抗時，則在重置期間TRES1 ，施加重置電壓Vs(RES) ，用以重置記憶胞。
接著，在程式化期間Tp2，施加較高的設定電壓予記憶胞。然後，在讀取期間Tr2，再次讀取記憶胞的狀態。若記憶胞並非為低阻抗時，則在重置期間TRES2 ，再次重置記憶胞。
接著，在程式化期間Tp3，施加更高的設定電壓予記憶胞。然後，在讀取期間Tr3，再次讀取記憶胞的狀態，直到成功地將記憶胞的狀態設定在低阻抗。
在本實施例中，係逐漸增加設定電壓Vt(SET) ，但並非用以限制本發明。在其它實施例中，可藉由調整程式化期間Tp1~Tp3的寬度(duty cycle)、調整重置期間TRES1 、TRES2 的寬度、或是逐漸增加重置電壓Vs(RES) 。
第5B圖為本發明之控制方法之另一可能時序示意圖。如圖所示，在程式化期間Tp4，施加設定電壓予記憶胞。接著，在讀取期間Tr4，讀取記憶胞的狀態。若記憶胞並非為低阻抗時，則在程式化期間Tp5，施加較高的設定電壓予記憶胞。
然後，在重置期間TRES3 ，施加重置電壓Vs(RES) 。接著，在程式化期間Tp6，施加設定電壓予記憶胞。在本實施例中，程式化期間Tp4及Tp6的設定電壓的位準相同。接著，在讀取期間Tr5，再次讀取記憶胞的狀態。倘若記憶胞並非為低阻抗時，則在程式化期間Tp7，再次施加較高的設定電壓予記憶胞。在本實施例中，程式化期間Tp5與Tp7的設定電壓相同，均大於程式化期間Tp4及Tp6的設定電壓。
第6圖為本發明之控制方法之另一可能實施例。第6圖相似第1A圖，不同之處在於，第6圖多了初始化步驟S610。初始化步驟S610包括S611~S613。
在一初始化(forming)模式下，提供初始電壓Vg(INI) 予電晶體111之閘極(步驟S611)。在一可能實施例中，初始電壓Vg(INI) 係小於第1圖的步驟S121的第一控制電壓Vg1(SET) ，但並非用以限制本發明。在其它可能實施例中，初始電壓Vg(INI) 小於第2圖的步驟S211的第二控制電壓Vg2(RES) 。
在步驟S612中，提供第一初始設定電壓VSI1 予節點115。在一可能實施例中，第一初始設定電壓VSI1 大於第1A圖的步驟S122的第一設定電壓Vt1(SET) 。在其它可能實施例中，第一初始設定電壓VSI1 大於第4A圖中的步驟S332的第五設定電壓Vt5(SET) 。
在步驟S613中，提供第二初始設定電壓VSI2 予節點117。在一可能實施例中，第二初始設定電壓VSI2 係等於第1A圖的步驟S123的第二設定電壓Vt2(SET) 。
當記憶胞成功被程式化時，記憶胞應呈現低阻抗。然而，若記憶胞應呈現高阻抗時，表示未成功地程式化記憶胞，因而執行一特定動作。
在特定動作中，可重置記憶胞、再次程式化記憶胞、重置記憶胞後再次程式化記憶胞、或是再次程式化記憶胞後再重置記憶胞。當記憶胞再次被程式化時，施加較高的電壓予電晶體，便可增加成功程式化記憶胞的機率。
第7圖為本發明之控制方法之結果示意圖。如圖所示，若將本發明的控制方法應用在1千個記憶胞時，在程式化記憶胞後，可成功地使所有的記憶胞均為低阻抗(10KΩ以下)。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．記憶胞
111．．．電晶體
113．．．電阻
115、117．．．節點
S120~S126、S200、S211~S213、S310~S313、S321、S322、S330~S333、S610~S613．．．步驟
第1A圖為本發明之控制方法之一可能實施例。
第1B圖為記憶胞之一可能實施例。
第2圖為本發明之特定動作之一可能實施例。
第3A、3B、4A、4B圖為本發明之特定動作之其它可能實施例。
第5A圖為本發明之控制方法之一可能時序示意圖。
第5B圖為本發明之控制方法之另一可能時序示意圖。
第6圖為本發明之控制方法之另一可能實施例。
第7圖為本發明之控制方法之結果示意圖。
S120~S126．．．步驟

Claims (28)

  1. 一種控制方法，適用於至少一記憶胞，該記憶胞包括一電晶體以及一電阻，該電晶體與該電阻串聯於一第一節點與一第二節點之間，該控制方法包括：在一程式化模式下，程式化該記憶胞，該程式化步驟包括：提供一第一控制電壓予該電晶體之閘極；提供一第一設定電壓予該第一節點；以及提供一第二設定電壓予該第二節點；判斷該記憶胞是否成功地被程式化；以及當該記憶胞未成功地被程式化時，執行一特定動作，其中該特定動作係重置該記憶胞，該重置的步驟包括：提供一第二控制電壓予該電晶體之閘極，其中該第一控制電壓小於該第二控制電壓；提供一第一重置電壓予該第一節點；以及提供一第二重置電壓予該第二節點。
  2. 如申請專利範圍第1項所述之控制方法，其中該第一設定電壓及該第二重置電壓均為正值。
  3. 如申請專利範圍第2項所述之控制方法，其中該第二設定電壓等於該第一重置電壓。
  4. 如申請專利範圍第1項所述之控制方法，其中該第一設定電壓係為正值，該第一重置電壓係為負值。
  5. 如申請專利範圍第4項所述之控制方法，其中該第二設定電壓等於該第二重置電壓。
  6. 如申請專利範圍第1項所述之控制方法，其中該特定動作更包括再次程式化該記憶胞，該再次程式化的步驟包括：提供一第三控制電壓予該電晶體之閘極；提供一第三設定電壓予該第一節點；以及提供一第四設定電壓予該第二節點。
  7. 如申請專利範圍第6項所述之控制方法，其中該第三控制電壓等於該第一控制電壓，該第三控制電壓小於該第二控制電壓。
  8. 如申請專利範圍第7項所述之控制方法，其中該第三設定電壓大於該第一設定電壓。
  9. 如申請專利範圍第8項所述之控制方法，其中該第四設定電壓等於該第二設定電壓。
  10. 如申請專利範圍第6項所述之控制方法，其中該第三控制電壓大於該第一控制電壓，該第三控制電壓小於該第二控制電壓。
  11. 如申請專利範圍第10項所述之控制方法，其中該第三設定電壓等於該第一設定電壓，該第四設定電壓等於該第二設定電壓。
  12. 如申請專利範圍第6項所述之控制方法，其中該特定動作係先執行該重置步驟，然後再執行該再次程式化步驟。
  13. 如申請專利範圍第6項所述之控制方法，其中該特定動作係先執行該再次程式化步驟，然後再執行該重置步驟。
  14. 如申請專利範圍第6項所述之控制方法，其中該再次程式化的步驟更包括：提供一第四控制電壓予該電晶體之閘極；提供一第五設定電壓予該第一節點；以及提供一第六設定電壓予該第二節點。
  15. 如申請專利範圍第14項所述之控制方法，其中該第四、第三及第一控制電壓均相等，該第四控制電壓小於該第二控制電壓。
  16. 如申請專利範圍第15項所述之控制方法，其中該第五設定電壓大於該第三設定電壓，該第三設定電壓大於該第一設定電壓。
  17. 如申請專利範圍第16項所述之控制方法，其中該第五與該第三設定電壓之間的差值等於該第三與該第一設定電壓之間的差值。
  18. 如申請專利範圍第17項所述之控制方法，其中該第六設定電壓等於該第四設定電壓，該第四設定電壓等於該第二設定電壓。
  19. 如申請專利範圍第14項所述之控制方法，其中該第四控制電壓大於該第三控制電壓，該第三控制電壓大於該第一控制電壓，該第四控制電壓小於該第二控制電壓。
  20. 如申請專利範圍第19項所述之控制方法，其中該第五設定電壓等於該第三設定電壓，該第三設定電壓等於該第一設定電壓，該第六設定電壓等於該第四設定電壓，該第四設定電壓等於該第二設定電壓。
  21. 如申請專利範圍第14項所述之控制方法，其中該 特定動作係先執行該重置步驟，然後再執行該再次程式化步驟。
  22. 如申請專利範圍第14項所述之控制方法，其中該特定動作係先執行該再次程式化步驟，然後再執行該重置步驟。
  23. 如申請專利範圍第14項所述之控制方法，更包括：在一初始化模式下：提供一初始電壓予該電晶體之閘極；提供一第一初始設定電壓予該第一節點，其中該第一初始設定電壓大於該第五設定電壓；以及提供一第二初始設定電壓予該第二節點。
  24. 如申請專利範圍第1項所述之控制方法，更包括：在一初始化模式下：提供一初始電壓予該電晶體之閘極；提供一第一初始設定電壓予該第一節點；以及提供一第二初始設定電壓予該第二節點。
  25. 如申請專利範圍第24項所述之控制方法，其中該初始電壓小於該第一控制電壓。
  26. 如申請專利範圍第25項所述之控制方法，其中該第一初始設定電壓大於該第一設定電壓。
  27. 如申請專利範圍第26項所述之控制方法，其中該第二初始設定電壓等於該第二設定電壓。
  28. 如申請專利範圍第24項所述之控制方法，其中該特定動作係重置該記憶胞，該重置的步驟包括：提供一第二控制電壓予該電晶體之閘極，其中該第二 控制電壓大於該初始電壓；提供一第一重置電壓予該第一節點；以及提供一第二重置電壓予該第二節點。
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