CN109686392B - 非易失性存储器装置及对其验证的错误补偿方法 - Google Patents

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Abstract

一种非易失性存储器装置及对其验证的错误补偿方法。非易失性存储器装置包括存储器区块、字线驱动器、位线电路以及控制器。存储器区块具备多个存储单元。当对所述存储单元进行第一程序化处理以及第一验证处理之后，控制器对所述存储单元的控制端进行反向读取，依据预定的程序化数据并藉由所述字线驱动器以将预定电压分别施加至所述存储单元的所述控制端，藉由所述位线电路以读取所述存储单元中的数据，藉由从所述存储单元中所读取的所述数据来判断每个存储单元的所述数据是否正常。当存储单元中的特定存储单元的数据不正常时，控制器对特定存储单元进行第二程序化处理。

Description

非易失性存储器装置及对其验证的错误补偿方法
技术领域
本发明涉及一种非易失性存储器技术，且特别涉及一种非易失性存储器装置及对其验证的错误补偿方法。
背景技术
目前随着科学与技术的快速发展，非易失性存储器广泛用于电子装置中。非易失性存储器(例如，闪存、电可擦除可编程只读存储器(EEPROM)) 可用来存取电子装置的重要信息，且不会因为电源中断而丧失这些信息。
非易失性存储器中可具备多个存储器区块，而这些存储器区块可由存储单元(或称为存储器单元)组成。在对非易失性存储器进行程序化(program) 的过程中，通常是将同一个存储器区块中的存储单元同时进行程序化。然而，由于制造工艺或物理特性上的缺陷，位于存储单元源极端或漏极端的线路将可能因为寄生电容/寄生电阻而产生噪声。当这些噪声过大时，将会致使用来进行程序化的有效判断电压被衰减，甚至被衰减的有效判断电压值还会大过原先预留的耗损判断余量(loss judge margin)，致使位于存储单元区块可能无法正确地被程序化。
因此，许多厂商便希望能够判断这些存储单元是否已正确地被程序化，并进而对这些并未被正确程序化的存储单元进行有效判断电压的补偿，从而降低存储单元的源极线上噪声的影响。
发明内容
本发明提供一种非易失性存储器装置及对其程序化的错误补偿方法，其可检测及补偿非易失性存储器装置在初次程序化及验证过程中因为存储单元的源极端噪声而出现的错误。
本发明提出一种非易失性存储器装置。此非易失性存储器装置包括存储器区块、字线驱动器、位线电路以及控制器。存储器区块具备多个存储单元，部分存储单元的控制端相互连接，且所述部分存储单元的源极电极相互连接。字线驱动器用以提供验证电压至所述存储单元。位线电路耦接所述存储单元的位线，用以读取所述存储单元。当字线驱动器以及位线电路对存储单元进行第一程序化处理以及第一验证处理之后，控制器对存储单元的控制端进行反向读取，依据预定的程序化数据并藉由字线驱动器以将预定电压分别施加至存储单元的控制端，藉由位线电路以读取存储单元中的数据，藉由从存储单元中所读取的数据来判断每个存储单元的数据是否正常。当特定存储单元的数据不正常时，所述控制器对所述特定存储单元进行第二程序化处理。
本发明还提出一种对非易失性存储器装置验证的错误补偿方法。所述非易失性存储器装置包括多个存储单元的存储器区块，部分存储单元的控制端相互连接，且所述部分存储单元的源极电极相互连接。所述错误补偿方法包括下列步骤：对所述存储单元进行第一程序化处理以及第一验证处理之后，对所述存储单元的控制端进行反向读取；依据预定的程序化数据并将预定电压分别施加至所述存储单元的所述控制端；读取所述存储单元中的数据；藉由从所述存储单元中所读取的所述数据来判断每个存储单元的所述数据是否正常；当特定存储单元的数据不正常时，对所述特定存储单元进行第二程序化处理。
基于上述，本发明实施例所述的非易失性存储器装置及其错误补偿方法可在对存储器区块进行一般性的程序化程序之后，再次进行本发明实施例所述的验证程序。此验证程序可通过反向读取、以及在反向读取后正常读取这些存储单元中的数据来判断这些存储单元是否已确实程序化完成(也就是，验证每个存储器单元中的数据是否与原本预定的程序化数据相同)。若发现这些存储单元中有部分存储单元并未程序化完成，本发明实施例便可对这些部分存储单元再次进行第二程序化处理。由于大部分的存储单元已完成程序化而不会在其源极端产生噪声，因此在进行第二程序化处理时，并未完成程序化的存储单元所受到的噪声影响将大幅降低，从而提升这些未完成程序化的存储单元在进行第二程序化处理的成功率，以对未完成程序化的存储单元进行补偿。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是一种非易失性存储器的示意图。
图2是依照本发明的一实施例的一种非易失性存储器的方块图。
图3是依照本发明的一实施例的一种对非易失性存储器装置200程序化的错误补偿方法的流程图。
图4为图2中对于错误补偿方法提供第一缓冲器、各个存储单元的“位线电压/电流感测”情形以及各存储单元的“临界电压”数值的说明示例。
具体实施方式
图1是一种非易失性存储器100的示意图。如图1所示，非易失性存储器装置100可包括字线驱动器110、存储器区块BLK以及源极晶体管M1。存储器区块BLK具备多个存储单元，这些存储单元的控制端相互连接以成为字线WL，且这些存储单元的源极电极则相互连接以成为共同源极线SL。字线驱动器110可包括电压产生器112。电压产生器112用以在进行存储单元的程序化处理时对字线WL提供编程脉冲以进行存储单元的程序化，也可在进行存储单元的一般性的验证处理时对字线WL提供验证电压VWL。
当非易失性存储器100进行存储单元的程序化处理时，源极晶体管M1 将截止，且电压产生器112对字线WL提供编程脉冲以进行存储单元的程序化。另一方面，在非易失性存储器100完成存储单元的程序化且进行存储单元的一般性验证处理时，源极晶体管M1将导通，且电压产生器112对字线 WL提供验证电压VWL以验证这些存储单元是否确实程序化。然而，在源极晶体管M1导通的情况下，由于存储单元的源极端可能因为寄生电容/寄生电阻(如，源极线中的寄生电阻Rs)而产生噪声(如，源极噪声VSL)，致使电压产生器112所提供的验证电压VWL将会等于有效判断电压Vteff以及源极噪声VSL两者相加的和。一般来说，验证电压VWL的电压为固定值，因此施加到各个存储单元的控制端实际的电压有效判断电压Vteff将会因为源极噪声VSL过大而随之减少。并且，非易失性存储器装置100在进行一般性程序化处理之后的验证程序没有办法将源极噪声VSL的影响消除，致使此验证程序无法得知哪个存储单元将会因为源极端噪声而出现错误。
藉此，本发明实施例所述的非易失性存储器装置及其错误补偿方法可在对存储器区块进行一般性的程序化程序以及验证程序之后，通过外部存储器或其他来源获得屏蔽数据，然后读取这些存储器区块中的各个存储单元以判断这些存储单元的数据是否正确。并且，本实施例的非易失性存储器装置藉由上述的屏蔽数据来从需要进行程序化且已进行过一般性程序化程序的存储单元当中读取数据，从而判断这些存储单元是否已确实程序化完成。若这些存储单元所读取的数据正确(亦即，从存储单元读取的数据与程序化后的预期数据相同)，表示这些存储单元已确实程序化；相对地，若这些存储单元所读取的数据错误(亦即，从存储单元读取的数据与程序化后的预期数据不同)的话，则需要对这些再次进行程序化程序。在此阶段中，由于大部分的存储单元已程序化完成，而已程序化完成的存储单元并不会在其源极线处产生噪声，因此在进行第二程序化处理时，并未完成程序化的存储单元所受到的噪声影响将大幅降低，从而提升这些未完成程序化的存储单元在进行第二程序化处理的成功率，以对未完成程序化的存储单元进行补偿。
图2是依照本发明的一实施例的一种非易失性存储器200的方块图。非易失性存储器装置200包括字线驱动器210、位线电路220、存储器阵列230 以及控制器240。字线驱动器210包括用以产生编程脉冲以及验证电压的电压产生器212。存储器阵列230中包括多个存储器区块BLN_1～BLK_N。每个存储器区块BLN_1～BLK_N中的存储单元将共用源极晶体管(如，晶体管 M1及M2)。源极晶体管M1、M2的一端接地，源极晶体管M1、M2的另一端则与每个存储器区块BLN_1～BLK_N的共用源极线相互连接，藉以统一控制存储单元的源极电压。存储器区块BLK_1～BLK_N所具备的存储单元以特定数量为一横行，例如以每8个存储单元为同一横行，藉以每次从8个存储单元存取8位(亦即，1个字节)的数据。同一横行的存储单元的控制端耦接至同一个字线WL，且同一横行的每个存储单元各自具备不同的位线 BL。同一横行的每个存储单元的源极电极相互连接以成为源极线SL。
位线电路220可包括位线切换器222、页面缓冲器224、屏蔽缓冲器226 以及数据的输入/输出路径。位线电路220可藉由页面缓冲器224中的传感器来检测每一横行中每个存储单元的电流值或电压值，藉以检测及判断每个存储单元当中的数值为何。于本实施例中，非易失性存储器装置200还可包括第一缓冲器245，藉以作为预定数据或相关信息的暂存之用。应用本实施例者可将此第一缓冲器245设置于控制器240的外部或内部、或是设置于位线电路中的其他元件(如，位线切换器222、页面缓冲器224、字线驱动器210) 当中，本发明实施例并不限制第一缓冲器245的放置位置，只要控制器240 能对其进行存取即可。屏蔽缓冲器226是用以记录不需进行程序化处理的存储单元，因此其可以是非易失性存储器，也可以是只读存储器，端视应用本实施例者的需求而定。此外，符合本发明的部分实施例亦可不需要使用第一缓冲器245。
控制器240主要用以实现本发明实施例所述的错误补偿方法。应用本实施例者可依其需求而将控制器240以复杂可编程逻辑器件(CPLD)、场可编程门阵列(FPGA)或是系统芯片来实现，亦可将控制器240的功能整合到字线驱动器210或位线电路220中。
图3是依照本发明的一实施例的一种对非易失性存储器装置200程序化的错误补偿方法的流程图。图4为图2中对于错误补偿方法提供第一缓冲器 245、屏蔽缓冲器226、页面缓冲器224、各个存储单元的“位线电压/电流感测”情形以及各存储单元的“临界电压”数值的第一说明示例。
图3的错误补偿方法可适用于图2的非易失性存储器装置200。请同时参照图2及图3，于步骤S310中，控制器240藉由字线驱动器210以及位线电路220对存储器区块中的每个存储单元进行第一程序化处理(步骤S312 至步骤S314)以及验证程序(步骤S315)。
详细来说，于步骤S312中，控制器240获得要将存储器阵列中的所有存储单元进行程序化的指令，并于步骤S313中将上述程序化模式(pattern) 输入给控制器240中的第一缓冲器245，以得知哪些存储单元需要进行程序化。于步骤S314中，字线驱动器210的电压产生器212产生一预定电压至存储单元控制端(即，字线WL)，再藉由控制器240的第一缓冲器245中的程序化模式来决定哪些存储单元需要进行程序化，也就是对每个存储单元的字线WL施加编程脉冲。之后，于步骤S315中，控制器240通过字线驱动器210、位线切换器222以及页面缓冲器224来验证这些存储单元是否程序化完成。
然而，由于上述步骤S315的程序化验证程序仍然会被存储单元的噪声所干扰，因此本发明实施例的错误补偿方法在对存储器区块进行一般性的程序化程序以及验证程序(也就是步骤S310)之后，还会再次进行本发明实施例特殊的验证程序，以下将详细说明。此外，图4中第一缓冲器245以及屏蔽缓冲器226的第(0)字段为“-”。“-”表示为逻辑的“don'tcare”，意即初始的逻辑值并不重要且亦不影响功能。页面缓冲器224的第(0)字段为步骤S310完成之后所存储的结果，也就是预期的数据皆为逻辑“1”。
假设非易失性存储器装置200希望将各个存储单元程序化为逻辑“1”，则便会希望将每个存储单元的临界电压提升至1.8V以上。在此以8位的存储单元b0～b7作为举例，且字段(0)、(1)、(2)、(3)以及(4)分别对应图3中的各个步骤。图4中的第(0)字段表示在图3的步骤S310(也就是，第一次程序化处理)执行完毕后各个元件当中的存储单元b0～b7数值；图4中的第(1)字段表示在图3的步骤S320执行完毕后各个元件当中的存储单元b0～b7数值；图4中的第(2)字段表示在图3的步骤S340执行完毕后各个元件当中的存储单元b0～b7数值；图4中的第(3)字段表示在图3的步骤S350及步骤S360执行完毕后各个元件当中的存储单元b0～b7数值；图4 中的第(4)字段表示在图3的步骤S390执行完毕后各个元件当中的存储单元b0～b7数值。本实施例的第一缓冲器245以及屏蔽缓冲器226在初始阶段并未具备预设数值，如图4中第(0)字段的“第一缓冲器245”及“屏蔽缓冲器226”所示皆为“-”，也就是，初始状态下的预设数值为未知。
在本实施例中，图4中的“位线电流检测”则是在第(2)字段(也就是，步骤S340)时对各个存储单元的控制端施加电压、并从步骤S350处获得的读取结果。本实施例是采用“位线电流检测”技术来知悉每个存储单元的数据，应用本实施例者也可使用“位线电压检测”技术来知悉存储单元的数据。“位线电流感测”中的标记“-”表示并未开始检测各个存储单元的电流数值；标记“L”表示在此位线中检测到低于预设电流值的电流数值；标记“H”表示在此位线中检测到高于预设电流值的电流数值。图4中直列的“临界电压”表示各存储单元b0～b7的临界电压在不同情境下实际数值为何。
本实施例以1.8V来作为预定临界电压值，也就是说，若是存储单元的临界电压高于1.8V时，表示该存储单元已正确地程序化为数值“1”；若是存储单元的临界电压低于1.8V时，表示该存储单元并未正确地程序化为数值“1”。在此假设，在经过一般性的第一次程序化程序(步骤S310)之后，各个存储单元b0～b7的临界电压数值如第(0)字段中的“临界电压”所示，则存储单元b0与b3实际上并未正确地程序化，因存储单元b0的临界电压 1.4V以及存储单元b3的临界电压1.5V皆低于预定临界电压值1.8V，但步骤S310却无法藉由一般的验证处理来得知。存储单元b5、b6由于不需进行程序化处理，因此不需要理会“临界电压”中的数值。
回到图3，于步骤S320中，控制器240会将程序化模式从第一缓冲器 245写入到屏蔽缓冲器226中。换句话说，控制器240可在步骤S320之前先行把程序化模式存入第一缓冲器245。本实施例所述的“程序化模式”可用以记录不需进行程序化处理的存储单元，例如图4所述的存储单元b5、b6 便不需进行程序化处理。程序化模式在本实施例中为“00000110”。在后续的步骤当中，控制器240利用屏蔽缓冲器所记录的信息以避免对不需进行程序化处理的存储单元b5、b6施加预定电压。应用本实施例者可知，若全部的存储单元都需要进行程序化处理的话，则亦可选择性地使用或不使用屏蔽缓冲器226。特别说明的是，步骤S320仅是将程序化模式从第一缓冲器245 载入到屏蔽缓冲器226而未进行其他操作，待后续步骤需要对存储单元进行数据屏蔽处理(data mask)(步骤S360)、验证处理(如，步骤S370)和/或第二程序化处理(如，步骤S390)时才会使用屏蔽缓冲器226中的数据。
于步骤S340中，控制器240依据预定的程序化数据并藉由字线驱动器 210中的电压产生器212以将预定电压分别施加至各存储单元的控制端。本实施例中，将位线BL中具备较高电流(“H”)的存储单元视为逻辑“1”，且将位线BL中具备较低电流(“L”)的存储单元视为逻辑“0”。所述的“预定电压”是相对于预定的程序化数据来设定的，本实施例的预定的程序化数据为逻辑“0”(也就是，希望每个存储单元中的数据皆为逻辑“0”)，则控制器240便将预定临界电压值1.8V作为“预定电压”而施加至各个存储单元的控制端。藉此，经过步骤S340之后，于步骤S350中，控制器240便可藉由位线电路220以读取各个存储单元中位于位线中的数据。各个存储单元的位线电流感测如同图4中“位线电流感测”的第(2)字段所示。详细来说，若是各存储单元b0～b7已正确地被程序化(亦即，存储单元的临界电压实际上已达1.8V或以上)时，则位线切换器222所检测到的存储单元(如， b1～b2、b4、b7)所对应的位线应具备较低电流(“L”)，因存储单元仍为截止状态。相对地，若是各存储单元b0～b7并未正确地被程序化(亦即，存储单元的临界电压实际上并未高于1.8V)时，则位线切换器222所检测到的存储单元(如，b0、b3)所对应的位线应为具备较高电流(“H”)，因存储单元从步骤S320的截止状态转换为导通状态。由于步骤S340会将预定临界电压值(1.8V)施加到存储单元的控制端，并且存储单元b0、b3的临界电压(分别为，1.4V及1.5V)皆低于预定临界电压值(1.8V)，因此页面缓冲器224 中在第(3)字段的存储单元b0、b3数值将由原本的逻辑“1”(亦即，存储单元为截止状态)调整为数值“0”(亦即，存储单元为导通状态)。藉此，便可从页面缓冲器224中的数据调整而得知存储单元的数据是否正常。
于步骤S360中，控制器240依据屏蔽缓冲器226中的数据(也就是，程序化模式)来屏蔽部分的存储单元(如，存储单元b5、b6)以进行数据屏蔽处理。于步骤S370中，控制器240通过步骤S350所获得的位线中的数据来判断未被屏蔽(也就是，并未被进行数据屏蔽处理)的存储单元b0～b4、 b7的数据是否正常。控制器240可藉由页面缓冲器224中所记录的数据而得知存储单元b0～b4、b7的数据是否正常。也就是，页面缓冲器224可用以记录不正常的特定存储单元的位置。此外，控制器240不对已被屏蔽的存储单元判断其数据是否正常。
所谓“数据是否正常”，在本实施例中为这些存储单元b0～b4、b7在图4 中第(2)字段的“位线电流感测”所对应的标记为“L”时表示该存储单元正常被程序化，而所对应的标记为“H”时表示该存储单元在进行程序化时有发生错误(不正常)。本实施例是将步骤S340的位线电流感测结果通过屏蔽缓冲器226的程序化模式的数据屏蔽处理后，藉以存放于页面缓冲器224 中。“数据屏蔽处理”的规则是，如果屏蔽缓冲器中特定存储单元所对应的位b0～b7为逻辑“0”，则将步骤S340的位线电流感测结果(例如，将“L”视为逻辑“0”；将“H”视为逻辑“1”)反向之后写入到页面缓冲器224的对应位置。相对地，若屏蔽缓冲器中特定存储单元所对应的位b0～b7为逻辑“1”，则不管步骤S340的感测结果为何，皆将页面缓冲器224的对应位置写入逻辑“1”。例如由于存储单元b0、b3在步骤S340的位线电流感测结果为“H”，因此页面缓冲器224在第(3)字段的存储单元b0、b3的对应位置便被写入逻辑“0”；由于存储单元b1～b2、b4、b7在步骤S340的位线电流感测结果为“L”，因此页面缓冲器224在第(3)字段的存储单元b1～b2、 b4、b7的对应位置便被写入逻辑“1”。
若所有的存储单元在步骤S370中皆判断为正常的话，则控制器240便进入步骤S380以完成对此存储器阵列230的程序化处理。相对地，若是当特定存储单元的数据不正常时(例如，图4中第(2)字段的“位线电流感测”以及第(3)字段的“页面缓冲器224”皆有标记出存储单元b0、b3不正常)，则进入步骤S390，控制器将基于存放在页面缓冲器224中的数据与标记以向对应的存储单元b0、b3进行补偿的第二程序化处理。
此次的第二程序化处理(步骤S390)将会特别针对特定存储单元，而非全部的存储单元，因为大部分的存储单元已程序化完成且已程序化完成的存储单元并不会在其源极线处产生噪声。因此，将会使得存储单元的源极端噪声大幅降低，从而让程序化错误的特定存储单元能够更为顺利地正确程序化，进而补偿因源极端噪声而发生的存储单元程序化错误。本发明实施例所述的“第二程序化处理”的相关操作流程可以如同图3中步骤S312至步骤 S314所述来实现，也可以依据实际需求而略为调整图2电压产生器212对字线WL所施加的编程脉冲的电压值，藉以更容易地将存储单元进行程序化。图4中第(4)字段的“临界电压”则是这些存储单元在经过第二程序化处理后再行验证的结果。例如，从图4中第(4)字段的“临界电压”处可知，存储单元b0的临界电压从原有的1.4V经过第二程序化处理后成为2.4V，存储单元b3的临界电压从原有的1.5V经过第二程序化处理后成为 2.5V，皆符合存储单元的程序化标准。藉此，在进行完步骤S390后，可进入步骤S380以完成存储器阵列230中各个存储单元的程序化。
于符合本发明的部分实施例中，原始的程序化模式也可从其他地方获得，本发明实施例不一定会从第一缓冲器245获得原始的程序化模式。例如，本实施例可使用0V验证电压向存储单元进行数据读取，并将读取后的数据反向再写入屏蔽缓冲器226。藉此，本实施例也可以是利用“存储单元中所读取的数据并反向后的结果”作为原始的程序化模式。如此一来，本实施例便不需要图4中第一缓冲器245的数据资料亦可实现本发明。
综上所述，本发明实施例所述的非易失性存储器装置及其错误补偿方法可在对存储器区块进行一般性的程序化程序之后，再次进行本发明实施例所述的验证程序。此验证程序可通过反向读取、以及在反向读取后正常读取这些存储单元中的数据来判断这些存储单元是否已确实程序化完成(也就是，验证每个存储器中的数据是否与原本预定的程序化数据相同)。若发现这些存储单元中有部分存储单元并未程序化完成，本发明实施例便可对这些部分存储单元再次进行第二程序化处理。由于大部分的存储单元已完成程序化而不会在其源极端产生噪声，因此在进行第二程序化处理时，并未完成程序化的存储单元所受到的噪声影响将大幅降低，从而提升这些未完成程序化的存储单元在进行第二程序化处理的成功率，以对未完成程序化的存储单元进行补偿。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。
【符号说明】
100、200：非易失性存储器
110、210：字线驱动器
112、212：电压产生器
220：位线电路
222：位线切换器
224：页面缓冲器
226：屏蔽缓冲器
230：存储器阵列
240：控制器
245：第一缓冲器
S310～S360：对非易失性存储器装置程序化的错误补偿方法的各步骤
BLK、BLK_1～BLK_N：存储器区块
BL：位线
M1、M2：源极晶体管
Rs：寄生电阻
SL：源极线
VSL：源极噪声
Vteff：电压
WL：字线

Claims (10)

1.一种非易失性存储器装置，包括：
存储器区块，具备多个存储单元，部分存储单元的控制端相互连接，且所述部分存储单元的源极电极相互连接；
字线驱动器，用以提供验证电压至所述存储单元；
位线电路，耦接所述存储单元的位线，用以读取所述存储单元；以及
控制器，其中当所述字线驱动器以及所述位线电路对所述存储单元进行第一程序化处理以及第一验证处理之后，所述控制器依据与无需进行程序化处理的所述存储单元有关的数据并藉由所述字线驱动器以将预定电压分别施加至所述多个存储单元的所述控制端，藉由所述位线电路以读取所述存储单元中的数据，藉由从所述存储单元中所读取的所述数据来判断每个存储单元的所述数据是否正常，
并且，当所述存储单元中的特定存储单元的数据不正常时，所述控制器对所述特定存储单元进行第二程序化处理。
2.如权利要求1所述的非易失性存储器装置，还包括：
第一缓冲器，用以记录所述与无需进行程序化处理的所述存储单元有关的数据。
3.如权利要求1所述的非易失性存储器装置，其中所述位线电路包括屏蔽缓冲器，用以记录不需进行程序化处理而被屏蔽的所述存储单元，
其中所述控制器不对已被屏蔽的所述存储单元判断其数据是否正常。
4.如权利要求1所述的非易失性存储器装置，当所述存储单元中的数据皆为正常时，所述控制器完成对所述存储器区块的程序化处理。
5.如权利要求1所述的非易失性存储器装置，其中所述位线电路包括页面缓冲器，用以记录所述特定存储单元的位置。
6.一种对非易失性存储器装置验证的错误补偿方法，其中非易失性存储器装置包括多个存储单元的存储器区块，部分存储单元的控制端相互连接，且所述部分存储单元的源极电极相互连接，所述错误补偿方法包括：
对所述存储单元进行第一程序化处理以及第一验证处理之后，依据与无需进行程序化处理的所述存储单元有关的数据并将预定电压分别施加至所述多个存储单元的所述控制端；
读取所述存储单元中的数据；
藉由从所述存储单元中所读取的所述数据来判断每个存储单元的所述数据是否正常；以及
当特定存储单元的数据不正常时，对所述特定存储单元进行第二程序化处理。
7.如权利要求6所述的错误补偿方法，还包括：
通过第一缓冲器以记录所述与无需进行程序化处理的所述存储单元有关的数据。
8.如权利要求6所述的错误补偿方法，还包括：
通过页面缓冲器记录所述特定存储单元的位置。
9.如权利要求6所述的错误补偿方法，还包括：
通过屏蔽缓冲器以记录不需进行程序化处理而被屏蔽的所述存储单元；以及
不对已被屏蔽的所述存储单元判断其数据是否正常。
10.如权利要求6所述的错误补偿方法，还包括：
当所述存储单元中的数据皆为正常时，完成对所述存储器区块的程序化处理。
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