TWI386939B

TWI386939B - 保留餘裕程式驗證

Info

Publication number: TWI386939B
Application number: TW96150870A
Authority: TW
Inventors: Jun Wan; Jeffrey W Lutze; Jian Chen; Yan Li; Alex Mak
Original assignee: Sandisk Technologies Inc
Priority date: 2006-12-28
Filing date: 2007-12-28
Publication date: 2013-02-21
Also published as: WO2008083162A1; TW200841342A

Description

保留餘裕程式驗證

本技術大體而言係關於記憶體裝置，且更具體言之，係關於偵測記憶體裝置是否經正確地程式化。

半導體記憶體裝置流行用於各種電子裝置中。非揮發性半導體訊憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。包括快閃EEPROM及電子可程式化唯讀記憶體(EPROM)之電可擦可程式化唯讀記憶體(EEPROM)在最流行之非揮發性半導體記憶體當中。

可靠性及確定性為記憶體裝置之製造商之一重要問題。多個不同技術用於增加儲存於此等裝置中之資訊的可靠性。

典型的EEPROM及快閃記憶體利用一具有上文所提供的且與一半導體基板中之一通道區域絕緣之浮動閘極的記憶體單元。浮動閘極定位於源極區域與汲極區域之間。一控制閘極提供於該浮動閘極上方且與該浮動閘極絕緣。記憶體之臨限電壓受控於保留在浮動閘極上之電荷之量。亦即，在記憶體單元接通以准許在其源極與汲極之間傳導之前必須施加至控制閘極之電壓的最小量受控於浮動閘極上之電荷的位準。

一些EEPROM及快閃記憶體裝置具有一用於儲存兩個範圍之電荷的浮動閘極，且因此，可在兩種狀態之間程式化/ 擦除記憶體單元。當程式化一EEPROM或快閃記憶體裝置時，將一程式化電壓施加至控制閘極且使位元線接地。將來自p-井之電子注入浮動閘極中。當電子在浮動閘極中累積時，浮動閘極變成帶負電荷且記憶體單元之臨限電壓上升。

通常，施加至控制閘極之程式化電壓係作為一系列脈衝來施加。以每一脈衝增加一預定步長之方式來增加該等脈衝之量值。在脈衝之間的週期中，進行驗證操作。驗證操作係在每一程式化脈衝之間讀取經並行程式化之每一單元之程式化位準以確定其等於還是大於其待程式化至之一驗證位準。一驗證程式化之方式為測試一特殊比較點處之傳導。

傳導表示裝置之"接通"狀態，該狀態對應於電流流過裝置之通道。"切斷"狀態對應於無電流流過源極與汲極之間的通道。通常，若施加至控制閘極之電壓大於臨限電壓，則快閃記憶體單元將傳導；且若施加至控制閘極之電壓小於臨限電壓，則記憶體單元將不傳導。藉由將單元之臨限電壓設定為一適當值，可使單元在給定組之施加電壓下傳導或不傳導電流。因此，可藉由確定一單元在給定組之施加電壓下是否傳導電流而確定單元之狀態。

藉由識別一裝置內之多個、相異之臨限電壓範圍而產生一多位元或多狀態快閃記憶體單元。每一相異臨限電壓範圍對應於用於資料位元組之預定值。程式化至記憶體單元中之資料與單元之臨限電壓位準之間的特殊關係依所採用的用於單元之資料編碼方案而定。舉例而言，美國專利第6,222,762號及美國專利申請案第10/461,244號之"Tracking Cells For A Memory System"(在2003年6月13日申請)(兩個專利以引用的方式全文併入本文中)描述了各種資料編碼方案。適當資料儲存需要一多狀態記憶體單元之臨限電壓位準之多個範圍彼此以足夠餘裕分開，以便可以一不含糊方式程式化或擦除記憶體單元之位準。

在許多狀況下，必須並行程式化多個記憶體單元(例如)以便產生一可在合理之時間量內經程式化之商業上所要之記憶體系統。然而，當將同時程式化多個記憶體單元時，一問題出現。此係因為每一記憶體單元之特徵歸因於包含記憶體單元之半導體裝置之結構及操作中的微小變化而不同；因此，不同單元之程式化速度中之變化通常將發生。

通常，當程式化資料時，用於裝置之驗證過程將保證記憶體單元之臨限電壓高於一最小位準。然而，裝置通常不會保證臨限電壓之上限。除非檢查，否則在沒有檢查之情況下可發生使臨限電壓上升至超出用於所要的狀態之範圍的過度程式化。過度程式化可使得記憶體單元儲存不正確之資料，藉此，在隨後之讀取操作期間引起一錯誤。關於過度程式化之更多資訊可於美國專利第5,321,699號；第5,386,422號；第5,469,444號；第6,134,140號及第5,602,789號中發現。

為了校正過度程式化，許多記憶體系統在隨後之讀取操作期間使用錯誤校正碼("ECC")。當自一裝置讀取資料時，使用ECC確定是否發生一錯誤。若錯誤足夠小，則可使用ECC校正該等錯誤。然而，ECC過程需要大量的處理時間且因此，顯著地減慢了記憶體系統之操作。第二，ECC需要用於在合理之時間量中執行ECC之專用硬體且趨勢為減小記憶體系統之尺寸以便能夠將更多記憶體單元放於系統中且使系統儘可能小以適合較小之主機裝置。

許多當前系統包括一遵循資料至記憶體中之實際程式化之驗證序列。此等序列僅檢查經程式化之位元是否超過一臨限驗證位準。雖然可能將經程式化之資料與原始資料相比較，但此種比較係困難的。若過度程式化位元或其他錯誤的失效存在於記憶體中，則一記憶體可能仍通過驗證測試。雖然ECC可大體校正此等錯誤位元，但仍存在ECC失效之可能。

因此，需要用於偵測記憶體單元中之過度程式化及其他錯誤的錯誤之經改良技術。

經粗略描述之本發明包括一併有使用一資料保留餘裕位元計數確定記憶體中是否將產生錯誤之資料驗證的方法及設備。正常地，此資料保留餘裕不用於資料。在一理想地經程式化之記憶體中，在一程式化驗證步驟之後，餘裕中不存在位元。在正常程式化驗證序列之後執行一或多個保留餘裕中之一額外讀取，且若此等區域之一部分中之位元的數目大於一如由記憶體製造商界定的預先設定之準則，則記憶體將使驗證狀態失敗。在一實施例中，對於每一保留區域執行兩個讀取-一在一臨限位準下且一在一比較讀取位準下。接著關於一位元是否落於保留餘裕中做出一確定；若如此，則偵測一失效位元。使用一鎖存器累積失效位元且稍後使用一位元掃描確定超過一預定臨限值之失效位元是否儲存於該鎖存器中。若如此，則產生一用於裝置之失效錯誤。

在一實施例中，該技術為一記憶體系統，該記憶體系統包含一經劃分成邏輯區塊及該等邏輯區塊內之頁面之儲存元件陣列及一管理電路。該管理電路與該儲存元件陣列通信且執行程式化及讀取操作。程式化操作包括程式化複數個多狀態儲存資料。讀取操作包括界定鄰近資料臨限值之間的一保留餘裕，確定位元是否存在於該資料保留餘裕之一部分中，及當保留餘裕之該部分中之位元的數目超過一臨限值時產生一錯誤。

在一替代實施例中，提供一非揮發性記憶體系統。該非揮發性記憶體系統包括一儲存元件陣列。另外，該系統包括一與該儲存元件陣列通信之控制器。該控制器執行程式化操作，該等程式化操作包括程式化該等儲存元件之具有資料者，確定位元是否存在於分離該資料之狀態之資料保留餘裕的一部分中，及當保留餘裕之該部分中之位元的數目超過位元之一臨限值數目時產生一錯誤。

揭示用於藉由評估一保留餘裕區域中之資料而驗證一記憶體裝置之所期望的可靠性之技術。詳言之，本文中之技術包括一正常地未被指定為儲存資料之記憶體裝置之區域上的程式化驗證之後之一讀取。若在此等區域中發現資料高於位元之一臨限值數目，則可設定一驗證失效狀態。在各種實施例中，可對選擇性組態之尺寸之一或多個資料保留餘裕區域執行驗證。

快閃記憶體系統之一實例使用反及(NAND)結構，其包括在兩個選擇閘極之間串聯地配置的多個電晶體。該等串聯電晶體及該等選擇閘極被稱作反及串。圖1為展示一反及串之俯視圖。圖2為其等效電路。圖1及2中所描繪之反及串包括串聯且夾在一第一選擇閘極120與一第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120將該反及串連接至位元線126。選擇閘極122將該反及串連接至源極線128。藉由向控制閘極120CG施加適當電壓而控制選擇閘極120。藉由向控制閘極122CG施加適當電壓而控制選擇閘極122。電晶體100、102、104及106中之每一者具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。

一用於一使用反及結構之快閃記憶體系統之典型架構將包括若干反及串。舉例而言，圖3展示一具有更多反及串之記憶體陣列的三個反及串202、204及206。圖3之該等反及串中之每一者包括兩個選擇電晶體及四個記憶體單元。舉例而言，反及串202包括選擇電晶體220及230，以及記憶體單元220、224、226及228。反及串204包括選擇電晶體240及250，以及記憶體單元242、244、246及248。每一串藉由其選擇電晶體(例如，選擇電晶體230及選擇電晶體250)而連接至源極線。使用選擇線SGS來控制源極側選擇閘極。各種反及串藉由受選擇線SGD控制之選擇電晶體220、240等等而連接至各別位元線。在其他實施例中，選擇線不必為共同的。字線WL3連接至用於記憶體單元222及記憶體單元242之控制閘極。字線WL2連接至用於記憶體單元224、記憶體單元244及記憶體單元252之控制閘極。字線WL1連接至用於記憶體單元226及記憶體單元246之控制閘極。字線WL0連接至用於記憶體單元228及記憶體單元248之控制閘極。如可見，每一位元線及各別反及串包含記憶體單元陣列之行。字線(WL3、WL2、WL1及WL0)包含該陣列之列。

每一記憶體單元可儲存資料(類比或數位)。當儲存一位元之數位資料時，記憶體單元之可能的臨限電壓之範圍經劃分成經指派為邏輯資料"1"及"0"之兩個範圍。在反及型快閃記憶體之一實例中，在擦除記憶體單元之後，電壓臨限值為負，且經界定為邏輯"1"。臨限電壓在程式化操作之後為正且經界定為邏輯"0"。當臨限電壓為負且嘗試讀取時，記憶體單元將接通以指示正在儲存邏輯一。當臨限電壓為正且嘗試讀取操作時，記憶體單元將不接通，此指示儲存了邏輯零。一記憶體單元亦可儲存多個位準之資訊(例如，多個位元之數位資料)。在儲存多個位準之資料之狀況下，可能之臨限電壓的範圍經劃分成資料之位準之數目。舉例而言，若儲存四個位準之資訊，則將存在被指派資料值"11"、"10"、"01''及"00"之四個臨限電壓範圍。在反及型記憶體之一實例中，臨限電壓在擦除操作之後為負且經界定為"11"。正臨限電壓用於"10"、"01"及"00"之狀態。

反及型快閃記憶體及其操作之相關實例提供於以下美國專利/專利申請案(其皆以引用的方式全文併入本文中)中：美國專利第5,570,315號；美國專利第5,774,397號、美國專利第6,046,935號、美國專利第6,456,528號及美國專利申請案序號第09/893,277號(公開案第US2003/0002348號)。其他類型之快閃記憶體裝置亦可與本發明技術一起使用。舉例而言，以下專利描述了反或(NOR)型快閃記憶體且以引用的方式全文併入本文中：美國專利第5,095,344號；第5,172,338號；及第5,890,192號。在美國專利第6,151,248號(以引用之方式全文併入本文中)中發現一快閃記憶體類型之另一實例。

圖4為一可用於實施本發明技術之快閃記憶體系統之一實施例的方塊圖。記憶體單元陣列302受控於行控制電路304、列控制電路306、共同源極線控制電路310及p-井控制電路308。行控制電路304連接至記憶體單元陣列302之位元線以用於讀取儲存於該等記憶體單元中之資料，用於確定程式化操作期間該等記憶體單元之狀態及用於控制該等位元線之電位位準以促進程式化或抑制程式化。列控制電路306連接至字線以選擇該等字線中之一者，施加讀取電壓，施加程式化電壓及施加一擦除電壓。共同源極線控制電路310控制一連接至記憶體單元之共同源極線(在圖5中經標記為"共同源極線")。p-井控制電路308控制p-井電壓。

儲存於該等記憶體單元中之資料由行控制電路304來讀出且經由資料輸入/輸出緩衝器312而輸出至外部I/O線。待儲存於該等記憶體單元中之程式化資料經由該等外部I/O線而輸入至資料輸入/輸出緩衝器312，且經轉移至行控制電路304。該等外部I/O線連接至控制器318。

將用於控制快閃記憶體裝置之指令資料輸入至控制器318。該指令資料通知快閃記憶體哪一操作被請求。將該輸入指令轉移至控制行控制電路304、列控制電路306、共同源極線控制310、p-井控制電路308及資料輸入/輸出緩衝器312之狀態機316。狀態機316亦可輸出快閃記憶體之狀態資料，諸如準備/繁忙(READY/BUSY)或通過/失敗(PASS/FAIL)。

控制器318與諸如個人電腦、數位相機、個人數位助理等等之主機系統連接或可與其連接。控制器318與該主機通信以便接收來自主機之指令，接收來自主機之資料，向主機提供資料及向主機提供狀態資訊。控制器318將來自主機之指令轉換成可由指令電路314解譯並執行之指令信號，指令電路314與狀態機316通信。控制器318通常含有用於寫入至記憶體陣列或自記憶體陣列讀取之使用者資料之緩衝記憶體。

一例示性記憶體系統包含一包括控制器318之積體電路，及各自含有一記憶體陣列及相關聯之控制、輸入/輸出及狀態機電路的一或多個積體電路晶片。趨勢為將系統之記憶體陣列與控制器電路一起整合於一或多個積體電路晶片上。記憶體系統可經嵌入作為主機系統之部分，或可包括於一抽取式地插入於主機系統中之記憶卡(或其他封裝)中。此種抽取式卡可包括整個記憶體系統(例如，包括控制器)或僅包括該(等)記憶體陣列及相關聯之周邊電路(控制器已嵌入於主機中)。因此，控制器可嵌入於主機中或包括於一抽取式記憶體系統內。

參看圖5，描述記憶體單元陣列302之一實例結構。作為一實例，描述一被分割成1,024個區塊之反及快閃EEPROM。儲存於每一區塊中之資料經同時擦除。在一實施例中，區塊為被同時擦除之單元之最小單位。每一區塊通常經劃分成多個頁面，頁面可為程式化之單位。用於程式化之資料之其他單位亦係可能的及預期的。在一實施例中，個別頁面可經劃分成區段且該等區段可含有作為基本程式化操作而同時寫入的最少數目之單元。資料之一或多個頁面通常儲存於一列記憶體單元中。

在此實例中，在每一區塊中存在8,512個行，該等行經劃分成偶數行及奇數行。在一奇數/偶數位元線架構中，沿著一共同字線且連接至奇數位元線之記憶體單元在一時間經程式化，而沿著一共同字線且連接至偶數位元線之記憶體單元在另一時間經程式化。位元線亦經劃分成偶數位元線(BLe)及奇數位元線(BLo)。圖5展示經串聯連接以形成一反及串之四個記憶體單元。雖然展示四個單元包括於每一反及串中，但可使用多於或少於四個單元。反及串之一端子經由一第一選擇電晶體SGD而連接至對應位元線，且另一端子經由一第二選擇電晶體SGS而連接至共同源極線。

在其他實施例中，不將位元線劃分成奇數及偶數位元線。此等架構通常被稱作全位元線架構。在一全位元線架構中，在讀取及程式化操作期間，同時選擇一區塊之所有位元線。沿著一共同字線且連接至任何位元線之記憶體單元同時經程式化。

在讀取及程式化操作期間，同時選擇4,256個記憶體單元。該等選定之記憶體單元具有相同的字線及相同種類之位元線(例如，偶數位元線)。因此，可同時讀取或程式化532個位元組之資料。經同時讀取或程式化之此等532個位元組之資料形成一邏輯頁面。因此，一區塊可儲存至少八個邏輯頁面(四個字線，每一者具有奇數及偶數頁面)。當每一記憶體單元儲存兩個位元之資料(例如，多位準單元)時，一區塊儲存16個頁面。亦可使用其他尺寸之區塊及頁面來實施實施例。

藉由將p-井升高至一擦除電壓(例如，20伏特)且將一選定之區塊之字線接地來擦除記憶體單元。源極線及位元線係浮動的。可對整個記憶體陣列、單獨區塊或另一單位之單元執行擦除。將電子自浮動閘極轉移至p-井區域且臨限電壓變為負的。

在讀取及驗證操作中，使選擇閘極(SGD及SGS)及未選定之字線(例如，WL0、WL1及WL3)上升至一讀取通過電壓(例如，4.5伏特)以使該等電晶體作為通過閘極操作。將選定之字線(例如，WL2)連接至一電壓，該電壓之一位準經指定用於每一讀取及驗證操作以便確定有關記憶體單元之一臨限電壓是否已達到此位準。舉例而言，在一用於兩位準記憶體單元之讀取操作中，可將選定之字線WL2接地，以便偵測該臨限電壓是否高於0 V。在一驗證操作中，將選定之字線WL2連接至2.4 V(例如)以便驗證臨限電壓是否已達到至少2.4 V。源極及p-井處於零伏特。將選定之位元線(BLe)預先充電至一(例如)0.7 V之位準。若臨限電壓高於該讀取或驗證位準，則由於非傳導性記憶體單元而使得有關位元線(BLe)之電位位準維持在高位準。另一方面，若臨限電壓低於該讀取或驗證位準，則由於傳導性記憶體單元(M)而使得有關位元線(BLe)之電位位準降低至一低位準(例如，小於0.5 V)。藉由一連接至位元線之感測放大器來偵測記憶體單元之狀態。擦除記憶體單元或對記憶體單元進行程式化之間的差別依負電荷是否儲存於浮動閘極中而定。舉例而言，若負電荷儲存於浮動閘極中，則臨限電壓變成較高且電晶體可處於增強模式中。

上文所描述之擦除、讀取及驗證操作根據此項技術中已知之技術來執行。因此，所解釋之細節中之許多可由熟習此項技術者來改變。

當在一實例中程式化一記憶體單元時，汲極及p-井接收0伏特，而控制閘極接收具有遞增之量值之一系列程式化脈衝。在一實施例中，該等系列中之該等脈衝之量值在12伏特至24伏特之範圍中。在其他實施例中，該等系列中之脈衝之範圍可為不同的，例如，具有一高於12伏特之起始位準。在記憶體單元之程式化期間，在程式化脈衝之間的週期中進行驗證操作。亦即，在每一程式化脈衝之間讀取經並行程式化之一群單元中之每一單元的程式化位準，以確定其是否已達到或超過其經程式化至之一驗證位準。一驗證程式化之方式為測試一特殊比較點處之傳導。藉由對於所有隨後之程式化脈衝使位元線電壓自0上升至V_DD (例如，2.5伏特)以終止用於彼等單元之程式化過程而將經驗證為經足夠程式化之單元封鎖於(例如)反及單元中。在一些狀況下，脈衝之數目將受限制(例如，20個脈衝)且若一給定記憶體單元未被最後之脈衝足夠程式化，則假定一錯誤。在一些實施中，在程式化之前擦除記憶體單元(以區塊或其他單位)。

圖6描繪圖4之行控制電路304之一部分。每一對位元線(例如，BLe及BLo)耦接至一感測放大器400。感測放大器400連接至三個資料鎖存器：第一資料鎖存器402、第二資料鎖存器404及第三資料鎖存器406。該三個資料鎖存器中之每一者能夠儲存一位元之資料。感測放大器400在讀取或驗證操作期間感測選定之位元線之電位位準，以二進位方式儲存經感測之資料，且在程式化操作期間控制位元線電壓。藉由選擇信號"evenBL"及"oddBL"中之一者而將感測放大器400選擇性地連接至選定之位元線。資料鎖存器402、404及406耦接至I/O線408以輸出讀取資料及儲存程式化資料。I/O線408連接至圖4之資料輸入/輸出緩衝器312。資料鎖存器402、404及406亦耦接至狀態線410以接收及發送狀態資訊。在一實施例中，存在用於每一對(偶數及奇數)位元線之一感測放大器、第一資料鎖存器402、第二資料鎖存器404及第三資料鎖存器406。

圖7為描述一用於程式化非揮發性記憶體之方法之一實施例的簡化流程圖。在資料載入步驟702之前，可擦除待程式化之記憶體單元。在圖7之步驟702處，由控制器發出一"資料載入"指令。在一實施例中，將此指令輸入至指令電路，從而允許將資料輸入至一資料輸入/輸出緩衝器。將輸入資料辨識為一指令且經由一指令鎖存信號(未說明)由狀態機鎖存該輸入資料，並將其輸入至指令電路。

在步驟704處，將資料程式化至陣列中。此可包括多個子步驟(本文中未說明)，包括將指定頁面位址輸入之位址資料自控制器或主機提供至列控制器或解碼器，鎖存輸入資料，將用於經定址之頁面之程式化資料的一頁面提供至輸入/輸出緩衝器以用於程式化。舉例而言，在一實施例中，可輸入532個位元組之資料。將彼資料鎖存於用於選定之位元線之適當暫存器中。在一些實施例中，亦將資料鎖存於一用於選定之位元線的待用於驗證操作之第二暫存器中。接著由控制器發出一"程式化"指令且將其輸入至資料輸入/輸出緩衝器。

受該"程式化"指令觸發，將經鎖存之資料程式化至受狀態機控制的選定之記憶體單元中。若邏輯"0"儲存於一特定資料鎖存器中，指示應程式化對應記憶體單元，則將對應位元線接地。另一方面，若邏輯"1"儲存於該特定鎖存器中，指示應使對應記憶體單元保持在其當前資料狀態中，則將對應位元線連接至VDD以抑制程式化。

在步驟706處，根據上文所闡述之讀取及驗證操作的描述驗證選定之記憶體單元的狀態。若偵測到一選定之單元之目標臨限電壓已達到適當位準，則將儲存於對應資料鎖存器中之資料改變成一邏輯"1"。若偵測到臨限電壓還未達到適當位準，則不改變儲存於對應資料鎖存器中之資料。以此方式，一具有一儲存於對應資料鎖存器中之邏輯"1"的位元線不需要程式化。

當所有資料鎖存器正儲存邏輯"1"時，狀態機已知所有選定之單元已經程式化，檢查所有資料鎖存器是否正儲存邏輯"1"。若如此，則程式化過程完成且成功，因為所有選定之記憶體單元經程式化且經驗證為其目標狀態。在步驟710處報告一"通過"之狀態。

若在步驟708處確定並非所有資料鎖存器正儲存邏輯 "1"，則程式化過程繼續。若未經成功程式化之位元之數目等於或小於預定數目，則將程式化過程標記為通過且在步驟710處報告一通過之狀態。在讀取過程期間，可使用錯誤校正來校正未經成功程式化之位元。然而，若未經成功程式化之位元之數目大於預定數目，則將程式化過程標記為失敗且在步驟712處報告一失敗之狀態。

圖7之流程圖描繪一可應用於二進位儲存之單遍程式化方法。在流程圖之一單一迭代中可使用一如可應用於多位準儲存之兩遍程式化方法(例如，多個程式化或驗證步驟)。可對於程式化操作之每一遍執行步驟704至712。在一第一遍中，可施加一或多個程式化脈衝且驗證其結果以確定一單元是否在適當之中間狀態中。在一第二遍中，可施加一或多個程式化脈衝且驗證其結果以確定該單元是否在適當之最終狀態中。

在一成功程式化過程之結束時，記憶體單元之臨限電壓應在用於經程式化之記憶體單元之臨限電壓的一或多個分布內或在用於經擦除之記憶體單元之臨限電壓的一分布內。圖8A說明當每一記憶體單元儲存一位元之資料時的用於一記憶體單元陣列之臨限電壓分布。圖8A展示一用於經擦除之記憶體單元之臨限電壓的第一分布380及一用於經程式化之記憶體單元之臨限電壓的第二分布382。在一實施例中，第一分布380中之臨限電壓位準為負且對應於邏輯"1"，而第二分布382中之臨限電壓位準為正且對應於邏輯"0"。

圖8B說明當每一記憶體單元在四種物理狀態中儲存兩個位元之資料時的用於一記憶體單元陣列之例示性臨限電壓分布。分布460表示在一擦除狀態(儲存"11")中之單元之臨限電壓的一分布，其具有負臨限電壓位準。分布462表示在一第一程式化狀態(儲存"10")中之單元之臨限電壓的一分布。分布464表示在一第二程式化狀態(儲存"00")中之單元之臨限電壓的一分布。分布466表示在一第三程式化狀態(儲存"01")中之單元之臨限電壓的一分布。在此實例中，儲存於一單一記憶體單元中之該兩個位元中之每一者來自一不同的邏輯頁面。亦即，儲存於每一記憶體單元中之該兩個位元中之每一位元載運一不同的邏輯頁面位址。正方形中所顯示之位元對應於一下部頁面。圓形中所顯示之位元對應於一上部頁面。在一實施例中，使用一格雷碼(gray code)序列將邏輯狀態指派給記憶體單元之連續物理狀態，以便在一浮動閘極之臨限電壓錯誤地偏移至其最近之相鄰臨限電壓狀態範圍時僅一位元將受影響。為了提供經改良之可靠性，較佳使個別分布緊密(使分布變窄)，此係因為較緊密之分布帶來一較寬之讀取餘裕(鄰近狀態臨限值分布之間的距離)。

若記憶體以四種以上物理狀態操作，則記憶體單元之經界定的電壓臨限值窗內將存在等於狀態之數目的數目之臨限電壓分布。此外，雖然已將特殊位元型樣指派給該等分布或物理狀態中之每一者，但可指派不同的位元型樣。

大體而言，一典型程式化過程中之驗證步驟僅驗證待程式化之位元。此技術之一實例揭示於美國專利第6,917,542號中。若位元經程式化至高於驗證位準，則大體上，一程式化驗證步驟(706)指示一狀態通過，此時實際上，一或多個位元可能經過度程式化。

由於過度程式化、程式化干擾及/或其他錯誤失效，一些位元可能實際上為失效的。大體上，使用一ECC校正過程來復原此等失敗之位元。然而，仍存在藉由ECC之復原將失敗之某可能性。若可在系統位準或記憶體單元位準下檢查程式化之後有多少個位元失敗，則記憶體可能更可靠。

一解決方法為在程式化驗證之後讀取經程式化之資料且將其與原始資料相比較。舉例而言，美國專利第6,917,542號揭示了此種過程。然而，正常地必須維持原始資料以用於此程式化步驟以便完成驗證過程。

圖9說明本發明技術利用之保留餘裕原理。大體而言，可將經組織成臨限電壓分布之資料劃分成三個區域：被佔據之分布(460、462、464、466)；一過度程式化餘裕；及一資料保留餘裕。在圖9中，在902、904及906處說明資料保留餘裕。

根據該技術，作為一驗證步驟，偵測存在於被佔據之分布460、462、464及466之間的保留餘裕之部分902、904及906中的位元之數目，且與一經界定之臨限值進行比較。若區域902、904、906之一或多者中之位元的數目超過一經界定之臨限值，則指示一狀態失敗。在一實施例中，由狀態機316執行此驗證過程。

在一實施例中，每一保留餘裕經界定於以下分布之間：Vr10-Vv10、Vr00-Vv00及Vr01-Vv01。根據本文中所呈現之技術，在考慮鬆弛效應之後，藉由一臨限值讀取位準(Vr)及一比較位準(Vrh)來特徵化子區域902、904及906。在圖9中，子區域902界定於臨限值讀取位準Vr10與比較電壓位準Vrh10之間；子區域904界定於臨限值讀取位準Vr00與比較電壓位準Vrh0之間；且子區域906界定於臨限值讀取位準Vr01與比較電壓位準Vrh01之間。在一經理想地程式化之記憶體中，在一程式化驗證步驟之後，區域902、904、906中不存在位元。在一實施例中，比較電壓位準Vrh10、Vrh00及Vrh01為可調整的且分別低於正常使用之驗證電壓位準Vv10、Vv00及Vv01的參數。藉由將Vrh施加至一意欲在給定狀態(例如，11)中之記憶體單元之控制閘極，若該單元不傳導，則可確定該單元經過度程式化。保留餘裕比較點(Vrh)中之每一者輕微低於相鄰之驗證點(Vv)。每一子區域可經選擇性地組態。

在一實施例中，臨限值參數(Vr)與一用於該技術之習知驗證位準相同。經讀取之高參數係相對於驗證位準。對於區域902、904及906中之任一者，比較位準(Vrh)在約0 mV-350 mV之範圍中可能比驗證低50 mV、100 mV、150 mV等等。將認識到，存在讀取一個、兩個或三個保留餘裕之各種實施例。可檢查三個區域902、904及906中之任一者。

圖10展示一根據本發明技術之程式化驗證序列。在此過程中，在正常程式化驗證序列之後，在步驟910處，於一或多個保留餘裕中執行一額外讀取。在步驟914處，若此等區域中之位元之數目大於一預先設定之準則(如由記憶體製造商界定)，則在步驟916處，記憶體將使驗證狀態失敗。

將認識到，存在在不同記憶體技術中使用之各種機制，及因此用於確定錯誤位元是否存在於保留餘裕區域中之各種方式。圖11中說明與本文中所描述之技術一起利用之一此方法。

圖11說明一用於執行保留餘裕讀取910及保留餘裕驗證914步驟之方法。步驟922至932說明一利用諸如圖6中之彼等暫存器之多個暫存器的反及裝置中之一保留餘裕讀取及驗證序列。在此序列中，對於每一區域執行兩個讀取-一在臨限位準下且一在比較讀取位準下。接著關於一位元是否落於保留餘裕中做出一確定；若如此，則偵測一失效位元。使用一鎖存器累積失效位元且稍後使用一位元掃描來確定超過一預定臨限值之失效位元是否儲存於該鎖存器中。若如此，則產生一用於裝置之失效錯誤。

在步驟920處，將一保留鎖存器(例如，第三鎖存器406)設定為一邏輯位準"1"。應瞭解，在此保留餘裕驗證步驟之前，原始的經程式化之位元將已被封鎖。視情況，可使用圖6中所展示之鎖存器中之一者來快取用於下一個程式化步驟之程式化資料。在步驟922處，對一給定區域902、 904、906執行一在臨限值讀取位準(Vr)下之讀取，且在步驟924處將結果保存於一資料鎖存器(例如，第二鎖存器404)上。如上所述，藉由使選擇閘極及任何未選定之字線上升至一讀取通過電壓且將選定之字線耦接至電壓Vr而執行一讀取。在此實例中，對於一二進位記憶體及對於一多位準記憶體，Vr將依區域(902、904、906)及調查下之條件而改變。步驟922處之讀取將驗證臨限電壓是否已達到至少Vr。將源極及p-井設定在零伏特且將選定之位元線(BLe)預先充電至一(例如)0.7 V之位準。若臨限電壓高於驗證位準Vr，則由於非傳導性記憶體單元而使得有關位元線(BLe)之電位位準維持在高位準。藉由一連接至位元線之感測放大器來偵測記憶體單元之狀態。

在步驟924處，將記憶體單元之狀態儲存於一資料鎖存器(例如，第二鎖存器)上。如下文所論述，將此狀態與Vrh下之資料讀取相比較及與儲存於保留鎖存器中之"1"相比較以確定是否存在一失效位元。

在步驟926處，在比較位準(Vrh)下對給定之區域902、904、906執行一讀取。在一步驟928處，關於區域中是否存在一位元做出一確定。在一實施例中，可藉由在一邏輯或運算中將步驟926處由感測放大器讀取之值與保留鎖存器中之值相比較且接著用該結果與儲存於第三鎖存器中之"1"執行一邏輯及運算來執行此操作。在此操作下，當儲存於保留鎖存器中之"1"經翻轉成"0"時，將在步驟930處累積一失效位元。由於該邏輯及運算，無"0"位元(在保留鎖存器中)經翻轉成"1"。在考慮中累積失效位元以用於保留餘裕。可對一個、兩個或三個保留餘裕重複步驟922至930。

對於所測試之每一條件，可接著執行一位元掃描932以偵測失效位元存在於保留鎖存器中之數目。若鎖存器中之位元之數目大於預定準則，則在步驟934處，程式化將展示一失敗狀態936。

在一實施例中，一特殊狀態位元可指示失效係歸因於保留餘裕讀取模式。

本發明技術上存在眾多變化。舉例而言，圖11中所展示之過程說明一單一保留餘裕讀取(諸如，在一二進位狀態記憶體中)。在一替代實施例中，可檢查一多狀態記憶體之僅一區域(例如，區域904)。在此後者實例中，此將需要每一頁面兩個額外讀取。或者，可檢查兩個或三個保留餘裕。在檢查三個區域之情況下，此將需要六個額外讀取。顯然，每一讀取可具有減慢總的程式化速度之效應。然而，此可藉由使用更積極之程式化參數(諸如，輕微較高之狀態Vpgm)來補償。

在另一變體中，雖然以上描述說明一頁面讀取，但可對感興趣之任何區域(諸如，一邏輯頁面、一字線或字線群，或者一區塊或區塊群)使用驗證步驟。另外，隨著程式化發生，保留餘裕讀取不限於同一頁面上之讀取。可對任何以前之頁面、以前之字線或以前之區塊執行保留餘裕驗證步驟。舉例而言，如圖12中所展示，可對一第一頁面執行一程式化序列且對該程式化序列進行驗證，接著對一第二頁面執行一程式化序列且對該第二頁面驗證該程式化序列。可接著對第一頁面使用保留餘裕區域驗證。

在另一實施中，在裝置到達消費者之後，可在欄位中使用保留區域讀取以捕獲記憶體裝置中之潛在缺陷。保留餘裕驗證不限於反及快閃記憶體，但可與藉由頁面讀取及寫入之任何快閃記憶體一起利用。

雖然已以結構特徵及/或方法動作所特有之語言描述標的，但應瞭解，附加申請專利範圍中所界定之標的不必限於上文所描述之特殊特徵或動作。相反，上文所描述之特殊特徵及動作經揭示為實施申請專利範圍之實例形式。

100‧‧‧電晶體

100CG‧‧‧控制閘極

100FG‧‧‧浮動閘極

102‧‧‧電晶體

102CG‧‧‧控制閘極

102FG‧‧‧浮動閘極

104‧‧‧電晶體

104CG‧‧‧控制閘極

104FG‧‧‧浮動閘極

106‧‧‧電晶體

106CG‧‧‧控制閘極

106FG‧‧‧浮動閘極

120‧‧‧第一選擇閘極

120CG‧‧‧控制閘極

122‧‧‧第二選擇閘極

122CG‧‧‧控制閘極

126‧‧‧位元線

128‧‧‧源極線

202‧‧‧反及串

204‧‧‧反及串

206‧‧‧反及串

220‧‧‧選擇電晶體

222‧‧‧記憶體單元

224‧‧‧記憶體單元

226‧‧‧記憶體單元

228‧‧‧記憶體單元

230‧‧‧選擇電晶體

240‧‧‧選擇電晶體

242‧‧‧記憶體單元

244‧‧‧記憶體單元

246‧‧‧記憶體單元

248‧‧‧記憶體單元

250‧‧‧選擇電晶體

302‧‧‧記憶體單元陣列

304‧‧‧行控制電路

306‧‧‧列控制電路

308‧‧‧p-井控制電路

310‧‧‧共同源極線控制電路

312‧‧‧資料輸入/輸出緩衝器

314‧‧‧指令電路

316‧‧‧狀態機

318‧‧‧控制器

380‧‧‧第一分布

382‧‧‧第二分布

400‧‧‧感測放大器

402‧‧‧第一資料鎖存器

404‧‧‧第二資料鎖存器

406‧‧‧第三資料鎖存器

408‧‧‧I/O線

410‧‧‧狀態線

460‧‧‧分布

462‧‧‧分布

464‧‧‧分布

466‧‧‧分布

902‧‧‧部分/子區域

904‧‧‧部分/子區域

906‧‧‧部分/子區域

BL‧‧‧位元線

BLe‧‧‧偶數位元線

BLo‧‧‧奇數位元線

evenBL‧‧‧信號

oddBL‧‧‧信號

SGD‧‧‧選擇線/第一選擇電晶體/選擇閘極

SGS‧‧‧選擇線/第二選擇電晶體/選擇閘極

Vr‧‧‧臨限值讀取位準/臨限值參數/電壓

Vrh‧‧‧比較位準/保留餘裕比較點

Vv‧‧‧驗證點

WL‧‧‧字線

WL0‧‧‧字線

WL1‧‧‧字線

WL2‧‧‧字線

WL3‧‧‧字線

圖1為反及串之俯視圖。

圖2為反及串之等效電路圖。

圖3係描繪三個反及串之電路圖。

圖4為一實施本發明技術之各種態樣之非揮發性記憶體系統的一實施例之方塊圖。

圖5說明一記憶體陣列之一組織之一實例。

圖6描繪行控制電路之一部分。

圖7為描繪一用於程式化一非揮發性記憶體裝置之典型方法之流程圖。

圖8A描繪一二進位記憶體單元中之記憶體單元臨限值分布。

圖8B描繪一多狀態記憶體單元中之記憶體單元臨限值分布且說明一用於程式化多狀態記憶體單元之技術的一實例。

圖9描繪一多狀態記憶體單元中之記憶體單元臨限值分布及單元分布之間的保留餘裕。

圖10為描繪本文中所論述之驗證方法之一實施例的流程圖。

圖11描繪圖10中所論述之保留餘裕驗證之一實施例。

圖12為描繪本文中所論述之驗證方法之另一實施例的流程圖。

(無元件符號說明)

Claims

一種記憶體系統，其包含：一儲存元件陣列，其經劃分成邏輯區塊及該等邏輯區塊內之頁面；及一與該儲存元件陣列通信之管理電路，該管理電路執行程式化及讀取操作，該等操作包括：程式化具有多狀態資料之複數個多狀態儲存單元，該多狀態資料係於資料區域中且經定義以介於一電壓臨限值及一較高電壓極限之間；界定一保留餘裕，使其介於每一資料區域之該較高電壓極限以及一鄰近資料區域之該電壓臨限值之間；確定數個位元是否存在於每該資料保留餘裕之一定義部分且介於高於該較高電壓極限之一保留電壓臨限值與低於該鄰近資料區域之該電壓臨限值之一電壓檢查點之間；及若保留餘裕之該定義部分中之位元的數目超過一臨限值，則產生一錯誤。
如請求項1之記憶體系統，其中管理電路程式化介於一第一電壓臨限值與一較低電壓檢查點之間的該保留餘裕之該部分。
如請求項2之記憶體系統，其中管理電路將該第一臨限電壓程式化為一讀取驗證電壓。
如請求項1之記憶體系統，其中管理電路程式化至少四個資料臨限值分布。
如請求項1之記憶體系統，其中管理電路執行讀取操作，該等讀取操作包括在一讀取驗證電壓下讀取一感興趣之區域中之資料及在一低於該讀取驗證電壓之電壓檢查點下讀取該感興趣之區域中之資料，及在該讀取操作中對每一位元執行一邏輯或運算。
如請求項5之記憶體系統，其中該感興趣之區域為資料之一邏輯頁面。
如請求項5之記憶體系統，其中該感興趣之區域為一字線。
如請求項5之記憶體系統，其中該感興趣之區域為一位元線。
如請求項1之記憶體系統，其中該程式化步驟包括藉由在一程式化驗證電壓下讀取該資料而驗證該資料。
一種驗證一記憶體裝置中之資料之方法，其包含：界定介於兩鄰近資料臨限值分佈之間的一保留餘裕；程式化具有資料之該記憶體裝置；確定位元是否存在於該資料保留餘裕之一定義部分中，其中該資料保留餘裕之該定義部分係由一第一電壓臨限值及一較低電壓檢查點所定義；及若保留餘裕之該定義部分中之位元的數目超過一臨限值，則產生一錯誤。
如請求項10之方法，其中將該保留餘裕界定於兩個資料臨限值分布之間。
如請求項11之方法，其中藉由一第一電壓臨限值及一較低電壓檢查點界定該保留餘裕之該部分。
如請求項12之方法，其中該第一電壓臨限值包含一讀取驗證電壓。
如請求項10之方法，其中界定至少四個資料臨限值分布。
如請求項14之方法，其中該界定步驟包括：在該至少四個資料臨限值分布中之任何兩者之間界定該保留餘裕之該部分。
如請求項15之方法，其中該界定步驟包括：在該至少四個資料臨限值分布之間界定三個保留餘裕部分。
如請求項16之方法，其中該確定步驟包括：確定位元存在於該等保留餘裕之該等部分中之每一者中的何處。
如請求項10之方法，其中該確定步驟包括：在一讀取驗證電壓下讀取一感興趣之區域中之資料及在一低於該讀取驗證電壓之電壓檢查點下讀取該感興趣之區域中之資料，及在該讀取操作中對每一位元執行一邏輯或運算。
如請求項18之方法，其中該確定步驟包括：將在該讀取驗證電壓下所偵測之位元儲存於一鎖存器中，且該確定步驟包括：比較一感測放大器中之一在該電壓檢查點下所讀取之值與該鎖存器中的該資料。
如請求項18之方法，其中該感興趣之區域為資料之一邏輯頁面。