JP4427560B2 - 不揮発性メモリ装置のデータ書き込み方法 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成されるメモリ装置に係り、特にメモリ素子として可変抵抗素子を用いてその抵抗値をデータとして記憶する不揮発性メモリ装置のデータ書き込み方法に関する。

近年、不揮発性メモリ装置として、電気的書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目され、各所で研究されている。

ＲｅＲＡＭの記憶素子としての可変抵抗素子は、電極／金属酸化物／電極により構成される。可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と称される。もう一つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはユニポーラ型（或いはノンポーラ型）と称される。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによりセルアレイが構成できるからである。

整流素子を用いることなくクロスポイント型セルアレイを構成した場合には、書き込み時、クロストークにより非選択セルで書き込みディスターブが生じる。その影響を低減するために、書き込み電圧印加後、非選択メモリセルに書き込み補償電圧を印加する手法が、特許文献１に開示されている。

一方、クロスポイント型セルアレイでのクロストークを防止するためには、可変抵抗素子にダイオード等の整流素子を直列接続すればよい（例えば、特許文献２参照）。

クロスポイント型セルアレイにおいて、書き込みと消去に同極性電圧を用い得ること、そして短パルスで書き込みを、長パルスで消去を行い得ることは、例えば非特許文献１に開示されている。
特開２００６−３４４３４９号公報 米国特許第６，８３１，８５４号明細書 Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796

この発明は、効率的な書き込み及び消去を可能とした不揮発性メモリ装置のデータ書き込み方法を提供することを目的とする。

この発明の一態様による不揮発性メモリ装置のデータ書き込み方法は、互いに交差するワード線とビット線及び、それらの各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子及び可変抵抗素子と直列接続された整流素子からなるメモリセルを有する不揮発性メモリ装置のデータ書き込み方法であって、ワード線及びビット線を所定電圧まで充電した後、選択ワード線を前記所定電圧より高い書き込み又は消去電圧まで充電し、非選択ビット線を前記選択ワード線の書き込み又は消去電圧への充電動作を利用して前記書き込み又は消去電圧と同程度の書き込み阻止電圧までメモリセルを介して迂回充電すると共に、選択ビット線を放電させることにより、前記選択ワード線と前記選択ビット線の交差部の選択メモリセルに書き込み又は消去を行うことを特徴とする。

この発明によると、効率的な書き込み及び消去を可能とした不揮発性メモリ装置のデータ書き込み方法を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態による不揮発性メモリ装置のメモリコア構成を示している。メモリセルアレイ１０は、４×４の範囲のみ示しており、行方向（Ｘ方向）配線（以下、これをワード線という）ＷＬ（ＷＬ１，ＷＬ２，…）と、これと交差する列方向（Ｙ方向）配線（以下、これをビット線という）ＢＬ（ＢＬ１，ＢＬ２，…）が配置され、それらの各交差部に可変抵抗素子からなる不揮発性メモリセルＭＥが配置される。

図では、メモリセルＭＥとして、４交差点のメモリセルＭＥ−Ａ，ＭＥ−Ｂ，ＭＥ−Ｃ，ＭＥ−Ｄを示している。各メモリセルＭＥは、整流素子Ｄと直列接続されている。即ちメモリセルＭＥは、その一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続される。整流素子Ｄは、ワード線ＷＬ側をアノードとする極性を持って配置されている。

ワード線ＷＬは、ロウデコーダ１１により選択駆動される。ビット線ＢＬにはデータセンスを行うセンスアンプ回路１２が接続される。センスアンプ回路１２は、データ書き込み時には書き込みデータを保持して、これに応じてビット線電圧制御を行う。

図２は、メモリセルアレイ１０の三次元レイアウトを示し、図３及び図４は、メモリセルＭＥと整流素子Ｄの具体的な積層構造例を示している。メモリセルＭＥは、電極３ｂ，３ｃで挟まれた金属酸化物（ＭＯ）膜７により構成される。具体的に用いられる金属酸化物としては、ＮｉＯ，ＴｉＯ等の遷移金属酸化物或いはこれに適当な添加物をドープしたものである。

整流素子Ｄは、図３の場合、ｐ型シリコン層４／ｉ型シリコン層５／ｎ型シリコン層６からなるｐｉｎダイオードであり、図５の場合は、金属膜４ａ／絶縁膜５ａ／金属膜６ａを用いたＭＩＭダイオードである。

電極３ａには、ワード線（ＷＬ）１と整流素子Ｄとの間でオーミック接触が形成できる材料が用いられ、電極３ｂには、整流素子ＤとメモリセルＭＥとの間でオーミック接触が形成できる材料が用いられ、電極３ｃには、ビット線（ＢＬ）２とメモリセルＭＥとの間でオーミック接触が形成できる材料が用いられる。

この実施の形態の場合、メモリセルＭＥは、低抵抗状態（ＬＲＳ）を消去状態（例えば“１”）、高抵抗状態（ＨＲＳ）を書込み状態（例えば“０”）として、２値データ記憶を行う。ここで、低抵抗状態ＬＲＳのセルを高抵抗状態ＨＲＳにする“０”書き込み動作を狭義の書き込み（或いはセット）動作、高抵抗状態ＨＲＳのセルを低抵抗状態ＬＲＳにする“１”書き込み動作を消去（或いはリセット）動作と定義する。

図１では、ワード線ＷＬに正バイアスを与えた場合に、整流素子Ｄが順バイアスとなるメモリセル配置の例を示している。但しこれに限られるわけではなく、ビット線ＢＬに正バイアスを与えたときに整流素子Ｄが順バイアスとなる極性にすることもできる。

次に、具体的な書き込み動作と共にこの発明が解決しようとする課題を明らかにし、その課題を解決する具体的な実施の形態を説明する。

前述のようにユニポーラ型ＲｅＲＡＭでは、短パルス幅（例えば５０ｎｓ）のパルス電圧印加で書き込みが、長パルス幅（例えば２００ｎｓ）のパルス電圧印加で消去が行われる。ＲｅＲＡＭの読み出しは、選択ワード線と選択ビット線の間に整流素子が順バイアスとなる読み出し電圧を与えて、セル電流の大小を検知することにより行われる。

図５は、図１のメモリセルアレイにおいて、ビット線ＢＬ１とワード線ＷＬ１を選択して、それらの交点にあるメモリセルＭＥ−Ａに書き込みを行う場合の動作波形、即ちワード線ＷＬ及びビット線ＢＬの電圧波形と、そのときの４メモリセルの電圧波形を示している。

選択ビット線ＢＬ１をほぼＶｓｓに維持して、選択ワード線ＷＬ１に書き込み電圧Ｖｐｐを印加する。このとき非選択ワード線ＷＬ２はＶｓｓとし、非選択ビット線ＢＬ２には、書き込み阻止電圧Ｖｐｐを与える。

これにより、選択メモリセルＭＥ−Ａのみにほぼ書き込み電圧Ｖｐｐを印加することができる。より具体的にいえば、選択メモリセルＭＥ−Ａに印加される電圧は、Ｖｐｐより整流素子のしきい値電圧分低い値になる。

この基本的な書き込み法では、ワード線とビット線に高電圧Ｖｐｐを充放電するのに時間がかかり、従ってメモリセルに印加すべき電圧の制御にも時間がかかる。これは特に、ＲｅＲＡＭの微細化、大容量化により、ワード線及びビット線の容量や抵抗が増大するにつれて、大きな問題になる。特に、短時間のパルス印加が要求される書き込みにおいて、メモリセルに必要な書き込み電圧を短時間与えることが困難になる。

また図５に示すように、非選択メモリセルＭＥ−Ｄには、選択メモリセルの書き込み電圧印加時に、非選択ビット線に与える書き込み阻止電圧に起因して、逆電圧が瞬間的にかかる。整流素子Ｄが充電されることでこの逆電圧はなくなるが、これが非選択メモリセルに対する書き込みディスターブとなる。

以上の点を考慮して、この実施の形態では、より高速にワード線及びビット線を高電圧まで充電し、選択メモリセルに対する短時間のパルス電圧印加を可能としたデータ書き込み法を用いる。以下、具体的な実施の形態を、図５との比較において説明する。

なお以下の具体実施の形態では、データ書き込み法として、メモリセルを低抵抗状態から高抵抗状態に遷移させる“狭義の書き込み”の場合を説明するが、メモリセルを高抵抗状態から低抵抗状態に遷移させる“消去”の場合も、印加パルス電圧幅が異なるのみで同様に適用可能である。

［実施の形態１］
図６は、実施の形態１による書き込み電圧波形を、図５と同様にビット線ＢＬ１とワード線ＷＬ１が選択された場合について示している。書き込み高電圧Ｖｐｐの印加に先立って、全ワード線及び全ビット線を電源電圧Ｖｄｄ、或いは他の適当な内部電源電圧まで充電する（タイミングｔ０）。この動作はメモリチップの電源投入と同時に行ってもよい。

この後、図５の例と同様に、選択ワード線ＷＬ１に書き込み電圧Ｖｐｐを与え、同時に非選択ビット線ＢＬ２に書き込み阻止電圧Ｖｐｐを与える（タイミングｔ１）。これにより、選択ワード線ＷＬ１と選択ビット線ＢＬ１により選択されるメモリセルＭＥ−Ａにのみ書き込み電圧Ｖｐｐが与えられる。

一定時間の書き込み電圧印加の後、電圧Ｖｐｐを与えたワード線及びビット線をＶｓｓに放電させるリカバリー動作を行う（タイミングｔ２）。以下、メモリチップの電源投入と同時に全てのビット線及びワード線に予備充電を行う場合、或いは引き続き他の選択セルに対する書き込みを行うには、全てのビット線及びワード線をＶｄｄに予備充電する（タイミングｔ３）。

この実施の形態によると、ワード線及びビット線をＶｄｄに予備充電しておくことにより、選択ワード線及び非選択ビット線の書き込み電圧及び書き込み阻止電圧Ｖｐｐまでの電圧振幅が小さくなり、高速のワード線及びビット線立ち上げが可能になる。従って、ワード線及びビット線の寄生抵抗や容量が大きくなった場合にも、短パルスの書き込み電圧印加が可能になる。

また、書き込み電圧を２段階に分けて上昇させる結果、非選択メモリセルＭＥ−Ｄにかかる逆電圧は、図５の場合に比較して振幅が抑えられ、非選択メモリセルでの書き込みディスターブが抑制される。

なお、非選択ビット線に与える書き込み阻止電圧は、選択ワード線に与える書き込み電圧Ｖｐｐより少し低いものでもよい。具体的に書き込み阻止電圧は、Ｖｐｐ−Ｖｔｈ（Ｖｔｈは整流素子Ｄのしきい値電圧）程度以上であればよいし、或いは内部電源電圧Ｖｃｃ或いはＶｄｄをも用い得る。特に、整流素子Ｄを接続する場合には、書き込み阻止電圧をＶｐｐ−Ｖｔｈ程度以上とすることにより、非選択の可変抵抗素子に流れる無用な電流を抑制することができる。このことは、以下の実施の形態でも同様である。

［実施の形態２］
図７は、実施の形態２による書き込み電圧波形を、同様にビット線ＢＬ１とワード線ＷＬ１が選択された場合について示している。書き込み高電圧Ｖｐｐの印加に先立って、全ワード線及び全ビット線を電源電圧Ｖｄｄ、或いは他の適当な内部電源電圧まで充電する（タイミングｔ０）。ここまでは実施の形態１と同様である。

この後、全ワード線及び全ビット線を更に書き込み電圧Ｖｐｐまで充電し（タイミングｔ１）、その後非選択ワード線ＷＬ２と選択ビット線ＢＬ１を接地電位Ｖｓｓに放電させる（タイミングｔ２）。

これにより、先の実施の形態と同様に選択メモリセルＭＥ−Ａのみに、ほぼＶｐｐの書き込み電圧を印加することができる。書き込み電圧印加後、選択ワード線及び非選択ビット線をＶｓｓに放電させる（タイミングｔ３）。時間ｔ３−ｔ２が、図６の実施の形態の時間ｔ２−ｔ１に相当する書き込みパルス幅になる。以下、メモリチップの電源投入と同時に全てのビット線及びワード線に予備充電を行う場合、或いは引き続き他の選択セルに対する書き込みを行うには、全てのビット線及びワード線をＶｄｄに予備充電する（タイミングｔ４）。

この実施の形態の場合、選択セルに対する印加電圧の立ち上がりは、選択ビット線ＢＬ１の放電動作により決まり、充電動作の場合に比べて高速化ができる。

但しこの実施の形態において、最初に全ワード線及びビット線をＶｄｄに予備充電する動作を省略して、最初から全ワード線と全ビット線をＶｐｐまで充電する動作を行うようにしてもよい。

［実施の形態３］
実施の形態１では、非選択ビット線ＢＬ２をＶｐｐに充電する。これは、センスアンプ回路１２内にＶｐｐ充電回路を用意することを想定している。

これに対して、実施の形態１の書き込み方式を踏まえた実施の形態３を、図６を参照して説明する。実施の形態１と異なる点は、非選択ビット線ＢＬ２を、選択ワード線ＷＬ１の書き込み電圧Ｖｐｐへの充電動作を利用して、非選択メモリセルＭＥ−Ｃを介して迂回充電して、フローティング状態のＶｐｐに設定する。

この場合、非選択ビット線が選択ワード線ＷＬ１の負荷になるため、選択ワード線ＷＬ１の充放電に時間がかかり、また非選択セルに無用な電流が流れてディスターブを生じるという難点があるが、反面、センスアンプ回路１２に高耐圧のＶｐｐ充電回路を必要としなくなる。従って、センスアンプ回路面積の縮小、ひいてはビット線ピッチの縮小が可能になる。

［実施の形態４］
実施の形態２では、タイミングｔ１で全ワード線と共に全ビット線を書き込み電圧Ｖｐｐまで充電する。これは、センスアンプ回路１２内にＶｐｐ充電回路を用意することを想定している。

これに対して、実施の形態２の書き込み方式を踏まえた実施の形態４を、図７を参照して説明する。実施の形態２と異なる点は、ビット線のＶｐｐ充電を、ワード線の書き込み電圧Ｖｐｐへの充電動作を利用してメモリセルを介して迂回充電し、フローティング状態のＶｐｐに設定することである。

この場合、ビット線がワード線選択を行うロウデコーダの負荷になるため、ワード線の充放電に時間がかかり、また非選択セルに無用な電流が流れてディスターブを生じるという難点がある。しかし、実施の形態２の方式と同様、全ワード線の充電動作を全ビット線の充電動作に利用するものとなるため、ロウデコーダの負荷増大は、選択ワード線のみで非選択ビット線を充電する実施の形態３に比べると小さい。更に、全てのメモリセルに過渡的なセル電流が流れるため、ディスターブが分散してその影響が小さいものとなる。

一方、センスアンプ回路１２に高耐圧のＶｐｐ充電回路を必要としなくなるため、実施の形態３と同様にセンスアンプ回路面積の縮小、ひいてはビット線ピッチの縮小が可能になる。

次に、センスアンプ回路１２の具体的な構成例を説明する。

図８は、実施の形態１，２で用いられるセンスアンプ回路１２内の一つのセンスユニット２１の構成を示している。センスユニット２１のセンスノードＳＡＩＮは、ビット線選択回路２２を介してビット線ＢＬに接続される。センスノードＳＡＩＮは、差動センスアンプ２１１の一方の入力ノードであり、他方の入力ノードには参照電圧ＲＥＦが与えられる。

センスノードＳＡＩＮには、これを接地電位Ｖｓｓに接続するためのＮＭＯＳトランジスタＮ１、電源電圧Ｖｄｄまで充電するためのＰＭＯＳトランジスタＰ１、昇圧された書き込み（又は消去）電圧Ｖｐｐまで充電するためのＰＭＯＳトランジスタＰ２が接続されている。ＮＭＯＳトランジスタＮ１はビット線放電回路２１５を構成し、ＰＭＯＳトランジスタＰ１及びＰ２はそれぞれ、ビット線放電回路２１３及び２１４を構成する。ＰＭＯＳトランジスタＰ２は高耐圧トランジスタである。

これらのＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１，Ｐ２は、動作モードに応じてデータ処理回路２１２によりオンオフ制御される。データ処理回路２１２は、図１０に示すように、外部から供給される書き込みデータを保持するデータラッチ２２１、セルアレイからの読み出しデータを保持するデータラッチ２２０、これらのデータラッチ２２１，２２０のデータに基づいてメモリセルに応じてビット線電圧制御信号を生成するための演算回路２２３等を有する。

データ書き込み時のセンスユニット動作を簡単に説明すれば、実施の形態１の場合は、タイミングｔ０で全てのビット線をＶｄｄに充電すべく、ＰＭＯＳトランジスタＰ１がオンになる。そして、タイミングｔ１ではＰＭＯＳトランジスタＰ１がオフになり、選択ビット線対応のセンスユニットではＮＭＯＳトランジスタＮ１がオンになってビット線をＶｓｓに放電させ、非選択ビット線対応のセンスユニットではＰＭＯＳトランジスタＰ２がオンになって、非選択ビット線をＶｐｐまで充電する。

実施の形態２の場合も同様であり、書き込みデータに応じ、タイミングに応じて、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１，Ｐ２が選択的にオンオフ駆動される。

図９は、実施の形態３，４の場合のセンスユニット２１の構成を示している。実施の形態３，４の場合は、ビット線のＶｐｐ充電をワード線からメモリセルを介して行うので、図８と異なり、ビット線をＶｐｐに充電するための充電回路２１４即ちＰＭＯＳトランジスタＰ２が除かれている。それ以外は、図８と同様である。

高電圧Ｖｐｐを転送するための高耐圧ＰＭＯＳトランジスタＰ２を用いないため、図８に比べてセンスユニット２１の面積縮小、従ってビット線ピッチの縮小が可能になる。

なお以上に説明した実施の形態は、可変抵抗素子に整流素子を接続しているが、整流素子を用いない場合にもこの発明は適用可能である。

実施の形態によるＲｅＲＡＭのメモリコア構成を示す図である。 同メモリセルアレイの三次元レイアウトを示す図である。 同メモリコアのメモリセル断面構造を示す図である。 同メモリコアの他のメモリセル断面構造を示す図である。 実施の形態１によるデータ書き込み動作波形を示す図である。 実施の形態２によるデータ書き込み動作波形を示す図である。 実施の形態３によるデータ書き込み動作波形を示す図である。 実施の形態１，２で用いられるセンスユニット構成を示す図である。 実施の形態３，４で用いられるセンスユニット構成を示す図である。 センスユニットのデータ処理回路構成を示す図である。

符号の説明

１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ回路、２１…センスユニット、２２…ビット線選択回路、２１１…差動センスアンプ、２１２…データ処理回路、２１３…Ｖｄｄ充電回路、２１４…Ｖｐｐ充電回路、２１５…放電回路、２２０，２２１…データラッチ、２２３…演算回路。

Claims (4)

1. 互いに交差するワード線とビット線及び、それらの各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子及び可変抵抗素子と直列接続された整流素子からなるメモリセルを有する不揮発性メモリ装置のデータ書き込み方法であって、
   ワード線及びビット線を所定電圧まで充電した後、
   選択ワード線を前記所定電圧より高い書き込み又は消去電圧まで充電し、非選択ビット線を前記選択ワード線の書き込み又は消去電圧への充電動作を利用して前記書き込み又は消去電圧と同程度の書き込み阻止電圧までメモリセルを介して迂回充電すると共に、選択ビット線を放電させることにより、
   前記選択ワード線と前記選択ビット線の交差部の選択メモリセルに書き込み又は消去を行う
   ことを特徴とする不揮発性メモリ装置のデータ書き込み方法。
2. 前記ワード線及びビット線を所定電圧まで充電した後、
   前記選択ビット線を放電させるに先立ち、前記ワード線及びビット線を書き込み又は消去電圧まで充電し、前記選択ビット線の放電に際して非選択ワード線も放電させる
   ことを特徴とする請求項１記載の不揮発性メモリ装置のデータ書き込み方法。
3. 前記所定電圧は、前記書込電圧又は消去電圧より低い
   ことを特徴とする請求項２記載の不揮発性メモリ装置のデータ書き込み方法。
4. 前記ビット線の書き込み又は消去電圧への充電は、前記ワード線の書き込み又は消去電圧への充電動作を利用した、メモリセルを介しての迂回充電である
   ことを特徴とする請求項２記載の不揮発性メモリ装置のデータ書き込み方法。

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