KR101652826B1 - 반도체 소자 및 그 구동 방법 - Google Patents
반도체 소자 및 그 구동 방법 Download PDFInfo
- Publication number
- KR101652826B1 KR101652826B1 KR1020100001878A KR20100001878A KR101652826B1 KR 101652826 B1 KR101652826 B1 KR 101652826B1 KR 1020100001878 A KR1020100001878 A KR 1020100001878A KR 20100001878 A KR20100001878 A KR 20100001878A KR 101652826 B1 KR101652826 B1 KR 101652826B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- variable resistor
- resistance state
- pole
- delete delete
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000000463 material Substances 0.000 claims abstract description 96
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910000314 transition metal oxide Inorganic materials 0.000 claims description 3
- 229910052798 chalcogen Inorganic materials 0.000 claims description 2
- 150000001787 chalcogens Chemical class 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 11
- 230000002441 reversible effect Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 111
- 239000010410 layer Substances 0.000 description 51
- 229910010413 TiO 2 Inorganic materials 0.000 description 18
- 238000010586 diagram Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 101150049891 MCA1 gene Proteins 0.000 description 5
- 101150009920 MCA2 gene Proteins 0.000 description 5
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000005187 foaming Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 저항성 메모리 재료막을 이용한 반도체 소자 및 그 구동 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 적어도 하나의 메모리 셀들을 포함하는 반도체 소자이며, 상기 적어도 하나의 메모리 셀들은, 인가되는 전압에 따라 각각 저저항 상태 또는 고저항 상태로 가역적으로 스위칭되며, 서로 직렬 연결된 단극 가변 저항 및 양극 가변 저항을 포함한다.
Description
본 발명은 반도체 소자 및 그 구동 방법에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 재료막을 이용한 비휘발성 메모리 소자 및 그 구동 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리로서, 비트당 제조 비용이 적은 고밀도의 플래시 메모리 소자가 널리 사용되고 있다. 그러나, 플래시 메모리는 프로그래밍을 위한 핫케리어 주입 동작을 위해 비교적 큰 트랜지스터를 요구하고, 10 년 이상의 데이터 유지를 보장하기 위해 높은 내부 전압을 견딜 수 있는 두꺼운 터널링 산화막을 필요로 하기 때문에, 그 스케일링에 기본적인 한계를 갖는다. 최근 플래시 메모리가 스케일링의 한계에 도달함에 따라 이를 대체할 수 있는 비휘발성 메모리로서 저항성 메모리 재료를 이용한 저항 랜덤 액세스 메모리 (Resistance Random Access Memory; ReRAM)가 주목을 받고 있다.
저항성 메모리 재료는 이에 인가되는 전기적 펄스에 의해 저항성 상태가 가역적으로 변할 수 있는 이중 안정 저항 상태(bi-stable resistive state)를 갖기 때문에, 저항 랜덤 액세스 메모리는 트랜지스터가 없이 동작할 수 있으며, 이에 따라 10 nm 미만의 셀 크기로 미세화가 가능하다.
상기 ReRAM는 교차하는 배선들 및 상기 배선들의 교차점에 삽입된 저항성 메모리 재료를 포함하는 셀들로 형성된다. 그러나, 이러한 단순한 구조만으로 셀을 구성하면, 프로그래밍된 인접하는 다른 셀을 통한 신호의 검출로 인하여 독출 동작의 오류가 발생할 수 있다. 이러한 문제를 해결하기 위하여, 통상적으로 셀 구조 내에 다이오드와 같은 정류 소자 또는 트랜지스터와 같은 스위칭 소자를 추가적으로 형성한다.
본 발명이 이루고자 하는 기술적 과제는, 비휘발성 메모리 셀들 사이의 간섭을 방지하여, 고집적화가 가능하면서도 경제적인 제조가 가능한 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 비휘발성 메모리 셀에 정보를 기록하는 반도체 소자의 구동 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 적어도 하나의 메모리 셀들을 포함한다. 상기 적어도 하나의 메모리 셀들은, 인가되는 전압에 따라 각각 가변적으로 저저항 상태 또는 고저항 상태로 스위칭되며, 서로 직렬 연결된 단극 가변 저항 및 양극 가변 저항을 포함한다. 상기 단극 가변 저항 및 상기 양극 가변 저항 중 어느 하나가 저저항 상태를 갖고, 다른 하나는 고저항 상태를 갖는 경우가 비트 값으로 할당된다.
일 실시예에서, 상기 양극 가변 저항의 셋 전압 및 리셋 전압의 크기는 상기 단극 가변 저항의 셋 전압 크기 보다 클 수 있다. 상기 단극 가변 저항만을 선택적으로 저저항 상태로 스위칭시키는 전압을 인가하여 상기 비트 값을 독출할 수 있다.
다른 실시예에서, 상기 양극 가변 저항의 셋 전압 및 리셋 전압의 크기는 상기 단극 가변 저항의 리셋 전압의 크기 보다 작을 수 있다. 상기 양극 가변 저항만을 선택적으로 저저항 상태로 스위칭시키는 전압을 인가하여 상기 비트 값을 독출할 수도 있다.
상기 단극 가변 저항 및 상기 양극 가변 저항은 서로 대향하는 제 1 및 제 2 전극층들; 및 상기 전극층들 사이의 단극 및 양극 저항성 재료막들을 포함할 수 있다. 상기 단극 및 양극 저항성 재료막들 사이에 제 3 전극층을 더 포함할 수도 있다.
상기 단극 및 양극 저항성 재료막은 각각 전이 금속 산화물, 칼코겐계 화합물 또는 페로브스카이트계 화합물을 포함할 수 있다. 또한, 제 1 및 제 2 전극층들은 각각 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 이들의 도전성 질화물 또는 이들의 조합일 수 있다.
상기 반도체 소자는 상기 적어도 하나의 메모리 셀들이 행 및 열의 매트릭스 형태로 배치된 어레이; 및 상기 적어도 하나의 메모리 셀들의 양단에 각각 전기적으로 연결되는 제 1 및 제 2 신호 라인들을 더 포함할 수 있다.
일부 실시예에서, 상기 제 1 신호 라인들과 상기 제 2 신호 라인들은 각각 기판의 주면에 대하여 평행하게 연장되고, 상기 제 1 신호 라인들과 상기 제 2 신호 라인들의 교차 점에 상기 메모리 셀이 배치될 수 있다. 또한, 상기 단극 및 양극 가변 저항은 상기 기판의 주면에 대하여 수직 방향으로 연장된 필라 구조를 가질 수 있다.
일부 실시예에서, 상기 필라 구조는 상기 기판의 주면에 대하여 수직 방향으로 적어도 2 회 이상 적층되어 복수의 필라 구조들을 가지고, 상기 복수의 필라 구조들 사이에 상기 신호 라인들 중 적어도 하나가 공유될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 구동 방법은, 기판 상에 인가되는 전압에 따라 각각 가변적으로 저저항 상태 또는 고저항 상태를 가지며, 서로 직렬 연결된 단극 가변 저항 및 양극 가변 저항을 포함하는 반도체 소자의 구동 방법으로서. 상기 단극 가변 저항 및 상기 양극 가변 저항 중 어느 하나가 저저항 상태를 갖고, 다른 하나는 고저항 상태를 갖도록 비트 값으로 할당하는 기록 단계를 포함한다.
일부 실시예에서, 상기 양극 가변 저항의 셋 전압 및 리셋 전압의 크기는 상기 단극 가변 저항의 셋 전압의 크기 보다 클 수 있다. 또한, 상기 기록 단계는, 상기 양극 가변 저항의 셋 전압 이상의 소정 전압을 인가하여, 상기 단극 및 양극 가변 저항들 모두를 저저항 상태로 스위칭시키고, 이후, 상기 단극 가변 저항의 리셋 전압과 셋 전압 사이의 전압을 인가하여, 상기 단극 가변 저항을 고저항 상태로 스위칭시킴으로써 달성될 수 있다. 또한, 상기 기록 단계는, 상기 양극 가변 저항의 리셋 전압 이하의 소정 전압을 인가하여, 상기 양극 가변 저항은 저저항 상태로, 상기 단극 가변 저항은 고저항 상태로 각각 스위칭시키는 단계를 포함할 수도 있다.
상기 구동 방법은, 상기 단극 가변 저항만을 선택적으로 저저항 상태로 스위칭시켜, 상기 비트 값을 독출하는 단계를 더 수행할 수 있다. 또한, 상기 독출 단계는, 상기 단극 가변 저항의 셋 전압 보다는 크고 상기 양극 가변 저항의 셋 전압 보다는 작은 전압을 인가함으로써 달성될 수 있다.
다른 실시예에서, 상기 양극 가변 저항의 셋 전압 및 리셋 전압의 크기는 상기 단극 가변 저항의 리셋 전압의 크기보다 작을 수 있다. 이 경우, 상기 기록 단계는, 상기 단극 가변 저항의 셋 전압 이상의 소정 전압을 인가하여, 상기 단극 및 양극 가변 저항들 모두를 저저항 상태로 스위칭시키는 단계; 및 상기 양극 가변 저항의 리셋 전합과 단극 가변 저항의 음의 리셋 전압 사이의 소정 전압을 인가하여, 상기 양극 가변 저항만을 고저항 상태로 스위칭시키는 단계를 포함할 수 있다.
또한, 상기 기록 단계는, 상기 단극 가변 저항의 리셋 전압과 셋 전압 사이의 전압을 인가하여, 상기 단극 가변 저항은 고저항 상태로, 상기 양극 가변 저항은 저저항 상태로 각각 스위칭시키는 단계를 포함할 수도 있다.
상기 구동 방법은, 상기 양극 가변 저항만을 선택적으로 저저항 상태로 스위칭시켜, 상기 비트 값의 독출 단계를 더 포함할 수 있다. 이 경우, 상기 독출 단계는, 상기 양극 가변 저항의 셋 전압 보다는 크고 상기 단극 가변 저항의 리셋 전압 보다는 작은 전압을 인가할 수 있다.
실시예에 따른 반도체 소자는, 단위 메모리 셀이 인가되는 전압에 따라 저저항 상태 또는 고저항 상태로 가역적으로 스위칭되며, 서로 직렬 연결된 단극 가변 저항 및 양극 가변 저항에 의해, 비트 값을 기록할 수 있다. 또한, 상기 단극 가변 저항 및 상기 양극 가변 저항 중 어느 하나가 저저항 상태를 갖고, 다른 하나는 고저항 상태를 갖는 경우를 비트 값으로 할당함으로써, 선택되지 않은 단위 메모리 셀로부터 흐르는 전류를 방지하여, 종래의 저항 메모리 소자에서 채용되는 다이오드와 같은 정류 소자 또는 트랜지스터와 같은 스위칭 소자를 대체할 수 있으며, 고집적도를 달성하면서도 제조 비용을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 다이오드 및 트랜지스터와 같은 스위칭 소자 없이도 단극 가변 저항과 양극 가변 저항의 스위칭 조합을 이용하여 비트 정보를 기록할 수 있는 반도체 소자의 구동 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 저항 랜덤 액세스 메모리 소자의 단위 셀 구조를 개략적으로 도시하는 사시도이다.
도 2a 및 도 2b는 각각 도 1의 단극 저항성 메모리 재료막과 양극 저항성 메모리 재료막의 스위칭 특성을 설명하기 위한 전압-전류를 나타내는 그래프이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 단위 저항 메모리 셀의 기록 방법을 설명하기 위한 등가 회로도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 비트 값 "1"과 "0"이 기록된 단위 저항 메모리 셀의 독출 방법을 설명하기 위한 등가 회로도이다.
도 5는 본 발명의 일 실시예에 따른 단위 메모리 셀의 어레이를 포함하는 반도체 소자의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 구조를 나타내는 단면 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 메모리 셀 구조를 나타내는 단면 사시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타내는 블록도이다.
도 9는 도 8의 로우 디코더 및 보조 디코더를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2a 및 도 2b는 각각 도 1의 단극 저항성 메모리 재료막과 양극 저항성 메모리 재료막의 스위칭 특성을 설명하기 위한 전압-전류를 나타내는 그래프이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 단위 저항 메모리 셀의 기록 방법을 설명하기 위한 등가 회로도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 비트 값 "1"과 "0"이 기록된 단위 저항 메모리 셀의 독출 방법을 설명하기 위한 등가 회로도이다.
도 5는 본 발명의 일 실시예에 따른 단위 메모리 셀의 어레이를 포함하는 반도체 소자의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 구조를 나타내는 단면 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 메모리 셀 구조를 나타내는 단면 사시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타내는 블록도이다.
도 9는 도 8의 로우 디코더 및 보조 디코더를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서, 웨이퍼 및 기판이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 상의 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 지칭한다. 또한, 웨이퍼 및 기판이란 용어는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 또는 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료를 지칭할 수도 있다.
또한, 본 명세서에서, 셋 전압은 고저항 상태에 있는 저항성 메모리 재료막을 저저항 상태로 스위칭시키는 전압을 지칭하며, 리셋 전압은 저저항 상태의 저항성 메모리 재료막을 고저항 상태로 스위칭시키는 전압을 지칭한다.
도 1은 본 발명의 일 실시예에 따른 저항 랜덤 액세스 메모리 소자의 단위 셀 구조(1)를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 단위 셀 구조(1)는 서로 대향하는 전극층들(M1, M2) 및 전극층들(M1, M2) 사이에 형성된 양극 저항성 메모리 재료막(RM1) 및 단극 저항성 메모리 재료막(RM2)을 포함한다. 양극 저항성 메모리 재료막(RM1)과 단극 저항성 메모리 재료막(RM2)은 전극층들(M1, M2) 사이에서 서로 전기적으로 직렬 연결된다. 일부 실시예에서는, 단위 셀 구조(1)는 저항성 메모리 재료막들(RM1, RM2) 사이에 전극층(M3)을 더 포함할 수 있다.
일부 실시예에서, 저항성 메모리 재료막들(RM1, RM2) 양단의 전극층들(M1, M2)은 단위 셀 구조(1)에 액세스하기 위한 도전성 라인들(CL1, CL2)에 각각 결합될 수 있다. 도전성 라인들(CL1, CL2) 중 어느 하나, 예를 들면, 하부 도전성 라인(CL1)은 비트 라인과 같은 신호 라인일 수 있으며, 다른 하나, 예를 들면, 상부 도전성 라인(CL2)은 워드 라인과 같은 신호 라인일 수 있다.
저항성 메모리 재료막들(RM1, RM2)은, 전이 금속 산화물 막, 예를 들면, TiO2, NiO, HfO2, Al2O3, ZrO2 및 ZnO 층 중 어느 하나 또는 이들의 조합일 수 있다. 또는, 저항성 메모리 재료막(RM1, RM2)은, 칼코겐계 화합물 막 또는 페로브스카이트계 화합물 막과 같은 저항의 가변적 스위칭이 가능한 재료일 수도 있다. 우수한 비휘발성 메모리 소자을 구현하기 위하여, 저항성 메모리 재료막들(RM1, RM2)로서, 저저항 상태의 저항값과 고저항 상태의 저항값의 비가 크고, 소비 전력을 감소시키기 위해 구동 전압이 작은 재료가 선택될 수 있다. 이들 저항성 재료막들(RM1, RM2)은 당해 기술 분야에 잘 알려진 바와 같이, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
전극층(M1, M2, M3)은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 이들의 도전성 질화물, 예를 들면, TiN, 또는, 이들의 조합, 예를 들면, Ti/TiN막일 수 있다. 바람직하게는, 전극층(M1, M2, M3)은 Si CMOS 기반의 공정과 잘 양립하는 TiN일 수 있다. 전극층(M1, M2, M3)은 화학기상증착법 또는 물리기상증착법에 의해 형성될 수 있다. 도 1에서, 저항성 메모리 재료막들(RM1, RM2)과 전극층들(M1, M2, M3)은 단일층으로 도시되어 있지만, 적합한 장벽막을 포함하는 다층 구조일 수도 있다.
도 2a 및 도 2b는 각각 도 1의 단극 저항성 메모리 재료막과 양극 저항성 메모리 재료막의 스위칭 특성을 설명하기 위한 전압-전류를 나타내는 그래프이다.
도 2a를 참조하면, 도 1의 단극 저항성 메모리 재료막(RM2)의 전기적 특성을 평가하기 위해, 저항성 메모리 재료인 NiO 막과 상기 NiO 막의 상부 전극과 하부 전극으로서 백금 전극으로 이루어진 시험 소자를 제조하였다. 처음 형성된 NiO 막은 고저항 상태의 일반적인 절연막이다. 이러한 NiO 막은 전압을 증가시켜도 전류가 거의 흐르지 않고 저항 변화도 나타나지 않는다. 따라서, 저항성 메모리 재료막으로 응용하기 위해서는, 가역적인 저항 변화가 가능한 상태로 상기 NiO 막을 변환시켜 주어야 하는데, 이를 포밍(forming) 공정이라 한다. 예를 들면, 상기 포밍 공정은 상기 NiO 박막을 통해 흐르는 전류가 제한되도록 컴플라이언스 전류(Ic)를 인가하면서, 상기 처음 형성된 NiO 박막에 절연 파괴 전압에 상응하는 크기를 갖는 전압을 인가함으로써 달성된다. 전술한 상기 포밍 공정은 예시적이며, 본 발명이 이에 의해 제한되는 것은 아니다.
상기 포밍 공정을 거친 NiO 박막에 대하여, 전압을 0 V 부터 양의 방향으로 전압 스윕을 하면, 도 2a의 굵은 실선으로 나타낸 바와 같이, 전류가 증가하게 된다. 이것은 상기 NiO 막이 저저항 상태에 있음을 나타낸다. 전압 스윕 중에 전압이 특정 전압 Vt1에 이르면 상기 TiO2 박막을 흐르는 전류가 급속히 작아진다. 이러한 전압 Vt1을 리셋 전압 VRESET 이라 한다. 이후에 전압을 다시 0 V 부터 점차 증가시켜도 전류는 거의 흐르지 않는다. 즉, 이것은 상기 TiO2 막이 고저항 상태에 있음을 나타낸다.
이후, 고저항 상태에 있는 NiO 막에 인가되는 전압을 계속하여 증가시키면, 리셋 전압 보다 큰 전압 Vt2에서 전류가 급격히 증가하게 된다. 이러한 전압 Vt2를 셋 전압 VSET 이라 한다. 이 후에, 0 V 에서 Vt1 사이에서 전압을 스윕하게 되면 굵은 실선을 따라 전류가 증가하는 경향을 갖는 저저항 상태에 있게 된다.
도 2a에 도시된 바와 같이, 인가되는 양의 전압 영역에서 나타나는 전압-전류 특성이 음의 전압 영역에서도 동일하게 나타난다. 이와 같이, 인가되는 전압의 극성에 관계없이 저항 변화 특성이 동일하게 나타나기 때문에 이를 단극 저항성 스위칭이라고 한다. 따라서, 음의 전압 영역에서도 -Vt1 의 리셋 전압, -Vt2 의 셋 전압이 정의될 수 있다.
상기 단극 저항성 메모리 재료막의 상태 변화는 가역적으로 일어나므로, 저저항 상태와 고저항 상태 사이의 스위칭 특성은 재현성을 가질 수 있다. 또한, 한 종류의 전압 극성만으로도 저항 스위칭 특성을 얻을 수 있기 때문에, 단극 저항성 메모리 재료막의 구동을 위하여 단일한 극성을 갖는 전압 영역이 이용될 수 있다. 이에 관하여는 후술하도록 한다.
도 2b를 참조하면, 양극 저항성 메모리 재료막의 전기적 특성을 평가하기 위해, 저항성 메모리 재료로서 TiO2 막과 상부 전극과 하부 전극으로서 백금 전극을 형성하여 시험 소자를 제조하였다.
양극 저항성 스위칭은 전술한 단극 저항성 스위칭과 달리, 고저항 상태와 저저항 상태 사이의 변이를 일으키는 전압의 극성이 서로 다른 스위칭을 의미한다. 도 2a를 참조하여 상술한 바와 같이, 처음 형성된 TiO2 막은 고저항 상태의 절연막이며, 전압을 증가시켜도 전류가 거의 흐르지 않고 저항 변화도 나타나지 않는다.
따라서, 저항성 메모리 재료막이 양극 저항성 스위칭 특성을 갖도록 하기 위해서는 포밍 공정을 수행할 필요가 있다. 예를 들면, 상기 TiO2 막에 스위칭 특성을 부여하기 위해, 도 2a를 참조하여 전술한 단극 스위칭 특성이 나타나도록 하는 1차 포밍 공정을 수행한다. 1차 포밍 공정이 완성되면, 상기 TiO2 막은 저저항 상태를 갖는다. 이후, 상기 TiO2 막에 단극 저항 스위칭의 리셋 전압 VRESET 보다 크고 셋 전압 보다는 작은 전압을 인가하여, 상기 TiO2 막을 저저항 상태에서 고저항 상태로 변화시키는 2차 포밍 공정을 수행함으로써, 양극 저항성 스위칭 특성을 갖는 양극 저항성 메모리 재료막을 얻을 수 있다. 전술한 포밍 공정은 예시적이며, 본 발명이 이에 의해 제한되는 것은 아니다.
전술한 포밍 공정을 거친 상기 TiO2 막에 대하여, 상기 TiO2 막에 인가되는 전압을 0 V 부터 양의 방향으로 전압 스윕을 하면, 도 2b의 굵은 실선으로 나타낸 바와 같이, 전류가 거의 흐르지 않는다. 상기 TiO2 막에 인가되는 전압이 특정 전압 Vt3 이 되면, 상기 TiO2 박막을 흐르는 전류는 급속히 증가한다. 이때, 상기 TiO2 막은 저저항 상태가 된다. 이러한 전압 Vt3는 셋 전압 VSET 이 된다. 이와 같이, 셋 전압 VSET 이 인가된 이후에는, 전압 0 V 와 전압 Vt3 사이에서 상기 TiO2 막을 통하여 전류가 흐르게 된다.
저저항 상태에 있는 상기 TiO2 막에 대하여 전압을 0 V 부터 음의 방향으로 전압 스윕을 하면, 도 2b의 가는 실선으로 나타낸 바와 같이, 음의 전류가 증가한다. 이후, 전압이 특정 전압 Vt4 에 이르면, 상기 TiO2 막을 통하는 전류가 급속히 감소한다. 이때, 상기 TiO2 막은 고저항 상태가 된다. 상기 전압 Vt4는 리셋 전압 VRESET 이 된다. 이와 같이, 리셋 전압 VRESET 이 인가된 이후에는, 전압 Vt3 와 전압 Vt4 사이의 전압 영역에서는 전류가 흐르지 않게 된다.
이와 같이, 양극 저항성 스위칭 동작은, 인가되는 전압의 극성에 따라 스위칭 특성이 다르게 나타난다. 즉, 양극 가변 저항은, 양의 셋 전압 Vt3에서는 고저항 상태에서 저저항 상태로 스위칭되며, 음의 리셋 전압 Vt4에서는 저저항 상태에서 고저항 상태로 스위칭된다.
전술한 저항성 메모리 재료막의 저항 상태에 따라 기록 정보로서 비트 값 "0" 과 "1"이 할당될 수 있다. 저저항 상태를 비트 값 "1"로 할당하고, 고저항 상태를 비트 값 "0"으로 할당할 수 있다. 본 발명의 실시예들에 있어서, 직렬 연결된 단극 저항성 메모리 재료막과 양극 저항성 메모리 재료막의 조합된 구성을 갖는 단위 저항 메모리 셀에서, 양극성 저항성 메모리 재료막이 저저항 상태에 있고, 단극성 저항성 메모리 재료막은 고저항 상태에 있는 경우를 비트 값 "1"로 할당한다.
반대로, 단위 저항 메모리 셀에서, 양극 저항성 메모리 재료막이 고저항 상태에 있고, 단극 저항성 메모리 재료막은 저저항 상태에 있는 경우를 비트 값 "0"으로 할당한다. 그러나, 이는 예시적이며, 당업자라면, 비트 값 "1"과 "0"을 반대로 할당하는 것도 본 발명에 속함을 이해할 것이다.
본 발명의 실시예에 따르면, 위 어느 경우에나, 비트 값 "1" 또는 비트 값 "0"의 기록 상태에서, 단위 저항 메모리 셀 내의 양극 및 단극 저항성 메모리 재료막들 중 어느 하나는 고저항 상태에 있게 되므로, 단위 저항 메모리 셀을 이용하여, 임의의 어레이 형태를 갖는 메모리 소자를 구현한 경우, 인접하는 비선택된 셀을 통한 전류의 경로가 차단된다. 그에 따라, 종래에 비선택된 셀을 통한 신호의 검출을 방지하기 위하여 채용된 다이오드와 같은 정류 소자 또는 트랜지스터와 같은 스위칭 소자는 생략될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 단위 저항 메모리 셀(MCU)의 기록 방법을 설명하기 위한 등가 회로도이다. 저항 RB는 도 1에 도시된 양극 저항성 메모리 재료막의 저항 성분(이하, 양극 가변 저항라고도 함)을 나타내며, 저항 RU는 단극 저항성 메모리 재료막의 저항 성분(이하, 단극 가변 저항이라고도 함)을 나타낸다. 설명의 편의를 위하여, 저항성 메모리 재료막들의 전극층들에 관한 저항 성분은 0이라 가정한다. 또한, 하부의 도전성 라인 L1에 대한 상부의 도전성 라인 L2의 전압을 양의 전압으로 약속하기로 한다. 따라서, 화살표 방향으로 흐르는 전류가 양의 전류가 된다.
등가 회로도에서, 저항 RB와 저항 RU는 도전성 라인들(L1, L2) 사이에서 서로 직렬 연결된다. 직렬 연결되는 저항 RB와 저항 RU의 순서는 임의적이다. 도전성 라인들(L1, L2)은 각각 단위 저항 메모리 셀(MCU)에 액세스하기 위한 워드 라인과 비트 라인 중 어느 하나일 수 있다.
비트 값 "1"의 기록
단위 저항 메모리 셀(MCU)에 "1"을 기록하기 위해, 양극성 저항성 메모리는 저저항 상태로 유도하고 단극성 저항성 메모리 재료막은 고저항 상태로 유도한다. 이를 위해, 도 3a를 참조하면, 먼저, 도전성 라인들(L1, L2) 사이에, 저항 RB와 저항 RU가 고저항 상태에서 모두 저저항 상태가 되는 전압을 인가할 수 있다. 예를 들면, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기(즉, 
, 
)가 단극 저항성 메모리 재료막의 리셋 전압(Vt1)과 셋 전압(Vt2)의 크기(즉, 
, 
)보다 큰 경우에, 예를 들면, 양의 Vt3 전압 이상인 적합한 양의 전압을 인가할 수 있다. 이 경우, 저항들 RB 및 RU는 모두 저저항 상태로 스위칭된다.
이후, 도 3b에 도시된 바와 같이, 도전성 라인들(L1, L2) 사이에, 저항 RU 만을 선택적으로 저저항 상태에서 고저항 상태로 만드는 전압을 인가할 수 있다. 예를 들면, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기(즉, 
, 
)가 단극 저항성 메모리 재료막의 리셋 전압(Vt1)과 셋 전압(Vt2)의 크기(즉, 
, 
) 보다 큰 경우에, 예를 들면, 단극 저항성 메모리 재료막의 리셋 전압(Vt1)과 셋 전압(Vt2) 사이의 전압이 인가될 수 있다. 그 결과, 단위 저항 메모리 셀(MCU)에서, 양극성 저항성 메모리 재료막은 저저항 상태에 있고, 단극성 저항성 메모리 재료막은 고저항 상태에 있는 비트 값 "1"이 기록된다.
다른 실시예로서, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기(즉, 
, 
)가 단극 저항성 메모리 재료막의 리셋 전압(Vt1)의 크기(즉, 
)보다 작을 수 있다. 이 경우에, 비트 값 "1"을 기록하기 위해, 먼저 단극 저항성 메모리 재료막의 셋 전압 이상의 소정 전압을 인가하여, 단극 및 양극 저항성 메모리 재료막들 모두를 저저항 상태로 스위칭시킬 수 있다. 이후, 양극 저항성 메모리 재료막의 리셋 전압과 단극 가변 저항의 음의 리셋 전압 사이의 소정 전압을 인가하여, 상기 양극 저항성 메모리 재료막만을 고저항 상태로 스위칭시킬 수도 있다.
위 실시예들에서, 비트 값 "1"의 기록시에, 저항 RU 또는 RB 중 어느 하나가 고저항 상태가 되므로, 도전성 라인들(L1, L2) 사이의 전류 경로가 차단되어, 인접하는 다른 메모리 셀의 액세스시에 간섭이 발생하지 않아, 종래의 저항 메모리 소자에서 채용되는 다이오드와 같은 정류 소자 또는 트랜지스터와 같은 스위칭 소자의 역할을 할 수 있다.
비트 값 "
0" 의
기록
단위 저항 메모리 셀(MCU)에 비트 값 "0"을 기록하기 위해, 단극 저항성 메모리 재료막은 저저항 상태로 유도하고 양극 저항성 메모리 재료막은 고저항 상태로 유도한다. 도 3c를 참조하면, 도전성 라인들(L1, L2) 사이에, 예를 들면, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기(즉, 
, 
)가 단극 저항성 메모리 재료막의 셋 전압(Vt1)과 리셋 전압(Vt2)의 크기(즉, 
, 
)보다 큰 경우에, 예를 들면, 양극 저항성 메모리 재료막의 리셋 전압(Vt4) 이상의 크기를 갖는 적합한 음 전압을 인가할 수 있다. 이 경우, 저항 RU는 저저항 상태가 되지만, 저항 RB 는 고저항 상태가 된다.
또한, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기(즉, 
, 
)가 단극 저항성 메모리 재료막의 리셋 전압(Vt1)의 크기(즉, 
)보다 작을 수 있다. 이 경우에, 비트 값 "0"을 기록하기 위해, 단극 저항성 메모리 재료막의 리셋 전압(Vt1)과 셋 전압(Vt2) 사이의 전압을 인가하여, 단극 저항성 메모리 재료막은 고저항 상태로, 양극 저항성 메모리 재료막은 저저항 상태로 각각 스위칭시킬 수도 있다.
전술한 바와 같이, 비트 값 "0"의 기록시에도, 저항 RB 및 저항 RB 중 어느 하나가 고저항 상태가 되므로, 도전성 라인들(L1, L2) 사이의 전류 경로가 차단되어, 인접하는 다른 메모리 셀의 액세스시에 해당 셀에 의한 간섭이 발생하지 않는다. 이러한 이점은 아래의 독출 방법으로부터 더욱 명확히 이해될 것이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 비트 값 "1"과 "0"이 기록된 단위 저항 메모리 셀(MCU)의 독출 방법을 설명하기 위한 등가 회로도이다. 이들 도면에서, 도 3a-3c의 구성 부재와 동일한 참조 부호를 갖는 구성 부재에 관하여는 도 3a-도 3c의 개시 사항을 참조할 수 있으며, 중복되는 설명은 생략하기로 한다.
도 4a를 참조하면, 비트 값 "1"이 기록된 단위 메모리 셀에서, 저항 RB는 저저항 상태에 있고, 저항 RU는 고저항 상태에 있다. 단위 메모리 셀을 독출하기 위해, 저항 RU가 선택적으로 저저항 상태가 될 수 있는 전압을 인가한다.
예를 들면, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기가 단극 저항성 메모리 재료막의 셋 전압(Vt1)과 리셋 전압(Vt2)보다 큰 경우에, 예를 들면, 단극 저항성 메모리 재료막의 셋 전압(Vt2)보다는 크고 상기 양극 가변 저항의 셋 전압 Vt3보다는 작은 양 전압이 인가될 수 있다. 다른 실시예로서, 단극 저항성 메모리 재료막의 음의 셋 전압(-Vt2) 보다는 작고, 상기 양극 가변 저항의 리셋 전압(Vt4) 보다는 큰 음 전압이 인가될 수도 있다. 이 경우, 단위 메모리 셀의 단극 저항성 메모리 재료막이 저저항 상태로 스위칭되어, 도전성 라인들(L1, L2) 사이에 전류 i 가 흐르게 된다. 상기 전류 i를 감지하여, 해당 단위 메모리 셀의 비트 값 "1"을 판독할 수 있다.
전술한 바와 같이, 다른 실시예에서, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기가 단극 저항성 메모리 재료막의 리셋 전압(Vt2)의 크기보다 작은 경우에는, 비트 값을 독출하기 위해, 양극 저항성 메모리 재료막의 셋 전압보다는 크고 단극 저항성 메모리 재료막의 리셋 전압보다는 작은 전압을 인가하여, 전류 i를 감지할 수 있다.
도 4b를 참조하면, 비트 값 "0"이 기록된 단위 메모리 셀에서, 저항 RU는 저저항 상태에 있고, 저항 RB는 고저항 상태에 있다. 이 경우, 단위 메모리 셀을 독출하기 위해, 도 4a를 참조하여 상술한 바와 같이, 저항 RU가 선택적으로 저저항 상태가 될 수 있는 전압, 예를 들면, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기가 단극 저항성 메모리 재료막의 셋 전압(Vt1)과 리셋 전압(Vt2)보다 큰 경우에, 예를 들면, 단극 저항성 메모리 재료막의 셋 전압(Vt2)보다는 크고 상기 양극 가변 저항의 셋 전압 Vt3보다는 작은 양 전압이 인가될 수 있다. 이 경우, 양극 저항성 메모리 재료막이 고저항 상태에 있기 때문에, 도전성 라인들(L1, L2) 사이에는 전류 i가 흐르지 않게 된다. 이와 같이, 전류 i가 흐르지 않음을 감지하여, 해당 단위 메모리 셀의 비트 값 "0"을 판독할 수 있다.
또한, 다른 실시예에서, 양극 저항성 메모리 재료막의 셋 전압(Vt3)과 리셋 전압(Vt4)의 크기가 단극 저항성 메모리 재료막의 리셋 전압(Vt2)의 크기보다 작은 경우에는, 비트 값을 독출하기 위해, 양극 저항성 메모리 재료막의 셋 전압보다는 크고 단극 저항성 메모리 재료막의 리셋 전압보다는 작은 전압을 인가될 수 있다. 이 경우에도, 전류 i가 흐르지 않음을 감지하여, 해당 단위 메모리 셀의 비트 값 "0"을 판독할 수 있다.
도 5는 본 발명의 일 실시예에 따른 단위 메모리 셀의 어레이를 포함하는 반도체 소자(100)의 등가 회로도이다.
도 5를 참조하면, 반도체 소자(100)는 복수의 제 1 신호 라인들(L11, L12, L13), 복수의 제 2 신호 라인들(L21, L22, L23, L24, L25) 및 복수의 메모리 셀들(MC11, MC12,..., MC34, MC35)을 포함한다. 도시된 3×5 어레이는 예시적이며, 상기 신호 라인들과 메모리 셀들의 개수는 더 클 수 있다.
복수의 제 1 신호 라인들(L11, L12, L13)은 제 1 방향으로 서로 평행하게 연장될 수 있다. 복수의 제 2 신호 라인들(L21, L22, L23, L24, L25)은 제 2 방향으로 서로 평행하게 연장될 수 있다. 도 5에 도시된 바와 같이, 복수의 제 1 신호 라인들(L11, L12, L13)은 워드 라인들이고, 복수의 제 2 신호 라인들(L21, L22, L23, L24, L25)은 비트 라인들일 수 있다. 그러나, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니며, 복수의 제 1 신호 라인들(L11, L12, L13)은 비트 라인들이고, 복수의 제 2 신호 라인들(L21, L22, L23, L24, L25)이 워드 라인들일 수도 있다.
복수의 메모리 셀들(MC11, MC12,..., MC34, MC35)은 복수의 제 1 신호 라인들(L11, L12, L13)과 복수의 제 2 신호라인들(L21, L22, L23, L24, L25)의 교차 점에 각각 연결될 수 있다. 복수의 메모리 셀들(MC11, MC12,... MC34, MC35)은 각각 전술한 바와 같이 직렬 연결된 단극 가변 저항 RU과 양극 가변 저항 RB을 포함한다. 단극 가변 저항 RU과 양극 가변 저항 RB의 연결 순서는 임의적이며, 본 발명이 이에 제한되는 것은 아니다.
전술한 바와 같이, 직렬 연결된 단극 가변 저항 RU과 양극 가변 저항 RB의 셋 상태와 리셋 상태가 갖는 조합에 따라 비트 값 "1" 또는 "0"을 할당함으로써 정보를 기록할 수 있다. 예를 들면, 선택된 메모리 셀(MC23)에 비트 값 "1"을 기록하기 위해, 단극 가변 저항 RU은 고저항 상태로 유도하고 양극 가변 저항 RB은 저저항 상태로 유도할 수 있다.
예를 들면, 선택된 워드 라인(L23)과 비트 라인(L12) 사이에 양의 Vt3 전압을 인가하여 단극 가변 저항 RU과 양극 가변 저항 RB을 모두 저저항 상태로 만들고, 다시 선택된 워드 라인(L23)과 비트 라인(L12) 사이에 단극 저항성 메모리 재료막의 리셋 전압 VRESET보다는 크고 셋 전압 VSET 보다는 작은 전압을 인가하여 단극 가변 저항 RU을 선택적으로 고저항 상태로 만든다.
또한, 선택된 메모리 셀에 비트 값 "0"을 기록하기 위해, 단극 가변 저항은 저저항 상태로 유도하고 양극 가변 저항은 고저항 상태로 유도할 수 있다. 이를 위하여, 선택된 워드 라인에 양극 가변 저항의 음의 리셋 전압을 인가할 수 있다.
전술한 바와 같이, 적합한 워드 라인과 비트 라인을 선택하여 해당 메모리 셀에 접근하여, 비트 값 "1"과 "0"을 기록할 수 있다. 도 5에서, 가변 저항들의 저항 상태를 예시적으로 표시하였으며, 특히, 선택된 메모리 셀은, 단극 가변 저항은 고저항 상태에 있고, 양극 가변 저항이 저저항 상태에 있으므로, 비트 값 "1"이 기록된 경우이다.
선택된 메모리 셀의 비트 값을 독출하기 위해, 전술한 바와 같이, 단극 가변 저항이 저저항 상태가 되고, 양극 가변 저항의 저항 상태를 스위칭시키지 않는 임의의 전압, 예를 들면, 단극 가변 저항의 셋 전압을 인가할 수 있다. 이 경우, 점선으로 나타낸 바와 같이 선택된 메모리 셀을 통하여 전류 i가 흐르게 되어, 비트 값 "1"을 독출할 수 있다. 선택되지 않은 메모리 셀들에서는, 비트 값 "1"과 "0"의 어느 경우에나, 단극 가변 저항과 양극 가변 저항 중 어느 하나가 선택적으로 고저항 상태가 되므로, 전류 경로가 차단되고, 선택된 메모리 셀을 통하여서만 전류가 흐르게 되어, 원치 않는 경로로부터 발생하는 독출 오류가 발생하지 않는다. 따라서, 본 발명에 따르면, 종래의 저항 메모리 소자에서 채용되는 다이오드와 같은 정류 소자 또는 트랜지스터와 같은 스위칭 소자를 생략할 수 있는 이점이 있다.
또한, 다이오드 또는 트랜지스터가 생략됨에 따라, 메모리 셀의 접근을 위해 다이오드의 문턱 전압과 가변 저항의 기록 전압의 합에 해당하는 구동 전압이 작아짐에 따라 전체 구동 전압을 감소시킬 수 있는 이점이 있으며, 그에 따라 승압 회로의 크기가 작아지고 전류 레벨이 감소될 수 있는 이점이 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자(200)의 메모리 셀 구조를 나타내는 단면 사시도이다.
도 6을 참조하면, 반도체 소자(200)은 기판(S) 상에 형성된 제 1 도전성 라인들(L11, L12, L13, L14)을 포함한다. 제 1 도전성 라인들(L11, L12, L13, L14) 상에는 메모리 셀을 구성하는 양극 가변 저항 RB 과 단극 가변 저항 RU이 도시된 순서로, 또는 그 역의 순으로 적층된다. 양극 가변 저항 RB 과 단극 가변 저항 RU은 각각 해당하는 특성을 갖는 저항 메모리 재료막(RM1, RM2)을 포함한다. 이들 저항 메모리 재료막들(RM1, RM2) 사이에는 전극층(EL2)이 제공될 수 있다. 또한, 저항 메모리 재료막(RM1)과 제 1 도전성 라인(L11, L12, L13, L14) 사이에도 전극층(EL1)이 제공될 수 있다.
또는, 도시하지는 않았으나, 제 1 도전성 라인(L11, L12, L13, L14)과 전극층(EL1) 사이의 접촉 특성을 개선하기 위한 하나 이상의 부가층들이 추가 제공될 수 있다. 상기 부가층들은 제조 공정 순서에 따라 제 1 도전성 라인(L11, L12, L13, L14)과 같은 동일한 패턴을 갖거나, 전극층(EL1)과 동일한 패턴을 가질 수 있다.
양극 및 단극 가변 저항 RB, RU은 층간 절연막(IMD) 내에 국지적으로 형성되고, 기판(S)의 주면에 대하여 수직 방향으로 연장된 필라(pillar) 구조를 갖는다. 상기 필라 구조로서, 도 6에 도시된 바와 같이 원기둥 모양이 개시되어 있지만, 이는 예시적일 뿐, 상기 필라 구조는 타원 기둥 및 사각 기둥 등 다양한 형태로 변형될 수 있다.
상기 필라 구조는 제 1 도전성 라인들(L11, L12, L13, L14) 상에 층간 절연막(IMD)을 형성한 후, 제 1 도전성 라인들(L11, L12, L13, L14)을 노출시키는 홀들 내에 저항 메모리 재료막들(RM1, RM2)과 필요한 전극층들(EL1, EL2, EL3)을 순차대로 적층하여 제공될 수 있다. 또는, 제 1 도전성 라인들(L11, L12, L13, L14) 상에 저항 메모리 재료막(RM1, RM2)과 필요한 전극층들(EL1, EL2, EL3)을 순차대로 적층하고, 이를 상기 필라 구조로 한번에 패터닝함으로써 제공될 수도 있다. 이후, 결과물 상에 층간 절연막(IMD)을 형성한다.
층간 절연막(IMD) 상에 제 2 도전성 라인들(L21, L22, L23, L24, L25)을 형성하여, 제 1 도전성 라인들(L11, L12, L13, L14) 과 제 2 도전성 라인들(L21, L22, L23, L24, L25)의 교차 점들에 국소적으로 형성된 메모리 셀 구조를 갖는 비휘발성 메모리 소자를 완성할 수 있다. 기판(S) 주면에 대해 평행한 방향으로 연장된 제 1 도전성 라인들(L11, L12, L13, L14)과 제 2 도전성 라인들(L21, L22, L23, L24, L25) 중 어느 하나는 비트 라인들이고, 다른 하나는 워드 라인들일 수 있다. 이러한 구조는 단 3 번의 포토리소그래피 공정만으로 완성할 수 있으며, 집적도가 높은 4F2 어레이를 제공할 수 있는 이점이 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자(300)의 메모리 셀 구조를 나타내는 단면 사시도이다.
도 7을 참조하면, 반도체 소자(300)는 도 6에 도시된 반도체 소자(200)의 메모리 셀 구조와 유사한 구조를 각각 갖는 하부 및 상부 메모리 셀 구조가 기판(S) 주면에 대하여 수직 방향으로 적층된 3차원 구조를 갖는다. 상기 3 차원 구조는 제 1 도전성 라인들(L1)과 제 2 도전성 라인들(L2) 사이에 양극 가변 저항 RB1과 단극 가변 저항 RU1을 포함하는 제 1 필라를 포함한다. 또한, 상기 3 차원 구조는 제 2 도전성 라인들(L2)과 제 3 도전성 라인들(L3) 사이에 양극 가변 저항 RB2과 단극 가변 저항 RU2을 포함하는 제 2 필라를 포함한다.
도시된 실시예에서, 제 1 및 제 3 도전성 라인들(L1, L3)은 비트 라인들일 수 있으며, 제 2 도전성 라인들(L2)은 상부와 하부 메모리 셀 어레이가 공유하는 공통 워드 라인들일 수 있다. 다른 실시예로서, 도 7에 도시된 3 차원 구조는 필라, 비트 라인 및 워드 라인을 반복 형성함으로써, 다수의 층, 예를 들면, 4 개의 셀 어레이 층들, 또는 8 개의 셀 어레이 층들을 갖는 구조로 확장될 수 있다. 이러한 3 차원 구조는 소자의 집적도를 높일 수 있을 뿐만 아니라, 공통 요소에 대한 제조 공정을 단축시킴으로써 제조 비용을 감소시키는 이점이 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자(400)를 개략적으로 나타내는 블록도이다.
도 8을 참조하면, 반도체 소자(400)는 메모리 셀 어레이(10), 로우 드라이버(20), 로우 디코더(30), 보조 디코더(40), 칼럼 디코더(50) 및 감지 증폭기/기록 드라이버(60)를 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들, 복수의 비트 라인들 및 상기 복수의 워드 라인들과 상기 복수의 비트 라인들의 교차 점에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은, 도 1에 도시된 바와 같이, 직렬 연결된 양극 및 단극 가변 저항들(RU, RB1; RU2, RB2)을 포함할 수 있다. 복수의 워드 라인들은 복수의 메인 워드 라인들 및 복수의 서브 워드 라인들을 포함할 수 있다.
로우 드라이버(20)는 메모리 셀 어레이(10)의 복수의 워드 라인들에 인가되는 전압인 구동 전압(VD) 생성할 수 있다. 로우 디코더(30)는 로우 어드레스(X_ADD)의 소정 비트 값을 복수의 메인 워드 라인들에 대응되는 제 1 어드레스 신호로 디코딩하여 대응되는 적어도 하나의 메인 워드 라인을 활성화시킬 수 있다. 보조 디코더(40)는 로우 어드레스(X_ADD)의 나머지 비트 값을 복수의 서브 워드 라인들에 대응되는 제 2 어드레스 신호로 디코딩하여 대응되는 적어도 하나의 서브 워드 라인을 활성화시킬 수 있다. 여기서, 메인 워드 라인은 글로벌 워드 라인이고, 서브 워드 라인은 로컬 워드 라인일 수도 있다. 그러나, 다른 실시예에서, 반도체 소자(400)는 보조 디코더(40)를 포함하지 않을 수 있고, 로우 디코더(30)는 로우 어드레스(X_ADD)를 복수의 워드 라인들에 대응되는 어드레스 신호로 디코딩할 수 있다.
칼럼 디코더(50)는 칼럼 어드레스(Y_ADD)를 디코딩하여 대응되는 적어도 하나의 비트 라인을 선택할 수 있다. 감지 증폭기/기록 드라이버(60)는 메모리 셀 어레이(10)에 포함된 메모리 셀들에 대한 독출 동작을 수행하기 위해 메모리 셀들의 데이터를 수신하거나, 메모리 셀들에 대한 기록 동작을 수행하기 위해 메모리 셀 어레이(10)의 복수의 비트 라인들에 전압을 제공할 수 있다.
도 9는 도 8의 로우 디코더(30) 및 보조 디코더(40)를 나타내는 회로도이다.
도 9를 참조하면, 로우 디코더(30)는 로우 어드레스(X_ADD)의 소정 비트 값을 메인 워드 라인(MWL)에 대응하는 제 1 어드레스 신호로 디코딩하고, 제 1 내지 제 8 전달부(31 내지 38)를 포함할 수 있다. 제 1 어드레스 신호가 논리 '로우'이면, 제 1 내지 제 8 전달부(31 내지 38)는 로우 드라이버(20)에서 제공되는 구동 전압(VD)을 서브 워드 라인들(WL)에 제공할 수 있다. 한편, 제 1 어드레스 신호가 논리 '하이'이면, 제 1 내지 제 8 전달부(31 내지 38)는 보조 디코더(40)에서 제공되는 전압을 서브 워드 라인들(WL)에 제공할 수 있다.
보조 디코더(40)는 로우 어드레스(X_ADD)의 나머지 비트 값을 서브 워드 라인에 대응하는 제 2 어드레스 신호로 디코딩하고, 제 9 내지 제 12 전달부(41 내지 44)를 포함할 수 있다. 제 2 어드레스 신호가 논리 '로우'이면, 제 9 내지 제 12 전달부(41 내지 44)는 로우 드라이버(20)에서 제공되는 구동 전압(VD)을 제공할 수 있다. 한편, 제 2 어드레스 신호가 논리 '하이'이면, 제 9 내지 제 12 전달부(41, 42, 43, 44)는 기록 전압(Vw) 또는 접지 전압(O V)을 제공할 수 있다. 이로써, 각 메모리 셀에는 순방향 또는 역방향의 전압이 인가되어, 비트 값 "0" 또는 "1"의 기록 동작이 수행될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자(500)를 나타내는 블록도이다.
도 10을 참조하면, 반도체 소자(500)는 메모리 코어부(110)와 주변 회로부(120)를 포함할 수 있다. 메모리 코어부(110)는 복수의 메모리 셀 어레이들(MCA; 111), 복수의 로우 디코더들(X-DEC; 112), 복수의 칼럼 디코더들(Y-DEC; 113), 복수의 감지 증폭부/기록 드라이버들(S/A, W/D; 114) 및 메인 로우 디코더(115)를 포함할 수 있다. 주변 회로부(120)는 도 9의 로우 드라이버(20)를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자(600)를 나타내는 평면도이다.
도 11을 참조하면, 제 1 및 제 2 메모리 셀 어레이(MCA1, MCA2)에 공통으로 연결되는 디코더는 제 1 및 제 2 메모리 셀 어레이(MCA1, MCA2)와 다른 층에 배치될 수 있다. 예를 들어, 상층에는 제1 및 제 2 메모리 셀 어레이(MCA1, MCA2)가 배치되고, 하층에 디코더를 배치시킴으로써 전체 반도체 소자의 유효 영역을 줄일 수 있다. 또한, 상층에 디코더를 배치하고, 하층에 제 1 및 제 2 메모리 셀 어레이(MCA1, MCA2)를 배치할 수도 있다.
구체적으로, 디코더 영역의 액티브 영역(ACT) 상에 게이트 전극(GP)이 형성되고, 게이트 전극(GP)의 양 옆으로는 소스/드레인 영역이 형성될 수 있다. 이때, 형성된 소스/드레인 영역은 제1 및 제2 메모리 셀 어레이(MCA1, MCA2)의 복수의 비트 라인들 또는 복수의 워드 라인들과 콘택(CON)으로 연결될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 카드(700)를 나타내는 개략도이다.
도 12를 참조하면, 메모리 카드(700)는 하우징(730) 내에 제어기(710)와 메모리부(720)를 포함할 수 있고, 제어기(710)와 메모리부(720)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(710)의 명령에 따라서, 메모리부(720)와 제어기(710)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(700)는 메모리부(720)에 데이터를 저장하거나 또는 메모리부(720)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(720)는 도 1 내지 도 12를 참조하여 상술한 반도체 소자를 포함할 수 있다. 이러한 메모리 카드(700)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(700)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템(800)을 나타내는 블록도이다.
도 13을 참조하면, 전자 시스템(800)은 프로세서(810), 메모리부(820) 및 입/출력 장치(830)를 포함할 수 있고, 이들은 버스(bus, 840)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(810)는 프로그램을 실행하고 시스템(800)을 제어하는 역할을 할 수 있다. 입/출력 장치(830)는 시스템(800)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(800)은 입/출력 장치(830)를 이용하여 외부 장치, 예를 들면, 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(820)는 프로세서(810)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(820)는 도 1 내지 도 12를 참조하여 상술한 반도체 소자를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(800)은 메모리를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들면, 전자 시스템(800)은 마이크로 컨트롤러, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 드라이브(solid state drive; SSD) 또는 가전제품(household appliances)과 같은 전자 시스템에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (25)
- 적어도 하나의 메모리 셀들을 포함하는 반도체 소자로서,
상기 적어도 하나의 메모리 셀들은,
인가되는 전압에 따라 각각 저저항 상태 또는 고저항 상태로 가역적으로 스위칭되며, 서로 직렬 연결된 단극 가변 저항 및 양극 가변 저항을 포함하며,
상기 양극 가변 저항의 셋 전압 및 리셋 전압의 크기는 상기 단극 가변 저항의 셋 전압의 크기보다 큰 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 단극 가변 저항 및 상기 양극 가변 저항 중 어느 하나가 저저항 상태를 갖고, 다른 하나는 고저항 상태를 갖는 경우를 비트 값으로 할당하는 반도체 소자. - 삭제
- 제 2 항에 있어서,
상기 단극 가변 저항만을 선택적으로 저저항 상태로 스위칭시키는 전압을 인가하여 상기 비트 값을 독출하는 반도체 소자. - 적어도 하나의 메모리 셀들을 포함하는 반도체 소자로서,
상기 적어도 하나의 메모리 셀들은,
인가되는 전압에 따라 각각 저저항 상태 또는 고저항 상태로 가역적으로 스위칭되며, 서로 직렬 연결된 단극 가변 저항 및 양극 가변 저항을 포함하며,
상기 양극 가변 저항의 셋 전압 및 리셋 전압의 크기는 상기 단극 가변 저항의 리셋 전압의 크기보다 작은 반도체 소자. - 제 5 항에 있어서,
상기 단극 가변 저항 및 상기 양극 가변 저항 중 어느 하나가 저저항 상태를 갖고, 다른 하나는 고저항 상태를 갖는 경우를 비트 값으로 할당하며,
상기 양극 가변 저항만을 선택적으로 저저항 상태로 스위칭시키는 전압을 인가하여 상기 비트 값을 독출하는 반도체 소자. - 제 1 항에 있어서,
상기 단극 가변 저항 및 상기 양극 가변 저항은 서로 대향하는 제 1 및 제 2 전극층들; 및 상기 전극층들 사이의 단극 및 양극 저항성 재료막들을 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 단극 및 양극 저항성 재료막들 사이에 제 3 전극층을 더 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 단극 및 양극 저항성 재료막은 각각 전이 금속 산화물, 칼코겐계 화합물 또는 페로브스카이트계 화합물을 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 제 1 및 제 2 전극층들은 각각 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 이들의 도전성 질화물, 이들의 도전성 산화물, 또는 이들의 조합인 반도체 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100001878A KR101652826B1 (ko) | 2010-01-08 | 2010-01-08 | 반도체 소자 및 그 구동 방법 |
| US12/943,465 US8472237B2 (en) | 2010-01-08 | 2010-11-10 | Semiconductor devices and methods of driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100001878A KR101652826B1 (ko) | 2010-01-08 | 2010-01-08 | 반도체 소자 및 그 구동 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110081623A KR20110081623A (ko) | 2011-07-14 |
| KR101652826B1 true KR101652826B1 (ko) | 2016-08-31 |
Family
ID=44258405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100001878A KR101652826B1 (ko) | 2010-01-08 | 2010-01-08 | 반도체 소자 및 그 구동 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8472237B2 (ko) |
| KR (1) | KR101652826B1 (ko) |
Families Citing this family (154)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044827A (ja) | 2008-08-13 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9853089B2 (en) * | 2009-10-12 | 2017-12-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| JP2013197420A (ja) | 2012-03-21 | 2013-09-30 | Toshiba Corp | 抵抗変化メモリ素子 |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| KR101932727B1 (ko) | 2012-05-07 | 2018-12-27 | 삼성전자주식회사 | 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법 |
| US8937291B2 (en) * | 2012-06-20 | 2015-01-20 | Macronix International Co., Ltd. | Three-dimensional array structure for memory devices |
| US9472756B2 (en) * | 2012-09-07 | 2016-10-18 | Kabushiki Kaisha Toshiba | Nonvolatile memory device |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| KR102033974B1 (ko) | 2013-02-28 | 2019-10-18 | 에스케이하이닉스 주식회사 | 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| FR3021151B1 (fr) * | 2014-05-15 | 2017-09-15 | Commissariat Energie Atomique | Procede de determination de parametres de programmation servant a programmer une memoire vive resistive |
| US9748327B2 (en) * | 2014-06-18 | 2017-08-29 | Intel Corporation | Pillar resistor structures for integrated circuitry |
| KR101675582B1 (ko) * | 2015-03-12 | 2016-11-14 | 서울대학교 산학협력단 | 저항 변화 메모리 소자 |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| CN108401468A (zh) | 2015-09-21 | 2018-08-14 | 莫诺利特斯3D有限公司 | 3d半导体器件和结构 |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| CN107768515B (zh) | 2016-08-18 | 2020-05-08 | 华邦电子股份有限公司 | 存储器装置的形成方法 |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040026730A1 (en) | 2002-08-08 | 2004-02-12 | Kostylev Sergey A. | Programmable resistance memory element with layered memory material |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100960208B1 (ko) * | 2005-07-29 | 2010-05-27 | 후지쯔 가부시끼가이샤 | 저항 기억 소자 및 불휘발성 반도체 기억 장치 |
| JP2007184419A (ja) | 2006-01-06 | 2007-07-19 | Sharp Corp | 不揮発性メモリ装置 |
| KR101186293B1 (ko) * | 2006-01-19 | 2012-09-27 | 삼성전자주식회사 | 배리스터를 포함하는 저항성 메모리 소자 및 그 동작 방법 |
| JP4594878B2 (ja) * | 2006-02-23 | 2010-12-08 | シャープ株式会社 | 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 |
| KR20080001504A (ko) | 2006-06-29 | 2008-01-03 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| JP4427560B2 (ja) | 2007-05-21 | 2010-03-10 | 株式会社東芝 | 不揮発性メモリ装置のデータ書き込み方法 |
| KR20090090563A (ko) * | 2008-02-21 | 2009-08-26 | 삼성전자주식회사 | 저항 기억 요소를 포함하는 반도체 소자 |
| KR20090126530A (ko) * | 2008-06-04 | 2009-12-09 | 삼성전자주식회사 | 저항성 메모리 소자 |
| US7974117B2 (en) * | 2008-10-30 | 2011-07-05 | Seagate Technology Llc | Non-volatile memory cell with programmable unipolar switching element |
| US20110002161A1 (en) * | 2009-07-06 | 2011-01-06 | Seagate Technology Llc | Phase change memory cell with selecting element |
-
2010
- 2010-01-08 KR KR1020100001878A patent/KR101652826B1/ko active IP Right Grant
- 2010-11-10 US US12/943,465 patent/US8472237B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040026730A1 (en) | 2002-08-08 | 2004-02-12 | Kostylev Sergey A. | Programmable resistance memory element with layered memory material |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110170331A1 (en) | 2011-07-14 |
| KR20110081623A (ko) | 2011-07-14 |
| US8472237B2 (en) | 2013-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101652826B1 (ko) | 반도체 소자 및 그 구동 방법 | |
| US9208873B2 (en) | Non-volatile storage system biasing conditions for standby and first read | |
| US9543009B2 (en) | Multiple layer forming scheme for vertical cross point reram | |
| US9171584B2 (en) | Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines | |
| US7742331B2 (en) | Nonvolatile semiconductor memory device and data erase/write method thereof | |
| US9230985B1 (en) | Vertical TFT with tunnel barrier | |
| JP5722874B2 (ja) | 垂直ビット線および片側ワード線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ | |
| US9269425B2 (en) | Low forming voltage non-volatile storage device | |
| CN102714057B (zh) | 合并1t-1r近4f2存储器单元的非易失性存储器阵列体系结构 | |
| US9472758B2 (en) | High endurance non-volatile storage | |
| US20160351722A1 (en) | Multiple Junction Thin Film Transistor | |
| EP2731109A2 (en) | Architecture for three dimensional non-volatile storage with vertical bit lines | |
| EP2731110A2 (en) | Architecture for three dimensional non-volatile storage with vertical bit lines | |
| US8947972B2 (en) | Dynamic address grouping for parallel programming in non-volatile memory | |
| WO2014137652A2 (en) | Vertical bit line tft decoder for high voltage operation | |
| KR20100104860A (ko) | 비휘발성 메모리 소자 | |
| WO2015017281A1 (en) | Shared-gate vertical-tft for vertical bit line array | |
| US9627009B2 (en) | Interleaved grouped word lines for three dimensional non-volatile storage | |
| KR102022419B1 (ko) | 가변 저항 메모리 장치 및 그 동작 방법 | |
| KR101202199B1 (ko) | 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품 | |
| JP2006120701A (ja) | 可変抵抗素子とその駆動方法、および半導体装置 | |
| US9679640B1 (en) | Multi-level reversible resistance-switching memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190731 Year of fee payment: 4 |