CN102714057B - 合并1t-1r近4f2存储器单元的非易失性存储器阵列体系结构 - Google Patents

合并1t-1r近4f2存储器单元的非易失性存储器阵列体系结构 Download PDF

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Abstract

非易失性存储器阵列体系结构包括在每个共用源极/漏极（中间）节点和数据线（或位线）之间的电阻性元件，在另外的类虚地阵列中具有耦接到同一字线的串联连接的晶体管。然而，每N+1个晶体管省略电阻性元件（或通常保持在低电阻状态中），以形成晶体管串。这获得了4F2*(N+1)/N的阵列密度，其对N的合理取值接近4F2阵列密度。这样的存储器阵列非常适合于在以下的三维存储器阵列中使用，该三维存储器阵列具有在衬底上的多个层级上彼此堆叠的不同存储器平面。

Description

合并1T-1R近4F2存储器单元的非易失性存储器阵列体系结构
技术领域
本发明涉及非易失性存储器阵列，更具体地涉及具有电阻性存储器元件的存储器阵列。 
背景技术
已知各种存储器阵列体系结构合并有可编程电阻器、可变电阻器、可切换电阻器元件、或电阻可以改变或其电阻可以从高电阻改变成低电阻状态或可以改变回高电阻状态的其他电阻器元件，以获得可编程并且非易失性的存储器阵列。这样的存储器阵列体系结构不能获得如诸如NAND闪速存储器阵列的其他类型存储器那样的阵列密度。然而，随着存储器技术继续缩放(scale)到更小的几何尺寸，电阻性存储器单元技术越来越有利。 
现在参考图1，示出了本领域中已知的存储器阵列200的示意图。示出了三条选择线202、204、206，以及两条参考线213、217和四条数据线212、214、216、218。数据线212、214和参考线213一起形成线集合208，以及数据线216、218和参考线217一起形成线集合210。数据线通常平行于参考线，并且两者通常都垂直于选择线。示出了与这些各种阵列线相关联的总共十二个不同的存储器单元。例如，存储器单元220与选择线204、数据线214和参考线213相关联。存储器单元220包括与开关器件224串联的可切换电阻器存储器元件222，其一起耦接在数据线214和参考线213之间。在Roy E.Scheuerlein的标题为“Apparatus and Method for reading an Array of Nonvolatile Memory Cells Including Switchable Resistor Memory Elements”的美国专利No.7,345,907中描述了实现这样的存储器阵列200的半导体结构。 
现在参考图2，示出了本领域中已知的存储器阵列150的示意图，其将上述的相连数据线对组合到用于访问两个存储器单元的单条数据线（位线）中。示出了三条字线（即选择线）172、174、176，以及三条感应线154、158、162和三条位线152、156、160。每个存储器单元包括与开关器件串联的可切换电阻器存储器元件，其一起耦接在感应线和位线之间。在Sheng Teng Tsu 的标题为“Common Bit/Common Source Line High Density 1T1R R-RAMArray”的美国专利No.6,801,448中描述了这样的存储器阵列150。 
发明内容
一般地，但不以任何方式限制本发明，本发明涉及一种使用可修改的电阻性存储器元件作为非易失性存储元件并且获得近4F2存储器单元尺寸的非易失性存储器阵列。概念上，存储器阵列包括在类虚地(vitual ground-like)阵列中在每个共用源极/漏极（中间）节点和数据线（或位线）之间的电阻性元件。然而，每N+1个晶体管省略电阻性元件，或通常将电阻性元件保持在低电阻状态中，以形成具有两个端节点的晶体管串，每个串与在端节点对之间的N条数据线相关联。这获得了4F2*(N+1)/N的阵列密度，其对N的合理取值接近4F2阵列密度。该存储器阵列非常适合于在以下的三维存储器阵列中使用，该三维存储器阵列具有在衬底上的多个层级上彼此堆叠的不同存储器平面。 
在一个方面中，本发明提供了一种非易失性存储器阵列，在某些实施例中其包括：第一和第二字线；与所述第一和第二字线基本上正交的第一复数M个数据线；第一晶体管串，包括第一复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第一晶体管串具有相应的第一和第二端节点并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点；第一复数M个电阻性元件，每个相应的电阻性元件耦接在所述第一复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间；第二晶体管串，包括第二复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第二字线耦接的栅极端子，所述第二晶体管串具有相应的第一和第二端节点并且具有在所述第二晶体管串的相邻晶体管之间的第二复数M个中间节点；以及第二复数M个电阻性元件，每个相应的电阻性元件耦接在所述第二复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间。 
在另一个方面中，本发明提供了一种用于在存储器阵列中使用的方法，所述存储器阵列具有字线、与所述字线正交的数据线、以及串联连接的晶体管的串，串的各晶体管具有与相同字线耦接的相应栅极端子，在一些实施例中所述方法包括：将第一字线偏置到用于第一操作模式的所选择的字线电平； 将第一晶体管串的第一和第二端节点偏置到用于所述第一操作模式的参考电平，所述第一晶体管串包括布置在所述第一和第二端节点之间的第一复数M+1个串联连接的晶体管，并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点，每个这样的晶体管具有与所述第一字线耦接的栅极端子；以及将与所述第一晶体管串相关联的第一复数M个数据线中的所选择的数据线偏置到与所述参考电平不同的用于所述第一操作模式的所选择的数据线电平；所述第一复数个数据线中的每个相应数据线通过第一复数M个电阻性元件中的相应电阻性元件耦接到所述第一复数M个中间节点中的相应中间节点；其中所述第一字线、第一和第二端节点、以及所选择的数据线的相应偏置协作以允许电流从所选择的字线通过所选择的电阻性元件流到所述第一晶体管串的两个相邻晶体管之间的中间节点，并且同时从所述中间节点流到所述第一晶体管串的所述第一端节点，并且从所述中间节点流到所述第一晶体管串的所述第二端节点。 
在此描述的发明概念中的每一个可以单独使用，或可以彼此结合使用。在几个方面中的本发明适合于具有非易失性存储器阵列的集成电路、用于操作这样的集成电路和存储器阵列的方法、以及用于合并这样的非易失性存储器阵列的系统。 
上述的发明内容仅是示范性的，并且不意在以任何方式限制本发明，本发明由所附的权利要求限定。本发明的其他方面、发明特征和优点可以从下面阐述的优选实施例的详细描述中显而易见。 
附图说明
通过参照附图，可以更容易理解本发明，并且其多个目的、特征和优点对于本领域技术人员将显而易见。 
标注为现有技术的图1是表示本领域中已知的存储器阵列体系结构的示意图。 
标注为现有技术的图2是表示本领域中已知的另一存储器阵列体系结构的示意图。 
图3是依据本发明的某些实施例的存储器阵列的示意图。 
图4是有助于描述图3中描述的存储器阵列的操作的示意图。 
图5是依据本发明的某些实施例的存储器阵列的示意图。 
图6是依据本发明的某些实施例的存储器阵列的等轴视图示意图。 
图7是依据本发明的某些实施例的存储器阵列的示意图。 
图8是依据本发明的某些实施例的存储器阵列的示意图。 
图9是实现依据本发明的某些实施例的示范性存储器阵列的半导体结构的截面图。 
图10是实现依据本发明的某些实施例的示范性存储器阵列的半导体结构的截面图。 
图11是实现依据本发明的某些实施例的示范性存储器阵列的半导体结构的截面图。 
图12是实现依据本发明的某些实施例的示范性三维存储器阵列的半导体结构的截面图，所述三维存储器阵列具有彼此堆叠的多个存储器层级并且在半导体衬底上。 
图13是实现依据本发明的某些实施例的示范性三维存储器阵列的半导体结构的截面图，所述三维存储器阵列具有彼此堆叠的多个存储器层级并且在半导体衬底上。 
图14是依据本发明的某些实施例的示范性存储器阵列的半导体布局的平面图。 
不同附图中使用相同的参考符号来指示相似或相同的项目。 
具体实施方式
存在具有至少两个不同的稳定电阻状态的材料。通过跨材料施加具有给定极性的电压，该类材料可以从高电阻状态切换到低电阻状态。为了将材料从低电阻状态切换回高电阻状态，可以施加具有相反极性的电压。 
这些材料中的一些可以在相对低的施加电压（例如两伏或更低）在电阻状态之间切换。这些特性使得这些材料对于在非易失性存储器阵列中使用有吸引力，所述非易失性存储器阵列即使在从设备移除电力时也保持他们的存储器状态。低电压切换对于降低设备中的能耗是有利的，但是必须克服许多挑战来提供操作合并有这样的材料的单元所需要的低电压和可逆电压，以及避免在读取期间的意外编程和/或擦除。 
一些材料可以在多于一个的稳定电阻状态之间、例如在高电阻状态和低电阻状态之间可逆地切换。对于某些材料，在一个方向上通过施加称为置位 (set)电压幅度的某个幅度的电压来实现从高电阻状态到低电阻状态的转换，而在相反方向（即相反极性）上通过施加称为复位(reset)电压幅度的电压幅度来实现从低电阻状态到高电阻状态的反向转换。示范性可变电阻材料包括许多情况，其中置位阈值电压小于1伏，并且一些低至200mv，这使得他们适于缩放。例如，在名称为“Programmable Metallization Cell Structure and Method of Making Same”的美国专利No.5,896,312中描述了可编程的金属化单元（PMC）技术，通过引用将上述申请的公开内容全部合并于此。 
在Roy E.Scheuerlein的名称为“Switchable Resistor Memory with Opposite Polarity Write Pulses”的美国专利No.7,426,128（下文中称为“Scheuerlein I”申请）中以及Roy E.Scheuerlein和Christopher J.Petti的名称为“Memory Cell Comprising a Thin Film Three-Terminal Switching Device Having a Metal Source and/or Drain Region”的美国申请No.11/179,095（下文中称为“Scheuerlein II”申请）中描述了合并硫属化物玻璃的电阻性元件存储器单元，通过引用将上述两个申请中的每个的公开内容全部合并于此。 
现在参考图3，存储器阵列230与虚地阵列具有某些类似性，该类似性在于：选择线（或字线）耦接到共享共用源极/漏极节点的多个晶体管中的每个。在典型的虚地阵列中，相应的数据线（或位线）将被连接到在串的相邻晶体管之间的每个相应的共用源极/漏极节点。然而，在存储器阵列230中，相应的电阻性元件被耦接在相邻晶体管之间的每个相应的源极/漏极节点（即中间节点）和每个相应的数据线之间，并且每N+1个晶体管省略电阻性元件（或如下面所描述的，通常被保持在低电阻状态中）。这样的存储器阵列获得了4F2*(N+1)/N的阵列密度，其对N的合理取值接近4F2阵列密度。 
在存储器阵列230中，从其省略电阻性元件的共用源极/漏极节点替代地被连接到地，由此限定在每对端节点之间的沿着每个选择线的晶体管串。例如，与字线232相关联的第一晶体管串270从端节点250延伸到端节点260，并且包括限定中间节点252、254、256、258的晶体管240、242、244、246、248。电阻性元件262、264、266、268分别被耦接在中间节点252、254、256、258和数据线272、274、276、278之间。端节点250、260都被连接到地。 
现在参考图4，描述了存储器阵列230的操作。为了访问特定的存储器单元，将与该单元相关联的字线驱动到用于给定操作模式的适当选择的电压电平，其接通相关联的串中的所有晶体管。这些晶体管用作串行访问的下拉 串，并且提供两个不同的电流路径。一个路径流到（或来自）在串的左端处的参考节点，并且另一个电流路径流到（或来自）在串的右端处的参考节点。 
假定要访问（例如读取、编程或擦除）电阻性元件264。将选择线232驱动到适当的电压以接通晶体管240、242、244、246和248，并且将选择的数据线274驱动到或偏置在对阵列的操作模式适当的电压，诸如读取电压VREAD、写或编程电压VPROG或擦除电压VERASE。这经由各种中间节点252、254、256和258提供了从选择的数据线274通过选择的电阻性元件264到达每个地节点250、260的双电流路径（或如果所选择的数据线电压为负，电流从两个地节点250、260进入选择的数据线）。如果串晶体管240、242、244、246和248“足够强”（例如足够大和/或足以接通，每个中间节点252、254、256、258的电压将被保持为非常接近于地，并且选择的数据线274电压的大部分将印加(impress)在选择的电阻性元件264两端。未选择的数据线272、276和278可以被偏置在地或保持浮置，其防止在未选择的电阻性元件262、266和268两端具有显著的电压。因此，可以忽略的电流将流过未选择的元件，并且这些未选择的元件都将不被干扰。 
由于串270中的晶体管本质上是串联的，所以给定节点的电压降取决于该节点到地节点（即连接到地的端节点）的距离。换句话说，串中的晶体管的数目越大，串越不能够将中间节点维持在地电势或其附近，特别是在串的中间处或附近（即离地节点最远）的中间节点尤其如此。重要的是，每个这样的中间节点252、256、258的电压应充分低于对给定的操作模式适当的干扰电压，否则对选择的电阻性元件的访问将干扰在选择的晶体管串内的未选择的电阻性元件。因而，尽管选择较大的N（即串中的晶体管的数目）将改进存储器阵列效率，但是这样的存储器阵列对编程或擦除干扰效果更敏感。 
即使某个量的存储器单元干扰在编程或擦除中是不可避免的，但是通过确保这样的干扰效果不过于累积，这样的存储器阵列也仍然可操作。例如，对于沿着字线的所有单元，如果在对任何这样的单元重新编程之前定期地擦除沿着字线的所有单元，则存在的累积效果有限。 
对于给定存储器单元的编程干扰量与每个晶体管串（其可以被视为“扇区”）中的单元的数目乘以允许每个扇区被编程的编程周期的数目的积成比例。降低每个串的单元的数目N或降低编程周期的数目将降低干扰效果。例如，如果干扰量太高，则可以限制编程周期的数目以降低该干扰。例如，对 于N的给定选择，如果存储器单元易受同一串内的其他单元的重复编程干扰，则可以通过将每个单元限制为仅被编程一次，然后要求在对任何存储器单元进行第二次编程之前对整个串进行块擦除，来改进总编程干扰。这将总干扰限制到任何给定单元未被选择因而经受干扰效果的可预测的周期数目。 
应注意的是，读取电压VREAD、编程电压VPROG或擦除电压VERASE中的任何一个相对于地可以为正或负，因为优选地在存储器单元中不包括与电阻性元件串联的二极管或其他电流操纵(steering)器件。这提供了利用可逆极性的电阻性元件（例如置位/复位电阻技术）的机会。此外，因为存储器单元优选地不包括串联二极管，所以可以利用更低电压，特别是对于编程电压VPROG或擦除电压VERASE可以利用更低电压。对于某些电阻性元件技术，有用的编程电压VPROG可以低至1V，或对于某些PMC类型的单元甚至更低。 
现在参考图5，示出了存储器阵列300，如同之前，每个N+1个中间节点省略了电阻性元件以限定端节点，但是将这些端节点连接到参考阵列线而不是地。例如，与选择线232相关联的第一晶体管串340从端节点320延伸到端节点330，并且包括限定中间节点322、324、…、326、328的晶体管310、312、…、314、316、318。电阻性元件332、334、…、336、338分别耦接在中间节点322、324、…、326、328和数据线342、344、…、346、348之间。端节点320被连接到参考阵列线350，因为替代地省略否则存在的电阻性元件331，而端节点330被连接到参考线352，因为省略否则存在的电阻性元件339。 
参考线350、352优选地平行于数据线342、344、…、346、348横穿阵列，并且可以被类似于数据线进行制作，除了缺少电阻性元件之外。这可以改进存储器阵列的规则性，并且帮助获得改进的密度。在操作中，如上所述，这些参考线350、350可以被偏置到地，但是也可以被偏置到任何适当的参考电压。例如，如果这样的参考线被偏置到正参考电压，则可以利用可逆极性的电阻性元件，而不需要负电压，诸如通过施加在参考电压之上的数据线电压来对存储器单元进行编程（或置位），以及施加在参考电压之下的数据线电压来对存储器单元进行擦除（或复位）。 
应注意，每个晶体管串或扇区可以包括四个晶体管，多于四个晶体管，或小于四个晶体管。为了便于解码器设计，每个串的晶体管的数目优选地是二的整数幂，但不需要这样。 
现在参考图6，以等轴视图示出了示意图，以帮助描述图5中所示的存储器阵列300的电路拓扑、以及示范性物理拓扑。如该图直观表明地，诸如数据线和参考线的阵列线形成在晶体管串之上，并且电阻性元件垂直地布置在晶体管串的公用源极/漏极节点（即串的中间节点）和相关联的数据线之间。诸如通孔(via)362的垂直连接将每个端节点连接到相关联的参考线。在图5中所示的存储器阵列300的另一个示范性拓扑中，数据线和参考线可以形成在晶体管串和相关联的选择线之下。下面描述这两个结构的示例。 
现在参考图7，描述了存储器阵列400，其除了完全没有省略电阻性元件之外类似于图5中所示的存储器阵列。代替每N+1个晶体管移除存储器单元，该存储器单元（例如331、339）保留在适当位置，但是一般地被维持在低电阻状态，并且不用于存储数据。以此方式，晶体管串的端节点通过低电阻“未使用”的存储器单元耦接到地。结果，可以如之前所述来进行基本阵列操作。 
现在参考图8，描述了存储器阵列500，其合并了参考线来代替地连接，但是其他与图7中所示相同。这里，晶体管串的端节点通过低电阻“未使用”的存储器单元耦接到参考线（例如地）。由于如同数据线，参考线包括与每个字线相关联的电阻性元件，所以在与数据线相关联的存储器单元准备好使用之前，优选地执行初始化或其他过程以确保将与参考线相关联的未使用的电阻性元件置于低电阻状态。这可以例如通过将同一选择线上的一对相邻电阻性元件设置为其低电阻状态来实现，其中一个电阻性元件与参考线相关联（并且其将变成“未使用”的存储器单元），并且另一个电阻性元件与参考线的任一侧上的邻近数据线（例如相邻晶体管串的最外部数据线）相关联。然后，将邻近的电阻性元件复位为其高电阻状态，仅将未使用的元件保留为其低电阻状态。在该示例中，因为不存在对单个数据线的独立控制，所以一对邻近的元件都被“编程”，除非一个这样的数据线（参考线）已具有低电阻存储器单元。 
例如，在初始化期间，电阻性元件331（其随后变成“未使用的”元件）和电阻性元件332都被置位，然后电阻性元件332被复位。存储器阵列的进一步操作可以如上所述地进行。可以注意到，这需要编程的单元具有非常低的电阻，使得晶体管串和未使用的单元两端的压降不会导致任何干扰。在该示例中，块操作对应于电阻性元件的低-到高转换，接着根据要写入的数据将未使用的单元以及特定的其他电阻性元件置成低电阻状态。优选地，在这样 的块操作期间电阻性元件不应被“触动(touched)”（即在未使用的电阻性元件两端置有偏压），这将使这样的未使用的电阻性元件保留为其高电阻状态。 
作为另一个示例，考虑颠倒如上所述的“编程”和“擦除”的含义，使得“擦除”功能对应于将电阻器置成低电阻状态（即置位），并且“编程”功能对应于将电阻器置成高电阻状态（即复位）。对应于沿着字线或字线的一部分的一个或多个串的存储器块可以被“块擦除”以将该块内的所有电阻性元件置成其相应的低电阻状态，包括对应于参考线的那些电阻性元件（即“未使用的”元件）以及对应于实际用于存储数据的“结构”位线的剩余电阻性元件。然后，特定的存储器单元可以依据要写入的数据被选择性地“编程”以将这样的电阻性单元置成其相应的高电阻状态。在该示例中，块操作对应于电阻性元件的高-到-低转换。这样的块操作触动每个存储器单元，包括未使用的单元。 
对于任一类型的块操作，一旦将未使用的存储器单元置成其低电阻状态，则重要的是确保相关联的参考线停留在编程干扰水平之下的电压。 
这样的存储器阵列保持其结构的规则性，即使对于参考线也如此。这提供了某些引入注意的可能性。例如，可以在不预先确定每个串中的晶体管的数目的情况下制作存储器阵列，然后在制作之后对其进行“配置”以优化阵列的速度（N的较小值）或密度（N的较大值）。此外，可以使用在过程流中“晚”确定每个串中的晶体管的数目的过程来制作存储器阵列，使得可以更好地管理存货。单个集成电路也可以包括两个或更多个阵列配置，每个用不同的值N单独进行优化。单个存储器阵列可以包括具有不同的值N的耦接到同一字线的晶体管串。 
存储器阵列500还示出了与选择线232相关联的一侧晶体管串502具有就在晶体管506“外部”的单个端节点320，其与用于与选择线232相关联的晶体管串340的端节点共用。在更广的意义上，沿着同一选择线的两个相邻晶体管串的端节点耦接在一起。这样的耦接可以是直接的耦接，如在此描述的，或可以是通过触点、通孔或甚至栅极连接到选择线的“额外”晶体管间接耦接。如在存储器阵列500中描述的，相邻晶体管串502和340的共用端节点一起通过未使用的晶体管331耦接到参考线350。 
在某些实施例中，存储器阵列可以包括作为最外部阵列线的参考线，但是这样的参考线将不被两个晶体管串共享，因此将导致较差的阵列效率。优 选地，每个参考线被在给定字线或选择线上的两个相邻晶体管串共享，并且最外部的阵列线是结构化的(architectural)数据线，如图8中描述的。 
在某些实施例中，参考线可以常规地被偏置在地电势，如未选择的数据线那样，并且所选择的数据线（用于给定的操作模式）被偏置在正电势以给予在所选择的电阻性元件两端的正电势，或被偏置在负电势以给予在所选择的电阻性元件两端的负电势。然而，参考线可以被偏置在非地电压。例如，在给定的操作模式（例如编程、擦除等）中，参考线可以被偏置在中间电平电压（例如1/2VDD），并且所选择的数据线被偏置在更高的电压（例如VDD）或更低的电压（例如地）以给予在所选择的电阻性元件两端的正电压或负电压，同时保持所有电路电压在非负电势。 
应注意，至少在某些适当的时间（例如在特定的操作模式期间），每个晶体管串的两个端节点中的每一个耦接到传递参考电势的相关联的参考节点。端节点可以直接耦接到在整个存储器阵列上可访问的参考电势节点，诸如形成在与字线和数据线不同的互连层级上的平面。在这样的情况下，与每个端节点相关联的参考节点是一个并且相同的参考节点。在其他实施例中，端节点可以直接耦接到阵列线，由此导致专用的参考线，或可以诸如通过电阻性元件间接耦接到阵列线。在这样的情况下，与每个端节点相关联的参考节点是横穿存储器阵列的不同的阵列线，但是最终耦接为向给定的晶体管串传递相同的参考电压。这样的参考线可以一起连接到存储器阵列的外部（和/或下面）。也可以使用多个相邻的参考线来降低参考线的电阻，由此提供将晶体管串保持为参考电势的更佳阻抗，但是这将降低阵列效率。可以通过在两个相邻的晶体管串的端节点之间包括额外串联的晶体管，以保持存储器阵列的梯级规则性的方式，来提供一对相邻的参考线。该额外的晶体管将仅仅短路在两个相邻的端节点之间的连接，并且因而仍然将相邻的端节点耦接在一起，如上所述。在某些实施例中，可以将参考线“栅格化”在不同的互连层级上，以也向参考电压提供较低的阻抗。 
存在各种可以实现这样的存储器阵列体系结构的物理单元结构。现在参考图9，示出了与在图5中描述的阵列相对应的示范性存储器阵列550的一部分的截面图。基本平行的数据线342、344、346、348（在截面图中示为延伸到页面外）布置在参考线350、352之间。数据线和参考线上面，并且优选与他们垂直地延伸的，是基本平行的选择线232。这样的选择线232与栅极 介质层552和沟道层54共同延伸。晶体管310、312、314、316、318分别布置在每对相邻的数据线342、344、346、348之间、以及在每个相邻的数据线和参考线350、352之间。例如，晶体管沟道312形成在N+源极/漏极区322和源极/漏极区324之间。电阻性元件与每个数据线相关联。例如，电阻性元件334布置在源极/漏极区324和数据线344之间。 
在某些实施例中，可切换的电阻器存储器元件334包括位于两个电极134、136之间的硫属化物层132。硫属化物层132是非结晶质的，并且在形成时是高电阻，所以可切换的电阻器存储器元件334最初处于高电阻状态。优选地，可切换的电阻器存储器元件334是包含硫属化物的锗。电极136是移动金属离子的源，优选地为银，并且可以被认为阳极。电极134是将不容易提供移动金属离子的任何导体，例如钨、铝、镍、铂、或重掺杂的半导体材料，并且可以被认为阴极。如可以看到的，阴极在电阻器的共用源极/漏极侧，而阳极（即移动离子的存贮器）在电阻器的数据线迹线侧。可以使用N+掺杂的多晶硅层138来将掺杂物上扩散到沟道层554，以形成源极/漏极区324。 
选择晶体管310、312、314、316、318中的每个优选是由约200至500埃厚的沉积Si、Si-Ge合金或Ge、以及HDP硅氧化物栅极层552和字线232形成的薄膜晶体管（TFT）。包含锗或硅-锗合金可以提供较低的阈值电压和/或较低的电阻性开关器件。这对具有特别低的阈值电阻器材料的存储器单元或缩放技术是优选的，其中期望降低诸如选择线电压（由于器件的较低Vt）和漏极-源极电压（由于具有SiGe合金的器件的较高移动性）的电压。选择线232可以是任何适当的导体，诸如掺杂多晶硅然后矽化（salicided）或含钨的材料。波纹沟道降低短沟道效应并且允许在数据线迹线之间非常小的间隔，而没有过渡的短沟道效应。在上述的Scheuerlein I和Scheuerlein II申请中更完整描述了这样的存储器单元的额外制造细节。此外，在这些应用中描述了适合与在此描述的技术一起使用的其他技术。 
存储器阵列550也可以表示用于实现在图8中描述的存储器阵列500的示范性结构。在这样的阵列中，每个参考线与数据线在结构上相同。例如，参考线350将与数据线344相同，包括其电阻性元件334。 
现在参考图10，以截面图描述了另一个半导体结构，其形成在晶体管串之上的位线（类似于图6中所示）。该结构可以被视为颠倒的TFT单元，对 于每个单元具有晶体管。在Michael A.Vyvoda等人的名称为“Inverted Staggered Thin Film Transistor with Salicided Source/Drain Structures and Method of Making Same”的美国专利No.6,815,781中描述了用于实现这样的存储器结构的示范性结构和方法，具有适当的修改，通过引用将上述申请的公开内容全部合并于此。 
现在参考图11，以截面图描述了另一个半导体结构，其包括形成在半导体层656中的SOI晶体管，半导体层656经由形成在介电层658中的垂直电阻器664连接到掩埋的位线662（形成在衬底660中）。 
在此描述的存储器阵列体系结构非常适合于在以下的三维存储器阵列中使用，该三维存储器阵列具有在衬底上的多个层级(level)上彼此堆叠的不同存储器平面。现在参考图12，示出了表示三维存储器阵列700的阵列线的截面图。描述了四个存储器层级（即“存储器平面”），每个层级包括被示为垂直于页面平面的多个共面阵列线（数据线和参考线）。每个存储器层级也包括多个选择线（在该实施例中还被描述为字线），其中的一个（每个存储器层级）被示为在页面上从左到右横穿。为了清楚起见，与图5中示出的实施例一致，标注了数据线中的四个。 
在某些实施例中，FET可以是适于形成在这样的具有多于一个层级的存储器单元因而形成高密度存储器器件的单块三维存储器阵列中的薄膜晶体管。在这样的实施例中，存储器单元可以至少部分形成在半导体衬底中。在其他实施例中，包括上面描述的许多实施例，存储器单元整体形成于在这样的衬底之上形成的层中，包括非半导体衬底。在此描述的某些图可以表示这样的三维存储器阵列的一个存储器层级，并且也可以表示二维阵列的单个存储器层级。 
现在参考图13，示出了表示三维存储器阵列750的阵列线的截面图。描述了四个存储器层级。每个存储器层级也包括多个选择线，其中的一个（每个存储器层级）被示为在页面上从左到右横穿。然而，共面数据线和参考线的层被布置在数据线之上（即在基础衬底之上的更大高度）的存储器平面以及布置在数据线之下的存储器平面两者共享。为了清楚起见，与图5中示出的实施例一致，标注了数据线中的四个。这样的存储器阵列750可以例如通过将如图9中所示的存储器平面堆叠在如图10中所示的存储器平面之上来实现，其中参考线和数据线在两个存储器平面之间公用。也可以使用如在此所 指出的其他存储器单元技术来实现这样的垂直共享的数据线阵列。 
现在参考图14，描述了示范性存储器阵列800的半导体结构的平面图，存储器阵列800可以使用形成在半导体衬底中的晶体管来实现，诸如二维（即单个存储器平面）存储器阵列。两个字线802、804被示为水平横穿阵列800，在与有源区826、828的每个交叉点处形成晶体管。参考线810、818和位线812、814、816、820被示为于字线之上垂直横穿。位线812、814、816、820和有源区826、828的每个相应交叉点包括耦接在之间的相应的垂直电阻性元件（诸如被标注为822的元件）。参考线810、818和有源区826、828的每个相应交叉点（即晶体管串“端结点”）包括耦接在之间的相应的金属-有源区触点（诸如被标注为824的元件）。在其他实施例中，参考线可以通过与耦接在中间结点和数据线之间的电阻性元件等同的电阻性元件耦接到有源区端结点。 
在上述的各种实施例中，选择线可以被设想为字线，并且字线可以被设想为位线。尽管认为这样的术语在本领域对于许多类型的存储器阵列结构被许多人广泛采用，但是这样的术语某种程度上可以暗示存储器阵列的特定组织，诸如字宽、页面大小、块大小等，其可能是有限制的并且在此是非故意的。如在此使用的，诸如选择线和数据线的术语的使用不意味着含有关于术语字线和位线的任何区别之意。此外，在一些实施例中的某些参考线可以被描述为地线，但是应理解这样的线通常更多被认为参考线，其可以或可以不耦接到地。 
预期在此描述的非易失性存储器阵列结构和技术与广泛不同的两端子非易失性电可控电阻器一起使用，包括其电阻可以通过应用特定电压/电流条件而连续变化的那些，以及包括其电阻可以通过应用特定电压/电流条件而被置于两个稳定电阻状态中的任何一个的那些，其在此被共同称为“电阻性元件”和/或“电阻器元件”，而不意在排除某些类型的这样电阻器技术和结构。各种偏置条件将取决于选择的电阻器技术和提供的操作模式。在Tianhong Yan和Luca Fasoli于2009年9月20日提交的、名称为“Continuous Programming of Non-Volatile Memory”的共同未决美国申请No.12/563,140中描述了可以与在此描述的技术一起有效使用的各种不同类型的电阻性元件，通过引用将上述申请的公开内容全部合并于此。此外，上面引用的PMC单元可以与在此描述的技术一起有效使用。而且，尽管特别预期了不具有二极管的电阻性元件， 但是可以包括二极管或其他操纵器件的其他电阻性元件可以与在此描述的技术一起有效使用。 
在Petti于2005年6月2日提交的名称为“Rewriteable Memory Cell Comprising a Transistor and Resistance-Switching Material in Series”的美国专利申请No.11/143,269中描述了包括晶体管和电阻性切换存储器元件的另一种单块三维存储器阵列，该专利由本发明的受让人所拥有，因此通过引用合并于此。在此描述的电阻性切换材料利用相同极性的电压进行置位和复位。由于将低电阻状态改变成高电阻状态的非常低的复位电压而出现读取干扰的风险。这样的存储器单元同样有利地利用在极性上与置位电压相反的读取电压进行读取。在该情况下，读取电压可以在极性上与置位和复位电压两者相反。 
如在此所使用的，假定置位状态是低电阻状态，而假定复位状态是高电阻状态。置位动作用于将存储器单元电阻器置于置位状态；类似地，复位动作用于将存储器单元电阻器置于复位状态。置位阈值是正向，并且复位阈值是反向。尽管术语“编程”和“擦除”可以频繁地分别与“置位”和“复位”相关联，但是上面描述的示例证实不需要这样的关联。例如，如上所述，块擦除功能在某些实施例中可以对应于“置位”所有电阻性元件，但是在其他实施例中可以对应于“复位”所有电阻性元件。如此，术语“编程”和“擦除”在这里使用的上下文中应是清楚的，并且不应限制性地解释为隐含电阻性元件的特定偏置条件或特定状态改变，也不必对应于诸如在产品数据表或文献中使用的术语。 
短语“将存储器单元编程为置位状态”和“将存储器单元内的可切换电阻器存储器元件编程为置位状态”以及“将存储器单元编程为低电阻状态”和“将存储器单元内的可切换电阻器存储器元件编程未低电阻状态”和“将存储器单元内的电阻性元件置于低电阻状态”在此可以交换使用，并且不应从这样的使用中推断出微妙的不同，即使从用户的角度来看，使用诸如“复位”或“擦除”或“块擦除”术语来描述这样的动作。 
在最优选的实施例中，存储器阵列支撑件形成在存储器下面的衬底中，并且必须进行从阵列的数据线、参考线和选择线的端部到该电路的电连接。在Scheuerlein等人的名称为“Word Line Arrangement having Multi-Layer Word Line Segments for Three-Dimensional Memory Array”的美国专利No.6,879,505中描述了进行这些连接同时最小化使用衬底区域的有利方案，通过引用将上 述申请的公开内容合并于此。此外，在一些实施例中，这样的支撑电路可以包括以在衬底上面形成的三维存储器阵列下面的棋盘方式布置的选择线解码器和数据线解码器。在于2004年5月11日授权的美国专利No.6,735,104中可以找到关于示范性棋盘布置的额外信息，通过引用将上述申请的内容全部合并于此。 
如在此使用的，“耦接”意味着直接或间接，诸如通过介入组件或结构。单块(monolithic)三维存储器阵列是其中多个存储器层级形成在单个衬底（诸如晶片）之上、没有介入衬底的阵列。形成一个存储器层级的层直接沉积或生长在一个或多个现有层上。相比而言，已通过在分开的衬底上形成存储器层级并且将存储器层级彼此粘附来构造堆叠的存储器，如在Leedy的名称为“Three dimensional structure memory”美国专利No.5,915,167中所描述的。衬底可以在粘结之前从存储器层级变薄或移除，但是由于存储器层级最初形成在分开的衬底上，所以这样的存储器不是真正的单块三维存储器阵列。 
形成在衬底之上的单块三维存储器阵列至少包括在衬底之上的第一高度形成的第一存储器层级和在与第一高度不同的第二高度形成的第二存储器层级。在这样的多层级阵列中，可以在衬底之上形成三、四、八或实际上任何数目的存储器层级。 
基于本公开的教导，预计本领域的普通技术人员将容易实践本发明。相信在此提供的各种实施例的描述提供了本发明的足够了解和细节，以使得普通技术人员能够实践本发明。虽然如此，为了清楚起见，没有示出和描述在此描述的实现方式的所有常规特征。当然，应理解在开发任何这样的实际实现方式中，必须进行许多特定于实现方式的判定，以获得开发者的特定目的，诸如遵守和应用以及企业相关的约束，并且特定目的将随实现方式以及开发者而变化。此外，应理解，这样的开发努力可能是复杂和耗时的，但是仍然是本领域技术人员受益于本公开的常规接受的设计。 
例如，在开发商业可行的产品中，认为关于每个阵列或子阵列内的存储器单元的数目的判定、为字线和位线预解码器和解码器电路以及位线感测电路选择的特定配置、以及字线组织都是本领域技术人员在实践本发明时所面对的典型设计判定。如本领域中所公知的，实现各种行和列解码器电路用于基于地址信号以及可能基于其他控制信号来选择存储器块和所选择的块内的字线和位线。虽然如此，尽管认为需要设计努力的仅仅常规练习来实践本发 明，但是这样的设计努力可能导致额外的发明性努力，如同在开发费力的竞争产品时经常发生的。 
尽管一般地假定了电路和物理结构，但是如广泛公认的，在现代半导体设计和制造中，物理结构和电路可以嵌入在适合于在随后的设计、测试或制造阶段中以及在最终制造的半导体集成电路中使用的计算机可读的描述性形式。预期本发明包括电路、相关的方法和操作、用于制造这样的电路的相关方法、以及这样的电路和方法的计算机可读介质编码，所有如在此所描述的、以及如在所附权利要求中限定的。如在此使用的，计算机可读介质至少包括硬盘、带或其他磁、光半导体（例如闪速存储卡、ROM）或电子介质。电路的编码可以包括电路图解信息、物理布局信息、行为仿真信息，和/或可以包括可以表示或传送电路的任何其他编码。 
上面的描述仅仅描述了本发明的许多可能的实现方式中的几个。为此，该详细的描述旨在说明，而不是限制。可以基于在此阐述的描述来进行在此公开的实施例的变化和修改。仅仅下面的权利要求（包括所有等同物）用于限制本发明的范围。 

Claims (20)

1.一种存储器阵列，包括：
第一和第二字线；
与所述第一和第二字线基本上正交的第一复数M个数据线；
第一晶体管串，包括第一复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第一晶体管串具有相应的第一和第二端节点并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点；
第一复数M个电阻性元件，每个相应的电阻性元件耦接在所述第一复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间；
第二晶体管串，包括第二复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第二字线耦接的栅极端子，所述第二晶体管串具有相应的第一和第二端节点并且具有在所述第二晶体管串的相邻晶体管之间的第二复数M个中间节点；以及
第二复数M个电阻性元件，每个相应的电阻性元件耦接在所述第二复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间，
其中
对于第一复数M个中间节点中的每个中间节点，仅第一晶体管串的相应相邻晶体管和第一复数M个电阻性元件的相应电阻性元件连接到该中间节点；并且
对于第二复数M个中间节点中的每个中间节点，仅第二晶体管串的相应相邻晶体管和第二复数M个电阻性元件的相应电阻性元件连接到该中间节点。
2.根据权利要求1所述的存储器阵列，其中：
所述相应的第一和第二晶体管串的所述相应的第一和第二端节点中的每一个耦接到相关联的参考节点，用于有时向所述相应的第一和第二晶体管串的所述相应的第一和第二端节点传递参考电压。
3.根据权利要求2所述的存储器阵列，其中：
耦接到所述第一晶体管串的所述第一端节点的相关联的参考节点构成布置为与所述第一复数M个数据线平行的第一参考线；
耦接到所述第一晶体管串的所述第二端节点的相关联的参考节点构成布置为与所述第一复数M个数据线平行的第二参考线；
耦接到所述第二晶体管串的所述第一端节点的相关联的参考节点构成所述第一参考线；
耦接到所述第二晶体管串的所述第二端节点的相关联的参考节点构成所述第二参考线；以及
所述第一复数M个数据线布置在所述第一和第二参考线之间。
4.根据权利要求3所述的存储器阵列，其中：
所述相应的第一和第二参考线直接连接到所述第一和第二晶体管串的所述相应的第一和第二端节点。
5.根据权利要求3所述的存储器阵列，进一步包括：
与所述第一和第二字线基本正交的第二复数N个数据线；
第三晶体管串，包括第三复数N+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第三晶体管串具有相应的第一和第二端节点并且具有在所述第三晶体管串的相邻晶体管之间的第三复数N个中间节点；
第三复数N个电阻性元件，每个相应的电阻性元件耦接在所述第三复数N个中间节点的相应一个和所述第二复数N个数据线的相应一个之间；以及
第三参考线，与所述第二复数N个数据线平行并且与所述第三晶体管串的第二端节点耦接；
其中，所述第三晶体管串的第一端节点耦接到所述第一晶体管串的第二端节点；以及
其中所述第二复数N个数据线布置在所述第二和第三参考线之间。
6.根据权利要求5所述的存储器阵列，其中M不等于N。
7.根据权利要求3所述的存储器阵列，进一步包括：
多个参考线电阻性元件，每一个将所述第一和第二晶体管串的相应一个的所述第一和第二端节点的相应一个耦接到其相关联的参考节点。
8.根据权利要求7所述的存储器阵列，其中：
所述第一和第二参考线中的每一个在结构上与所述第一复数M个数据线中的各数据线相同；以及
所述多个参考线电阻性元件中的每一个在结构上与所述第一复数M个电阻性元件中的各电阻性元件相同。
9.根据权利要求8所述的存储器阵列，其中：
M的值可配置，从而可以在制造后选择构成给定晶体管串的晶体管的数目。
10.一种用于在存储器阵列中使用的方法，所述存储器阵列具有字线、与所述字线正交的数据线、以及串联连接的晶体管的串，串的各晶体管具有与相同字线耦接的相应栅极端子，所述方法包括：
将第一字线偏置到用于第一操作模式的所选择的字线电平；
将第一晶体管串的第一和第二端节点偏置到用于所述第一操作模式的参考电平，所述第一晶体管串包括布置在所述第一和第二端节点之间的第一复数M+1个串联连接的晶体管，并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点，每个这样的晶体管具有与所述第一字线耦接的栅极端子；以及
将与所述第一晶体管串相关联的第一复数M个数据线中的所选择的数据线偏置到与所述参考电平不同的用于所述第一操作模式的所选择的数据线电平，所述第一复数个数据线中的每个相应数据线通过第一复数M个电阻性元件中的相应电阻性元件耦接到所述第一复数M个中间节点中的相应中间节点；
其中对于第一复数M个中间节点中的每个中间节点，仅第一晶体管串的相应相邻晶体管和第一复数M个电阻性元件的相应电阻性元件连接到该中间节点；以及
其中所述第一字线、所述第一和第二端节点、以及所选择的数据线的相应偏置协作以允许电流从所选择的字线通过所选择的电阻性元件流到所述第一晶体管串的两个相邻晶体管之间的中间节点，并且同时从所述中间节点流到所述第一晶体管串的所述第一端节点，并且从所述中间节点流到所述第一晶体管串的所述第二端节点。
11.根据权利要求10所述的方法，进一步包括：
将与所述第一晶体管串相关联并且布置在所述第一和第二端节点之间的第一复数M个数据线的未选择数据线偏置到用于所述第一操作模式的未选择数据线偏置条件，所述用于所述第一操作模式的未选择数据线偏置条件被选择为防止在与每个相应的未选择数据线相关联和与所述第一晶体管串相关联的每个相应电阻性元件两端具有显著的电压。
12.根据权利要求11所述的方法，其中所述用于所述第一操作模式的未选择数据线偏置条件包括浮置条件。
13.根据权利要求11所述的方法，其中所述用于所述第一操作模式的未选择数据线偏置条件包括与所述参考电平基本相等的电压。
14.根据权利要求11所述的方法，进一步包括：
将所述第一字线偏置到用于第二操作模式的所选择的字线电平；
将所述第一晶体管串的第一和第二端节点偏置到用于所述第二操作模式的参考电平；
将与所述第一晶体管串相关联的所述第一复数M个数据线的所选择的数据线偏置到用于所述第二操作模式的所选择的数据线电平；
其中所述第一字线、所述第一和第二端节点、以及所选择的数据线的相应偏置协作以允许电流从第一和第二端节点两者同时流到所述第一晶体管串的两个相邻晶体管之间的中间节点，然后通过所选择的电阻性元件流到所选择的数据线。
15.根据权利要求11所述的方法，其中偏置所述第一晶体管串的所述第一和第二端节点包括：
将分别耦接到所述第一晶体管串的所述第一和第二端节点的第一和第二阵列线偏置到用于所述第一操作模式的所述参考电平，所述第一和第二阵列线被布置为平行于与所述第一晶体管串相关联的所述第一复数M个阵列线。
16.根据权利要求15所述的方法，其中：
所述第一和第二阵列线分别构成直接连接到所述第一晶体管串的相应的第一和第二端节点的第一和第二参考线。
17.根据权利要求15所述的方法，其中：
所述第一和第二阵列线通过相应的第一和第二电阻性元件分别耦接到所述第一晶体管串的所述相应的第一和第二端节点；以及
所述方法进一步包括通常将所述第一和第二电阻性元件维持在低电阻状态，而不是将数据存储在所述第一和第二电阻性元件中。
18.根据权利要求17所述的方法，进一步包括：
选择M的值，从而可以在制造后选择构成给定晶体管串的晶体管的数目；
其中所述第一和第二阵列线中的每一个在结构上与所述第一复数M个数据线中的各数据线相同；以及
其中所述第一和第二电阻性元件中的每一个在结构上与所述第一复数M个电阻性元件中的各电阻性元件相同。
19.根据权利要求11所述的方法，进一步包括：
执行块操作以将所述第一和第二电阻性元件以及所述第一复数M个电阻性元件中的每一个置于低电阻状态；然后
依据要写入到所述存储器阵列中的数据，选择性地将所述第一复数M个电阻性元件中的个别电阻性元件置于高电阻状态。
20.根据权利要求11所述的方法，进一步包括：
执行块操作以将所述第一和第二电阻性元件以及所述第一复数M个电阻性元件中的每一个置于高电阻状态；然后
将所述第一和第二电阻性元件置于低电阻状态；以及
依据要写入到所述存储器阵列中的数据，选择性地将所述第一复数M个电阻性元件中的个别电阻性元件置于低电阻状态。
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