CN105321563B - 非易失性半导体存储器 - Google Patents

Abstract

一种容易制造且可靠性高的非易失性半导体存储器。本发明的电阻式存储器具有存储器阵列，所述存储器阵列是将多个包含可逆且非易失地进行转变的可变电阻元件(R1、R2)与连接于该可变电阻元件(R1、R2)的晶体管(T1、T2)的单元单位(CU)形成为矩阵状而成。晶体管(T1、T2)的栅极连接于字线(WL)，晶体管的漏极区域(12、16)通过可变电阻元件(R1、R2)而连接于位线(BL、)，源极区域(14)连接于源极线(SL)。可变电阻元件(R1、R2)选择性地形成在沿存储器阵列的行方向延伸的薄膜(110)内。

Description

非易失性半导体存储器

技术领域

本发明涉及一种非易失性半导体存储器(nonvolatile semiconductor memory)，尤其涉及一种利用包含可变电阻元件的电阻式存储器的存储器阵列(memory array)的构造。

背景技术

作为代替快闪存储器(flash memory)的非易失性存储器，利用可变电阻元件的电阻式存储器受到注目。电阻式存储器是通过对可变电阻元件的薄膜(例如金属氧化物等)施加电压而可逆且非易失地设定可变电阻层的电阻，从而储存资料(data)。电阻式存储器具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，在未来个人电脑和电子设备上极具应用潜力。

图1示出一典型的电阻式存储器阵列。一个存储器的单元单位CU包括可变电阻元件及与该可变电阻元件串联连接的存取用晶体管。存储器阵列包含由m×n(m、n为1以上的整数)个单元单位形成的二维阵列，晶体管的栅极连接于字线，漏极区域连接于可变电阻元件的其中一端点，源极区域连接于源极线。可变电阻元件的另一端点连接于位线。

可变电阻元件包含一可变电阻的薄膜(例如是氧化铪(HfOx)等金属氧化物)，可通过所施加电压的大小及极性，而将电阻值可逆且非易失地设定为低电阻状态或高电阻状态。将可变电阻元件设定(或写入)为高电阻状态的情况称为设置(SET)，将可变电阻元件设定(或写入)为低电阻状态的情况称为重设(RESET)。

单元单位可通过字线、位线及源极线以位元为单位进行选择。例如，在对单元单位M11进行写入的情况下，通过字线WL1使晶体管导通，且对位线BL1、源极线SL1施加与设置或重设对应的电压。由此，设置或重设可变电阻元件。在进行单元单位M11的读出的情况下，通过字线WL1使晶体管导通，且对位线BL1、源极线SL1施加用以读出的电压。在位线BL1显现与可变电阻元件的设置或重设对应的电压或电流，通过感测电路(sense circuit)来检测该电压或电流。

典型的电阻式存储器有如图1所示般由一个晶体管(1T)及一个可变电阻元件(1R)构成的存储器单元单位，除此以外也有如图2所示般由两个晶体管及两个可变电阻元件(2T+2R)的存储器单元单位。请参照图2，图中之单元单位包括串联连接在一对位线BL、位线之间的一对存取用晶体管T1、晶体管T2与一对可变电阻元件R1、可变电阻元件R2。其中，晶体管T1、晶体管T2的源极共同连接至一共用源极线SL，晶体管T1与可变电阻元件R1串联连接在位线BL与共用源极线SL之间，晶体管T2与可变电阻元件R2串联连接在共用源极线SL与位线之间。而且，晶体管T1、晶体管T2的栅极共同地连接于字线WL。所述2T+2R架构的单元单位CU可通过在一对可变电阻元件中储存互补的(complementary)资料以提升存取速度。

互补的单元单位CU是在对任一可变电阻元件进行设置时，对另一可变电阻元件进行重设。所以，在一对位线BL、位线之间会产生一信号差，并可利用该信号差判定资料是“0”还是“1”。因此，其可靠性较单一位线(single bit line)高，并可进行高速存取。

图3示出图2所示的存储器单元的构成的示意性剖视图。请参照图3，在P型的硅基板区域10上，形成晶体管T1及晶体管T2。晶体管T1、晶体管T2包含形成在栅极氧化层20A、栅极氧化层20B上的栅极22A、栅极22B，两个栅极22A、栅极22B共同地连接于字线WL(未示出)。接着，在晶体管T1及晶体管T2的两侧形成N型的扩散区域作为晶体管T1的漏极区域12、晶体管T2的漏极区域16、以及晶体管T1与晶体管T2共用的源极区域14。之后，形成一覆盖晶体管T1及晶体管T2的层间介电层(未示出)，并在第一层间介电层形成与漏极区域12、漏极区域16连接的通孔(via)及/或埋入插塞(plug)等接点(contact)24A、接点24B。接着，在硅基板区域10上依序顺应性的形成一第一金属层(未示出)、一可变电阻层(未示出)以及一第二金属层(未示出)，并对所述第一金属层、所述可变电阻层以及所述第二金属层进行一图案化步骤以在接点24A及接点24B上形成可变电阻元件R1、可变电阻元件R2。之后，形成第二层间介电层，在第二层间介电层形成与可变电阻元件R1、可变电阻元件R2连接的通孔及/或埋入插塞等接点26A、接点26B。然后，在接点26A、接点26B上形成位线BL、位线

在形成如图1、图2所示的单元单位的情况下，必须在形成晶体管后，在硅基板上顺应性的形成作为可变电阻元件的材料(如第一金属层、可变电阻层及第二电阻层)，之后以与晶体管的漏极区域对准的方式对该材料进行图案化(patterning)，步骤较为繁杂。而且，如果可变电阻元件的形状或大小因图案化而产生偏差，会导致可变电阻元件的电阻值产生变动，存储器的可靠性降低。

发明内容

本发明是要解决所述现有的课题，目的在于提供一种容易制造且可靠性高的非易失性半导体存储器。

本发明的非易失性半导体储存器具有存储器阵列，所述存储器阵列是将多个包含可逆且非易失地进行转变的存储元件与连接于该存储元件的晶体管的单元单位形成为矩阵状而成，晶体管的栅极连接于字线，晶体管的其中一扩散区域通过所述存储元件而连接于位线或源极线，另一扩散区域连接于源极线或位线，所述存储元件选择性地形成在沿所述存储器阵列的行方向延伸的薄膜内。

优选为所述存储元件自行对准地形成在与位线或源极线的接点的位置。优选为所述薄膜形成在形成所述晶体管的栅极的层与形成所述位线或源极线的层之间。优选为所述薄膜形成在形成所述晶体管的栅极的层与半导体基板表面之间。优选为所述薄膜以覆盖多行晶体管的方式沿所述存储器阵列的列方向延伸。优选为所述存储元件为可变电阻元件。优选为所述薄膜通过在与所述位线接触的区域进行成型，而选择性地形成可变电阻元件。优选为在所述薄膜内形成用以与源极线连接的低电阻的接点区域。优选为所述接点区域在成型后被重设为低电阻状态。优选为所述单元单位包含一对存取用晶体管与一对存储元件，一对晶体管的栅极共同地连接于字线，在一对存储元件储存着互补的状态。

[发明效果]

根据本发明，在沿存储器阵列的行方向延伸的薄膜内选择性地形成存储元件，因此可简化其构成及制造。进而，可抑制存储元件的偏差，提高存储器的可靠性。

附图说明

图1示出一具1T+1R架构的存储器单元单位所构成的电阻式存储器阵列。

图2示出2T+2R架构的存储器单元单位。

图3示出图2所示的存储器单元单位的构成的示意性剖视图。

图4示出本发明的实施例的电阻式存储器的构成的方块图。

图5示出本发明的实施例的电阻式存储器的阵列构成的图。

图6是本发明的第一实施例的单元单位的示意性概略剖视图。

图7示出本发明的实施例的单元单位的成型时的偏压电压(bias voltage)的一例的图。

图8是示意性地示出本发明的第一实施例的单元单位的成型后的状态的剖视图。

图9A示出本发明的实施例的存储器阵列的一部分的示意性俯视图。

图9B、图9C是表示本发明的实施例的存储器阵列的一部分的示意性俯视图，且是表示单元单位包含1T+1R的示例的图。

图10示出本发明的实施例的薄膜的另一形成例的示意性俯视图。

图11是本发明的第二实施例的存储器阵列的示意性剖视图。

图12A是本发明的第二实施例的存储器阵列的示意性俯视图。

图12B是本发明的第二实施例的存储器阵列的示意性俯视图，且是表示单元单位包含1T+1R的示例的图。

图12C是本发明的第二实施例的存储器阵列的示意性俯视图，且是表示单元单位包含2T+2R的示例的图。

图13示出本发明的第二实施例的存储器阵列的另一构成的俯视图。

图14示出本发明的第三实施例的存储器单元阵列的构成的示意性剖视图。

图15示出本发明的实施例的储存互补的状态的单元单位的另一构成例的图。

其中，附图标记说明如下：

10：硅基板区域

12、16：漏极区域

14、14A、14B：源极区域

20A、20B：栅极氧化层

22A、22B：栅极

24A、24B、24C、26A、26B、26C：接点

100：电阻式存储器

110：薄膜

101：存储器阵列

120：接点

102：输入输出缓冲器

130：接点

103：位址暂存器

140：资料暂存器

150：控制器

160：字线选择电路

170：列选择电路

180：感测电路

190：电压产生电路

Ax：行地址资讯

Ay：列地址资讯

BL、BL1～BLm、位线

DWL：虚拟字线

M11、M12～M1n、M21～M2n、Mm1～Mmn、CU：单元单位

R1、R2、Rs：可变电阻元件

SL、SL1～SLn、SL1～SLm：源极线

T1、T2：晶体管

WL、WL1～WLn：字线

具体实施方式

接下来，参照附图对本发明的实施方式详细地进行说明。在本发明的优选实施方式中，使用电阻式存储器作为非易失性存储器的示例。此外，附图中为了容易理解而强调显示各部分，应注意其与实际器件(device)的比例(scale)不同。

[实施例]

图4示出本发明的实施例的电阻式存储器的整体构成的方块图。本实施例的电阻式存储器100构成为包括：存储器阵列101，其配置着排列为矩阵状的多个单元单位CU(未示出)；输入输出缓冲器102，其连接于外部输入输出端子I/O(未示出)且保持输入输出资料；位址暂存器103，其接收来自输入输出缓冲器102的位址资料；资料暂存器140，其保持输入输出的资料；控制器150，其基于来自输入输出缓冲器102的命令资料等而控制各部分；字线选择电路160，其对来自位址暂存器103的行位址资讯Ax进行解码，并基于解码结果进行字线的选择及驱动；列选择电路170，其对来自位址暂存器103的列位址资讯Ay进行解码，并基于解码结果进行位线的选择及驱动；感测电路180，其检测从由所选择的单元单位CU读出的信号，或保持对所选择的单元单位CU的写入资料；及电压产生电路190，其产生资料的读出或写入所需的电压，并将该电压供给至字线选择电路160及列选择电路170。

图5是示出本发明的存储器阵列的一例的图。存储器阵列中二维地形成着m×n个如图2所示的包含2T+2R的单元单位CU。但是，本发明并不限定于这种存储器阵列，也可应用于如图1所示的存储器阵列。

图6是本发明第一实施例的单元单位CU的示意性概略剖视图，图中，对与图3相同的构成以相同的编号表示。在本实施例中，构成可变电阻元件的薄膜并非如现有技术那样在各晶体管的每个漏极区域进行图案化，而是以连续地覆盖晶体管上的方式形成。如图6所示，在形成单元单位CU的存取用晶体管T1、晶体管T2后，形成第一层间介电层(未示出)，在第一层间介电层内形成接点24A及接点24B。在本实施例中，接点24A及接点24B可直接作为可变电阻元件的下电极。在本发明之另一实施例中，可在接点24A及接点24B的下半部形成埋入插塞，并在接点24A及接点24B的上半部另外形成用于可变电阻元件下电极之金属材料。接着，在层间介电层上，在硅基板区域10上顺应性的形成作为可变电阻元件的前驱物的薄膜110。然后，可选择性地进行一公知的光刻步骤将薄膜110图案化，且在本实施例中，薄膜110以至少覆盖晶体管T1、晶体管T2的行方向的方式连续地形成。薄膜110可加工成覆盖任意行数、任意列数的区域，例如也能以覆盖至少一行或多行的方式沿行方向连续延伸。总之，薄膜110无需如现有的图3所示的单元单位那样在各晶体管的每个漏极区域进行图案化。之后，形成第二层间介电层(未示出)，在第二层间介电层形成与薄膜110连接的接点26A、接点26B。在本实施例中，接点26A及接点26B可直接作为可变电阻元件的上电极。在本发明之另一实施例中，可在接点26A及接点26B之下半部另外形成用于可变电阻元件上电极之金属材料，并在接点24A及接点24B的上半部形成埋入插塞。然后，在接点26A、接点26B上形成位线BL、位线

薄膜110可例如包含氧化铪(HfO_x)等过渡金属的氧化物。在薄膜110形成的时间点，具有非常高的电阻值，为了使该薄膜110作为进行切换(switching)的可变电阻元件发挥功能，而进行成型(forming)步骤作为初始化处理。成型是在形成所有元件之后(出货前)通过对薄膜110施加一定的偏压电压而实施。通过实施成型而在薄膜内形成导电性的丝极(filament)或导电路径的一部分。

图7中示出使本实施例的单元单位成型时的偏压电压的一例。施加位线BL＝0V、位线源极线SL＝4V、字线WL(栅极22A、栅极22B)＝6V。由此，晶体管T1、晶体管T2导通，可变电阻元件R1、可变电阻元件R2被设置为高电阻状态。

图8是图6所示的单元单位CU成型之后的示意性剖视图。成型之前的薄膜110具有非常高的电阻。如果施加如图7所示的偏压电压，会对连接于漏极区域12的接点24A供给约4V，对连接于位线BL的接点26A供给约0V。由此，对夹在接点24A、接点26A间的薄膜110的区域(图中为绘制着交叉影线(cross-hatching)的区域)施加电压，从而在该区域形成可变电阻元件R1。因为未进行成型的薄膜110具有非常高的电阻，所以事实上在接点24A与接点26B之间、或接点26A与接点24B之间未施加电压。因此，可变电阻元件R1可自行对准地形成在通过接点24A与接点26A而接触的区域。换言之，可变电阻元件R1的精度取决于接点24A、接点26A的精度。同样地，于夹在连接于位线的接点26B与连接于漏极区域16的接点24B之间的薄膜110的区域，自行对准地形成可变电阻元件R2。此外，成型后的可变电阻元件R1、可变电阻元件R2被设置为高电阻状态。

如此，根据本实施例，无需对应于存取用晶体管的漏极区域将薄膜图案化，因此可使制造步骤比现有技术简单。进而，可变电阻元件R1、可变电阻元件R2自行对准地形成在由接点24A、接点24B与接点26A、接点26B夹着的区域，因此通过提高接点24A、接点24B、接点26A、接点26B的加工精度，能使可变电阻元件R1、可变电阻元件R2的电阻值的偏差变小。

另外，接点24A、接点24B、接点26A、接点26B是使用公知的处理(process)而构成。例如，接点24A、接点24B可以是在与漏极区域12、漏极区域16的介面包含Ti、W、Pt等的硅化物(silicide)层。进而，接点24A、接点24B、接点26A、接点26B可以是在形成在层间介电层的通孔或开口内包含钨等的埋入插塞。

接下来，对晶体管T1、晶体管T2的源极区域14与源极线SL的连接例进行说明。图9A是多个单元单位CU的示意性俯视图。薄膜110的形状、大小可以任意的方式进行图案化，例如薄膜110可图案化为沿行方向(X方向)延伸一定距离且沿列方向(Y方向)延伸一定距离的大小。在图示的例中，薄膜110以覆盖至少一个单元单位CU的方式沿行方向延伸且以覆盖多条字线WL1～字线WLi的方式沿列方向延伸。但本发明不限于此，举例来说，薄膜110也可图案化为多个各覆盖一个单元单位CU的方式沿行方向延伸且以及各覆盖一条字线的方式沿列方向延伸的多个薄膜110。

在栅极22A、栅极22B的X方向的两侧形成着N型的扩散区域，该扩散区域分别形成漏极区域12、漏极区域16、源极区域14。这里应注意的是源极区域14以在列方向上连续的方式形成且在Y方向形成的大小比薄膜110的大小略大。在漏极区域12、漏极区域16上的位线BL、位线的正下方，如图8所述的方式形成有可变电阻元件R1、可变电阻元件R2。在源极区域14，将用以电连接薄膜110与源极线SL的接点120形成在不与薄膜110干涉的位置。另外，关于字线WL1～字线WLi，这里不详细叙述，例如是以不与薄膜110干涉的方式在比薄膜110更下层形成布线层，且该布线层连接于栅极22A、栅极22B。

以下示出当本发明第一实施例具有如图1所示般包含1T+1R的单元单位CU的阵列的示意性俯视图。在图9A所示的互补的单元单位CU中两个晶体管共用源极区域14，而在图9B所示的1T+1R的单元单位CU中，则个别形成有非共用的源极区域14A、源极区域14B。而且，在图9B所示的例中，各位线BL1、位线BL2、…位线BLi沿X方向延伸，字线W1、字线W2…沿Y方向延伸。各位线BL1～位线BLi通过可变电阻元件R1、可变电阻元件R2而电连接于漏极区域12、漏极区域16。各字线WL1、字线WL2布线在比位线BL更下层，由此不与薄膜110干涉地连接于对应的栅极22A、栅极22B。在图的示例中，字线WL1通过接点130而分别连接于栅极22A，字线WL2通过接点130而分别连接于栅极22B。

另外，在图9B中是示出将各字线通过接点130而连接于各栅极的示例，除此以外，也可如图9C所示，将存取用晶体管的栅极22A、栅极22B分别沿Y方向连续地连接，如果将其设为字线，那么无需各个接点130。

图10是示出本实施例的薄膜110的另一形成例的示意性俯视图。该图所示的薄膜110以覆盖多个单元单位CU的方式形成为以一行为单位的条状(strip)。换言之，各薄膜110以与各字线平行延伸的方式形成。在一个条状的薄膜110在与位线BL、位线交叉的位置形成有可变电阻元件R1、可变电阻元件R2。通过适当调整薄膜110的列方向的宽度、及字线的列方向的宽度、栅极22A、栅极22B的列方向的宽度，各字线可在不与薄膜110干涉的位置通过接点130而与栅极22A、栅极22B连接。

接下来，对本发明的第二实施例进行说明。在第二实施例中，在薄膜内形成可变电阻元件及源极接点，图11中示出出其概略剖视图，图12A中示出出其示意性俯视图。如图11所示，源极线SL通过接点26C、可变电阻元件Rs、接点24C而与源极区域14电连接。在优选实施方式中，接点24C是在形成接点24A、接点24B的同时形成，接点26C是与接点26A、接点26B同时形成。通过于夹在接点26C与接点24C之间的薄膜110的区域进行成型而形成可变电阻元件Rs。在本实施例中，接点24C可直接作为可变电阻元件的下电极，接点26C可直接作为可变电阻元件的上电极。在本发明之另一实施例中，可在接点24C的下半部形成埋入插塞，并在接点24C的上半部另外形成用于可变电阻元件下电极之金属材料；可在26C的下半部另外形成用于可变电阻元件下电极之金属材料，并在接点26C的上半部形成埋入插塞。

用以成型的偏压电压例如为SL＝4V、BL＝0V、WL＝6V。在该情况下，必须先实施可变电阻元件R1、可变电阻元件R2的成型，且将可变电阻元件R1、可变电阻元件R2重设为低电阻状态。进而，因为成型后的可变电阻元件Rs被设置为高电阻状态，所以必须将可变电阻元件Rs重设为低电阻状态。例如，此时的偏压电压为SL＝2V、BL＝0V、WL＝4V。

另外，接点24C、接点26C是使用公知的处理而构成。例如，接点24C可以是在源极区域14的介面包含Ti、W、Pt等的硅化物层。进而，接点24C、接点26C可以是在形成在层间介电层的通孔或开口内包含钨等的埋入插塞。

参照图12A，与之前的图9A所示的源极区域不同，本实施例的源极区域14可与薄膜110的大小无关地形成。在图示的例中，源极区域14针对每个晶体管分开地形成。在源极区域14上沿列方向延伸的源极线SL通过接点26C而连接于可变电阻元件Rs。如此，通过在薄膜110内形成电连接源极线SL与源极区域14的低电阻的可变电阻元件Rs，可不受薄膜110限制地设置电连接源极线SL与源极区域14的接点24C、接点26C。此外，在图的示例中，各源极区域14在列方向上分开，但也可使其连续地形成。

以下示出当本发明第二实施例具有如图1所示般包含1T+1R的单元单位CU的阵列的示意性俯视图。在图12A所示的互补的单元单位CU中两个晶体管共用源极区域14，而在图12B所示的1T+1R的单元单位CU中，则个别形成有非共用的源极区域14A、源极区域14B。而且，在图12B所示的例中，各位线BL1、位线BL2、…位线BLi沿X方向延伸，字线WL1、字线WL2…沿Y方向延伸。进而，源极线SL1、源极线SL2…是与字线WL1、字线WL2…平行地沿Y方向延伸。

各位线BL1～位线BLi通过可变电阻元件R1、可变电阻元件R2而与漏极区域12、漏极区域16电连接。各字线WL1、字线WL2布线在比位线BL更下层，由此字线WL1、字线WL2不与薄膜110干涉地分别连接于对应的栅极22A、栅极22B。进而，源极线SL1通过可变电阻元件Rs而连接于源极区域14A，源极线SL2通过可变电阻元件Rs而连接于源极区域14B。根据这种构成，源极线的设计的自由度进一步提高。

此外，在一实施例中，各字线WL可无需通过接点130而连接于栅极22A、栅极22B，具体而言，通过将栅极22A、栅极22B沿Y方向连续地连接，可将其设为字线。

以下图12C示出当本发明第二实施例具有包含2T+2R的单元单位CU的阵列的另一例的示意性俯视图。在本例中，栅极22A、栅极22B沿X方向连续地连接，且其形成字线WL1～字线WL4。而且，为了将在Y方向上邻接的单元单位CU的漏极区域12、漏极区域16分开，而沿X方向形成虚拟字线(dummy word line)DWL。单元单位CU的晶体管是以字线(栅极)为掩模(mask)而自行对准地形成源极/漏极的扩散区域，且通过配置虚拟字线DWL，可使漏极区域12、漏极区域16分开。在动作时，虚拟字线DWL例如被施加成接地(ground)。根据这种构成，可使2T、2R的单元单位的专有面积变小。

另外，也可将所述的如图10所示的字线与薄膜沿行方向并列形成的构成应用于第二实施例，如图13所示。

接下来，对本发明的第三实施例进行说明。图14是第三实施例的单元单位CU的示意性剖视图。在第三实施例的存储器阵列中，用以形成可变电阻元件的薄膜110A构成为一并提供晶体管T1、晶体管T2的栅极介电层。在P型硅基板或P井的表面形成N型的扩散区域12、扩散区域14、扩散区域16。接着，在基板表面形成用以提供可变电阻元件及栅极介电层的薄膜110A。然后，以与扩散区域12、扩散区域14、扩散区域16对准的方式，在薄膜110A上形成栅极22A、栅极22B。接着，形成层间介电层，在层间介电层内形成与薄膜110A相连的接点26A、接点26B，然后，在层间介电层上形成位线BL、位线与之前所示的实施例时同样地，通过对源极线SL、位线BL、位线字线WL施加所需的偏压电压，而使薄膜110A在与接点26A、接点26B接触的区域进行成型。由此，在漏极区域12、漏极区域16上形成可变电阻元件R1、可变电阻元件R2。另一方面，薄膜110A为电阻非常高的金属氧化物，该膜可在栅极22A、栅极22B的正下方作为栅极介电层而发挥功能。

如此，根据第三实施例，可通过在基板表面形成金属氧化物等的薄膜，而同时形成可变电阻元件与栅极介电层，从而可进一步简化电阻式存储器的制造步骤。

在所述实施例中，例示出如图5所示的形成着储存互补的状态的单元单位的存储器阵列，但并不限定于此，也可应用于如图1所示的其他存储器阵列。而且，在所述实施例中，作为储存互补的状态的单元单位，例示出在晶体管与位线之间配置可变电阻元件的单元单位，除此以外，也可将本发明应用于如图15所示般将可变电阻元件配置在晶体管与源极线SL之间的单元单位。进而，所述实施例是例示出电阻式存储器，但只要能代替可变电阻元件来替换使特性可逆且非易失地变化的元件，那么本发明也可应用于这种非易失性存储器的阵列。

已对本发明的优选实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，可在权利要求书所记载的本发明的主旨的范围内进行各种变形、变更。

Claims (7)

1.一种非易失性半导体存储器，其特征在于，包括：

存储器阵列，所述存储器阵列是将多个包含可逆且非易失地进行转变的存储元件与连接于所述存储元件的晶体管的单元单位形成为矩阵状而成，

其中，所述晶体管的栅极连接于字线，所述晶体管的其中一扩散区域通过所述存储元件而连接于位线或源极线，另一扩散区域连接于所述源极线或所述位线，且

所述存储元件选择性地形成在沿所述存储器阵列的行方向延伸的薄膜内，

所述存储元件自行对准地形成在与所述位线及所述源极线的接点的位置，所述存储元件为可变电阻元件，通过在与所述位线接触的区域进行成型而选择性地形成所述可变电阻元件，通过在重设与所述位线接触的所述可变电阻元件的状态下在与所述源极线接触的区域进行成型而选择性地形成所述可变电阻元件，与所述源极线接触的所述可变电阻元件在成型后重设为低电阻状态。

2.根据权利要求1的非易失性半导体存储器，其中所述薄膜形成在形成所述晶体管的栅极的层与形成所述位线或所述源极线的层之间。

3.根据权利要求1的非易失性半导体存储器，其中所述薄膜形成在形成所述晶体管的栅极的层与半导体基板表面之间。

4.根据权利要求1的非易失性半导体存储器，其中所述薄膜以覆盖多行所述晶体管的方式沿所述存储器阵列的列方向延伸。

5.根据权利要求1的非易失性半导体存储器，其中在所述薄膜内形成用以与所述源极线连接的低电阻的接点区域。

6.根据权利要求5的非易失性半导体存储器，其中所述接点区域在成型后被重设为低电阻状态。

7.根据权利要求1至6中任一项的非易失性半导体存储器，其中所述单元单位包含一对存取用晶体管与一对存储元件，所述一对晶体管的栅极共同地连接于所述字线，在所述一对存储元件储存着互补的状态。