TWI624933B - 非揮發性半導體記憶體 - Google Patents

Abstract

一種容易製造且可靠性高的非揮發性半導體記憶體。本發明的電阻式記憶體具有記憶體陣列，所述記憶體陣列是將多個包含可逆且非揮發地進行轉變的可變電阻元件(R1、R2)與連接於該可變電阻元件(R1、R2)的電晶體(T1、T2)的單元單位(CU)形成為矩陣狀而成。電晶體(T1、T2)的閘極連接於字元線(WL)，電晶體的汲極區域(12、16)經由可變電阻元件(R1、R2)而連接於位元線(BL、

Description

非揮發性半導體記憶體

本發明涉及一種非揮發性半導體記憶體(nonvolatile semiconductor memory)，尤其涉及一種利用包含可變電阻元件的電阻式記憶體的記憶體陣列(memory array)的構造。

作為代替快閃記憶體(flash memory)的非揮發性記憶體，利用可變電阻元件的電阻式記憶體受到注目。電阻式記憶體是通過對可變電阻元件的薄膜(例如金屬氧化物等)施加電壓而可逆且非揮發地設定可變電阻層的電阻，從而儲存資料(data)。電阻式記憶體具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。

圖1繪示一典型的電阻式記憶體陣列。一個記憶體的單元單位CU包括可變電阻元件及與該可變電阻元件串聯連接的存取用電晶體。記憶體陣列包含由m×n(m、n為1以上的整數)個單元單位形成的二維陣列，電晶體的閘極連接於字元線，汲極區域連接於可變電阻元件的其中一端點，源極區域連接於源極線。 可變電阻元件的另一端點連接於位元線。

可變電阻元件包含一可變電阻的薄膜(例如是氧化鉿(HfOx)等金屬氧化物)，可通過所施加電壓的大小及極性，而將電阻值可逆且非揮發地設定為低電阻狀態或高電阻狀態。將可變電阻元件設定(或寫入)為高電阻狀態的情況稱為設置(SET)，將可變電阻元件設定(或寫入)為低電阻狀態的情況稱為重設(RESET)。

單元單位可通過字元線、位元線及源極線以位元為單位進行選擇。例如，在對單元單位M11進行寫入的情況下，通過字元線WL1使電晶體導通，且對位元線BL1、源極線SL1施加與設置或重設對應的電壓。由此，設置或重設可變電阻元件。在進行單元單位M11的讀出的情況下，通過字元線WL1使電晶體導通，且對位元線BL1、源極線SL1施加用以讀出的電壓。在位元線BL1顯現與可變電阻元件的設置或重設對應的電壓或電流，通過感測電路(sense circuit)來檢測該電壓或電流。

典型的電阻式記憶體有如圖1所示般由一個電晶體(1T)及一個可變電阻元件(1R)構成的記憶體單元單位，除此以外也有如圖2所示般由兩個電晶體及兩個可變電阻元件(2T+2R)的記憶體單元單位。請參照圖2，圖中之單元單位包括串聯連接在一對位元線BL、位元線之間的一對存取用電晶體T1、電晶體T2與一對可變電阻元件R1、可變電阻元件R2。其中，電晶體T1、電晶體T2的源極共同連接至一共用源極線SL，電晶體T1與可變 電阻元件R1串聯連接在位元線BL與共用源極線SL之間，電晶體T2與可變電阻元件R2串聯連接在共用源極線SL與位元線之間。而且，電晶體T1、電晶體T2的閘極共同地連接於字元線WL。所述2T+2R架構的單元單位CU可通過在一對可變電阻元件中儲存互補的(complementary)資料以提升存取速度。

互補的單元單位CU是在對任一可變電阻元件進行設置時，對另一可變電阻元件進行重設。所以，在一對位元線BL、位元線之間會產生一信號差，並可利用該信號差判定資料是“0”還是“1”。因此，其可靠性較單一位元線(single bit line)高，並可進行高速存取。

圖3繪示圖2所示的記憶體單元的構成的示意性剖視圖。請參照圖3，在P型的矽基板區域10上，形成電晶體T1及電晶體T2。電晶體T1、電晶體T2包含形成在閘極氧化層20A、閘極氧化層20B上的閘極22A、閘極22B，兩個閘極22A、閘極22B共同地連接於字元線WL(未繪示)。接著，在電晶體T1及電晶體T2的兩側形成N型的擴散區域作為電晶體T1的汲極區域12、電晶體T2的汲極區域16、以及電晶體T1與電晶體T2共用的源極區域14。之後，形成一覆蓋電晶體T1及電晶體T2的層間介電層(未繪示)，並在第一層間介電層形成與汲極區域12、汲極區域16連接的通孔(via)及/或埋入插塞(plug)等接點(contact)24A、接點24B。接著，在矽基板區域10上依序順應性的形成一第一金屬層(未繪示)、一可變電阻層(未繪示)以及一第二金屬 層(未繪示)，並對所述第一金屬層、所述可變電阻層以及所述第二金屬層進行一圖案化步驟以在接點24A及接點24B上形成可變電阻元件R1、可變電阻元件R2。之後，形成第二層間介電層，在第二層間介電層形成與可變電阻元件R1、可變電阻元件R2連接的通孔及/或埋入插塞等接點26A、接點26B。然後，在接點26A、接點26B上形成位元線BL、位元線。

在形成如圖1、圖2所示的單元單位的情況下，必須在形成電晶體後，在矽基板上順應性的形成作為可變電阻元件的材料(如第一金屬層、可變電阻層及第二電阻層)，之後以與電晶體的汲極區域對準的方式對該材料進行圖案化(patterning)，步驟較為繁雜。而且，如果可變電阻元件的形狀或大小因圖案化而產生偏差，會導致可變電阻元件的電阻值產生變動，記憶體的可靠性降低。

本發明是要解決所述現有的課題，目的在於提供一種容易製造且可靠性高的非揮發性半導體記憶體。

本發明的非揮發性半導體儲存器具有記憶體陣列，所述記憶體陣列是將多個包含可逆且非揮發地進行轉變的記憶元件與連接於該記憶元件的電晶體的單元單位形成為矩陣狀而成，電晶體的閘極連接於字元線，電晶體的其中一擴散區域經由所述記憶元件而連接於位元線或源極線，另一擴散區域連接於源極線或位 元線，所述記憶元件選擇性地形成在沿所述記憶體陣列的行方向延伸的薄膜內。

優選為所述記憶元件自行對準地形成在與位元線或源極線的接點的位置。優選為所述薄膜形成在形成所述電晶體的閘極的層與形成所述位元線或源極線的層之間。優選為所述薄膜形成在形成所述電晶體的閘極的層與半導體基板表面之間。優選為所述薄膜以覆蓋多行電晶體的方式沿所述記憶體陣列的列方向延伸。優選為所述記憶元件為可變電阻元件。優選為所述薄膜通過在與所述位元線接觸的區域進行成型，而選擇性地形成可變電阻元件。優選為在所述薄膜內形成用以與源極線連接的低電阻的接點區域。優選為所述接點區域在成型後被重設為低電阻狀態。優選為所述單元單位包含一對存取用電晶體與一對記憶元件，一對電晶體的閘極共同地連接於字元線，在一對記憶元件儲存著互補的狀態。

根據本發明，在沿記憶體陣列的行方向延伸的薄膜內選擇性地形成記憶元件，因此可簡化其構成及製造。進而，可抑制記憶元件的偏差，提高記憶體的可靠性。

10‧‧‧矽基板區域

12、16‧‧‧汲極區域

14、14A、14B‧‧‧源極區域

20A、20B‧‧‧閘極氧化層

22A、22B‧‧‧閘極

24A、24B、24C、26A、26B、26C‧‧‧接點

100‧‧‧電阻式記憶體

110‧‧‧薄膜

101‧‧‧記憶體陣列

120‧‧‧接點

102‧‧‧輸入輸出緩衝器

130‧‧‧接點

103‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧列選擇電路

180‧‧‧感測電路

190‧‧‧電壓產生電路

Ax‧‧‧行地址資訊

Ay‧‧‧列地址資訊

BL、BL1~BLm、、1~m‧‧‧位元線

DWL‧‧‧虛擬字元線

M11、M12~M1n、M21~M2n、Mm1~Mmn、CU‧‧‧單元單位

R1、R2、Rs‧‧‧可變電阻元件

SL、SL1~SLn、SL1~SLm‧‧‧源極線

T1、T2‧‧‧電晶體

WL、WL1~WLn‧‧‧字元線

圖1繪示一具1T+1R架構的記憶體單元單位所構成的電阻 式記憶體陣列。

圖2繪示2T+2R架構的記憶體單元單位。

圖3繪示圖2所示的記憶體單元單位的構成的示意性剖視圖。

圖4繪示本發明的實施例的電阻式記憶體的構成的方塊圖。

圖5繪示本發明的實施例的電阻式記憶體的陣列構成的圖。

圖6是本發明的第一實施例的單元單位的示意性概略剖視圖。

圖7繪示本發明的實施例的單元單位的成型時的偏壓電壓(bias voltage)的一例的圖。

圖8是示意性地繪示本發明的第一實施例的單元單位的成型後的狀態的剖視圖。

圖9A繪示本發明的實施例的記憶體陣列的一部分的示意性俯視圖。

圖9B、圖9C是表示本發明的實施例的記憶體陣列的一部分的示意性俯視圖，且是表示單元單位包含1T+1R的示例的圖。

圖10繪示本發明的實施例的薄膜的另一形成例的示意性俯視圖。

圖11是本發明的第二實施例的記憶體陣列的示意性剖視圖。

圖12A是本發明的第二實施例的記憶體陣列的示意性俯視圖。

圖12B是本發明的第二實施例的記憶體陣列的示意性俯視圖，且是表示單元單位包含1T+1R的示例的圖。

圖12C是本發明的第二實施例的記憶體陣列的示意性俯視圖，且是表示單元單位包含2T+2R的示例的圖。

圖13繪示本發明的第二實施例的記憶體陣列的另一構成的俯視圖。

圖14繪示本發明的第三實施例的記憶體單元陣列的構成的示意性剖視圖。

圖15繪示本發明的實施例的儲存互補的狀態的單元單位的另一構成例的圖。

接下來，參照附圖對本發明的實施方式詳細地進行說明。在本發明的優選實施方式中，使用電阻式記憶體作為非揮發性記憶體的示例。此外，附圖中為了容易理解而強調顯示各部分，應注意其與實際器件(device)的比例(scale)不同。

[實施例]

圖4繪示本發明的實施例的電阻式記憶體的整體構成的方塊圖。本實施例的電阻式記憶體100構成為包括：記憶體陣列101，其配置著排列為矩陣狀的多個單元單位CU(未繪示)；輸入輸出緩衝器102，其連接於外部輸入輸出端子I/O(未繪示)且保持輸入輸出資料；位址暫存器103，其接收來自輸入輸出緩衝器102的位址資料；資料暫存器140，其保持輸入輸出的資料；控制器150，其基於來自輸入輸出緩衝器102的命令資料等而控制各部 分；字元線選擇電路160，其對來自位址暫存器103的行位址資訊Ax進行解碼，並基於解碼結果進行字元線的選擇及驅動；列選擇電路170，其對來自位址暫存器103的列位址資訊Ay進行解碼，並基於解碼結果進行位元線的選擇及驅動；感測電路180，其檢測從由所選擇的單元單位CU讀出的信號，或保持對所選擇的單元單位CU的寫入資料；及電壓產生電路190，其產生資料的讀出或寫入所需的電壓，並將該電壓供給至字元線選擇電路160及列選擇電路170。

圖5是繪示本發明的記憶體陣列的一例的圖。記憶體陣列中二維地形成著m×n個如圖2所示的包含2T+2R的單元單位CU。但是，本發明並不限定於這種記憶體陣列，也可應用於如圖1所示的記憶體陣列。

圖6是本發明第一實施例的單元單位CU的示意性概略剖視圖，圖中，對與圖3相同的構成係以相同的編號表示。在本實施例中，構成可變電阻元件的薄膜並非如現有技術那樣在各電晶體的每個汲極區域進行圖案化，而是以連續地覆蓋電晶體上的方式形成。如圖6所示，在形成單元單位CU的存取用電晶體T1、電晶體T2後，形成第一層間介電層(未繪示)，在第一層間介電層內形成接點24A及接點24B。在本實施例中，接點24A及接點24B可直接作為可變電阻元件的下電極。在本發明之另一實施例中，可在接點24A及接點24B的下半部形成埋入插塞，並在接點24A及接點24B的上半部另外形成用於可變電阻元件下電極之金 屬材料。接著，在層間介電層上，在矽基板區域10上順應性的形成作為可變電阻元件的前驅物的薄膜110。然後，可選擇性地進行一公知的光刻步驟將薄膜110圖案化，且在本實施例中，薄膜110以至少覆蓋電晶體T1、電晶體T2的行方向的方式連續地形成。薄膜110可加工成覆蓋任意行數、任意列數的區域，例如也能以覆蓋至少一行或多行的方式沿行方向連續延伸。總之，薄膜110無需如現有的圖3所示的單元單位那樣在各電晶體的每個汲極區域進行圖案化。之後，形成第二層間介電層(未繪示)，在第二層間介電層形成與薄膜110連接的接點26A、接點26B。在本實施例中，接點26A及接點26B可直接作為可變電阻元件的上電極。在本發明之另一實施例中，可在接點26A及接點26B之下半部另外形成用於可變電阻元件上電極之金屬材料，並在接點24A及接點24B的上半部形成埋入插塞。然後，在接點26A、接點26B上形成位元線BL、位元線。

薄膜110可例如包含氧化鉿(HfOx)等過渡金屬的氧化物。在薄膜110形成的時間點，具有非常高的電阻值，為了使該薄膜110作為進行切換(switching)的可變電阻元件發揮功能，而進行成型(forming)步驟作為初始化處理。成型是在形成所有元件之後(出貨前)通過對薄膜110施加一定的偏壓電壓而實施。通過實施成型而在薄膜內形成導電性的絲極(filament)或導電路徑的一部分。

圖7中示出使本實施例的單元單位成型時的偏壓電壓的 一例。施加位元線BL=0V、位元線=0V、源極線SL=4V、字元線WL(閘極22A、閘極22B)=6V。由此，電晶體T1、電晶體T2導通，可變電阻元件R1、可變電阻元件R2被設置為高電阻狀態。

圖8是圖6所示的單元單位CU成型之後的示意性剖視圖。成型之前的薄膜110具有非常高的電阻。如果施加如圖7所示的偏壓電壓，會對連接於汲極區域12的接點24A供給約4V，對連接於位元線BL的接點26A供給約0V。由此，對夾在接點24A、接點26A間的薄膜110的區域(圖中為繪製著交叉影線(cross-hatching)的區域)施加電壓，從而在該區域形成可變電阻元件R1。因為未進行成型的薄膜110具有非常高的電阻，所以事實上在接點24A與接點26B之間、或接點26A與接點24B之間未施加電壓。因此，可變電阻元件R1可自行對準地形成在通過接點24A與接點26A而接觸的區域。換言之，可變電阻元件R1的精度取決於接點24A、接點26A的精度。同樣地，於夾在連接於位元線的接點26B與連接於汲極區域16的接點24B之間的薄膜110的區域，自行對準地形成可變電阻元件R2。此外，成型後的可變電阻元件R1、可變電阻元件R2被設置為高電阻狀態。

如此，根據本實施例，無需對應於存取用電晶體的汲極區域將薄膜圖案化，因此可使製造步驟比現有技術簡單。進而，可變電阻元件R1、可變電阻元件R2係自行對準地形成在由接點24A、接點24B與接點26A、接點26B夾著的區域，因此通過提 高接點24A、接點24B、接點26A、接點26B的加工精度，能使可變電阻元件R1、可變電阻元件R2的電阻值的偏差變小。

另外，接點24A、接點24B、接點26A、接點26B是使用公知的處理(process)而構成。例如，接點24A、接點24B可以是在與汲極區域12、汲極區域16的介面包含Ti、W、Pt等的矽化物(silicide)層。進而，接點24A、接點24B、接點26A、接點26B可以是在形成在層間介電層的通孔或開口內包含鎢等的埋入插塞。

接下來，對電晶體T1、電晶體T2的源極區域14與源極線SL的連接例進行說明。圖9A是多個單元單位CU的示意性俯視圖。薄膜110的形狀、大小可以任意的方式進行圖案化，例如薄膜110可圖案化為沿行方向(X方向)延伸一定距離且沿列方向(Y方向)延伸一定距離的大小。在圖示的例中，薄膜110以覆蓋至少一個單元單位CU的方式沿行方向延伸且以覆蓋多條字元線WL1~字元線WLi的方式沿列方向延伸。但本發明不限於此，舉例來說，薄膜110也可圖案化為多個各覆蓋一個單元單位CU的方式沿行方向延伸且以及各覆蓋一條字元線的方式沿列方向延伸的多個薄膜110。

在閘極22A、閘極22B的X方向的兩側形成著N型的擴散區域，該擴散區域分別形成汲極區域12、汲極區域16、源極區域14。這裡應注意的是源極區域14以在列方向上連續的方式形成且在Y方向形成的大小比薄膜110的大小略大。在汲極區域12、 汲極區域16上的位元線BL、位元線的正下方，如圖8所述的方式形成有可變電阻元件R1、可變電阻元件R2。在源極區域14，將用以電連接薄膜110與源極線SL的接點120形成在不與薄膜110干涉的位置。另外，關於字元線WL1~字元線WLi，這裡不詳細敘述，例如是以不與薄膜110干涉的方式在比薄膜110更下層形成佈線層，且該佈線層連接於閘極22A、閘極22B。

以下繪示當本發明第一實施例具有如圖1所示般包含1T+1R的單元單位CU的陣列的示意性俯視圖。在圖9A所示的互補的單元單位CU中兩個電晶體係共用源極區域14，而在圖9B所示的1T+1R的單元單位CU中，則個別形成有非共用的源極區域14A、源極區域14B。而且，在圖9B所示的例中，各位元線BL1、位元線BL2、…位元線BLi沿X方向延伸，字元線W1、字元線W2…沿Y方向延伸。各位元線BL1~位元線BLi經由可變電阻元件R1、可變電阻元件R2而電連接於汲極區域12、汲極區域16。各字元線WL1、字元線WL2佈線在比位元線BL更下層，由此不與薄膜110干涉地連接於對應的閘極22A、閘極22B。在圖的示例中，字元線WL1經由接點130而分別連接於閘極22A，字元線WL2經由接點130而分別連接於閘極22B。

另外，在圖9B中是繪示將各字元線經由接點130而連接於各閘極的示例，除此以外，也可如圖9C所示，將存取用電晶體的閘極22A、閘極22B分別沿Y方向連續地連接，如果將其設為字元線，那麼無需各個接點130。

圖10是繪示本實施例的薄膜110的另一形成例的示意性俯視圖。該圖所示的薄膜110以覆蓋多個單元單位CU的方式形成為以一行為單位的條狀(strip)。換言之，各薄膜110以與各字元線平行延伸的方式形成。在一個條狀的薄膜110在與位元線BL、位元線交叉的位置形成有可變電阻元件R1、可變電阻元件R2。通過適當調整薄膜110的列方向的寬度、及字元線的列方向的寬度、閘極22A、閘極22B的列方向的寬度，各字元線可在不與薄膜110干涉的位置經由接點130而與閘極22A、閘極22B連接。

接下來，對本發明的第二實施例進行說明。在第二實施例中，在薄膜內形成可變電阻元件及源極接點，圖11中繪示出其概略剖視圖，圖12A中繪示出其示意性俯視圖。如圖11所示，源極線SL經由接點26C、可變電阻元件Rs、接點24C而與源極區域14電連接。在優選實施方式中，接點24C是在形成接點24A、接點24B的同時形成，接點26C是與接點26A、接點26B同時形成。通過於夾在接點26C與接點24C之間的薄膜110的區域進行成型而形成可變電阻元件Rs。在本實施例中，接點24C可直接作為可變電阻元件的下電極，接點26C可直接作為可變電阻元件的上電極。在本發明之另一實施例中，可在接點24C的下半部形成埋入插塞，並在接點24C的上半部另外形成用於可變電阻元件下電極之金屬材料；可在26C的下半部另外形成用於可變電阻元件下電極之金屬材料，並在接點26C的上半部形成埋入插塞。

用以成型的偏壓電壓例如為SL=4V、BL=0V、=0V、WL=6V。在該情況下，必須先實施可變電阻元件R1、可變電阻元件R2的成型，且將可變電阻元件R1、可變電阻元件R2重設為低電阻狀態。進而，因為成型後的可變電阻元件Rs被設置為高電阻狀態，所以必須將可變電阻元件Rs重設為低電阻狀態。例如，此時的偏壓電壓為SL=2V、BL=0V、=0V、WL=4V。

另外，接點24C、接點26C是使用公知的處理而構成。例如，接點24C可以是在源極區域14的介面包含Ti、W、Pt等的矽化物層。進而，接點24C、接點26C可以是在形成在層間介電層的通孔或開口內包含鎢等的埋入插塞。

參照圖12A，與之前的圖9A所示的源極區域不同，本實施例的源極區域14可與薄膜110的大小無關地形成。在圖示的例中，源極區域14針對每個電晶體分開地形成。在源極區域14上沿列方向延伸的源極線SL經由接點26C而連接於可變電阻元件Rs。如此，通過在薄膜110內形成電連接源極線SL與源極區域14的低電阻的可變電阻元件Rs，可不受薄膜110限制地設置電連接源極線SL與源極區域14的接點24C、接點26C。此外，在圖的示例中，各源極區域14在列方向上分開，但也可使其連續地形成。

以下繪示當本發明第二實施例具有如圖1所示般包含1T+1R的單元單位CU的陣列的示意性俯視圖。在圖12A所示的互補的單元單位CU中兩個電晶體係共用源極區域14，而在圖12B 所示的1T+1R的單元單位CU中，則個別形成有非共用的源極區域14A、源極區域14B。而且，在圖12B所示的例中，各位元線BL1、位元線BL2、…位元線BLi沿X方向延伸，字元線WL1、字元線WL2…沿Y方向延伸。進而，源極線SL1、源極線SL2…是與字元線WL1、字元線WL2…平行地沿Y方向延伸。

各位元線BL1~位元線BLi經由可變電阻元件R1、可變電阻元件R2而與汲極區域12、汲極區域16電連接。各字元線WL1、字元線WL2佈線在比位元線BL更下層，由此字元線WL1、字元線WL2不與薄膜110干涉地分別連接於對應的閘極22A、閘極22B。進而，源極線SL1經由可變電阻元件Rs而連接於源極區域14A，源極線SL2經由可變電阻元件Rs而連接於源極區域14B。根據這種構成，源極線的設計的自由度進一步提高。

此外，在一實施例中，各字元線WL可無需經由接點130而連接於閘極22A、閘極22B，具體而言，通過將閘極22A、閘極22B沿Y方向連續地連接，可將其設為字元線。

以下圖12C繪示當本發明第二實施例具有包含2T+2R的單元單位CU的陣列的另一例的示意性俯視圖。在本例中，閘極22A、閘極22B沿X方向連續地連接，且其形成字元線WL1~字元線WL4。而且，為了將在Y方向上鄰接的單元單位CU的汲極區域12、汲極區域16分開，而沿X方向形成虛擬字元線(dummy word line)DWL。單元單位CU的電晶體是以字元線(閘極)為掩模(mask)而自行對準地形成源極/汲極的擴散區域，且通過配 置虛擬字元線DWL，可使汲極區域12、汲極區域16分開。在動作時，虛擬字元線DWL例如被施加成接地(ground)。根據這種構成，可使2T、2R的單元單位的專有面積變小。

另外，也可將所述的如圖10所示的字元線與薄膜沿行方向並列形成的構成應用於第二實施例，如圖13所示。

接下來，對本發明的第三實施例進行說明。圖14是第三實施例的單元單位CU的示意性剖視圖。在第三實施例的記憶體陣列中，用以形成可變電阻元件的薄膜110A構成為一併提供電晶體T1、電晶體T2的閘極介電層。在P型矽基板或P井的表面形成N型的擴散區域12、擴散區域14、擴散區域16。接著，在基板表面形成用以提供可變電阻元件及閘極介電層的薄膜110A。然後，以與擴散區域12、擴散區域14、擴散區域16對準的方式，在薄膜110A上形成閘極22A、閘極22B。接著，形成層間介電層，在層間介電層內形成與薄膜110A相連的接點26A、接點26B，然後，在層間介電層上形成位元線BL、位元線。與之前所示的實施例時同樣地，通過對源極線SL、位元線BL、位元線、字元線WL施加所需的偏壓電壓，而使薄膜110A在與接點26A、接點26B接觸的區域進行成型。由此，在汲極區域12、汲極區域16上形成可變電阻元件R1、可變電阻元件R2。另一方面，薄膜110A為電阻非常高的金屬氧化物，該膜可在閘極22A、閘極22B的正下方作為閘極介電層而發揮功能。

如此，根據第三實施例，可通過在基板表面形成金屬氧 化物等的薄膜，而同時形成可變電阻元件與閘極介電層，從而可進一步簡化電阻式記憶體的製造步驟。

在所述實施例中，例示出如圖5所示的形成著儲存互補的狀態的單元單位的記憶體陣列，但並不限定於此，也可應用於如圖1所示的其他記憶體陣列。而且，在所述實施例中，作為儲存互補的狀態的單元單位，例示出在電晶體與位元線之間配置可變電阻元件的單元單位，除此以外，也可將本發明應用於如圖15所示般將可變電阻元件配置在電晶體與源極線SL之間的單元單位。進而，所述實施例是例示出電阻式記憶體，但只要能代替可變電阻元件來替換使特性可逆且非揮發地變化的元件，那麼本發明也可應用於這種非揮發性記憶體的陣列。

已對本發明的優選實施方式進行了詳細敘述，但本發明並不限定於特定的實施方式，可在權利要求書所記載的本發明的主旨的範圍內進行各種變形、變更。

Claims (7)

1. 一種非揮發性半導體記憶體，包括：記憶體陣列，所述記憶體陣列是將多個包含可逆且非揮發地進行轉變的記憶元件與連接於所述記憶元件的電晶體的單元單位形成為矩陣狀而成，其中，所述電晶體的閘極連接於字元線，所述電晶體的其中一擴散區域經由所述記憶元件而連接於位元線或源極線，另一擴散區域連接於所述源極線或所述位元線，且所述記憶元件選擇性地形成在沿所述記憶體陣列的行方向延伸的薄膜內，其中，所述記憶元件自行對準地形成在與所述位元線及所述源極線的接點的位置，且所述記憶元件為可變電阻元件，通過在與所述位元線接觸的區域進行成型而選擇性地形成所述可變電阻元件，通過在重設與所述位元線接觸的所述可變電阻元件的狀態下在與所述源極線接觸的區域進行成型而選擇性地形成所述可變電阻元件，與所述源極線接觸的所述可變電阻元件在成型後重設為低電阻狀態。
2. 如申請專利範圍第1項所述的非揮發性半導體記憶體，其中所述薄膜形成在形成所述電晶體的閘極的層與形成所述位元線或所述源極線的層之間。
3. 如申請專利範圍第1項所述的非揮發性半導體記憶體，其中所述薄膜形成在形成所述電晶體的閘極的層與半導體基板表面 之間。
4. 如申請專利範圍第1項所述的非揮發性半導體記憶體，其中所述薄膜以覆蓋多行所述電晶體的方式沿所述記憶體陣列的列方向延伸。
5. 如申請專利範圍第1項所述的非揮發性半導體記憶體，其中在所述薄膜內形成用以與所述源極線連接的低電阻的接點區域。
6. 如申請專利範圍第5項所述的非揮發性半導體記憶體，其中所述接點區域在成型後被重設為低電阻狀態。
7. 如申請專利範圍第1至6項中任一項所述的非揮發性半導體記憶體，其中所述單元單位包含一對存取用電晶體與一對記憶元件，所述一對電晶體的閘極共同地連接於所述字元線，在所述一對記憶元件儲存著互補的狀態。