KR20110016284A - 가변저항 메모리 및 그것을 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명은 가변저항 메모리에 관한 것이다. 본 발명의 가변저항 메모리 어레이는 적어도 하나의 가변저항 메모리 셀들을 포함한다. 각각의 가변저항 메모리 셀은 제 1 타입의 웰, 그리고 웰 상의 셀 구조물을 포함한다. 셀 구조물은 셀 구조물은 제 1 타입과 상이한 제 2 타입의 구조물, 그리고 구조물 상의 가변저항막을 포함한다.

Description

가변저항 메모리 및 그것을 포함하는 메모리 시스템{VARIABLE RESISTIVE MEMORY AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 가변저항 메모리에 관한 것으로, 더 상세하게는 가변저항 메모리 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래 시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 향상된 신뢰성 및 향상된 동작 특성을 갖는 가변저항 메모리를 제공하는 데에 있다.
본 발명의 실시 예에 따른 가변 저항 메모리는 적어도 하나의 가변 저항 메모리 셀들을 포함하고, 각각의 가변저항 메모리 셀은 제 1 타입의 웰; 그리고 상기 웰 상의 셀 구조물을 포함하고, 상기 셀 구조물은 상기 제 1 타입과 상이한 제 2 타입의 구조물; 상기 구조물 상의 가변저항막을 포함한다.
실시 예로서, 상기 웰 및 도전 라인 사이에 흐르는 전류의 양을 제한하도록 구성된다.
실시 예로서, 상기 스위치 소자를 통해 흐를 수 있는 전류의 양은 상기 가변저항막의 상태를 변화시킬 수 있는 전류의 양보다 적다.
실시 예로서, 상기 가변저항막의 상태를 변화시킬 수 있는 전류는 상기 스위치 소자를 우회하여 상기 가변저항막에 제공된다.
실시 예로서, 각각의 가변저항 메모리 셀은 상기 웰 하부에 제공되며, 상기 제 2 타입의 제 2 웰을 더 포함한다.
실시 예로서, 상기 구조물, 상기 웰, 그리고 상기 제 2 웰은 트랜지스터로 동작한다.
실시 예로서, 상기 제 2 웰은 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 신장되어 메모리 블록을 형성한다.
실시 예로서, 상기 제 1 타입의 웰 및 상기 제 2 타입의 구조물은 다이오드로 동작한다.
실시 예로서, 상기 웰은 상기 적어도 하나의 가변저항 메모리 셀들 중 제 1 방향을 따라 배치되는 셀들 사이에 채널을 제공한다.
본 발명의 실시 예에 따른 가변저항 메모리 장치는 적어도 하나의 가변저항 메모리 셀들; 상기 적어도 하나의 가변저항 메모리 셀들에 연결되는 워드 라인들을 바이어스하도록 구성되는 워드 라인 드라이버; 그리고 상기 적어도 하나의 가변저항 메모리 셀들에 연결되는 비트 라인들을 바이어스하고, 상기 비트 라인들의 전압을 감지하도록 구성되는 비트 라인 드라이버 및 감지 회로를 포함하고, 각각의 가변저항 메모리 셀은 제 1 타입의 웰; 그리고 상기 웰 상의 셀 구조물을 포함하고, 상기 셀 구조물은 상기 제 1 타입과 상이한 제 2 타입의 구조물; 상기 구조물 상의 가변저항막을 포함한다.
본 발명에 따르면, 향상된 신뢰성 및 향상된 동작 특성을 갖는 가변저항 메모리를 제공하는 것이 가능하다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(100) 및 가변저항 메모리 장치(200)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 가변저항 메모리 장치(200)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(100)는 가변저항 메모리 장치(200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(100)는 가변저항 메모리 장치(200)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(100)는 가변저항 메모리 장치(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(100)는 가변저항 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(100)는 램(RAM, Ramdon Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램(RAM)은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 가변저항 메모리 장치(200)와 인터페이싱할 것이다.
메모리 시스템(10)은 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 가변저항 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 것이다. 예시적으로, 오류 정정 블록은 컨트롤러(100)의 구성 요소로서 제공될 것이다. 다른 예로서, 오류 정정 블록은 가변저항 메모리 장치(200)의 구성 요소로서 제공될 것이다.
컨트롤러(100) 및 가변저항 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 가변저항 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 가변저항 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 스마트 미디어 카 드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 가변저항 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 것이다. 예시적으로, 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 것이다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 것이다.
다른 예로서, 가변저항 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 가변저항 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
도 2는 도 1의 가변저항 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 가변저항 메모리 장치(200)는 메모리 셀 어레이(210), 워드 라인 드라이버(220), 어드레스 디코더(230), 비트 라인 드라이버 및 감지 회로(240), 그리고 제어 로직(250)을 포함한다.
메모리 셀 어레이(210)는 워드 라인들(WL)을 통해 워드 라인 드라이버(220)에 연결되고, 비트 라인들(BL)을 통해 비트 라인 드라이버 및 감지 회로(240)에 연결된다. 메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결될 것이다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결될 것이다. 예시적으로, 메모리 셀 어레이(210)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성될 것이다. 메모리 셀 어레이(210)는 도 3을 참조하여 더 상세하게 설명된다.
워드 라인 드라이버(220)는 메모리 셀 어레이(210), 어드레스 디코더(230), 그리고 제어 로직(250)에 연결된다. 워드 라인 드라이버(220)는 제어 로직(250)의 제어에 응답하여 동작하도록 구성된다. 워드 라인 드라이버(220)는 어드레스 디코더(230)로부터 디코딩된 행 어드레스를 수신한다. 디코딩된 행 어드레스에 기반하여, 워드 라인 드라이버(220)는 워드 라인들(WL)을 바이어스(bias) 하도록 구성된다. 예를 들면, 워드 라인 드라이버(220)는 워드 라인들(WL)에 전압 또는 전류를 제공하도록 구성될 것이다.
어드레스 디코더(230)는 워드 라인 드라이버(220) 및 제어 로직(250)에 연결된다. 어드레스 디코더(230)는 제어 로직(250)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(230)는 외부로부터 어드레스(ADDR)를 수신하도록 구성된다. 예를 들면, 어드레스(ADDR)는 도 1의 컨트롤러(100)로부터 제공될 것이다. 어드레스 디코더(230)는 수신된 어드레스(ADDR)를 디코딩하도록 구성된다.
예를 들면, 어드레스 디코더(230)는 행 어드레스를 디코딩하여 디코딩된 행 어드레스를 생성할 것이다. 디코딩된 행 어드레스는 워드 라인 드라이버(220)에 제공될 것이다. 어드레스 디코더(230)는 열 어드레스를 디코딩하여 디코딩된 열 어드레스를 생성할 것이다. 디코딩된 열 어드레스는 비트 라인 드라이버 및 감지 회로(240)에 제공될 것이다. 예시적으로, 어드레스 디코더(230)는 어드레스 버퍼, 열 어드레스 디코더, 행 어드레스 디코더 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
비트 라인 드라이버 및 감지 회로(240)는 메모리 셀 어레이(210) 및 제어 로직(250)에 연결된다. 비트 라인 드라이버 및 감지 회로(240)는 제어 로직(250)의 제어에 응답하여 동작하도록 구성된다. 비트 라인 드라이버 및 감지 회로(240)는 외부와 데이터(DATA)를 교환하도록 구성된다. 예를 들면, 비트 라인 드라이버 및 감지 회로(240)는 도 1의 컨트롤러(100)와 데이터를 교환하도록 구성될 것이다.
비트 라인 드라이버 및 감지 회로(240)는 어드레스 디코더(230)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스에 응답하여, 비트 라인 드라이버 및 감지 회로(240)는 비트 라인들(BL)을 선택하도록 구성될 것이다. 예를 들면, 비트 라인 드라이버 및 감지 회로(240)는 디코딩된 열 어드레스 및 데이터(DATA)에 응답하여, 비트 라인들(BL)을 바이어스하도록 구성될 것이다.
비트 라인 드라이버 및 감지 회로(240)는 비트 라인들(BL)의 전압 레벨을 감지하도록 구성될 것이다. 비트 라인들(BL)의 전압 레벨을 감지함으로써, 비트 라인 드라이버 및 감지 회로(240)는 선택된 메모리 셀들에 저장된 데이터를 감지하도록 구성될 것이다.
제어 로직(250)은 워드 라인 드라이버(220), 어드레스 디코더(230), 그리고 비트 라인 드라이버 및 감지 회로(240)에 연결된다. 제어 로직(250)은 가변저항 메모리 장치(200)의 제반 동작을 제어하도록 구성될 것이다. 예를 들면, 제어 로직(250)은 메모리 셀 어레이(210)에 데이터(DATA)가 기입되도록 워드 라인 드라이버(220)와 비트 라인 드라이버 및 감지 회로(240)를 제어할 것이다. 제어 로 직(250)은 메모리 셀 어레이(210)로부터 데이터(DATA)가 읽어지도록 워드 라인 드라이버(220)와 비트 라인 드라이버 및 감지 회로(240)를 제어할 것이다.
예시적으로, 제어 로직(250)은 외부로부터 수신되는 제어 신호(CTRL)에 응답하여 동작할 것이다. 예를 들면, 제어 신호(CTRL)는 도 1의 컨트롤러(100)로부터 제공될 것이다.
도 3은 도 2의 메모리 셀 어레이(210)의 일부를 보여주는 평면도이다. 도 4는 도 2의 메모리 셀 어레이(210)의 일부를 보여주는 사시도이다. 도 5는 도 3의 평면도의 선 A~A'에 따른 단면도이다. 도 6은 도 3의 평면도의 선 B~B'에 따른 단면도이다. 도 3 내지 도 6에서, 3 개의 비트 라인들(BL1~BL3)이 도시되어 있다. 그러나, 메모리 셀 어레이(210)의 비트 라인들의 수는 한정되지 않음이 이해될 것이다.
도 3 내지 도 6을 참조하면, 벌크 영역(300) 상에 제 1 타입 웰들(310, 315)이 제공된다. 예시적으로, 제 1 타입 웰들(310, 315)은 p 타입 웰들일 것이다. 제 1 타입 웰들(310, 315)은 제 1 분리 영역(305)에서 분리된다. 제 1 분리 영역(305)은 제 1 방향으로 신장된다. 제 1 분리 영역(305)은 벌크 영역(300)와 동일한 물질로 구성될 것이다. 다시 말하면, 제 1 타입 웰들(310, 315)은 제 1 분리 영역(305)을 제외한 영역에 형성될 것이다.
제 1 타입 웰들(310, 315) 및 제 1 분리 영역(305) 상에, 제 2 타입 웰들(320, 325)이 제공된다. 예시적으로, 제 2 타입 웰들(320, 325)은 n 타입 웰들일 것이다. 제 2 타입 웰들(320, 325)은 제 1 방향을 따라 미리 설정된 간격을 갖도록 형성될 것이다. 제 2 타입 웰들(320, 325)은 제 2 분리 영역(317)에서 분리된다. 제 2 분리 영역(317)은 제 1 방향으로 신장된다. 제 2 분리 영역(317)은 제 1 타입 웰들(310, 315)과 동일한 물질로 구성될 것이다. 다시 말하면, 제 2 타입 웰들(320, 325)은 제 1 타입 웰들(310, 315) 및 제 1 분리 영역(317) 상에, 제 2 분리 영역(317)을 제외한 영역에, 그리고 제 1 방향을 따라 미리 설정된 간격을 갖도록 형성될 것이다.
제 2 타입 웰들(320) 상에 셀 구조물들(CS)이 형성된다. 제 2 타입 웰들(325) 상에 비트 라인 콘택들(BC1~BC3)이 형성된다. 그리고, 제 2 분리 영역(317) 상에 스위치 구조물(SS)이 형성된다.
각각의 셀 구조물(CS)은 제 1 타입 구조물(330), 가변저항막(340), 그리고 도전체를 포함한다. 제 2 타입 웰들(320) 상에 제 1 타입 구조물들(330)이 형성된다. 예를 들면, 제 1 타입 구조물들(330)은 p 타입 구조물들일 것이다. 예를 들면, 제 1 타입 구조물들(330)은 p 타입 실리콘들로 구성될 것이다. 제 1 타입 구조물들(330)은 제 2 타입 웰들(320) 상에서, 제 2 방향을 따라 미리 설정된 간격을 갖도록 형성된다.
제 1 타입 구조물들(330) 상에 가변저항막들(340)이 형성된다. 가변저항막들(340)은 전압 또는 전류의 바이어스 조건에 따라 상이한 저항값을 갖는 물질들일 것이다. 예를 들면, 가변저항막들(340)은 티타늄 옥사이드(TiOx), 텅스텐 옥사이드(WOx), 실리콘 옥사이드 코퍼(Cu:SiO2), 게르마늄 설파이드 실버(Ag:GeS), 게르마늄 셀레나이드 실버(Ag:GeSe), 니켈 옥사이드(NiOx), 알루미늄 옥사이드(AlOx) 등과 같은 물질들 중 하나로 구성될 것이다.
가변저항막들(340) 상에 도전체들이 형성된다. 도전체들은 제 1 방향으로 신장되어 연결된다. 즉, 도전체들은 제 1 방향으로 신장되어 워드 라인들(WL1~WLn)을 형성한다. 워드 라인들(WL1~WLn)은 도 2에 도시된 워드 라인 드라이버(220)에 연결될 것이다. 예를 들면, 도전체는 폴리 실리콘(poly-silicon)과 같은 도전 물질, 또는 백금(Pt), 텅스텐(W), 탄탈라이트((Fe, Mn)(Ta, Nb)xOy) 등과 같은 금속 물질들 중 하나로 구성될 것이다.
제 1 타입 구조물들(330), 제 2 타입 웰들(320), 그리고 제 1 타입 웰(310)은 선택 소자들(360)을 구성한다. 예를 들면, 각각의 선택 소자는 제 1 타입 구조물(330), 제 2 타입 웰들(320) 중 제 1 타입 구조물(330)에 대응하는 영역, 그리고 제 1 타입 웰(310) 중 제 1 타입 구조물(330)에 대응하는 영역으로 구성될 것이다. 즉, 셀 구조물들(CS)과 같은 수의 선택 소자들(360)이 제공된다. 하나의 선택 소자(360) 및 대응하는 가변저항막(340)은 메모리 셀을 구성한다. 즉, 셀 구조물들(CS)과 같은 수의 메모리 셀들이 제공된다. 선택 소자들(360) 및 메모리 셀들(MC1~MCn)의 동작은 도 9 내지 도 14를 참조하여 더 상세하게 설명된다.
스위치 구조물(SS)은 절연막(350) 및 도전체를 포함한다. 제 2 분리 영역(317) 상에 절연막(350)이 형성된다. 예를 들면, 절연막(350)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질들 중 하나로 구성될 것이다. 절연막(350) 상에 도전체가 형성된다. 도전체는 제 1 방향으로 신장되어 스트링 선택 라인(SSL)을 형성한다. 예를 들면, 도전체는 폴리 실리콘(poly-silicon)과 같은 도전 물질, 또는 백금(Pt), 텅스텐(W), 탄탈라이트((Fe, Mn)(Ta, Nb)xOy) 등과 같은 금속 물질들 중 하나로 구성될 것이다.
스트링 선택 라인(SSL), 절연막(350), 제 1 타입 웰(315), 그리고 제 2 타입 웰들(320, 325)은 스위치를 구성할 것이다. 예를 들면, 스트링 선택 라인(SSL), 절연막(350), 제 1 타입 웰(315), 그리고 제 2 타입 웰들(320, 325)은 전기장 효과 트랜지스터(FET, Field Effect Transistor)를 구성할 것이다. 제 1 타입 웰(315)은 바디(body)로 동작하고, 제 2 타입 웰들(320, 325)은 소스 및 드레인으로 동작하고, 스트링 선택 라인(SSL)은 게이트로 동작할 것이다. 이하에서, 스트링 선택 라인(SSL), 절연막(350), 제 1 타입 웰(315), 그리고 제 2 타입 웰들(320, 325)에 의해 구성되는 트랜지스터는 스트링 선택 트랜지스터(SST)인 것으로 정의한다.
비트 라인 콘택들(BC1~BC3)은 비트 라인들(BL1~BL3)에 각각 연결된다. 비트 라인들(BL1~BL3)은 제 2 방향으로 신장된다. 비트 라인들(BL1~BL3)은 도 2에 도시된 비트 라인 드라이버 및 감지 회로(240)에 연결될 것이다. 예를 들면, 비트 라인 콘택들(BC1~BC3) 및 비트 라인들(BL1~BL3)은 폴리 실리콘(poly-silicon)과 같은 도전 물질, 또는 백금(Pt), 텅스텐(W), 탄탈라이트((Fe, Mn)(Ta, Nb)xOy) 등과 같은 금속 물질들 중 하나로 구성될 것이다.
도 3 내지 도 6에 도시된 바와 같이, 제 2 타입 웰들(320)은 메모리 셀들(MC1~MCn) 사이에 채널(또는 신호 경로)을 제공하도록 구성된다. 메모리 셀들(MC1~MCn)은 제 2 타입 웰들(320)에 연결되는 스트링 구조를 형성한다. 스트링 선택 트랜지스터들(SST, string selection transistor)은 제 2 타입 웰들(320, 325) 사이를 전기적으로 연결 및 분리하는 스위치로 동작한다. 즉, 스트링 선택 트랜지스터는 메모리 셀들(MC1~MCn)의 스트링들을 선택할 것이다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이(210)의 일부의 등가 회로를 보여주는 회로도이다. 도 7을 참조하면, 메모리 셀들(MC1~MCn, MCi, MCj)은 각각 가변저항(340) 및 선택 소자(360)를 포함한다. 가변저항(340)은 도 3 내지 6을 참조하여 설명된 가변저항막(340)에 대응하며, 가변저항(340) 및 가변저항막(340)은 동일한 참조 번호로 인용될 것이다.
가변저항들(340)은 워드 라인들(WL1~WLn) 및 선택 소자들(360) 사이에 각각 연결된다. 선택 소자들(360)은 스트링 선택 트랜지스터(SST)를 통해 비트 라인들(BL1~BL3)에 각각 연결된다. 예시적으로, 하나의 스트링에 대응하는 메모리 셀들(예를 들면, MC1~MCn)의 선택 소자들은 스트링 선택 트랜지스터(SST)를 통해 하나의 비트 라인(예를 들면, BL2)에 연결된다. 도 3 내지 6을 참조하여 설명된 바와 같이, 메모리 셀들(예를 들면, MC1~MCn)의 스트링은 제 2 타입 웰들(320)에 의해 형성된다.
도 8은 도 7의 가변저항들(340)의 저항값의 변화를 설명하기 위한 다이어그램이다. 도 8에서, 가로 축은 가변저항들(340)에 인가되는 전압을 나타내며 세로 축은 가변저항들(340)을 통해 흐르는 전류를 나타낸다. 곡선(A)은 가변저항들(340)이 제 1 상태(예를 들면, 고저항 상태)일 때의 전압-전류 특성을 나타내며, 곡선(B)은 가변저항들(340)이 제 2 상태(예를 들면, 저저항 상태)일 때의 전압-전류 특성을 나타낸다.
예시적으로, 가변저항들(340)이 고저항 상태일 때, 대응하는 메모리 셀들(예를 들면, MC1~MCn, MCi, MCj)은 소거 상태인 것으로 가정한다. 또한, 가변저항들(340)이 저저항 상태일 때, 대응하는 메모리 셀들(예를 들면, MC1~MCn, MCi, MCj)은 프로그램된 상태인 것으로 가정한다.
예시적으로, 소거 상태의 메모리 셀들(예를 들면, MC1~MCn, MCi, MCj)의 가변저항들(340)에 미리 설정된 전압(예를 들면, Vs)보다 높은 전압이 인가될 때, 대응하는 메모리 셀들(예를 들면, MC1~MCn, MCi, MCj)은 프로그램될 것이다. 프로그램 상태의 메모리 셀들(예를 들면, MC1~MCn, MCi, MCj)의 가변저항들(340)을 통해 미리 설정된 전류(예를 들면, Ir)보다 많은 양의 전류가 흐를때, 대응하는 메모리 셀들(예를 들면, MC1~MCn, MCi, MCj)은 소거될 것이다.
즉, 가변저항(340)은 전압에 의해 프로그램되고, 전류에 의해 소거되는 물질로 구성될 것이다. 예를 들면, 가변저항(340)은 티타늄 옥사이드(TiOx), 텅스텐 옥사이드(WOx), 실리콘 옥사이드 코퍼(Cu:SiO2), 게르마늄 설파이드 실버(Ag:GeS), 게르마늄 셀레나이드 실버(Ag:GeSe) 등과 같은 가변저항 물질들 중 하나로 구성될 것이다. 이하에서, 메모리 셀들(MC1~MCn)을 프로그램하기 위한 전압을 프로그램 전압(Vpgm)으로, 그리고 메모리 셀들(MC1~MCn)을 소거하기 위한 전류를 소거 전류(Ie1)로 정의한다.
도 9는 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이(210)의 일부의 프로그램 동작 및 읽기 동작 시의 등가 회로를 보여주는 회로도이다. 도 10은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이(210)의 프로그램 동작을 설명하기 위한 순서도이다.
도 8 내지 도 10을 참조하면, S110 단계에서, 제 1 타입 웰(310)이 플로팅된다. 이때, 제 2 타입 웰들(320) 및 제 1 타입 구조물들(330)은 P-N 접합을 형성할 것이다. 즉, 도 9에 도시된 바와 같이, 선택 소자들(360)은 다이오드로 동작할 것이다.
S120 단계에서, 스트링 선택 트랜지스터(SST)가 활성화된다. 제 1 타입 웰(315)은 미리 설정된 전압으로 바이어스될 것이다. 예를 들면, 제 1 타입 웰(315)은 스트링 선택 트랜지스터(SST)의 바디(body)로서 동작하도록 바이어스될 것이다. 예를 들면, 제 1 타입 웰(315)은 접지될 것이다.
스트링 선택 라인(SSL)은 미리 설정된 전압으로 바이어스될 것이다. 예를 들면, 스트링 선택 트랜지스터(SST)가 턴-온 되도록, 스트링 선택 라인(SSL)이 바이어스될 것이다. 스트링 선택 라인(SSL)의 전압의 레벨에 따라, 스트링 선택 트랜지스터(SST)를 통해 흐를 수 있는 전류의 양의 상한(이하에서, 스트링 전류라 부르기로 함)이 결정될 것이다. 예시적으로, 스트링 선택 라인(SSL)의 전압은 스트링 전류의 양이 소거 전류(Ie1)의 양보다 적어지도록 설정될 것이다. 즉, 워드 라인들(WL1~WLn)로부터 메모리 셀들(MC1~MCn, MCi, MCj) 및 스트링 선택 트랜지스터들(SST)을 통해 비트 라인들(BL1~BL3)로 흐르는 전류로 인해, 메모리 셀들(MC1~MCn, MCi, MCj)이 소거되는 것이 금지될 것이다. 이하에서, 스트링 전류는 도 8에 도시된 전류(I1)인 것으로 가정한다.
S130 단계에서, 비트 라인들(BL1~BL3)이 셋업된다. 예시적으로, 비트 라인 들(BL1~BL3)은 비트 라인 드라이버 및 감지 회로(240)에 로딩된 프로그램 데이터에 기반하여 셋업될 것이다. 예를 들면, 비트 라인(BL1)에 대응하는 프로그램 데이터가 "0"일 때, 비트 라인(BL1)은 선택될 것이다. 비트 라인들(BL2, BL3)에 대응하는 프로그램 데이터가 각각 "1"일 때, 비트 라인들(BL2, BL3)은 비선택될 것이다. 그러나, 프로그램 데이터가 "0"일 때 비트 라인이 선택되고, 프로그램 데이터가 "1"일 때 비트 라인이 비선택되는 것으로 한정되지 않음이 이해될 것이다.
예시적으로, 선택 비트 라인(BL1)에 접지 전압(Vss)이 인가되고, 비선택 비트 라인들(BL2, BL3)에 프로그램 금지 전압(Vihb)이 인가될 것이다. 스트링 선택 트랜지스터들(SST)이 활성화 되어 있으므로, 비트 라인들(BL1~BL3)에 셋업된 전압들은 스트링 선택 트랜지스터들(SST)을 통해 제 2 타입 웰들(320)에 전달될 것이다.
S140 단계에서, 선택 워드 라인(예를 들면, WL2)에 프로그램 전압(Vpgm)이 인가된다. 그리고, 비선택 워드 라인들(예를 들면, WL1, WL3~WLn)에 접지 전압(Vss)이 인가될 것이다.
프로그램 동작 시에 선택 소자(360)의 양극 및 음극에 인가되는 바이어스 조건은 표 1과 같이 정의될 수 있다.
선택 워드 라인 비선택 워드 라인
선택 비트 라인 양극 : 프로그램 전압(Vpgm)
음극 : 접지 전압(Vss)		 양극 : 접지 전압(Vss)
음극 : 접지 전압(Vss)
비선택 비트 라인 양극 : 프로그램 전압(Vpgm)
음극 : 프로그램 금지 전압(Vihb)		 양극 : 접지 전압(Vss)
음극 : 프로그램 금지 전압(Vihb)
이하에서, 선택 워드 라인(WL2) 및 선택 비트 라인(BL2) 사이에 연결되는 메모리 셀(MC2)이 설명된다. 메모리 셀(MC2)의 선택 소자(360)의 양극에 프로그램 전압(Vpgm)이 인가되고 음극에 접지 전압(Vss)이 인가된다. 예시적으로, 프로그램 전압(Vpgm)은 메모리 셀(MC2)의 선택 소자(360)를 턴-온 할 수 있도록, 그리고 메모리 셀(MC2)의 가변저항(340)을 고저항 상태로부터 저저항 상태로 프로그램할 수 있도록 설정될 것이다.
선택 소자(360)가 턴-온 되면, 가변저항(340) 및 선택 소자(360)를 통해 전류가 흐를 것이다. 메모리 셀(MC2)의 가변저항(340)이 프로그램되면, 즉 메모리 셀(MC2)이 프로그램되면, 프로그램된 메모리 셀(MC2)을 통해 흐르는 전류(이하에서, 프로그램 셀 전류라 부르기로 함)의 양이 증가할 것이다.
스트링 선택 트랜지스터(SST)는 메모리 셀들(MC1~MCn)의 스트링으로부터 비트 라인(BL2)으로 흐르는 전류의 양을 제한한다. 스트링 선택 트랜지스터(SST)를 통해 흐를 수 있는 전류의 양은 스트링 전류(I1)의 양보다 클 수 없다. 즉, 프로그램 셀 전류의 양은 스트링 전류(I1)의 양보다 클 수 없다. 그리고, 스트링 전류(I1)의 양은 소거 전류(Ie1)의 양보다 적다. 즉, 프로그램 셀 전류의 양은 소거 전류(Ie1)의 양보다 적다. 따라서, 프로그램된 메모리 셀(MC2)이 프로그램 셀 전류에 의해 다시 소거되는 것이 방지된다.
이하에서, 비선택 워드 라인(WL3) 및 선택 비트 라인(BL2)에 대응하는 메모리 셀(MC3)이 설명된다. 그러나, 이하에서 설명되는 메모리 셀(MC3)의 바이어스 조건은 비선택 워드 라인들(WL1, WL3~WLn) 및 선택 비트 라인(BL2)에 대응하는 모든 메모리 셀들에 적용될 수 있음이 이해될 것이다.
메모리 셀(MC3)의 선택 소자(360)의 양극에 접지 전압(Vss)이 인가되고, 음극에 접지 전압(Vss)이 인가될 것이다. 이때, 메모리 셀(MC3)의 선택 소자(360)는 턴-오프 될 것이다. 메모리 셀(MC3)의 선택 소자(360)가 턴-오프 되면, 메모리 셀(MC3)의 가변저항(340)에 인가되는 전압은 최소화될 것이다. 예를 들면, 선택 소자(360)가 턴-오프 되면, 가변저항(340)은 선택 비트 라인(BL2)과 전기적으로 분리될 것이다. 따라서, 메모리 셀(MC3)은 프로그램되지 않는다.
이하에서, 선택 워드 라인(WL2) 및 비선택 비트 라인(BL1)에 대응하는 메모리 셀(MCi)이 설명된다. 그러나, 이하에서 설명되는 메모리 셀(MCi)의 바이어스 조건은 선택 워드 라인(WL2) 및 비선택 비트 라인들(BL1, BL3)에 대응하는 모든 메모리 셀들에 적용될 수 있음이 이해될 것이다.
메모리 셀(MCi)의 선택 소자(360)의 양극에 프로그램 전압(Vpgm)이 인가되고, 음극에 프로그램 금지 전압(Vihb)이 인가될 것이다. 예시적으로, 프로그램 금지 전압(Vihb)은, 메모리 셀(MCi)의 선택 소자(360)의 양극에 프로그램 전압(Vpgm)이 인가될 때 메모리 셀(MCi)의 선택 소자(360)가 턴-오프 되도록 설정될 것이다. 예를 들면, 프로그램 금지 전압(Vihb)은 프로그램 전압(Vpgm)에서 선택 소자(360)의 문턱 전압을 감한 레벨 보다 높아지도록 설정될 것이다. 즉, 선택 소자(360)는 턴-오프 될 것이다. 따라서, 메모리 셀(MCi)은 프로그램되지 않는다.
이하에서, 비선택 워드 라인(WL1) 및 비선택 비트 라인(BL1)에 대응하는 메모리 셀(MCj)이 설명될 것이다. 그러나, 이하에서 설명되는 메모리 셀(MCj)의 바이어스 조건은 비선택 워드 라인들(WL1, WL3~WLn) 및 비선택 비트 라인들(BL1, BL3)에 대응하는 모든 메모리 셀들에 적용될 수 있음이 이해될 것이다.
메모리 셀(MCj)의 선택 소자(360)의 양극에 접지 전압(Vss)이 인가되고, 음극에 프로그램 금지 전압(Vihb)이 인가될 것이다. 즉, 메모리 셀(MCj)의 선택 소자(360)는 역 바이어스(reverse bias)될 것이다. 따라서, 메모리 셀(MCj)의 선택 소자(360)는 턴-오프 되며, 메모리 셀(MCj)은 프로그램되지 않는다.
메모리 셀들(MC1~MCn, MCi, MCj)의 프로그램은 전압을 이용하여 수행된다. 그리고, 메모리 셀들(MC1~MCn, MCi, MCj)을 통해 흐르는 전류의 양은 스트링 선택 트랜지스터(SST)에 의해 제한된다. 즉, 스트링 선택 트랜지스터(SST)에 의해, 프로그램 동작 시의 전력 소모가 감소될 수 있다. 프로그램 동작 시의 전력 소모가 감소되면, 동시에 프로그램되는 메모리 셀들의 수를 증가시키는 것이 가능하다. 예를 들면, 메모리 셀들은 워드 라인(또는 페이지) 단위로 프로그램될 수 있음이 이해될 것이다.
예시적으로, 프로그램 전압은 1V 내지 3V의 범위에서 설정될 것이다. 통상적인 메모리(예를 들면, 낸드 플래시 메모리)의 프로그램 전압은 18V 내지 20V이다. 따라서, 통상적인 메모리(예를 들면, 낸드 플래시 메모리)와 비교할 때, 프로그램 전압을 승압하기 위한 전압 펌핑 기능이 간소화될 수 있음이 이해될 것이다.
상술한 실시 예에서, 제 1 타입 웰들(310, 315)을 바이어스하는 동작은 S110 단계 및 S120 단계에 각각 수행되는 것으로 설명되었다. 그러나, 제 1 타입 웰들(310, 315)을 바이어스하는 동작의 순서는 한정되지 않는다. 또한, 제 1 타입 웰들(310, 315)을 바이어스하는 동작은 동시에 수행될 수 있다.
도 11은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이(210)의 읽기 동작을 설명하기 위한 순서도이다. 도 8, 도 9, 그리고 도 11을 참조하면, S210 단계에서, 제 1 타입 웰(310)이 플로팅된다. 즉, 도 9에 도시된 바와 같이, 선택 소자들(360)은 다이오드로 동작할 것이다.
S220 단계에서, 선택 트랜지스터들(SST)이 활성화된다. 예를 들면, 도 10을 참조하여 설명된 바와 같이, 제 1 타입 웰(315)이 바이어스될 것이다. 스트링 선택 라인(SSL)은 미리 설정된 전압으로 바이어스될 것이다. 예를 들면, 도 10을 참조하여 설명된 바와 같이, 스트링 전류(I1)의 양이 소거 전류(Ie1)의 양보다 적어지도록, 스트링 선택 라인(SSL)이 바이어스될 것이다.
S230 단계에서, 비트 라인들(BL1~BL3)이 셋업된다. 예를 들면, 비트 라인들(BL1~BL3)에 접지 전압이 인가될 것이다. 즉, 비트 라인들(BL1~BL3)은 방전(discharge)될 것이다. 이후에, 비트 라인들(BL1~BL3)은 플로팅될 것이다.
S240 단계에서, 선택 워드 라인(WL2)에 읽기 전압이 인가된다. 예시적으로, 비선택 워드 라인들(WL1, WL3~WLn)에 접지 전압(Vss)이 인가될 것이다. 비선택 워드 라인들(WL1, WL3~WLn)에 연결된 선택 소자들은 턴-오프 될 것이다.
예시적으로, 읽기 전압은 프로그램 전압(Vpgm) 보다 낮고, 접지 전압(Vss)보다 높게 설정될 것이다. 읽기 전압은 선택 소자들(360)을 턴-온 시킬 수 있도록 설정될 것이다. 예를 들면, 읽기 전압은 선택 소자들(360)의 문턱 전압보다 높게 설정될 것이다. 예시적으로, 읽기 전압은 도 8에 도시된 전압(Vr)인 것으로 가정한다.
이때, 소거 상태의 메모리 셀(MCi)을 통해 흐르는 전류는 도 8의 전류(I2)에 대응할 것이다. 프로그램 상태의 메모리 셀(MC2)을 통해 흐르는 전류는 스트링 선택 트랜지스터(SST)에 의해 제한될 것이다. 즉, 프로그램 상태의 메모리 셀(MC2)을 통해 흐르는 전류는 스트링 전류(I1)에 대응할 것이다. 이하에서, 읽기 동작 시에, 소거 상태의 메모리 셀(MCi)을 통해 흐르는 전류(I2)는 오프-셀 전류인 것으로 정의한다.
도 8에 도시된 바와 같이, 선택 워드 라인(WL2)에 읽기 전압(Vr)이 인가될 때, 소거 상태의 메모리 셀(MCi)을 통해 오프-셀 전류(I2)가 흐를 것이다. 그리고, 프로그램 상태의 메모리 셀(MC2)을 통해 스트링 전류(I1)가 흐를 것이다. 오프-셀 전류(I2)의 양은 스트링 전류(I1)의 양보다 적다. 따라서, 오프-셀 전류(I2)가 유입되는 비트 라인(BL1)의 전압의 증가율은 스트링 전류(I1)가 유입되는 비트 라인(BL2)의 전압의 증가율보다 작을 것이다. 즉, 오프 셀 전류(I2) 및 스트링 전류(I1)의 차이는 소거 셀(MCi) 및 프로그램 셀(MC2)을 판별하기 위한 마진으로 이용될 것이다.
선택 워드 라인(WL2)에 읽기 전압(Vr)이 인가되고, 미리 설정된 시간(예를 들면, 감지 시간)이 경과된 후에, 비트 라인들(BL1~BL3)의 전압이 감지될 것이다. 예시적으로, 프로그램 셀(MC2)에 대응하는 비트 라인(BL2)의 전압은 읽기 전압(Vr)으로부터 선택 소자(360)의 문턱 전압을 감한 레벨에 근접한 레벨을 가질 것이다. 소거 셀(MCi)에 대응하는 비트 라인(BL1)의 전압은 접지 전압(Vss)에 근접한 레벨을 가질 것이다. 따라서, 비트 라인들(BL1~BL3)의 전압을 감지함으로써, 선택 메모리 셀들에 저장된 데이터를 검출하는 것이 가능하다.
예시적으로, 비트 라인들(BL1~BL3)의 전압들의 감지는 비트 라인 드라이버 및 감지 회로(240, 도 2 참조)에 의해 수행될 것이다. 예시적으로, 비트 라인 드라이버 및 감지 회로(240)는 페이지 버퍼 또는 감지 증폭기와 같이 잘 알려진 회로를 이용하여, 비트 라인들(BL1~BL3)의 전압을 감지하도록 구성될 것이다.
예시적으로, 비트 라인들(BL1~BL3)의 커패시턴스는 각각 1pF 내지 3pF일 것이다. 읽기 전압(Vr)은 1V일 것이다. 스트링 전류(I1)는 10^-6 A 로 설정될 것이다. 이때, 오프 셀 전류(I2)는 10^-9 A 일 것이다. 즉, 읽기 전압이 1V 이고, 스트링 전류(I1)가 10^-6A 로 설정될 때, 스트링 전류(I1)는 오프 셀 전류(I1) 보다 100배 이상 클 것이다.
스트링 전류(I1)가 10^-6 A 로 설정될 때, 감지 시간은 1us 내지 3us일 것이다. 스트링 전류(I1)가 10^-5 A 로 설정되면, 감지 시간은 0.1us 내지 0.3us 로 감소될 것이다. 통상적인 메모리(예를 들면, 낸드 플래시 메모리)의 읽기 시간은 1us 내지 3us 이다. 즉, 스트링 전류(I1)가 증가되면, 통상적인 메모리(예를 들면, 낸드 플래시 메모리)보다 빠른 읽기 속도가 제공될 수 있다. 또한, 스트링 전류(I1)가 증가되면, 읽기 마진이 향상될 수 있다. 따라서, 전력 소모, 신뢰성, 그리고 읽기 시간을 고려하여, 스트링 전류(I1)가 설정될 수 있음이 이해될 것이다.
예시적으로, 읽기 전압은 1V 일 것이다. 통상적인 메모리(예를 들면, 낸드 플래시 메모리)의 읽기 전압은 0V 내지 10V이다. 따라서, 통상적인 메모리(예를 들면, 낸드 플래시 메모리)와 비교할 때, 프로그램 전압을 승압하기 위한 전압 펌핑 기능이 간소화 되거나, 또는 요구되지 않을 수 있다.
상술한 실시 예에서, 제 1 타입 웰들(310, 315)을 바이어스하는 동작은 S210 단계 및 S220 단계에 각각 수행되는 것으로 설명되었다. 그러나, 제 1 타입 웰들(310, 315)을 바이어스하는 동작의 순서는 한정되지 않는다. 또한, 제 1 타입 웰들(310, 315)을 바이어스하는 동작은 동시에 수행될 수 있다.
도 12는 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이(210)의 일부의 소거 동작 시의 등가 회로를 보여주는 회로도이다. 도 13은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이(210)의 소거 동작을 설명하기 위한 순서도이다.
도 3 내지 도 6, 도 8, 도 12, 그리고 도 13을 참조하면, S310 단계에서, 선택 트랜지스터(SST)가 활성화된다. 예를 들면, 도 9 내지 11을 참조하여 설명된 바와 마찬가지로, 제 1 타입 웰(315) 및 스트링 선택 라인(SSL)이 바이어스될 것이다.
S320 단계에서, 비트 라인들(BL1~BL3)이 바이어스된다. 예시적으로, 비트 라인들(BL1~BL3)은 접지 전압(Vss)으로 바이어스될 것이다. 접지 전압(Vss)은 스트링 선택 트랜지스터(SST)를 통해 제 2 타입 웰들(320)에 제공될 것이다. 즉, 제 2 타입 웰들(320)은 접지 전압(Vss)으로 바이어스될 것이다.
S330 단계에서, 제 1 타입 웰(310)이 바이어스된다. 예시적으로, 제 1 타입 웰(310)은 제 1 소거 전압(Ver1)으로 바이어스될 것이다.
S340 단계에서, 워드 라인들(WL1~WLn)이 바이어스된다. 예시적으로, 워드 라인들(WL1~WLn)은 제 2 소거 전압(Ver2)으로 바이어스될 것이다. 제 2 소거 전압(Ver2)은 가변저항막(340)을 통해 제 1 타입 구조물(330)에 전달될 것이다.
예시적으로, 제 1 소거 전압(Ver1)은 접지 전압(Vss)보다 낮은 레벨을 가질 것이다. 그리고, 제 2 소거 전압(Ver2)은 접지 전압(Vss)보다 높은 레벨을 가질 것이다. 즉, 도 12에 도시된 바와 같이, 제 1 타입 구조물(340), 제 2 타입 웰들(320), 그리고 제 1 타입 웰(310)로 구성되는 선택 소자들(360)은 트랜지스터로 동작할 것이다. 더 상세하게는, 선택 소자들(360)은 pnp 바이폴라 정션 트랜지스터(BJT, Bipolar Junction Transistor)로 동작할 것이다.
제 1 타입 웰(310)은 선택 소자(360)의 컬렉터(collector)로 동작할 것이다. 제 2 타입 웰들(320)은 선택 소자(360)의 베이스(base)로 동작할 것이다. 제 1 타입 구조물(330)은 선택 소자(360)의 에미터(emitter)로 동작할 것이다. 즉, 선택 소자들(360)의 베이스(base)에 접지 전압(Vss)이 인가되고, 에미터(emitter)에 제 2 소거 전압(Ver2)이 인가되고, 그리고 컬렉터(collector)에 제 1 소거 전압(Ver1)이 인가된다.
워드 라인들(WL1~WLn)로부터 선택 소자들(360)의 에미터(emitter)를 통해 베이스(base)로 제 1 전류(예를 들면, 베이스 전류)가 흐를 것이다. 워드 라인들(WL1~WLn)로부터 선택 소자들(360)의 에미터(emitter)를 통해 컬렉터(collector)로 제 2 전류(예를 들면, 컬렉터 전류)가 흐를 것이다. 제 2 전류의 양은 제 1 전류의 양보다 클 것이다. 더 상세하게는, 제 1 전류의 양 및 제 2 전류의 양은 선택 소자(360)의 알파 값(또는 베타 값)에 의해 결정될 것이다.
제 1 전류는 스트링 선택 트랜지스터(SST)를 통해 비트 라인들(BL1~BL3)로 흐른다. 제 1 전류의 양은 스트링 전류(I1, 도 8 참조)보다 클 수 없다. 그러나, 제 2 전류의 양은 스트링 선택 트랜지스터(SST)에 의해 제한되지 않는다. 즉, 제 2 전류의 양은 제 1 전류의 양보다 크며, 스트링 전류(I1)보다 클 수 있다.
워드 라인들(WL1~WLn)로부터 선택 소자들(360)의 에미터(emitter)로 흐르는 전류, 즉 에미터 전류는 제 1 전류(베이스 전류) 및 제 2 전류(컬렉터 전류)의 합이다. 에미터 전류는 스트링 전류(I1) 보다 클 수 있다. 에미터 전류는 워드 라인들(WL1~WLn)로부터 가변저항(340)을 통해 선택 소자들(360)의 에미터에 전달된다. 즉, 가변저항(340)을 통해 흐르는 전류는 스트링 전류(I1)보다 클 수 있다. 따라서, 제 1 및 제 2 소거 전압들(Ver1, Ver2)의 레벨을 조절함으로써, 메모리 셀들(MC1~MCn)을 소거하는 것이 가능하다. 즉, 선택 소자(360)를 트랜지스터로 설정함으로써, 스트링 선택 트랜지스터(SST)를 우회하여, 메모리 셀들(MC1~MCn)에 소거 전류(Ie1)가 제공될 수 있다.
제 1 타입 웰(310)에 대응하는 비트 라인들(BL1~BL3) 및 워드 라인들(WL1~WLn)이 바이어스될 때, 제 1 타입 웰(310) 단위로 소거 동작이 수행될 수 있다. 예시적으로, 제 1 타입 웰(310) 상에 형성되는 메모리 셀들(MC1~MCn)이 메모리 블록을 형성할 때, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 메모리 블록 단위로 소거 동작을 수행하는 것이 가능하다.
예시적으로, 제 1 타입 웰(310)이 워드 라인들(WL1~WLn)에 각각 대응하도록 분리되어 형성될 때, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 워드 라인 단위로 소거 동작을 수행하는 것이 가능하다. 예시적으로, 제 1 타입 웰(310)이 비트 라인들(BL1~BL3)에 각각 대응하도록 분리되어 형성될 때, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 비트 라인 단위로 소거 동작을 수행하는 것이 가능하다. 즉, 제 1 타입 웰(310)이 형성되는 형태에 따라, 본 발명의 실시 예에 따른 가변저항 메모리(200)의 소거 동작의 단위가 가변될 수 있음이 이해될 것이다.
예시적으로, 제 1 소거 전압(Ver1)은 -0.5V 내지 -3V 의 범위에서 설정될 것이다. 제 2 소거 전압(Ver2)은 0.5V 내지 3V 의 범위에서 설정될 것이다. 통상적인 메모리(예를 들면, 낸드 플래시 메모리)의 소거 전압은 18V 내지 20V이다. 따라서, 통상적인 메모리(예를 들면, 낸드 플래시 메모리)와 비교할 때, 소거 전압을 승압하기 위한 전압 펌핑 기능이 간소화될 수 있음이 이해될 것이다.
상술한 바와 같이, 선택 워드 라인(WL2)에 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들(WL1, WL3~WLn)에 접지 전압(Vss)이 인가되고, 선택 비트 라인(BL2)에 접지 전압(Vss)이 인가되고, 그리고 비선택 비트 라인들(BL1, BL3)에 프로그램 금지 전압(Vihb)이 인가되면, 선택 워드 라인(WL2) 및 선택 비트 라인(BL2)에 대응하는 메모리 셀(MC2)이 선택적으로 프로그램된다. 또한, 스트링 선택 트랜지스터(SST)에 의해, 프로그램된 메모리 셀이 프로그램 셀 전류에 의해 소거되는 것이 방지된다.
상술한 바와 같이, 비트 라인들(BL1~BL3)을 방전하고, 선택 워드 라인(WL2)에 읽기 전압(Vr)을 바이어스하고, 그리고 비선택 워드 라인들(WL1, WL3~WLn)에 접지 전압(Vss)을 바이어스함으로써, 선택 워드 라인(WL2)에 대응하는 메모리 셀들에 저장된 데이터를 검출하는 것이 가능하다. 또한, 스트링 전류(I1)를 조절함으로써, 읽기 속도, 신뢰성, 그리고 전력 소모 사이의 트레이드 오프(trade off)가 가능하다.
상술한 바와 같이, 프로그램 및 읽기 동작 시에, 선택 소자들(360)은 다이오드로 설정되고, 소거 동작 시에 선택 소자들(360)은 트랜지스터로 설정된다. 따라서, 스트링 선택 트랜지스터(SST)를 우회하여, 메모리 셀들(MC1~MCn)이 소거될 수 있다.
상술한 바와 같이, 통상적인 메모리(예를 들면, 낸드 플래시 메모리)와 비교할 때, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 낮은 레벨의 프로그램 전압, 읽기 전압, 그리고 소거 전압을 사용한다. 따라서, 승압을 위한 전압 펌핑 기능이 간소화될 수 있다.
상술한 바와 같이, 통상적인 메모리(예를 들면, 낸드 플래시 메모리)와 비교할 때, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 향상된 동작 특성을 갖는다. 또한, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 프로그램 및 소거 횟수가 제한되지 않는 가변저항막(340)을 이용하여 데이터를 저장한다. 따라서, 프로그램 및 소거 횟수가 제한되는 통상적인 메모리(예를 들면, 낸드 플래시 메모리)와 비교할 때, 본 발명의 실시 예에 따른 가변저항 메모리(200)는 향상된 신뢰성을 갖는다.
이하에서, 본 발명의 제 2 실시 예에 따른 가변저항 메모리가 설명된다. 본 발명의 제 2 실시 예에 따른 가변저항 메모리는 가변저항막을 제외하면, 도 3 내지 6을 참조하여 설명된 바와 마찬가지로 구성된다. 따라서, 도 3 내지 6을 참조하여, 본 발명의 제 2 실시 예에 따른 가변저항 메모리가 설명된다. 본 발명의 제 2 실시 예에 따른 가변저항 메모리는 참조 번호 200'으로, 메모리 셀 어레이는 참조 번호 210' 으로, 그리고 가변저항막 및 가변저항은 참조 번호 340' 으로 참조될 것이다.
본 발명의 제 2 실시 예에 따른 가변저항 메모리(200')의 가변저항막(340')은 정 바이어스(foward bias) 전류(Ifor)에 의해 프로그램되고, 역 바이어스(reverse bias) 전류(Irev)에 의해 소거된다. 예시적으로, 미리 설정된 양 이상의 정 바이어스 전류(예를 들면, 프로그램 전류(Ipgm))가 가변저항막(340')에 인가될 때, 가변저항막(340')이 프로그램될 것이다. 미리 설정된 양 이상의 역 바이어스 전류(예를 들면, 소거 전류(Ie2))가 가변저항막(340')에 인가될 때, 가변저항막(340')이 소거될 것이다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 소거 상태의 가변저항막(340')은 고저항 상태일 것이다. 프로그램 상태의 가변저항막(340')은 저저항 상태일 것이다. 예를 들면, 가변저항막(340')은 니켈 옥사이드(NiOx), 알루미늄 옥사이드(AlOx) 등과 같은 물질들 중 하나로 구성될 것이다.
예시적으로, 워드 라인들(WL1~WLn)로부터 메모리 셀들(MC1~MCn)을 통해 비트 라인들(BL1~BL3)로 흐르는 전류를 정 바이어스 전류(Ifor)인 것으로 가정하자. 즉, 도 9 내지 도 11을 참조하여 설명된 바와 같이, 선택 소자(360)를 다이오드로 설정함으로써, 메모리 셀들(MC1~MCn)에 정 바이어스 전류(Ifor)가 제공될 수 있다. 또한, 도 12 및 도 13을 참조하여 설명된 바와 같이, 선택 소자(360)를 트랜지스터로 설정함으로써, 메모리 셀들(MC1~MCn)에 정 바이어스 전류(Ifor)가 제공될 수 있다. 정 바이어스 전류(Ifor)로서 프로그램 전류(Ipgm)가 제공될 때, 메모리 셀들(MC1~MCn)은 프로그램될 것이다.
도 14는 메모리 셀들(MC1~MCn)에 역 바이어스 전류(Irev)를 제공하기 위한 메모리 셀 어레이(210')의 일부의 등가 회로를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 14를 참조하면, 제 1 타입 웰(310)에 제 3 소거 전압(Ver3)이 바이어스된다. 비트 라인들(BL1~BL3)로부터 스트링 선택 트랜지스터들(SST)을 통해 제 2 타입 웰들(320)에 접지 전압(Vss)이 제공된다. 그리고, 워드 라인들(WL1~WLn)에 제 4 소거 전압(Ver4)이 인가된다. 제 4 소거 전압(Ver4)은 가변저항막(340')을 통해 제 1 타입 구조물들(330)에 전달될 것이다.
예시적으로, 제 3 소거 전압(Ver3)은 접지 전압(Vss)보다 높은 레벨의 전압일 것이다. 제 4 소거 전압(Ver4)은 접지 전압(Vss)보다 낮은 레벨의 전압일 것이다. 이때, 선택 소자(360)는 도 14에 도시된 바와 같이 pnp 바이폴라 정선 트랜지스터로 동작할 것이다. 제 1 타입 웰(310)은 선택 소자(360)의 에미터(emitter)에 대응하고, 제 2 타입 웰들(320)은 선택 소자(360)의 베이스(base)에 대응하고, 그리고, 제 1 타입 구조물들(330)은 선택 소자(360)의 컬렉터(collector)에 대응할 것이다.
선택 소자(360)로부터 가변저항(340)을 통해 워드 라인들(WL1~WLn)로 컬렉터 전류(collector)가 흐른다. 따라서, 메모리 셀들(MC1~MCn)에 역 바이어스 전류(Irev)를 제공하는 것이 가능하다. 즉, 역 바이어스 전류(Irev)로서 소거 전류(Ie2)가 제공될 때, 메모리 셀들(MC1~MCn)은 소거될 것이다.
예시적으로, 도 9 및 11을 참조하여 설명된 바와 마찬가지로, 선택 소자(360)를 다이오드로 설정하고, 비트 라인들(BL1~BL3)을 방전하고, 그리고 선택 워드 라인에 읽기 전압을 인가함으로써, 읽기 동작(Vr2)이 수행될 것이다. 이때, 메모리 셀들(MC1~MCn)을 통해 정 바이어스 전류(Ifor)가 흐를 것이다. 소거 상태(즉, 고저항 상태)의 메모리 셀들을 통해 흐르는 전류의 양은 프로그램 상태(즉, 저저항 상태)의 메모리 셀들을 통해 흐르는 전류의 양보다 적을 것이다.
읽기 전압(Vr2)의 레벨이 조절되면, 메모리 셀들(MC1~MCn)을 통해 흐르는 전류의 양이 제어될 것이다. 소거 셀들을 통해 흐르는 전류의 양이 프로그램 전류(Ipgm)의 양보다 적을 때, 소거 셀들은 읽기 동작 시에 프로그램되지 않을 것이다. 즉, 읽기 전압(Vr2)의 레벨을 조절함으로써, 읽기 전(Vr2)압으로 인해 소거 셀들이 프로그램되는 것이 방지될 수 있음이 이해될 것이다.
또한, 스트링 전류의 양이 프로그램 전류(Ipgm)의 양보다 적어지도록, 스트링 선택 라인(SSL)의 전압이 제어될 수 있다. 이때, 읽기 전압(Vr2)으로 인해 소거 셀들이 프로그램되는 것이 방지될 것이다. 또한, 읽기 전압(Vr2)으로 인해, 프로그램 셀들이 과프로그램되는 것이 방지될 수 있다.
스트링 전류의 양이 프로그램 전류(Ipgm)의 양보다 적을 때, 선택 소자(360)를 바이폴라 정션 트랜지스터로 설정함으로써 프로그램 동작이 수행될 것이다. 즉, 스트링 선택 트랜지스터(SST)에 의해 스트링 전류의 양이 제한될 때, 프로그램 전류(Ipgm)가 스트링 선택 트랜지스터(SST)를 우회하여 메모리 셀들(MC1~MCn)에 제공될 것이다.
본 발명의 제 1 실시 예에 따른 가변저항 메모리(200)와 마찬가지로, 본 발명의 제 2 실시 예에 따른 가변저항 메모리(200')는 통상적인 메모리(예를 들면, 낸드 플래시 메모리)보다 향상된 동작 특성 및 신뢰성을 가질 것이다. 우선, 프로그램, 읽기, 그리고 소거 전압들이 통상적인 메모리(예를 들면, 낸드 플래시 메모리)의 전압들보다 낮을 것이다. 또한, 가변저항(340')의 프로그램 및 소거 횟수는 제한되지 않을 것이다.
도 15는 본 발명의 제 3 실시 예에 따른 가변저항 메모리의 평면도이다. 도 16은 본 발명의 제 3 실시 예에 따른 가변저항 메모리의 사시도이다. 도 15 및 16을 참조하면, 비트 라인 콘택들(BC1~BC3)을 중심으로, 두 개의 제 1 타입 웰들(310)이 배치된다. 제 1 타입 웰들(310) 상에, 셀 구조물들(CS), 스위치 구조물들(SS), 스트링 선택 라인들(SSLA, SSLB), 워드 라인들(WLA1~WLAn, WLB1~WLB0)이 배치된다. 즉, 두 개의 메모리 블록들이 비트 라인들(BL1~BL3)을 공유하도록 구성된다. 비트 라인들(BL1~BL3)을 공유하는 메모리 블록들의 수는 한정되지 않음이 이해될 것이다.
도 17은 도 1의 메모리 시스템(10)의 다른 실시 예를 보여주는 블록도이다. 도 17을 참조하면, 메모리 시스템(20)은 컨트롤러(300) 및 가변저항 메모리 장치(400)를 포함한다. 가변저항 메모리 장치(400)는 복수의 가변저항 메모리 칩들을 포함한다. 복수의 가변저항 메모리 칩들은 복수의 그룹들로 분할된다. 가변저항 메모리 칩들의 각 그룹은 하나의 채널을 통해 컨트롤러(300)와 통신하도록 구성된다. 도 17에서, 복수의 가변저항 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(300)와 통신하는 것으로 도시되어 있다. 각 가변저항 메모리 칩은 도 2 내지 6을 참조하여 설명된 바와 마찬가지로 구성될 것이다.
도 18은 도 1 또는 도 17의 메모리 시스템(10, 20)을 포함하는 컴퓨팅 시스템(500)을 보여주는 블록도이다. 도 18을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(500)은 중앙 처리 장치(510), 램(520, RAM, Random Access Memory), 사용자 인터페이스(530), 전원(540), 그리고 메모리 시스템(10, 20)을 포함한다.
메모리 시스템(10, 20)은 시스템 버스(550)를 통해, 중앙처리장치(510), 램(520), 사용자 인터페이스(530), 그리고 전원(540)에 전기적으로 연결된다. 사용자 인터페이스(530)를 통해 제공되거나, 중앙 처리 장치(510)에 의해서 처리된 데이터는 메모리 시스템(10, 20)에 저장된다. 메모리 시스템(10, 20)은 컨트롤러(100) 및 가변저항 메모리 장치(200, 400)를 포함한다.
예시적으로, 가변저항 메모리 장치(200, 400)는 복수의 가변저항 메모리 칩들을 포함할 것이다. 복수의 가변저항 메모리 칩들은 복수의 그룹들로 분할될 것이다. 가변저항 메모리 칩들의 각 그룹은 공통 채널을 통해 컨트롤러(100, 300)와 통신하도록 구성될 것이다. 도 15에서, 복수의 가변저항 메모리 칩들은 제 1 내지 제 m 채널들(CH1~CHm)을 통해 컨트롤러(100, 300)와 통신하는 것으로 도시되어 있다.
메모리 시스템(10, 20)이 반도체 드라이브(SSD)로 장착되는 경우, 컴퓨팅 시스템(500)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 가변저항 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일부를 보여주는 평면도이다.
도 4는 도 2의 메모리 셀 어레이의 일부를 보여주는 사시도이다.
도 5는 도 3의 평면도의 선 A~A'에 따른 단면도이다.
도 6은 도 3의 평면도의 선 B~B'에 따른 단면도이다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이의 일부의 등가 회로를 보여주는 회로도이다.
도 8은 도 7의 가변저항들의 저항값의 변화를 설명하기 위한 다이어그램이다.
도 9는 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이의 일부의 프로그램 동작 및 읽기 동작 시의 등가 회로를 보여주는 회로도이다.
도 10은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이의 프로그램 동작을 설명하기 위한 순서도이다.
도 11은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이의 읽기 동작을 설명하기 위한 순서도이다.
도 12는 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이의 일부의 소거 동작 시의 등가 회로를 보여주는 회로도이다.
도 13은 도 3 내지 도 6을 참조하여 설명된 메모리 셀 어레이의 소거 동작을 설명하기 위한 순서도이다.
도 14는 메모리 셀들에 역 바이어스 전류를 제공하기 위한 메모리 셀 어레이의 일부의 등가 회로를 보여주는 회로도이다.
도 15는 본 발명의 제 3 실시 예에 따른 가변저항 메모리의 평면도이다.
도 16은 본 발명의 제 3 실시 예에 따른 가변저항 메모리의 사시도이다.
도 17은 도 1의 메모리 시스템의 다른 실시 예를 보여주는 블록도이다.
도 18은 도 1 또는 도 17의 메모리 시스템을 포함하는 컴퓨팅 시스템(500)을 보여주는 블록도이다.

Claims (10)

  1. 적어도 하나의 가변저항 메모리 셀들을 포함하는 가변저항 메모리 어레이에 있어서:
    각각의 가변저항 메모리 셀은
    제 1 타입의 웰; 그리고
    상기 웰 상의 셀 구조물을 포함하고,
    상기 셀 구조물은
    상기 제 1 타입과 상이한 제 2 타입의 구조물; 그리고
    상기 구조물 상의 가변저항막을 포함하는 가변저항 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 웰 및 도전 라인 사이에 흐르는 전류의 양을 제한하도록 구성되는 스위치 소자를 더 포함하는 가변저항 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 스위치 소자를 통해 흐를 수 있는 전류의 양은 상기 가변저항막의 상태를 변화시킬 수 있는 전류의 양보다 적은 가변저항 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 가변저항막의 상태를 변화시킬 수 있는 전류는 상기 스위치 소자를 우회하여 상기 가변저항막에 제공되는 가변저항 메모리 어레이.
  5. 제 4 항에 있어서,
    각각의 가변저항 메모리 셀은 상기 웰 하부에 제공되며, 상기 제 2 타입의 제 2 웰을 더 포함하는 가변저항 메모리 어레이.
  6. 제 5 항에 있어서,
    상기 구조물, 상기 웰, 그리고 상기 제 2 웰은 트랜지스터로 동작하는 가변저항 메모리 어레이.
  7. 제 6 항에 있어서,
    상기 제 2 웰은 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 신장되어 메모리 블록을 형성하는 가변저항 메모리 어레이.
  8. 제 1 항에 있어서,
    상기 제 1 타입의 웰 및 상기 제 2 타입의 구조물은 다이오드로 동작하는 가변저항 메모리 어레이.
  9. 제 1 항에 있어서,
    상기 웰은 상기 적어도 하나의 가변저항 메모리 셀들 중 제 1 방향을 따라 배치되는 셀들 사이에 채널을 제공하는 가변저항 메모리 어레이.
  10. 적어도 하나의 가변저항 메모리 셀들;
    상기 적어도 하나의 가변저항 메모리 셀들에 연결되는 워드 라인들을 바이어스하도록 구성되는 워드 라인 드라이버; 그리고
    상기 적어도 하나의 가변저항 메모리 셀들에 연결되는 비트 라인들을 바이어스하고, 상기 비트 라인들의 전압을 감지하도록 구성되는 비트 라인 드라이버 및 감지 회로를 포함하고,
    각각의 가변저항 메모리 셀은
    제 1 타입의 웰; 그리고
    상기 웰 상의 셀 구조물을 포함하고,
    상기 셀 구조물은
    상기 제 1 타입과 상이한 제 2 타입의 구조물;
    상기 구조물 상의 가변저항막을 포함하는 가변저항 메모리 장치.
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