TWI559310B - 非揮發性記憶體裝置，其抹除方法，及包括該非揮發性記憶體裝置之記憶體系統 - Google Patents

非揮發性記憶體裝置，其抹除方法，及包括該非揮發性記憶體裝置之記憶體系統 Download PDF

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Description

非揮發性記憶體裝置，其抹除方法，及包括該非揮發性記憶體裝置之記憶體系統
本發明係關於半導體記憶體，且更特定而言係關於非揮發性記憶體裝置、其抹除方法，及包含該非揮發性記憶體裝置之記憶體系統。
半導體記憶體裝置係使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)及磷化銦(InP)之半導體材料實施之記憶體裝置。半導體記憶體裝置可主要劃分成揮發性記憶體裝置及非揮發性記憶體裝置。
揮發性記憶體裝置為在切斷電源時抹除所儲存資料之記憶體裝置。揮發性記憶體裝置之實例包括靜態隨機存取記憶體(Static Random Access Memory,SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)及同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory,SDRAM)。非揮發性記憶體裝置為甚至在切斷電源時仍保留所儲存資料之記憶體裝置。非揮發性記憶體裝置之實例包括唯讀記憶體(Read Only Memory,ROM)、可程式化唯讀記憶體(Programmable Read Only Memory,PROM)、可抹除可程式化唯讀記憶體(Erasable Programmable Read Only Memory,EPROM)、電可抹除可程式化唯讀記憶體(Electrical Erasable Programmable Read Only Memory,EEPROM)、快閃記憶體裝置(flash memory device)、相變隨機存取記憶體(Phase-change Random Access Memory,PRAM)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory,MRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory,RRAM)及鐵電式隨機存取記憶體(Ferroelectric Random Access Memory,FRAM)。快閃記憶體裝置可主要歸類成「反或」(NOR)型及「反及」(NAND)型。
本發明提供(例如)具有三維陣列結構之非揮發性記憶體裝置、其抹除方法及包含該非揮發性記憶體裝置之記憶體系統。
本發明概念之實施例提供一種非揮發性記憶體裝置之抹除方法，該非揮發性記憶體裝置具有一記憶體串，該記憶體串包括複數個記憶胞、一串選擇電晶體，及一接地選擇電晶體，該抹除方法包含：將一字線抹除電壓施加至分別連接至該等記憶胞之複數條字線；將一特定電壓施加至一連接至該接地選擇電晶體之接地選擇線；在將該特定電壓施加至該接地選擇線之該步驟期間將一抹除電壓施加至一形成有該記憶體串之基板；及回應於該基板之一電壓改變而使該接地選擇線浮動。
在實例實施例中，一特定電壓之該施加包含將一接地電壓施加至該接地選擇線。
在實例實施例中，該接地選擇線之該浮動在該基板之電壓位準達到一目標電壓位準時執行。
在實例實施例中，該等記憶胞在一垂直於該基板之方向上堆疊。
本發明概念之實施例提供一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一記憶胞陣列，該記憶胞陣列包含提供至一基板上之複數個記憶胞串；一讀取與寫入電路，該讀取與寫入電路經由複數條位元線連接至該等記憶胞串，且經組態以驅動該等位元線；一位址解碼器，該位址解碼器經由複數條字線、一串選擇線及一接地選擇線連接至該等記憶胞串，且經組態以驅動該等字線及該等選擇線；及一基板監視電路，該基板監視電路監視該基板之一電壓位準，其中該位址解碼器根據一抹除操作中之一監視結果來驅動該接地選擇線。
在實例實施例中，當一用於該抹除操作之抹除電壓開始施加至該基板時，該位址解碼器經組態以將該接地選擇線驅動至一接地電壓。
在實例實施例中，在該抹除操作期間，該位址解碼器經組態以在該基板之一電壓位準達到一目標電壓位準時使該接地選擇線浮動。
在實例實施例中，該基板監視電路包含：第一微調器及第二微調器，該第一微調器及該第二微調器連接在一接地節點與該基板之一電壓所提供至之一基板節點之間；及一比較器，該比較器經組態以比較一目標電壓與一在該第一微調器與該第二微調器之間的節點之一電壓以輸出該監視結果。
本發明概念之實施例提供一種非揮發性記憶體裝置之抹除方法，該方法包含：提供該非揮發性記憶體裝置，該非揮發性記憶體裝置包括一垂直於一具有一第一導電性之基板的記憶體串，該記憶體串包括使用一接觸該基板之具有該第一導電性之柱作用本體(pillar active body)的一串選擇電晶體、複數個記憶胞及一接地選擇電晶體；將一字線抹除電壓施加至連接至該複數個記憶胞之複數條字線；將一電壓施加至一連接至該接地選擇電晶體之接地選擇線；將一抹除電壓施加至該基板；及回應於該基板之一電壓偏移而使該接地選擇線浮動。
本發明概念之實施例提供一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；一記憶體串，該記憶體串包括使用一接觸該基板之具有一第一導電性之柱作用本體的一串選擇電晶體、複數個記憶胞及一接地選擇電晶體；一位址解碼器，該位址解碼器經組態以將一字線抹除電壓施加至連接至該複數個記憶胞之複數條字線且將一電壓施加至一連接至該接地選擇電晶體之接地選擇線；一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板；及一基板監視電路，該基板監視電路經組態以感測該基板之一電壓偏移，其中該位址解碼器回應於該基板之該電壓偏移而使該接地選擇線浮動。
本發明概念之實施例提供一種非揮發性記憶體裝置之抹除方法，該非揮發性記憶體裝置包括一基板及複數個記憶體區塊，該複數個記憶體區塊各自包括呈二維陣列之複數個記憶體串，該複數個記憶體串各自包括一串選擇電晶體、複數個記憶胞及一接地選擇電晶體，該複數個記憶體串按列及行配置，其中該複數個記憶體串之行各自藉由該對應串選擇電晶體連接至一對應位元線，且該複數個記憶體串之列各自藉由該對應串選擇電晶體連接至一對應串選擇線，該方法包含：選擇該複數個記憶體區塊中之一者來進行抹除；將一字線抹除電壓施加至連接至該選定記憶體區塊之該複數個記憶胞之複數條字線；將一電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線，且不施加至至少一個未選定記憶體區塊；將一抹除電壓施加至該基板；及回應於該基板之一電壓偏移而使該選定記憶體區塊之該接地選擇線浮動。
在實例實施例中，允許連接至該至少一個未選定記憶體區塊之該等接地選擇電晶體之該等接地選擇線浮動。
在實例實施例中，施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓為一接地電壓。
在實例實施例中，允許施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓在該抹除電壓達到一臨限電壓之後浮動。
在實例實施例中，方法可進一步包含：監視該基板之一電壓，且在該基板之該電壓達到一臨限電壓時，中止將該電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線。
在實例實施例中，方法可進一步包含：使連接至用於該複數個記憶體區塊中之每一者之該等串選擇電晶體的該等串選擇線浮動。
本發明概念之實施例提供一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；複數個記憶體區塊，該複數個記憶體區塊各自包括呈二維陣列之複數個記憶體串，每一串包括一串選擇電晶體、複數個記憶胞及一接地選擇電晶體，該複數個記憶體串按列及行配置，其中該複數個記憶體串之行各自藉由該對應串選擇電晶體連接至一對應位元線，且該複數個記憶體串之列各自藉由該對應串選擇電晶體連接至一對應串選擇線；一位址解碼器，該位址解碼器經組態以選擇該複數個記憶體區塊中之一者來進行抹除，將一字線抹除電壓施加至連接至該選定記憶體區塊之該複數個記憶胞之複數條字線，將一電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線且不施加至該等未選定記憶體區塊；一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板；及一基板監視電路，該基板監視電路經組態以感測該基板之一電壓偏移，其中該位址解碼器回應於該基板之該電壓偏移而使該接地選擇線浮動來浮動。
在實例實施例中，該位址解碼器允許連接至該等未選定記憶體區塊之該等接地選擇電晶體之該等接地選擇線浮動。
在實例實施例中，該位址解碼器將一接地電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線。
在實例實施例中，該位址解碼器允許連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓在該抹除電壓達到一臨限電壓之後浮動。
在實例實施例中，非揮發性記憶體裝置可進一步包含：一基板監視電路，該基板監視電路經調適以監視該基板之一電壓且在該基板之該電壓達到一臨限電壓時產生一接地啟用信號，該位址解碼器回應於該接地啟用信號而中止將該電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線且接著使該接地選擇線浮動。
在實例實施例中，該基板監視電路可進一步包括：第一微調器及第二微調器，該第一微調器及該第二微調器連接在一接地節點與該基板之該抹除電壓所提供至之一基板節點之間，及一比較器，該比較器經組態以比較一目標電壓與一在該第一微調器與該第二微調器之間的節點之一電壓且將一比較結果輸出至該位址解碼器。
在實例實施例中，若該比較結果指示該基板之該電壓已達到該臨限電壓，則該位址解碼器停止將該電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線。
在實例實施例中，該位址解碼器可進一步使用於該複數個記憶體區塊中之每一者之該串選擇線浮動。
在實例實施例中，該位址解碼器可進一步包括：至少兩個區塊字線驅動器，該至少兩個區塊字線驅動器各自經組態以產生一區塊選擇信號；一串選擇線驅動器，該串選擇線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之一串選擇線；一字線驅動器，該字線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之字線；一接地選擇線驅動器，該接地選擇線驅動器經組態以驅動該複數個記憶體區塊中之一者之一接地選擇線且接收來自該基板監視電路之該接地啟用信號；及一導通電路，該導通電路經組態以回應於該區塊選擇信號而將藉由該串選擇線驅動器、該字線驅動器及該接地選擇線驅動器驅動之電壓傳送至該複數個記憶體區塊中之該選定一者之該等對應線。
在實例實施例中，導通開關包括複數個電晶體，該複數個電晶體中之一者用以控制該等字線中之每一者、該等串選擇線中之每一者，及該等接地選擇線中之每一者。
本發明概念之實施例提供一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一記憶胞陣列，該記憶胞陣列包含提供至一基板上之複數個記憶胞串；一讀取與寫入電路，該讀取與寫入電路經由複數條位元線連接至該等記憶胞串，且經組態以驅動該等位元線；及一位址解碼器，該位址解碼器經由複數條字線、一串選擇線及一接地選擇線連接至該等記憶胞串，且經組態以驅動該等字線及該等選擇線，其中該位址解碼器藉由在將一電壓施加至該基板之前等待一延遲時間來在一抹除操作中驅動該接地選擇線。
在實例實施例中，當一用於該抹除操作之抹除電壓開始施加至該基板時，該位址解碼器經組態以將該接地選擇線驅動至一接地電壓。
在實例實施例中，在該抹除操作期間，該位址解碼器經組態以在該基板之一電壓位準達到一目標電壓位準時使該接地選擇線浮動。
本發明概念之實施例提供一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；一記憶體串，該記憶體串包括使用一接觸該基板之具有一第一導電性之柱作用本體的一串選擇電晶體、複數個記憶胞及一接地選擇電晶體；一位址解碼器，該位址解碼器經組態以將一字線抹除電壓施加至連接至該複數個記憶胞之複數條字線且將一電壓施加至一連接至該接地選擇電晶體之接地選擇線；一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板，且其中該位址解碼器等待一延遲時間且接著回應於該基板之該電壓偏移而使該接地選擇線浮動。
本發明概念之實施例提供一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；複數個記憶體區塊，該複數個記憶體區塊各自包括呈二維陣列之複數個記憶體串，每一串包括一串選擇電晶體、複數個記憶胞及一接地選擇電晶體，該複數個記憶體串按列及行配置，其中該複數個記憶體串之行各自藉由該對應串選擇電晶體連接至一對應位元線，且該複數個記憶體串之列各自藉由該對應串選擇電晶體連接至一對應串選擇線；一位址解碼器，該位址解碼器經組態以選擇該複數個記憶體區塊中之一者來進行抹除，將一字線抹除電壓施加至連接至該選定記憶體區塊之該複數個記憶胞之複數條字線，將一電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線且不施加至該等未選定記憶體區塊；及一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板，其中該位址解碼器等待一延遲時間且接著回應於該基板之該電壓偏移而使該接地選擇線浮動。
在實例實施例中，該位址解碼器允許連接至該等未選定記憶體區塊之該等接地選擇電晶體之該等接地選擇線浮動。
在實例實施例中，該位址解碼器將一接地電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線。
在實例實施例中，該位址解碼器允許連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓在該抹除電壓達到一臨限電壓之後浮動。
在實例實施例中，該位址解碼器可進一步使用於該複數個記憶體區塊中之每一者之該串選擇線浮動。
在實例實施例中，該位址解碼器可進一步包括：至少兩個區塊字線驅動器，該至少兩個區塊字線驅動器各自經組態以產生一區塊選擇信號；一串選擇線驅動器，該串選擇線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之一串選擇線；一字線驅動器，該字線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之字線；一接地選擇線驅動器，該接地選擇線驅動器經組態以驅動該複數個記憶體區塊中之一者之一接地選擇線且接收一時間延遲信號；及一導通電路，該導通電路經組態以回應於該區塊選擇信號而將由該串選擇線驅動器、該字線驅動器及該接地選擇線驅動器驅動之電壓傳送至該複數個記憶體區塊中之該選定一者之該等對應線。
在實例實施例中，導通開關包括複數個電晶體，該複數個電晶體中之一者用以控制該等字線中之每一者、該等串選擇線中之每一者，及該等接地選擇線中之每一者。
包含隨附圖式以提供本發明概念之進一步理解，且隨附圖式併入於本說明書中且構成本說明書之部分。該等圖式說明本發明概念之實例實施例，且該等圖式與[實施方式]一起用來解釋本發明概念之原理。
將參看隨附圖式在下文更詳細地描述本發明概念之實例實施例。然而，本發明概念可以不同形式來體現，且不應被解釋為限於本文中所闡述之實例實施例。實情為，提供此等實例實施例以使得本發明將透徹且完整，且將向熟習此項技術者充分地傳達本發明概念之範疇。相同參考數字在全文中指代相同元件。相似參考數字在全文中指代相似元件。
圖1為說明根據本發明概念之實例實施例之非揮發性記憶體裝置100的方塊圖。
參看圖1，根據本發明概念之實施例之非揮發性記憶體裝置100包括記憶胞陣列110、位址解碼器120(其亦充當位址解碼器)、基板監視電路130、讀取與寫入電路140、控制邏輯150及/或基板偏壓電路160。
記憶胞陣列110經由包括字線WL、串選擇線SSL及接地選擇線GSL之選擇線連接至位址解碼器120。記憶胞陣列110經由位元線BL連接至讀取與寫入電路140。記憶胞陣列110連接至基板監視電路130。舉例而言，上面形成有記憶胞陣列110之基板連接至基板監視電路130。記憶胞陣列110連接至基板偏壓電路160。舉例而言，上面形成有記憶胞陣列110之基板連接至基板偏壓電路160。舉例而言，基板為形成於半導體基板中的N型井中之P型井。
記憶胞陣列110包括複數個記憶體區塊。該等記憶體區塊中之每一者包括複數個記憶胞串。舉例而言，每一記憶體區塊包括複數個NAND串。該等記憶胞串中之每一者包括複數個記憶胞及複數個選擇電晶體。舉例而言，每一記憶胞串可包括至少一個串選擇電晶體及至少一個接地選擇電晶體。
例示性地，在列方向上配置之記憶胞中之每一者分別連接至字線WL中之對應一者。在一串中在行方向上配置之記憶胞連接至位元線BL中之對應一者。舉例而言，在行方向上配置之記憶胞可組態複數個記憶胞群組(例如，串)。此外，該複數個記憶胞群組分別連接至位元線BL。至少一個串選擇電晶體連接至串選擇線SSL。至少一個接地選擇電晶體連接至接地選擇線GSL。例示性地，記憶胞陣列110可在每一記憶胞中儲存一或多個位元。
位址解碼器120經由字線WL、串選擇線SSL及接地選擇線GSL連接至記憶胞陣列110。位址解碼器120根據控制邏輯150之控制來操作。位址解碼器120接收自外部裝置輸入之位址ADDR。
位址解碼器120解碼所接收位址ADDR之列位址。位址解碼器120藉由使用經解碼列位址來選擇記憶胞陣列110之記憶體區塊。又，位址解碼器120藉由使用經解碼列位址來選擇選定記憶體區塊之字線WL、串選擇線SSL及接地選擇線GSL。位址解碼器120另外解碼所接收位址ADDR之行位址。將經解碼行位址(儘管未展示)傳送至讀取與寫入電路140。
例示性地，位址解碼器120接收來自基板監視電路130之接地啟用信號GE。回應於所接收之接地啟用信號GE，位址解碼器120控制WL、SSL及GSL上之信號之輸出電壓。舉例而言，位址解碼器120在抹除操作期間回應於接地啟用信號GE而操作。
基板監視電路130連接至記憶胞陣列110及位址解碼器120。基板監視電路130根據控制邏輯150之控制來操作。基板監視電路130監視記憶胞陣列110之基板之基板電壓Vsub。基板監視電路130根據記憶胞陣列110之基板之基板電壓Vsub的位準來啟動或撤銷啟動接地啟用信號GE。將接地啟用信號GE傳送至位址解碼器120。舉例而言，啟用基板監視電路130以進行抹除操作。
讀取與寫入電路140經由位元線BL連接至記憶胞陣列110。讀取與寫入電路140根據控制邏輯150之控制來操作。讀取與寫入電路140接收來自位址解碼器120之經解碼行位址。讀取與寫入電路140回應於經解碼行位址而選擇位元線BL中之一些位元線。
例示性地，讀取與寫入電路140接收來自外部裝置(例如，控制器)之資料DATA，且將所接收資料DATA寫入至記憶胞陣列110中。讀取與寫入電路140自記憶胞陣列110讀取經寫入資料DATA，且將經讀取資料DATA輸出至外部。讀取與寫入電路140讀取來自記憶胞陣列110之第一儲存區之資料，且將經讀取資料寫入於記憶胞陣列110之第二儲存區中。舉例而言，讀取與寫入電路140執行複製回存(copy-back)操作。
例示性地，讀取與寫入電路140包括諸如頁面緩衝器(或頁面暫存器)及/或行選擇電路之元件。作為另一實例，讀取與寫入電路140包括諸如感測放大器、寫入驅動器及/或行選擇電路之元件。
控制邏輯150連接至位址解碼器120、基板監視電路130及讀取與寫入電路140。舉例而言，控制邏輯150可另外連接至基板偏壓電路160。控制邏輯150控制非揮發性記憶體裝置100之整體操作。控制邏輯150回應於來自外部裝置之控制信號CTRL而操作。
基板偏壓電路160根據控制邏輯150之控制來操作。基板偏壓電路160對上面形成有記憶胞陣列110之基板加偏壓。舉例而言，基板偏壓電路160將抹除電壓Vers偏壓至上面形成有記憶胞陣列110之基板。
在其他實例實施例中，可省略基板監視電路130。在此等實例實施例中，位址解碼器120藉由在將一電壓施加至記憶胞陣列110之基板之前等待一延遲時間來在一抹除操作中驅動接地選擇線GSL。在實例實施例中，可預定該時間延遲。在實例實施例中，時間延遲之長度可由控制邏輯150或外部裝置提供。
圖2為圖1之記憶胞陣列110的方塊圖。參看圖2，記憶胞陣列110包括複數個記憶體區塊BLK1至BLKz。記憶體區塊BLK中之每一者具有三維結構(或垂直結構)。舉例而言，每一記憶體區塊BLK包括在第一方向至第三方向上延伸之結構。舉例而言，每一記憶體區塊BLK包括在第二方向上延伸之複數個NAND串NS。舉例而言，可在第一方向及第三方向上設有複數個NAND串NS(例如，呈NAND串NS之二維陣列)。
每一NAND串NS連接至位元線BL、串選擇線SSL、接地選擇線GSL、字線WL，及共同源極線CSL。記憶體區塊中之每一者連接至該複數條位元線BL、該複數條串選擇線SSL、該複數條接地選擇線GSL、該複數條字線WL，及該共同源極線CSL。將參看圖3更全面地描述記憶體區塊BLK1至BLKz。
藉由圖1中說明之位址解碼器120選擇記憶體區塊BLK1至BLKz。舉例而言，位址解碼器120經組態以選擇記憶體區塊BLK1至BLKz中對應於經解碼列位址之至少一個記憶體區塊BLK。
圖3為說明圖2中之記憶體區塊BLK1至BLKz中之一記憶體區塊BLKi的實例實施例的透視圖。圖4為沿著圖3之記憶體區塊BLKi之線I-I'截取的橫截面圖。參看圖3及圖4，記憶體區塊BLKi包括在第一方向至第三方向上延伸之結構。
首先，提供基板111。基板111可為具有第一類型(例如，第一導電類型)之井。舉例而言，基板111可為藉由植入諸如硼(B)之III族元素形成之p型井。舉例而言，基板111為提供於n型井中之p型凹穴井。下文中，假設基板111為p型井(或p型凹穴井)。然而，基板111之導電類型不限於p型井。
將在第一方向上延伸之複數個摻雜區311至314設在基板111上。舉例而言，該複數個摻雜區311至314可具有與基板111之類型不同之第二類型(例如，第二導電類型)。下文中，假設第一摻雜區311至第四摻雜區314具有n型。然而，第一摻雜區311至第四摻雜區314之導電類型不限於n型。
在第一摻雜區311與第二摻雜區312之間的基板111之區之上在第二方向上順序地提供在第一方向上延伸之複數個絕緣材料112。舉例而言，可在第二方向上提供該複數個絕緣材料112以使得該複數個絕緣材料112間隔預定或所要距離。絕緣材料112可包括諸如氧化矽之絕緣體。
提供複數個柱113，該複數個柱113在第一方向上安置於第一摻雜區311與第二摻雜區312之間的基板111之區上且在第二方向上穿透絕緣材料112。例示性地，該複數個柱113穿透絕緣材料112以接觸基板111。
該等柱113中每一者可由複數種材料構成。舉例而言，每一柱113之表面層114可包括具有第一類型之矽材料。舉例而言，每一柱113之表面層114可包括具有與基板111相同之類型的矽材料。下文中，假設每一柱113之表面層114包括p型矽。然而，每一柱113之表面層114並不限於包括p型矽。
每一柱113之內層115由絕緣材料構成。舉例而言，每一柱113之內層115可包括諸如氧化矽之絕緣材料。舉例而言，每一柱113之內層115可包括氣隙。又，空隙可形成於內層115中。
在第一摻雜區311與第二摻雜區312之間的區中，沿著絕緣材料112、柱113及基板111之暴露表面提供絕緣層116。例示性地，可沿著第二方向移除設在安置於第二方向上之最後一個絕緣材料112之暴露側上的絕緣層116。
舉例而言，絕緣材料116之厚度可小於絕緣材料112之間的距離之一半。亦即，可在設在第一絕緣材料之下表面上的絕緣層116與設在絕緣材料112之第一絕緣材料下方之第二絕緣材料的上表面上的絕緣層116之間提供可安置除了絕緣材料112及絕緣層116之外的任何材料之區。
在第一摻雜區311與第二摻雜區312之間的區中，將第一導電材料211至291設在絕緣層116之暴露表面上。舉例而言，將在第一方向上延伸之第一導電材料211設在基板111與鄰近於基板111之絕緣層之間。更具體而言，將在第一方向上延伸之第一導電材料211設在基板111與安置於鄰近於基板111之絕緣材料112下方的絕緣層116之間。在特定絕緣材料之上表面上的絕緣層116與安置在提供於絕緣材料112中之該特定絕緣材料之頂部上的絕緣層之下表面上的絕緣層之間，提供在第一方向上延伸之第一導電材料。例示性地，將在第一方向上延伸之複數個第一導電材料221至281設在該等絕緣材料112之間。例示性地，第一導電材料211至291可為金屬材料。例示性地，第一導電材料211至291可為諸如多晶矽之導電材料。
將與安置於第一摻雜區311及第二摻雜區312上之結構相同的結構設在第二摻雜區312與第三摻雜區313之間的區中。例示性地，在第二摻雜區312與第三摻雜區313之間的區中，提供在第一方向上延伸之該複數個絕緣材料112、在第一方向上順序地配置且在第三方向上穿透該複數個絕緣材料113之該複數個柱113、設在該複數個絕緣材料112及該複數個柱112之暴露表面上之絕緣層116，及在第一方向上延伸之該複數個第一導電材料212至292。
將與安置於第一摻雜區311及第二摻雜區312上之結構相同的結構設在第三摻雜區313與第四摻雜區314之間的區中。例示性地，在第三摻雜區313與第四摻雜區314之間的區中，提供在第一方向上延伸之該複數個絕緣材料112、在第一方向上順序地配置且在第三方向上穿透該複數個絕緣材料113之該複數個柱113、設在該複數個絕緣材料112及該複數個柱112之暴露表面上之絕緣層116，及在第一方向上延伸之該複數個第一導電材料213至293。
將汲極320分別設在該複數個柱113上。例示性地，汲極320可包括摻雜有第二類型材料之矽材料。舉例而言，汲極320可包括摻雜有n型材料之矽材料。下文中，假設汲極320包括摻雜有n型材料之矽材料。然而，汲極320不限於包括n型矽材料。
例示性地，每一汲極320之寬度可大於對應於該汲極320之柱113之寬度。舉例而言，可以襯墊形狀將每一汲極320提供於對應柱113之上表面上。例示性地，汲極320中之每一者可延伸直至對應柱113之表面層114之部分。
將在第三方向上延伸之第二導電材料331至333設在汲極320上。第二導電材料331至333在第一方向上配置以使得第二導電材料331至333彼此間隔開預定或所要距離。第二導電材料331至333分別連接至對應區中之汲極320。例示性地，汲極320與在第三方向上延伸之第二導電材料333可經由各別接觸插塞彼此連接。例示性地，第二導電材料331至333可為金屬材料。例示性地，第二導電材料331至333可為諸如多晶矽之導電材料。
下文中，將界定第一導電材料211至291、212至292及213至293之高度。界定第一導電材料211至291、212至292及213至293以順序地具有距基板111之第一高度至第九高度。亦即，鄰近於基板111之第一導電材料211至213具有第一高度。鄰近於第二導電材料331至333之第一導電材料291至293具有第九高度。隨著第一導電材料211至291、212至292及213至293中之特定導電材料距基板111之次序增加，第一導電材料之高度增加。
在圖3及圖4中，該等柱113中之每一者連同絕緣層116及該複數個第一導電材料211至291、212至292及213至293一起形成串。舉例而言，充當一共同作用柱(common active pillar)的每一柱113連同鄰近於絕緣層116之區及第一導電材料211至291、212至292及213至293之鄰近區一起形成NAND串NS。該等NAND串NS包括複數個電晶體結構TS。將參看圖5更全面地描述電晶體結構TS。在實例實施例中，任何給定串中之該複數個電晶體結構TS之一子集可被稱為一子串。
圖5為說明圖4之電晶體結構TS的橫截面圖。參看圖3至圖5，絕緣層116包括第一子絕緣層至第三子絕緣層117、118及119。柱113之含有p型矽之表面層114可充當本體。鄰近於柱113之第一子絕緣層117可充當穿隧絕緣層。舉例而言，鄰近於柱113之第一子絕緣層117可包括熱氧化物層。
第二子絕緣層118可充當電荷儲存層。舉例而言，第二子絕緣層118可充當電荷捕集層。舉例而言，第二子絕緣層118可包括氮化物層或金屬氧化物層(例如，氧化鋁層、氧化鉿層等等)。
鄰近於第一導電材料233之第三子絕緣層119可充當阻塞絕緣層。例示性地，鄰近於在第一方向上延伸之第一導電材料133的第三子絕緣層119可具有單層結構或多層結構。第三子絕緣層119可為具有比第一子絕緣層117及第二子絕緣層118高之介電常數的高介電層(例如，氧化鋁層、氧化鉿層等等)。
第一導電材料233可充當閘極(或控制閘極)。亦即，充當閘極(或控制閘極)之第一導電材料233、充當阻塞絕緣層之第三子絕緣層119、充當電荷捕集層之第二子絕緣層118、充當穿隧絕緣層之第一子絕緣層117，及含有p型矽且充當本體之表面層114可形成電晶體(或記憶胞電晶體結構)。例示性地，第一子絕緣層117至第三子絕緣層119可形成ONO結構(氧化物-氮化物-氧化物)。下文中，界定柱113之含有p型矽之表面層114以充當第二方向上之本體。在實例實施例中，柱113之層、絕緣層116與第一導電材料233之間的角度可為直角、銳角或鈍角。
在記憶體區塊BLKi中，一柱113對應於一NAND串NS。記憶體區塊BLKi包括該複數個柱113。亦即，記憶體區塊BLKi包括該複數個NAND串NS。更具體而言，記憶體區塊BLKi包括在第二方向(或垂直於基板之方向)上延伸之複數個NAND串NS。
該等NAND串NS中之每一者包括在第二方向上堆疊之該複數個電晶體結構TS。每一NAND串NS之該複數個電晶體結構TS中之至少一者充當串選擇電晶體SST。每一NAND串之該複數個電晶體結構TS中之至少一者充當接地選擇電晶體GST。在實例實施例中，該複數個電晶體結構TS之一子串可省略串選擇電晶體SST及/或接地選擇電晶體GST。
閘極(或控制閘極)對應於在第一方向上延伸之第一導電材料211至291、212至292及213至293。亦即，閘極(或控制閘極)形成在第一方向上延伸之字線WL，及至少兩條選擇線SL(例如，至少一條串選擇線SSL及至少一條接地選擇線GSL)。
在第三方向上延伸之第二導電材料331至333連接至NAND串NS之一末端。舉例而言，在第三方向上延伸之第二導電材料331至333充當位元線BL。亦即，在一記憶體區塊BLKi中，一條位元線BL連接至該複數個NAND串。
在NAND串NS之另一末端處設有在第一方向上延伸之第二型摻雜區311至314。在第一方向上延伸之第二型摻雜區311至314充當共同源極線CSL。
總而言之，記憶體區塊BLKi包括在垂直於基板111之方向(第二方向)上延伸之複數個NAND串NS，且作為NAND快閃記憶體區塊(例如，電荷捕集型)操作，其中該複數個NAND串NS連接至一條位元線BL。
在圖3至圖5中，已描述了第一導電材料211至291、212至292及213至293被提供於九個層上。然而，第一導電材料211至291、212至292及213至293不限於提供於九個層上。舉例而言，第一導電材料可提供於形成記憶胞之至少八個層上及形成選擇電晶體之至少兩個層上。又，第一導電材料可提供於形成記憶胞之複數個層上及形成選擇電晶體之至少兩個層上。舉例而言，第一導電材料亦可提供於形成虛設記憶胞之層上。
在圖3至圖5中，已描述了三個NAND串NS連接至一條位元線BL。然而，並不限於三個NAND串NS連接至一條位元線BL。例示性地，在記憶體區塊BLKi中，m個NAND串NS可連接至一條位元線BL。此處，亦可調整在第一方向上延伸之第一導電材料211至291、212至292及213至293之數目及充當共同源極線CSL之摻雜區311至314之數目，以便對應於連接至一條位元線BL之NAND串NS之數目。
在圖3至圖5中，已描述了三個NAND串NS連接至在第一方向上延伸之第一導電材料中之一者。然而，並不限於三個NAND串NS連接至第一導電材料中之一者。舉例而言，n個NAND串NS可連接至第一導電材料中之一者。此處，亦可調整在第三方向上延伸之第二導電材料331至333之數目以對應於連接至第一導電材料中之一者的NAND串NS之數目。
如圖3至圖5中所說明，隨著柱113變得更接近於基板111，柱113之在第一方向及第三方向上之截面積可更小。舉例而言，柱113之在第一方向及第三方向上之截面積可歸因於製程特性或誤差而變化。
例示性地，藉由將諸如矽之材料及絕緣材料填充至藉由蝕刻形成之孔中來形成柱113。隨著蝕刻深度愈大，藉由蝕刻形成的孔在第一方向及第三方向上之面積可愈小。亦即，隨著柱113變得更接近於基板111，柱113在第一方向及第三方向上之截面積可更小。
圖6為說明根據參看圖3至圖5描述之記憶體區塊BLKi之實例實施例的等效電路BLKi的電路圖。參看圖3至圖6，將NAND串NS11至NS31設在第一位元線BL1與共同源極線CSL之間。將NAND串NS12、NS22及NS32設在第二位元線BL2與共同源極線CSL之間。將NAND串NS13、NS23及NS33設在第三位元線BL3與共同源極線CSL之間。第一位元線BL1至第三位元線BL3分別對應於在第三方向上延伸之第二導電材料331至333。
每一NAND串NS之串選擇電晶體SST連接至對應位元線BL。每一NAND串NS之接地選擇電晶體GST連接至共同源極線CSL。將記憶胞MC設在每一NAND串NS之串選擇電晶體SST與接地選擇電晶體GST之間。
下文中，以列及行為單位界定NAND串NS。共同連接至一條位元線之NAND串NS形成一行。舉例而言，連接至第一位元線BL1之NAND串NS11至NS31對應於第一行。連接至第二位元線BL2之NAND串NS12至NS32對應於第二行。連接至第三位元線BL3之NAND串NS13至NS33對應於第三行。
連接至一條串選擇線SSL之NAND串NS形成一列。舉例而言，連接至第一串選擇線SSL1之NAND串NS11至NS13形成第一列。連接至第二串選擇線SSL2之NAND串NS21至NS23形成第二列。連接至第三串選擇線SSL3之NAND串NS31至NS33形成第三列。
在每一NAND串NS中界定高度。例示性地，在每一NAND串NS中，將接地選擇電晶體GST之高度界定為1。將鄰近於接地選擇電晶體GST之記憶胞MC1之高度界定為2。將串選擇電晶體SST之高度界定為9。將鄰近於串選擇電晶體SST之記憶胞MC6之高度界定為7。
隨著記憶胞MC距接地選擇電晶體GST之次序增加，記憶胞MC之高度增加。亦即，將第一記憶胞MC1至第三記憶胞MC3界定為分別具有第二高度至第四高度。將第四記憶胞MC4至第六記憶胞MC6界定為分別具有第五高度至第七高度。
同一列中之NAND串NS共用接地選擇線GSL。配置於不同列中之NAND串NS共用接地選擇線GSL。具有第一高度之第一導電材料211至213彼此連接，藉此形成接地選擇線GSL。
同一列中之NAND串NS中的具有相同高度之記憶胞MC共用字線WL。具有相同高度且對應於不同列之NAND串NS之字線WL共同連接。亦即，具有相同高度之記憶胞MC共用字線WL。
具有第二高度之第一導電材料221至223共同連接以形成第一字線WL1。具有第三高度之第一導電材料231至233共同連接以形成第二字線WL2。具有第四高度之第一導電材料241至243共同連接以形成第三字線WL3。具有第五高度之第一導電材料251至253共同連接以形成第四字線WL4。具有第六高度之第一導電材料261至263共同連接以形成第五字線WL5。具有第七高度之第一導電材料271至273共同連接以形成第六字線WL6。具有第八高度之第一導電材料281至283共同連接以形成第七字線WL7。
同一列中之NAND串NS共用串選擇線SSL。不同列中之NAND串NS分別連接至不同串選擇線SSL1、SSL2及SSL3。第一串選擇線SSL1至第三串選擇線SSL3分別對應於具有第九高度之第一導電材料291至293。
下文中，將第一串選擇電晶體SST1界定為連接至第一串選擇線SSL1之串選擇電晶體SST。將第二串選擇電晶體SST2界定為連接至第二串選擇線SSL2之串選擇電晶體SST。將第三串選擇電晶體SST3界定為連接至第三串選擇線SSL3之串選擇電晶體SST。
共同源極線CSL共同連接至所有NAND串NS。舉例而言，第一摻雜區311至第四摻雜區314彼此連接以藉此形成共同源極線CSL。
如圖6中所說明，具有相同高度之字線WL共同連接。因此，當選擇具有特定高度之字線WL時，選擇連接至該選定字線WL之所有NAND串NS。
不同列之NAND串NS連接至不同串選擇線SSL。因此，在連接至同一字線WL之NAND串NS中，藉由選擇及不選擇串選擇線SSL1至SSL3，未選定列之NAND串NS可與對應位元線電隔離，且選定列之NAND串NS可電連接至對應位元線。
亦即，藉由選擇及不選擇串選擇線SSL1至SSL3，可選擇NAND串NS之列。可選擇選定列之NAND串NS之行。
例示性地，在程式化與讀取操作期間選擇串選擇線SSL1至SSL3中之一者。亦即，以NAND串NS11至NS13、NS21至NS23及NS31至NS33之列為單位執行程式化與讀取操作。
例示性地，在程式化或讀取操作期間將選擇電壓施加至選定列之選定字線，且將非選擇電壓施加至未選定字線及虛設字線DWL。舉例而言，選擇電壓為程式化電壓Vpgm或選擇讀取電壓Vrd。舉例而言，非選擇電壓為導通電壓Vpass或非選擇讀取電壓Vread。亦即，以NAND串NS11至NS13、NS21至NS23及NS31至NS33之選定列之字線為單位執行程式化與讀取操作。
例示性地，在第一導電材料211至291、212至292及213至293中，設在充當選擇線之第一導電材料與充當字線之第一導電材料之間的絕緣材料112之厚度可大於其他絕緣材料112之厚度。
在圖3至圖6中，具有第一高度之第一導電材料211、212及213作為接地選擇線GSL操作，且具有第九高度之第一導電材料291、292及293作為串選擇線SSL1、SSL2及SSL3操作。
此處，設在具有第一高度之第一導電材料211、212及213與具有第二高度之第一導電材料221、222及223之間的絕緣材料112的厚度可大於設在具有第二高度之第一導電材料221、222及223與具有第八高度之導電材料281、282及283之間的絕緣材料112的厚度。
同樣地，設在具有第八高度之第一導電材料281、282及283與具有第九高度之第一導電材料291、292及293之間的絕緣材料112的厚度可大於設在具有第二高度之第一導電材料221、222及223與具有第八高度之導電材料281、282及283之間的絕緣材料112的厚度。
圖7為展示圖1之非揮發性記憶體裝置之抹除操作中的電壓條件之實例實施例的表格。例示性地，可以記憶體區塊為單位執行抹除操作。例示性地，將在下文參看已在上文參看圖3至圖6描述之記憶體區塊BLKi來描述抹除操作。
在抹除操作中，使串選擇線SSL1至SSL3浮動。將字線抹除電壓Vwe施加至字線WL1至WL7。舉例而言，字線抹除電壓Vwe可為接地電壓Vss。使接地選擇線GSL浮動。此外，將抹除電壓Vers施加至基板111。基板111及第二方向本體114可由具有同一類型之矽材料形成。因此，將施加至基板111之抹除電壓Vers傳送至第二方向本體114。例示性地，抹除電壓Vers可為高電壓。
接地選擇線GSL及串選擇線SSL1至SSL3處於浮動狀態。因此，當第二方向本體114之電壓偏移時，耦合效應被賦予接地選擇線GSL及串選擇線SSL1至SSL3。亦即，當第二方向本體114之電壓增加至抹除電壓Vers時，接地選擇線GSL之電壓及串選擇線SSL1至SSL3之電壓亦增加。因此，防止接地選擇電晶體GST及串選擇電晶體SST被抹除。
將字線抹除電壓Vwe施加至字線WL1至WL7。例示性地，字線抹除電壓Vwe為低電壓。舉例而言，字線抹除電壓Vwe可為接地電壓Vss。由於第二方向本體114與字線WL1至WL7之間的電壓差，在記憶胞MC1至MC7中發生傅勒-諾德翰穿隧效應(Fowler-Nordheim tunneling)。因此，抹除記憶胞MC1至MC7。
當將抹除電壓Vers施加至基板111時，在基板111與接地選擇線GSL之間可發生耦合。舉例而言，當基板111之電壓增加時，接地選擇線GSL之電壓亦可藉由耦合效應增加。當接地選擇線GSL之電壓增加時，接地選擇電晶體GST可接通。亦即，第二方向本體114中之對應於接地選擇電晶體GST的區可反轉。
圖8為說明已在上文參看圖3至圖6描述之記憶體區塊BLKi之NAND串NS11至NS13、NS21至NS23及NS31至NS33中之NAND串NS12的橫截面圖。例示性地，在圖8中說明在抹除操作中接通接地選擇電晶體GST之狀況。
參看圖3至圖8，基板111為p型矽。第二方向本體114中之對應於串選擇電晶體SST及記憶胞MC1至MC7之區維持為p型。另一方面，第二方向本體114中之對應於接地選擇電晶體GST的區N1反轉成n型。亦即，第二方向本體114中之對應於串選擇電晶體SST及記憶胞MC1至MC7之區與基板111電絕緣。因此，施加至基板111之抹除電壓Vers不傳送至第二方向本體114中之記憶胞MC1至MC7，所以不抹除記憶胞MC1至MC7。為防止此問題，根據本發明概念之實例實施例之非揮發性記憶體裝置根據記憶胞陣列110之基板之電壓位準來驅動接地選擇線。
圖9為說明根據本發明概念之實例實施例的圖1之非揮發性記憶體裝置100中之抹除方法的流程圖。例示性地，假設已在上文參看圖3至圖6描述之記憶體區塊BLKi被抹除。亦即，假設位址解碼器120中之區塊字線驅動器123選擇記憶體區塊BLKi。
參看圖1至圖6及圖9，在操作S110中將字線抹除電壓Vwe施加至字線WL1至WL7。舉例而言，字線抹除電壓Vwe為低電壓。舉例而言，字線抹除電壓Vwe為接地電壓Vss。舉例而言，字線抹除電壓Vwe具有比接地電壓Vss低之位準。舉例而言，位址解碼器120使用字線抹除電壓Vwe驅動字線WL1至WL7。
在操作S120中將特定電壓Vpd施加至接地選擇線GSL。舉例而言，特定電壓Vpd為用於關斷接地選擇電晶體GST之電壓。舉例而言，特定電壓Vpd具有比接地選擇電晶體GST之臨限電壓低之位準。舉例而言，特定電壓Vpd為接地電壓Vss。舉例而言，特定電壓Vpd具有比接地電壓Vss低之位準。舉例而言，位址解碼器120使用特定電壓Vpd驅動接地選擇線GSL。
在操作S130中將抹除電壓Vers施加至基板111。舉例而言，抹除電壓Vers為高電壓。舉例而言，基板偏壓電路160可將抹除電壓Vers供應至基板111。
在操作S140中根據基板電壓之改變使接地選擇線GSL浮動。舉例而言，基板監視電路130監視記憶胞陣列110之基板111之電壓改變。基於基板111之電壓改變，基板監視電路130啟動或撤銷啟動接地啟用信號GE。回應於接地啟用信號GE，位址解碼器120將特定電壓Vpd施加至接地選擇線GSL或使接地選擇線GSL浮動。
儘管在圖9中操作S110至S130被按次序執行，但例示性地，操作S110至S130可同時執行。例示性地，操作S110及S120可順序地執行。例示性地，操作S110至S130可以相反次序執行。例示性地，在S140中的串選擇線驅動器125可在執行操作S110至S130的同時控制串選擇線SSL1至SSL3為浮動。
圖10為展示基於圖9之抹除方法之抹除電壓條件的實例表格。
參看圖1至圖6、圖9及圖10，在抹除操作中使串選擇線SSL1至SSL3浮動。在抹除操作中，將字線抹除電壓Vwe施加至字線WL1至WL7。當開始抹除操作時，將特定電壓Vpd施加至接地選擇線GSL。隨後，使接地選擇線GSL浮動。在抹除操作中，將抹除電壓Vers施加至基板111。
圖11為展示基於圖9之抹除方法及圖10之電壓條件的電壓改變的實例時序圖。
參看圖1至圖6、圖9至圖11，一旦抹除操作開始，就在第一時間t1時將抹除電壓Vers施加至基板111。亦即，在第一時間t1時基板111之電壓開始增加。
在此時，將特定電壓Vpd施加至接地選擇線GSL。舉例而言，接地選擇線GSL維持接地電壓Vss。因此，接地選擇電晶體GST維持關斷狀態。因此，可將基板111之電壓傳送至第二方向本體114。亦即，第二方向本體114之電壓與基板111之電壓一起增加。
將字線抹除電壓Vwe施加至字線WL1至WL7。
串選擇線SSL1至SSL3處於浮動狀態。第二方向本體114之電壓改變引起至串選擇線SSL1至SSL3之耦合效應。亦即，當第二方向本體114之電壓與基板111一起增加時，串選擇線SSL1至SSL3之電壓亦增加。
在第二時間t2時，基板111之電壓位準達到臨限或目標電壓位準Vtar。一旦基板111之電壓位準達到臨限或目標電壓位準Vtar，就使接地選擇線GSL浮動。舉例而言，圖14A或圖14B中之接地選擇線驅動器129使接地選擇線GSL浮動。在第二時間t2之後，基板111之電壓增加至抹除電壓Vers之位準。隨著基板111之電壓增加，串選擇線SSL1至SSL3之電壓增加。舉例而言，串選擇線SSL1至SSL3之電壓可增加至串選擇線電壓Vss1之位準。
由於接地選擇線GSL自第二時間t2起浮動，故在第二時間t2之後接地選擇線GSL之電壓由於耦合效應增加。舉例而言，接地選擇線GSL之電壓可增加至接地選擇線電壓Vgs1之位準。在抹除操作期間字線WL1至WL7之電壓維持字線抹除電壓Vwe之位準。舉例而言，字線抹除電壓Vwe可為接地電壓Vss。
將抹除電壓Vers施加至第二方向本體114，且將字線抹除電壓Vwe施加至字線WL1至WL7。由於第二方向本體114與字線WL1至WL7之間的電壓差，在記憶胞MC1至MC7中發生傅勒-諾德翰穿隧效應。因此，抹除記憶胞MC1至MC7。
將抹除電壓Vers施加至第二方向本體114，且串選擇線電壓Vss1在串選擇線SSL1至SSL3中。第二方向本體114與串選擇線SSL1至SSL3之間的電壓差並不大到足以引發傅勒-諾德翰穿隧效應。
將抹除電壓Vers施加至第二方向本體114，且將接地選擇線電壓Vgs1施加至接地選擇線GSL。基板111之電壓達到目標電壓位準Vtar，且接著接地選擇線GSL之電壓開始由於耦合效應增加。亦即，接地選擇線電壓Vgs1之位準受目標電壓Vtar之位準影響。當控制目標電壓Vtar之位準時，可控制接地選擇線電壓Vgs1之位準。
例示性地，目標電壓Vtar之位準可經判定以不引起由於抹除電壓Vers與接地選擇線電壓Vgs1之間的電壓差的傅勒-諾德翰穿隧效應。舉例而言，可控制目標電壓Vtar之位準以使得接地選擇線電壓Vgs1之位準變成抹除電壓Vers之位準之一半。因此，防止抹除接地選擇電晶體GST。
根據如上文描述之根據本發明概念之實例實施例之抹除方法，根據基板111之電壓位準來控制接地選擇線GSL之電壓。在開始抹除操作之時間，將接地選擇線GSL施加至特定電壓。該特定電壓為用於不反轉第二方向本體114中之對應於接地選擇電晶體GST的區的電壓。當基板111之電壓位準達到目標電壓Vtar之位準時，使接地選擇線GSL浮動。亦即，防止記憶胞MC1至MC7之抹除干擾，且防止接地選擇電晶體GST被抹除。因此，非揮發性記憶體裝置100之可靠性可得以改良。
圖12為說明圖1之基板監視電路130的實例方塊圖。
參看圖12，基板監視電路130包括向上微調器131、向下微調器133及/或比較器135。
將記憶體陣列之基板之基板電壓Vsub供應至向上微調器131。向下微調器133連接至接地電壓。向上微調器131與向下微調器133之間的中間節點C連接至比較器135。向上微調器131及向下微調器133劃分基板電壓Vsub。舉例而言，向上微調器131及向下微調器133可具有電阻值。亦即，將藉由向上微調器131及向下微調器133劃分之基板電壓Vsub供應至比較器135。
例示性地，向上微調器131及向下微調器133可具有可變電阻值。舉例而言，向上微調器131可回應於第一碼信號CODE1而控制電阻值。向下微調器133可回應於第二碼信號CODE2而控制電阻值。
比較器135比較中間節點C之電壓與參考電壓Vref。比較器135根據比較之結果而啟動或撤銷啟動接地啟用信號GE。將接地啟用信號GE傳送至位址解碼器120。位址解碼器120回應於接地啟用信號GE而驅動選定記憶體區塊(例如，BLKi)之接地選擇線GSL。舉例而言，如上文參看圖9至圖11所描述，位址解碼器120可驅動接地選擇線GSL。亦即，可根據向上微調器131與向下微調器133之劃分比及參考電壓Vref之位準來設定目標電壓Vtar之位準。
此外，向上微調器131與向下微調器133之劃分比由碼信號CODE1及CODE2來控制。因此，目標電壓Vtar之位準可基於碼信號CODE1及CODE2而變化。可在非揮發性記憶體裝置之供電序列期間使用儲存於記憶體陣列中之電熔絲資料(e-fuse data)來設定此等碼CODE1及CODE2。
在圖12中，已在上文描述提供比較器135之輸出作為接地啟用信號GE。然而，可額外提供控制比較器135之輸出以將其作為接地啟用信號GE輸出的邏輯區塊。
圖13為說明圖12之向上微調器131的實例電路圖。
參看圖13，向上微調器131包括第一電阻器R1至第n電阻器Rn，及第一開關T1至第n開關Tn。例示性地，將第一開關T1至第n開關Tn說明為電晶體，但該等開關並不限於此。
第一電阻器R1至第n電阻器Rn串聯地連接。第一電阻器R1至第n電阻器Rn與第一電晶體T1至第n電晶體Tn分別並聯地連接。第一電晶體T1至第n電晶體Tn回應於第一碼信號CODE1而操作。例示性地，當第一電晶體T1接通時，藉由第一電晶體T1提供繞過第一電阻器R1之路徑。因此，向上微調器131之電阻值減小。當第一電晶體T1關斷時，不提供繞過第一電阻器R1之路徑。因此，第一電阻器R1之電阻值反映於向上微調器131之電阻值中。除了提供第二碼信號CODE2之外，圖12之向下微調器133可類似於向上微調器131來組態。因此，將省略對向下微調器133之詳細描述。
如上文描述，藉由基於第一碼信號CODE1執行控制，可控制向上微調器131之電阻值。又，藉由控制第二碼信號CODE2，可控制向下微調器133之電阻值。因此，藉由控制第一碼信號CODE1及第二碼信號CODE2，目標電壓Vtar之位準可變化。
圖14A為說明圖1之非揮發性記憶體裝置之記憶胞陣列110及位址解碼器120的實例方塊圖。例示性地，說明記憶胞陣列110之記憶體區塊BLKi。
參看圖14A，位址解碼器120包括傳送導通電路121、區塊字線驅動器123、串選擇線驅動器125、字線驅動器127及接地選擇線驅動器129。
傳送電壓之傳送導通電路121回應於BLKWL信號而在選擇線上傳送來自SSL驅動器、WL驅動器及GSL驅動器之電壓。傳送導通電路121包括複數個開關。例示性地，傳送導通電路121可包括複數個電晶體。例示性地，傳送導通電路121可包括複數個高電壓電晶體。
傳送電路121之電晶體之閘極共同連接至區塊字線BLKWL。導通電路121之電晶體中之一些分別連接在串選擇線SSL1至SSL3與選擇線SS1至SS3之間。導通電路121之電晶體中之一些分別連接在字線WL1至WL7與選擇線S1至S3之間。開關121電路之電晶體之一部分連接在接地選擇線GSL與選擇線GS之間。亦即，導通電路121回應於區塊字線BLKWL之電壓位準而使串選擇線SSL1至SSL3、字線WL1至WL7及接地選擇線GSL分別連接至串選擇線驅動器125、字線驅動器127及接地選擇線驅動器129。
區塊字線驅動器123驅動區塊字線BLKWL，使得選擇記憶胞陣列110之記憶體區塊BLK1至BLKi中之一者。BLKWL。舉例而言，在選擇記憶體區塊BLKi時，區塊字線驅動器123將選擇電壓施加至區塊字線BLKWL。例示性地，在程式化操作及讀取操作中，區塊字線驅動器123將高電壓Vpp施加至區塊字線BLKWL。例示性地，在抹除操作中，區塊字線驅動器123將電源電壓Vcc施加至區塊字線BLKWL。
串選擇線驅動器125連接至選擇線SS1至SS3。選擇線SS1至SS3經由導通電路121連接至串選擇線SSL1至SSL3。亦即，串選擇線驅動器125經由導通電路121驅動串選擇線SSL1至SSL3。舉例而言，在抹除操作中，串選擇線驅動器125使串選擇線SSL1至SSL3浮動。
字線驅動器127連接至選擇線S1至S7。選擇線S1至S7經由導通電路121分別連接至字線WL1至WL7。亦即，字線驅動器127經由導通電路121驅動字線WL1至WL7。例示性地，在抹除操作中，字線驅動器127將字線抹除電壓Vwe施加至字線WL1至WL7。
接地選擇線驅動器129連接至選擇線GS。選擇線GS經由導通電路121連接至接地選擇線GSL。亦即，接地選擇線驅動器129經由導通電路121驅動接地選擇線GSL。
在抹除操作中，接地選擇線驅動器129回應於接地啟用信號GE而操作。例示性地，在抹除操作開始時，接地選擇線驅動器129將特定電壓Vpd施加至接地選擇線GSL。該特定電壓Vpd為用於不反轉第二方向本體114中之對應於接地選擇電晶體GST的區的電壓。當接地啟用信號GE之邏輯值改變時，接地選擇線驅動器129使接地選擇線GSL浮動。
舉例而言，當接地啟用信號GE改變時，接地選擇線驅動器129控制輸出以便使接地選擇線GSL浮動。舉例而言，接地選擇線驅動器129輸出具有與區塊字線BLKWL之電壓位準相同之位準的電壓。舉例而言，當在抹除操作中將電源電壓Vcc施加至區塊字線BLKWL時，接地選擇線驅動器129根據接地啟用信號GE之改變而輸出電源電壓Vcc。在此時，對應於接地選擇線GSL的導通電路121之閘極電壓及汲極(或源極)電壓變得相同。因此，對應於接地選擇線GSL的導通電路121之電晶體關斷。亦即，使接地選擇線GSL浮動。
當接地啟用信號GE改變時，接地選擇線驅動器129不限於其輸出具有與區塊字線BLKWL之電壓位準相同之位準的電壓。又，當接地啟用信號GE改變時，接地選擇線驅動器129不限於其輸出電源電壓Vcc。例示性地，當接地啟用信號GE改變時，接地選擇線驅動器129輸出用於關斷對應於接地選擇線GSL之導通電路121之電晶體的電壓。例示性地，當接地啟用信號GE改變時，接地選擇線驅動器129使輸出節點浮動。
如上文描述，根據本發明概念之實例實施例之非揮發性記憶體裝置100包括用於記憶胞陣列110之每一記憶體區塊BLKi的傳送導通電路121、區塊字線驅動器123、串選擇線驅動器125、字線驅動器127及接地選擇線驅動器129。如上文描述，根據本發明概念之實施例之非揮發性記憶體裝置100在抹除操作中藉由記憶胞陣列110之基板電壓之改變來驅動接地選擇線GSL。因此，防止記憶胞MC1至MC7之抹除干擾，且防止接地選擇電晶體GST被抹除。亦即，非揮發性記憶體裝置100之可靠性可得以改良。
圖14B為說明圖1之非揮發性記憶體裝置之記憶胞陣列110及位址解碼器120'的另一實例方塊圖。例示性地，說明記憶胞陣列110之記憶體區塊BLK0及BLK1。
參看圖14B，與圖14A之位址解碼器120相對比，位址解碼器120'包括用於每一記憶體區塊BLK0及BLK1之傳送導通電路1210、1211及區塊字線驅動器1230、1231，及用於所有記憶體區塊BLKn之一共同串選擇線驅動器125、字線驅動器127及接地選擇線驅動器129。
傳送電壓之傳送導通電路121n回應於來自對應區塊字線驅動器123n之BLKWL信號而在選擇線上傳送來自SSL驅動器125、WL驅動器127及GSL驅動器129之電壓。傳送導通電路121n包括複數個開關。例示性地，傳送導通電路121n可包括複數個電晶體。例示性地，傳送導通電路121n可包括複數個高電壓電晶體。
每一傳送導通電路121n之電晶體之閘極共同連接至區塊字線BLKWL。每一傳送導通電路121n之電晶體中之一些分別連接在串選擇線SSL1至SSL3與選擇線SS1至SS3之間。每一傳送導通電路121n之電晶體中之一些分別連接在字線WL1至WL7與選擇線S1至S3之間。每一傳送導通電路121之電晶體之一部分連接在接地選擇線GSL與選擇線GS之間。亦即，每一傳送導通電路121n回應於區塊字線BLKWL之電壓位準而使串選擇線SSL1至SSL3、字線WL1至WL7及接地選擇線GSL分別連接至串選擇線驅動器125、字線驅動器127及接地選擇線驅動器129。
每一區塊字線驅動器123n驅動區塊字線BLKWL，使得選擇記憶胞陣列110之記憶體區塊BLK1至BLKi中之一者。舉例而言，在選擇記憶體區塊BLK0時，區塊字線驅動器1230將選擇電壓施加至區塊字線BLKWL。例示性地，在程式化操作及讀取操作中，區塊字線驅動器1230將高電壓Vpp施加至區塊字線BLKWL。例示性地，在抹除操作中，區塊字線驅動器1230將電源電壓Vcc施加至區塊字線BLKWL。
串選擇線驅動器125連接至每一記憶體區塊BLKn之選擇線SS1至SS3。選擇線SS1至SS3經由對應傳送導通電路121n連接至串選擇線SSL1至SSL3。亦即，串選擇線驅動器125經由對應傳送導通電路121n驅動每一記憶體區塊BLKn之串選擇線SSL1至SSL3。舉例而言，在抹除操作中，串選擇線驅動器125使串選擇線SSL1至SSL3浮動。
字線驅動器127連接至每一記憶體區塊BLKn之選擇線S1至S7。選擇線S1至S7經由對應傳送導通電路121n分別連接至字線WL1至WL7。亦即，字線驅動器127經由對應傳送導通電路121n驅動字線WL1至WL7。例示性地，在抹除操作中，字線驅動器127將字線抹除電壓Vwe施加至字線WL1至WL7。
接地選擇線驅動器129連接至每一記憶體區塊BLKn之選擇線GS。選擇線GS經由對應傳送導通電路121n連接至接地選擇線GSL。亦即，接地選擇線驅動器129經由對應傳送導通電路121n驅動接地選擇線GSL。
在抹除操作中，接地選擇線驅動器129回應於接地啟用信號GE而操作。例示性地，在抹除操作開始時，接地選擇線驅動器129將特定電壓Vpd施加至接地選擇線GSL。該特定電壓Vpd為用於不反轉第二方向本體114中之對應於接地選擇電晶體GST的區的電壓。當接地啟用信號GE之邏輯值改變時，接地選擇線驅動器129使接地選擇線GSL浮動。
舉例而言，當接地啟用信號GE改變時，接地選擇線驅動器129控制輸出以便使接地選擇線GSL浮動。舉例而言，接地選擇線驅動器129輸出具有與區塊字線BLKWL之電壓位準相同之位準的電壓。舉例而言，當在抹除操作中將電源電壓Vcc施加至區塊字線BLKWL時，接地選擇線驅動器129根據接地啟用信號GE之改變而輸出電源電壓Vcc。在此時，對應於接地選擇線GSL的傳送導通電路121之閘極電壓及汲極(或源極)電壓變得相同。因此，對應於接地選擇線GSL的傳送導通電路121之電晶體關斷。亦即，使接地選擇線GSL浮動。
當接地啟用信號GE改變時，接地選擇線驅動器129不限於其輸出具有與區塊字線BLKWL之電壓位準相同之位準的電壓。又，當接地啟用信號GE改變時，接地選擇線驅動器129不限於其輸出電源電壓Vcc。例示性地，當接地啟用信號GE改變時，接地選擇線驅動器129輸出用於關斷對應於接地選擇線GSL之傳送導通電路121n之電晶體的電壓。例示性地，當接地啟用信號GE改變時，接地選擇線驅動器129使輸出節點浮動。
如上文描述，位址解碼器120'包括用於每一記憶體區塊BLK0及BLK1之傳送導通電路1210、1211及區塊字線驅動器1230、1231，及用於所有記憶體區塊BLKn之一共同串選擇線驅動器125、字線驅動器127及接地選擇線驅動器129。如上文描述，根據本發明概念之實施例之非揮發性記憶體裝置100在抹除操作中藉由記憶胞陣列110之基板電壓之改變來驅動接地選擇線GSL。因此，防止記憶胞MC1至MC7之抹除干擾，且防止接地選擇電晶體GST被抹除。亦即，非揮發性記憶體裝置100之可靠性得以改良。
圖15為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_1的電路圖。與參看圖6描述之等效電路相比較，橫向電晶體LTR額外提供於記憶體區塊BLKi_1之每一NAND串NS處。
在每一NAND串NS中，橫向電晶體LTR連接在接地選擇電晶體GST與共同源極線CSL之間。橫向電晶體LTR之閘極(或控制閘極)及接地選擇電晶體GST之閘極(或控制閘極)連接至接地選擇線GSL。
如參看圖3至圖6所描述，具有第一高度之第一導電材料211、212及213分別對應於第一接地選擇線GSL1至第三接地選擇線GSL3。
一旦將特定電壓施加至具有第一高度之第一導電材料211、212及213，就在表面層之鄰近於第一導電材料211、212及213的區中形成通道。此外，若將特定電壓施加至第一導電材料211、212及213，則在基板111之鄰近於第一導電材料211、212及213的區中形成通道。
第一摻雜區311連接至基板111中之通道，基板111中之通道由第一導電材料之電壓形成。由第一導電材料211之電壓產生的基板111之通道連接至作為第二方向之本體操作的表面層114中的由第一導電材料211之電壓形成的通道。
同樣地，藉由第一導電材料211、212及213之電壓在基板111中形成通道。第一摻雜區311至第四摻雜區314經由基板111中之由第一導電材料211、212及213之電壓形成的通道而分別連接至作為第二方向之本體操作之表面層114。
如參看圖3至圖6所描述，第一摻雜區311至第四摻雜區314共同連接以形成共同源極線CSL。共同源極線CSL與記憶胞MC1至MC7之通道經由由接地選擇線GSL之電壓形成的垂直於基板111及平行於基板111的通道而電連接。
亦即，應理解由接地選擇線GSL驅動的垂直於基板及平行基板的電晶體被設在共同源極線CSL與第一記憶胞MC1之間。可將垂直於基板之電晶體理解為接地選擇電晶體GST且可將平行於基板之電晶體理解為橫向電晶體LST。
圖16為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_1的電路圖。與參看圖6描述之等效電路相比較，在每一NAND串NS中，兩個接地選擇電晶體GST1及GST2可設在記憶胞MC1至MC6與共同源極線CSL之間。對應於具有相同高度之接地選擇電晶體GST1或GST2的接地選擇線GSL1及GSL2可共同連接。此外，對應於同一NAND串NS之接地選擇線GSL1及GSL2可共同連接。
圖17為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_2的電路圖。與圖16之記憶體區塊BLKi_1相比較，兩個串選擇電晶體SSTa及SSTb可設在記憶胞MC1至MC5與位元線BL之間。
在同一列中之NAND串中，具有相同高度之串選擇電晶體SSTa或SSTb可共用一條串選擇線SSL。舉例而言，在第一列之NAND串NS11至NS13中，a串選擇電晶體SSTa共用1a串選擇線SSL1a。b串選擇電晶體SSTb共用1b串選擇線SSL1b。
在第二列中之NAND串NS21至NS23中，a串選擇電晶體SSTa共用2a串選擇線SSL2a。b串選擇電晶體SSTb共用2b串選擇線SSL2b。
在第三列中之NAND串NS21至NS23中，a串選擇電晶體SSTa共用3a串選擇線SSL3a。b串選擇電晶體SSTb共用3b串選擇線SSL3b。
圖18為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_3的電路圖。與圖17之記憶體區塊BLKi_2相比較，對應於同一列之NAND串NS的串選擇線SSL共同連接。
圖19為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_4的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，將虛設記憶胞DMC設在串選擇電晶體SST與記憶胞MC6之間。虛設記憶胞DMC1共同連接至虛設字線DWL。亦即，虛設字線DWL設在串選擇線SSL1至SSL3與字線WL6之間。
圖20為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_5的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，將虛設記憶胞DMC設在接地選擇電晶體GST與記憶胞MC1之間。虛設記憶胞DMC共同連接至虛設字線DWL。亦即，虛設字線DWL設在接地選擇線GSL與字線WL1之間。
圖21為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_6的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，將虛設記憶胞DMC設在接地選擇電晶體GST與記憶胞MC1之間及串選擇電晶體SST與記憶胞MC6之間。虛設記憶胞DMC共同連接至虛設字線DWL1及DWL2。亦即，虛設字線DWL1設在接地選擇線GSL與字線WL1之間，且虛設字線DWL2設在串選擇線SSL與字線MC5之間。圖22為根據本發明概念之實例實施例BLKi'的記憶體區塊BLK1至BLKz中之一者的透視圖。沿著記憶體區塊BLKi'之線I-I'截取的橫截面圖與圖3之橫截面圖相同。
與圖3之記憶體區塊BLKi相比較，在記憶體區塊BLKi中，柱113'具有方柱形式。此外，在沿著第一方向彼此間隔特定距離之柱113'之間，設有絕緣材料101。例示性地，絕緣材料101沿著第二方向延伸且接觸基板111。
將參看圖3描述之第一導電材料211至291、212至292及213至293劃分成在包含絕緣材料101之區中的第一部分211a至291a、212a至292a及213a至293a與第二部分211b至291b、212b至292b及213b至293b。
在第一摻雜區311及第二摻雜區312上之區中，每一柱113'形成第一部分211a至291a及該等第一導電材料之絕緣層116及一NAND串NS，且形成第二部分211b至291b及該等第一導電材料之絕緣層116及另一NAND串NS。
在第二摻雜區312及第三摻雜區313上之區中，每一柱113'形成第一部分212a至292a與該等第一導電材料之絕緣層116及一NAND串NS，且形成第二部分212b至292b與該等第一導電材料之絕緣層116及另一NAND串NS。
在第三摻雜區313及第四摻雜區314上之區中，每一柱113'形成第一部分213a至293a與該等第一導電材料之絕緣層116及一NAND串NS，且形成第二部分213b至293b與該等第一導電材料之絕緣層116及另一NAND串NS。
亦即，使用絕緣材料101分離設在每一柱113'之兩側處的第一導電材料之第一部分211a至291a及第二部分211b至291b，使得每一柱113'可形成兩個NAND串。
如參看圖3至圖6所描述，第一導電材料之第一部分211a至291a與第二部分211b至291b、212b至292b及213b至293b可分別對應於接地選擇線GSL、字線WL及串選擇線SST。具有相同高度之字線WL共同連接。
例示性地，可將記憶體區塊BLKi'之等效電路說明為圖6中所展示之等效電路BLKi_1(除了NAND串NS中之列之數目不同)。舉例而言，記憶體區塊BLKi'之等效電路之NAND串NS中的列之數目可為圖6中所展示之等效電路BLKi_1之NAND串NS中的列之數目的兩倍。
例示性地，可將記憶體區塊BLKi'之等效電路說明為圖15至圖21中所展示之等效電路BLKi_2至BLKi_8(除了NAND串NS中之列之數目不同)。舉例而言，記憶體區塊BLKi'之等效電路之NAND串NS中的列之數目可為圖15至圖21中所展示之等效電路BLKi_2至BLKi_8之NAND串NS中的列之數目的兩倍。
記憶體區塊BLKi'之每一NAND串可包括橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKi'之子區塊之間。可另外設在記憶體區塊BLKi'之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
圖22為說明根據本發明概念之實例實施例的圖2之記憶體區塊BLKi的方塊圖。
與圖3之記憶體區塊BLKi相比較，在記憶體區塊BLKi'中，可以四邊形柱形狀提供柱113'。又，絕緣材料120設在安置於第一方向上之柱113'之間。例示性地，絕緣材料120在第二方向上擴展且連接至基板111。又，絕緣材料120在不同於設有柱113'之區的區中在第一方向上擴展。亦即，在第一方向上延伸且已在上文參看圖3描述之導電材料211至291、212至292及213至293可分別劃分成兩個部分211a至291a、211b至291b、212a至292a、212b至292b、213a至293a及213b至293b。導電材料之經劃分部分211a至291a、211b至291b、212a至292a、212b至292b、213a至293a及213b至293b可電絕緣。
在第一摻雜區311及第二摻雜區312上之區中，柱113'中之每一者、在第一方向上延伸之導電材料之部分211a至291a及絕緣層116可形成一NAND串NS，且柱113'中之每一者、在第一方向上延伸之導電材料之部分211b至291b及絕緣層116可形成另一NAND串NS。
在第二摻雜區312及第三摻雜區313上之區中，柱113'中之每一者、在第一方向上延伸之導電材料之部分212a至292a及絕緣層116可形成一NAND串NS，且柱113'中之每一者、在第一方向上延伸之導電材料之部分212b至292b及絕緣層116可形成另一NAND串NS。
在第三摻雜區313及第四摻雜區314上之區中，柱113'中之每一者、在第一方向上延伸之導電材料之部分213a至293a及絕緣層116可形成一NAND串NS，且柱113'中之每一者、在第一方向上延伸之導電材料之部分213b至293b及絕緣層116可形成另一NAND串NS。
亦即，藉由使用絕緣層120使提供至每一柱113'之兩側表面且在第一方向上延伸的導電材料211a至291a及211b至291b電絕緣，每一柱113'可形成兩個NAND串NS。
沿著已在上文參看圖22描述的記憶體區塊BLKi'之線I-I'截取的橫截面圖係如圖4中所說明。因此，將省略記憶體區塊BLKi'之橫截面圖及其描述。
圖23為說明根據本發明概念之實例實施例的包括圖1之非揮發性記憶體裝置100之記憶體系統1000的方塊圖。
參看圖23，根據本發明概念之實例實施例的記憶體系統1000包括非揮發性記憶體裝置1100及控制器1200。
非揮發性記憶體裝置1100如參看圖1至圖22所描述來操作。舉例而言，在抹除操作中非揮發性記憶體裝置1100將特定電壓施加至接地選擇線GSL。在非揮發性記憶體裝置1100之基板111之電壓改變的情況下，非揮發性記憶體裝置1100使接地選擇線GSL浮動。因此，防止抹除干擾，且非揮發性記憶體裝置1100及包括非揮發性記憶體裝置1100之記憶體系統1000之可靠性得以改良。
控制器1200連接至主機及非揮發性記憶體裝置1100。回應於來自主機之請求，控制器1200存取非揮發性記憶體裝置1100。舉例而言，控制器1200控制非揮發性記憶體裝置1100之讀取、寫入、抹除及背景操作。控制器1200提供非揮發性記憶體裝置1100與主機之間的介面。控制器1200驅動用於控制非揮發性記憶體裝置1100之韌體。
例示性地，控制器1200可進一步包括RAM、處理單元、主機介面及記憶體介面。將RAM用作以下各者中之至少一者：處理單元之工作記憶體、非揮發性記憶體裝置1100與主機之間的快取記憶體，及非揮發性記憶體裝置1100與主機之間的緩衝記憶體。處理單元控制控制器1200之整體操作。
主機介面包括用於主機與控制器1200之間的資料交換之協定。例示性地，主機介面經由各種介面協定中之至少一者而與外部裝置(例如，主機)通信，所述介面協定諸如，通用串列匯流排(Universal Serial Bus,USB)協定、多媒體卡(Multimedia Card,MMC)協定、周邊組件互連(Peripheral Component Interconnection,PCI)協定、快捷周邊組件互連(PCI-Express,PCI-E)協定、進階附接技術(Advanced Technology Attachment,ATA)協定、串行ATA(serial-ATA,SATA)協定、並行ATA(parallel-ATA,PATA)協定、小型組件小型介面(Small Component Small Interface,SCSI)協定、增強型小型磁碟介面(Enhanced Small Disk Interface,ESDI)協定及積體驅動電子(Integrated Drive Electronics,IDE)協定。
記憶體系統1000可進一步包括錯誤校正區塊。錯誤校正區塊使用錯誤校正碼(ECC)偵測並校正自非揮發性記憶體裝置1100讀取之資料之錯誤。例示性地，錯誤校正區塊經設置為控制器1200之元件。錯誤校正區塊可設置為非揮發性記憶體裝置1100之元件。
控制器1200及非揮發性記憶體裝置1100可整合為一個半導體裝置。例示性地，控制器1200及非揮發性記憶體裝置1100經整合為用以組態記憶卡之一半導體裝置。舉例而言，控制器1200及非揮發性記憶體裝置1100經整合為用以組態記憶卡之一半導體裝置，該記憶卡諸如：PC卡(個人電腦記憶卡國際協會(Personal Computer Memory Card International Association,PCMCIA))、緊密快閃卡(Compact Flash card,CF)卡、智慧媒體卡(SM、SMC)卡、記憶棒(memory stick)、多媒體卡(MMC、RS-MMC、微型MMC(MMCmicro))、SD卡(SD、迷你SD(miniSD)、微型SD(microSD)、SDHC)及通用快閃記憶體裝置(Universal Flash memory device,UFS)。
控制器120及非揮發性記憶體裝置1100經整合為用以組態半導體磁碟機(固態磁碟機(Solid State Drive,SSD))之一半導體裝置。半導體磁碟機(SSD)包括用於將資料儲存於半導體記憶體中之儲存單元。當將記憶體系統1000用作半導體磁碟機(SSD)時，連接至記憶體系統1000之主機之操作速度得到相當的改良。
作為另一實例，記憶體系統1000經設置為電子裝置之各種元件中的一者，該等電子裝置諸如：電腦、超級行動PC(UMPC)、工作站、迷你筆記型電腦(net-book)、個人數位助理(PDA)、攜帶型電腦、網路平板(web tablet)、無線電話、行動電話、智慧型電話、電子書(e-book)、攜帶型多媒體播放器(PMP)、攜帶型遊戲機、導航裝置、黑箱、數位相機、數位多媒體廣播(DMB)播放器、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境下傳輸/接收資訊之裝置、組態家用網路之各種電子裝置中之一者、組態電腦網路之各種電子裝置中之一者、組態公眾資料服務網路(telematics network)之各種電子裝置中之一者、RFID裝置及組態計算系統之各種元件中之一者。
例示性地，非揮發性記憶體裝置1100或記憶體系統1000可安裝成為各種類型之封裝。舉例而言，非揮發性記憶體裝置1100或記憶體系統1000可以諸如以下各者之封裝類型來封裝：疊層封裝(Package on Package,PoP)、球狀柵格陣列(Ball Grid Array,BGA)、晶片尺度封裝(Chip Scale Packages,CSP)、塑膠引線晶片承載封裝(Plastic Leaded Chip Carrier,PLCC)、塑膠雙列直插式封裝(Plastic Dual In-line Package,PDIP)、疊片包裝晶粒(Die in Waffle Pack,DIWP)、晶圓形式晶粒(Die in Wafer Form,DIWF)、板上晶片(COB)、陶瓷雙列直插式封裝(Ceramic Dual In-line Package,CERDIP)、塑膠公制四方扁平包裝(Plastic Metric Quad Flat Pack,MQFP)、薄型四方扁平包裝(Thin Quad Flat Pack,TQFP)、小外型封裝(Small Outline Package,SOP)、縮小外型封裝(Shrink Small Outline Package,SSOP)、薄型小外型封裝(Thin Small Outline Package,TSOP)、薄型四方扁平包裝(Thin Quad Flat Pack,TQFP)、系統級封裝(System In Package,SIP)、多晶片封裝(Multi Chip Package,MCP)、晶圓級堆疊封裝(Wafer Level Stack Package,WLSP)、晶圓形式晶粒(Die in Wafer Form,DIWF)、疊片上晶粒封裝(Die On Waffle Package,DOWP)、晶圓級製造封裝(Wafer-level Fabricated Package,WFP)及晶圓級處理堆疊封裝(Wafer-level Processed Stack Package,WSP)，藉此進行安裝。
圖24為說明圖23之記憶體系統1000之應用實例的方塊圖。
參看圖24，記憶體系統2000包括非揮發性記憶體裝置2100及/或控制器2200。非揮發性記憶體裝置2100包括複數個非揮發性記憶體晶片。該複數個非揮發性記憶體晶片以群組劃分。非揮發性記憶體晶片之每一群組經組態以經由一共同通道與控制器2200通信。在圖24中，說明該複數個非揮發性記憶體晶片經由第一通道CH1至第k通道CHk而與控制器2200通信。每一非揮發性記憶體晶片具有與參看圖1至圖56描述之非揮發性記憶體裝置100相同的組態。
例示性地，控制器2200經組態以控制非揮發性記憶體裝置2100。舉例而言，控制器2200經組態以控制非揮發性記憶體裝置2100之再新操作。如參看圖18至圖20所描述，控制器2200控制非揮發性記憶體裝置2100之再新操作。
控制器2200經由複數個通道而與複數個非揮發性記憶體晶片通信。因此，當在連接至特定通道之一非揮發性記憶體晶片中執行再新操作時，連接至另一通道之非揮發性記憶體晶片繼續處於待用狀態。亦即，當在連接至一通道之一非揮發性記憶體晶片中執行再新操作時，可在連接至另一通道之非揮發性記憶體晶片中執行諸如寫入、讀取及抹除之操作。
圖25為說明具有參看圖24描述之記憶體系統2000之計算系統3000的方塊圖。參看圖25，計算系統3000包括中央處理單元(CPU)3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500及/或記憶體系統2000。
記憶體系統2000經由系統匯流排3500電連接至CPU 3100、RAM 3200及電源3400。經由使用者介面3300提供或藉由CPU 3100處理之資料被儲存於記憶體系統2000中。記憶體系統2000包括控制器2200及非揮發性記憶體裝置2100。
在圖25中，說明非揮發性記憶體裝置2100經由控制器2200連接至系統匯流排3500。然而，非揮發性記憶體裝置2100可直接連接至系統匯流排3500。在此時，CPU 3100控制非揮發性記憶體裝置2100之再新操作。
在圖25中，描述了提供參看圖24描述之記憶體系統200。然而，記憶體系統2000可由參看圖23描述之記憶體系統1000替換。
例示性地，計算系統3000可經組態以包括參看圖1及圖24描述之所有記憶體系統1000及2000。
根據本發明概念之實例實施例，防止了由於啟動接地選擇電晶體之抹除干擾。因此，非揮發性記憶體裝置、其抹除方法及包括該非揮發性記憶體裝置之記憶體系統可具有經改良之可靠性。
將上文揭示之本發明主體視為說明性且非限制性的，且隨附申請專利範圍意欲涵蓋落在本發明概念之真實精神及範疇內之所有此等修改、增強及其他實施例。因此，就法律允許之最大程度而言，本發明概念之範疇應由以下申請專利範圍及其等效物之可允許的最廣泛解釋判定，且不應由先前[實施方式]約束或限制。
100．．．非揮發性記憶體裝置
101．．．絕緣材料
110．．．記憶胞陣列
111．．．基板
112．．．絕緣材料
113．．．柱
113'．．．柱
114．．．柱之表面層/第二方向本體
115．．．柱之內層
116．．．絕緣層/絕緣材料
117．．．第一子絕緣層
118．．．第二子絕緣層
119．．．第三子絕緣層
120．．．位址解碼器
121．．．傳送導通電路
123．．．區塊字線驅動器
125．．．串選擇線驅動器
127．．．字線驅動器
129．．．接地選擇線驅動器
130．．．基板監視電路
131．．．向上微調器
133．．．向下微調器
140．．．讀取與寫入電路
150．．．控制邏輯
160．．．基板偏壓電路
211至291．．．第一導電材料
211a至291a．．．第一導電材料之第一部分
211b至291b．．．第一導電材料之第二部分
212至292．．．第一導電材料
212a至292a．．．第一導電材料之第一部分
212b至292b．．．第一導電材料之第二部分
213至293．．．第一導電材料
213a至293a．．．第一導電材料之第一部分
213b至293b．．．第一導電材料之第二部分
231至233．．．第一導電材料
241至243．．．第一導電材料
251至253．．．第一導電材料
261至263．．．第一導電材料
271至273．．．第一導電材料
281至283．．．第一導電材料
311．．．第一摻雜區/第二型摻雜區
312．．．第二摻雜區/第二型摻雜區
313．．．第三摻雜區/第二型摻雜區
314．．．第四摻雜區/第二型摻雜區
320．．．汲極
331至333．．．第二導電材料
1000．．．記憶體系統
1100．．．非揮發性記憶體裝置
1200．．．控制器
1210．．．傳送導通電路
1211．．．傳送導通電路
1230．．．區塊字線驅動器
1231．．．區塊字線驅動器
2000．．．記憶體系統
2100．．．非揮發性記憶體裝置
2200．．．控制器
3000．．．計算系統
3100．．．中央處理單元(CPU)
3200．．．隨機存取記憶體(RAM)
3300．．．使用者介面
3400．．．電源
3500．．．系統匯流排
ADDR．．．位址
BL．．．位元線
BL1．．．第一位元線
BL2．．．第二位元線
BL3．．．第三位元線
BLK0．．．記憶體區塊
BLK1至BLKz．．．記憶體區塊
BLKi．．．記憶體區塊
BLKi_1．．．記憶體區塊/記憶體區塊的等效電路
BLKi_2．．．記憶體區塊/記憶體區塊的等效電路
BLKi_3．．．記憶體區塊的等效電路
BLKi_4．．．記憶體區塊的等效電路
BLKi_5．．．記憶體區塊的等效電路
BLKi_6．．．記憶體區塊的等效電路
BLKi'．．．記憶體區塊
BLKWL．．．區塊字線
C．．．中間節點
CH1．．．第一通道
CHk．．．第k通道
CODE1．．．第一碼信號
CODE2．．．第二碼信號
CSL．．．共同源極線
CTRL．．．控制信號
DATA．．．資料
DMC．．．虛設記憶胞
DMC1．．．虛設記憶胞
DWL．．．虛設字線
DWL1．．．虛設字線
DWL2．．．虛設字線
GE．．．接地啟用信號
GS．．．選擇線
GSL．．．接地選擇線
GSL1．．．第一接地選擇線
GSL2．．．第二接地選擇線
GSL3．．．第二接地選擇線
GST．．．接地選擇電晶體
GST1．．．接地選擇電晶體
GST2．．．接地選擇電晶體
LTR．．．橫向電晶體
MC1．．．第一記憶胞
MC2．．．第二記憶胞
MC3．．．第三記憶胞
MC4．．．第四記憶胞
MC5．．．第五記憶胞
MC6．．．第六記憶胞
MC7．．．第七記憶胞
N1．．．第二方向本體中之對應於接地選擇電晶體的區
NS11．．．NAND串
NS12．．．NAND串
NS13．．．NAND串
NS21．．．NAND串
NS22．．．NAND串
NS23．．．NAND串
NS31．．．NAND串
NS32．．．NAND串
NS33．．．NAND串
R1至Rn．．．第一電阻器至第n電阻器
S1至S7．．．選擇線
SS1至SS3．．．選擇線
SSL．．．串選擇線
SSL1．．．第一串選擇線
SSL2．．．第二串選擇線
SSL3．．．第三串選擇線
SST．．．串選擇電晶體
SST1．．．第一串選擇電晶體
SST2．．．第二串選擇電晶體
SST3．．．第三串選擇電晶體
t1．．．第一時間
t2．．．第二時間
TS．．．電晶體結構
T1至Tn．．．第一開關至第n開關/第一電晶體至第n電晶體
Vcc．．．電源電壓
Vers．．．抹除電壓
Vgs1．．．接地選擇線電壓
Vpass．．．導通電壓
Vpd．．．特定電壓
Vpgm．．．程式化電壓
Vref．．．參考電壓
Vread．．．非選擇讀取電壓
Vss．．．接地電壓
Vss1．．．串選擇線電壓
Vtar．．．臨限或目標電壓位準/目標電壓
Vsub．．．基板電壓
Vwe．．．字線抹除電壓
WL．．．字線
WL1．．．第一字線
WL2．．．第二字線
WL3．．．第三字線
WL4．．．第四字線
WL5．．．第五字線
WL6．．．第六字線
WL7．．．第七字線
圖1為說明根據本發明概念之實例實施例之非揮發性記憶體裝置的方塊圖；
圖2為圖1之記憶胞陣列110的實例方塊圖；
圖3為說明圖2中之記憶體區塊BLK1至BLKz中之一記憶體區塊BLKi的實例實施例的透視圖；
圖4為沿著圖3之記憶體區塊BLKi之線I-I'截取的橫截面圖；
圖5為說明圖4之電晶體結構TS的橫截面圖；
圖6為說明根據參看圖3至圖5描述之記憶體區塊BLKi之實例實施例的等效電路BLKi_1的電路圖；
圖7為展示根據本發明概念之實例實施例的圖1之非揮發性記憶體裝置之抹除操作中的電壓條件的表格；
圖8為說明在上文參看圖3至圖6描述之記憶體區塊之NAND串中之一者的橫截面圖；
圖9為說明根據本發明概念之實例實施例的圖1之非揮發性記憶體裝置中之抹除方法的流程圖；
圖10為展示基於圖9之抹除方法之抹除電壓條件的實例表格；
圖11為展示基於圖9之抹除方法及圖10之電壓條件的電壓偏移的實例時序圖；
圖12為說明圖1之基板監視電路的實例方塊圖；
圖13為說明圖12之向上微調器的實例電路圖；
圖14A為說明圖1之非揮發性記憶體裝置之記憶胞陣列及位址解碼器的實例方塊圖；
圖14B為說明圖1之非揮發性記憶體裝置之記憶胞陣列及位址解碼器的另一實例方塊圖；
圖15為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_1的電路圖；
圖16為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_1的電路圖；
圖17為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_2的電路圖；
圖18為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_3的電路圖；
圖19為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_4的電路圖；
圖20為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_5的電路圖；
圖21為說明根據本發明概念之實例實施例的參看圖3及圖5描述之記憶體區塊BLKi的等效電路BLKi_6的電路圖；
圖22為根據本發明概念之實例實施例的記憶體區塊BLKi中之一者的透視圖；
圖23為說明根據本發明概念之實例實施例的包括圖1之非揮發性記憶體裝置之記憶體系統的方塊圖；
圖24為說明圖1之記憶體系統1000之應用實例的方塊圖；及
圖25為說明具有參看圖24描述之記憶體系統2000之計算系統300的實例方塊圖。
(無元件符號說明)

Claims (37)

  1. 一種非揮發性記憶體裝置之抹除方法，該非揮發性記憶體裝置具有一記憶體串，該記憶體串包括複數個記憶胞、一串選擇電晶體，及一接地選擇電晶體，該抹除方法包含：將一字線抹除電壓施加至分別連接至該等記憶胞之複數條字線；將一特定電壓施加至一連接至該接地選擇電晶體之接地選擇線；在將該特定電壓施加至該接地選擇線之該步驟期間將一抹除電壓施加至一形成有該記憶體串之基板；及回應於該基板之一電壓改變而使該接地選擇線浮動。
  2. 如請求項1之抹除方法，其中該特定電壓之該施加包含將一接地電壓施加至該接地選擇線。
  3. 如請求項1之抹除方法，其中該接地選擇線之該浮動係在該基板之電壓位準達到一目標電壓位準時執行。
  4. 如請求項1之抹除方法，其中該等記憶胞係在一垂直於該基板之方向上堆疊。
  5. 一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一記憶胞陣列，該記憶胞陣列包含提供至一基板上之複數個記憶胞串；一讀取與寫入電路，該讀取與寫入電路經由複數條位元線連接至該等記憶胞串，且經組態以驅動該等位元 線；一位址解碼器，該位址解碼器經由複數條字線、一串選擇線及一接地選擇線連接至該等記憶胞串，且經組態以驅動該等字線及該等選擇線；及一基板監視電路，該基板監視電路監視該基板之一電壓位準，其中該位址解碼器根據一抹除操作中之一監視結果來驅動該接地選擇線。
  6. 如請求項5之非揮發性記憶體裝置，其中當一用於該抹除操作之抹除電壓開始施加至該基板時，該位址解碼器經組態以將該接地選擇線驅動至一接地電壓。
  7. 如請求項6之非揮發性記憶體裝置，其中在該抹除操作期間，該位址解碼器經組態以在該基板之一電壓位準達到一目標電壓位準時使該接地選擇線浮動。
  8. 如請求項5之非揮發性記憶體裝置，其中該基板監視電路包含：第一微調器及第二微調器，該第一微調器及該第二微調器連接在一接地節點與該基板之一電壓所提供至之一基板節點之間；及一比較器，該比較器經組態以比較一目標電壓與一在該第一微調器與該第二微調器之間的節點之一電壓以輸出該監視結果。
  9. 一種非揮發性記憶體裝置之抹除方法，該方法包含：提供該非揮發性記憶體裝置，該非揮發性記憶體裝置包括一垂直於一具有一第一導電性之基板的記憶體串， 該記憶體串包括使用一接觸該基板之具有該第一導電性之柱作用本體的一串選擇電晶體、複數個記憶胞及一接地選擇電晶體；將一字線抹除電壓施加至連接至該複數個記憶胞之複數條字線；將一電壓施加至一連接至該接地選擇電晶體之接地選擇線；將一抹除電壓施加至該基板；及回應於該基板之一電壓偏移而使該接地選擇線浮動。
  10. 一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；一記憶體串，該記憶體串包括使用一接觸該基板之具有一第一導電性之柱作用本體的一串選擇電晶體、複數個記憶胞及一接地選擇電晶體；一位址解碼器，該位址解碼器經組態以將一字線抹除電壓施加至連接至該複數個記憶胞之複數條字線且將一電壓施加至一連接至該接地選擇電晶體之接地選擇線；一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板；及一基板監視電路，該基板監視電路經組態以感測該基板之一電壓偏移，其中該位址解碼器回應於該基板之該電壓偏移而使該接地選擇線浮動。
  11. 一種非揮發性記憶體裝置之抹除方法，該非揮發性記憶 體裝置包括一基板及複數個記憶體區塊，該複數個記憶體區塊各自包括複數個記憶體串，該複數個記憶體串各自包括一串選擇電晶體、複數個記憶胞及一接地選擇電晶體沿著一垂直於該基板之方向堆疊，該複數個記憶體串按列及行配置，其中該複數個記憶體串之行各自藉由該對應串選擇電晶體連接至一對應位元線，且該複數個記憶體串之列各自藉由該對應串選擇電晶體連接至一對應串選擇線，該方法包含：選擇該複數個記憶體區塊中之一者來進行抹除；將一字線抹除電壓施加至連接至該選定記憶體區塊之該複數個記憶胞之複數條字線；將一電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線，且不施加至至少一個未選定記憶體區塊；將一抹除電壓施加至該基板；及回應於該基板之一電壓偏移而使該選定記憶體區塊之該接地選擇線浮動。
  12. 如請求項11之抹除方法，其中允許連接至該至少一個未選定記憶體區塊之該等接地選擇電晶體之該等接地選擇線浮動。
  13. 如請求項11之抹除方法，其中施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓為一接地電壓。
  14. 如請求項11之抹除方法，其中允許施加至連接至該選定 記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓在該抹除電壓達到一臨限電壓之後浮動。
  15. 如請求項11之抹除方法，其進一步包含：監視該基板之一電壓，且在該基板之該電壓達到一臨限電壓時，中止將該電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線。
  16. 如請求項11之抹除方法，其進一步包含：使連接至用於該複數個記憶體區塊中之每一者之該等串選擇電晶體的該等串選擇線浮動。
  17. 一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；複數個記憶體區塊，該複數個記憶體區塊各自包括複數個記憶體串，每一串包括一串選擇電晶體、沿著一垂直於該基板之方向堆疊的複數個記憶胞及一接地選擇電晶體，該複數個記憶體串按列及行配置，其中該複數個記憶體串之行各自藉由該對應串選擇電晶體連接至一對應位元線，且該複數個記憶體串之列各自藉由該對應串選擇電晶體連接至一對應串選擇線；一位址解碼器，該位址解碼器經組態以選擇該複數個記憶體區塊中之一者來進行抹除，將一字線抹除電壓施加至連接至該選定記憶體區塊之該複數個記憶胞之複數條字線，將一電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線且不施加至該等未選定 記憶體區塊；一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板；及一基板監視電路，該基板監視電路經組態以感測該基板之一電壓偏移，其中該位址解碼器回應於該基板之該電壓偏移而使該接地選擇線浮動。
  18. 如請求項17之非揮發性記憶體裝置，其中該位址解碼器允許連接至該等未選定記憶體區塊之該等接地選擇電晶體之該等接地選擇線浮動。
  19. 如請求項17之非揮發性記憶體裝置，其中該位址解碼器將一接地電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線。
  20. 如請求項17之非揮發性記憶體裝置，其中該位址解碼器允許連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓在該抹除電壓達到一臨限電壓之後浮動。
  21. 如請求項17之非揮發性記憶體裝置，其中該基板監視電路經調適以監視該基板之一電壓且在該基板之該電壓達到一臨限電壓時產生一接地啟用信號，該位址解碼器回應於該接地啟用信號而中止將該電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線且接著使該接地選擇線浮動。
  22. 如請求項21之非揮發性記憶體裝置，該基板監視電路進一步包括： 第一微調器及第二微調器，該第一微調器及該第二微調器連接在一接地節點與該基板之該抹除電壓所提供至之一基板節點之間；及一比較器，該比較器經組態以比較一目標電壓與一在該第一微調器與該第二微調器之間的節點之一電壓且將一比較結果輸出至該位址解碼器。
  23. 如請求項22之非揮發性記憶體裝置，其中若該比較結果指示該基板之該電壓已達到該臨限電壓，則該位址解碼器停止將該電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線。
  24. 如請求項17之非揮發性記憶體裝置，該位址解碼器進一步使用於該複數個記憶體區塊中之每一者之該串選擇線浮動。
  25. 如請求項21之非揮發性記憶體裝置，該位址解碼器進一步包括至少兩個區塊字線驅動器，該至少兩個區塊字線驅動器各自經組態以產生一區塊選擇信號，一串選擇線驅動器，該串選擇線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之一串選擇線，一字線驅動器，該字線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之字線，一接地選擇線驅動器，該接地選擇線驅動器經組態以驅動該複數個記憶體區塊中之一者之一接地選擇線且接 收來自該基板監視電路之該接地啟用信號，及一導通電路，該導通電路經組態以回應於該區塊選擇信號而將由該串選擇線驅動器、該字線驅動器及該接地選擇線驅動器驅動之電壓傳送至該複數個記憶體區塊中之該選定一者之該等對應線。
  26. 如請求項25之非揮發性記憶體裝置，其中導通開關包括複數個電晶體，該複數個電晶體中之一者用以控制該等字線中之每一者、該等串選擇線中之每一者，及該等接地選擇線中之每一者。
  27. 一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一記憶胞陣列，該記憶胞陣列包含提供至一基板上之複數個記憶胞串；一讀取與寫入電路，該讀取與寫入電路經由複數條位元線連接至該等記憶胞串，且經組態以驅動該等位元線；及一位址解碼器，該位址解碼器經由複數條字線、一串選擇線及一接地選擇線連接至該等記憶胞串，且經組態以驅動該等字線及該等選擇線；其中該位址解碼器藉由在將一電壓施加至該基板之後等待一延遲時間而在一抹除操作中驅動該接地選擇線。
  28. 如請求項27之非揮發性記憶體裝置，其中當一用於該抹除操作之抹除電壓開始施加至該基板時，該位址解碼器經組態以將該接地選擇線驅動至一接地電壓。
  29. 如請求項27之非揮發性記憶體裝置，其中在該抹除操作期間，該位址解碼器經組態以在該基板之一電壓位準達到一目標電壓位準時使該接地選擇線浮動。
  30. 一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；一記憶體串，該記憶體串包括使用一接觸該基板之具有一第一導電性之柱作用本體的一串選擇電晶體、複數個記憶胞及一接地選擇電晶體；一位址解碼器，該位址解碼器經組態以將一字線抹除電壓施加至連接至該複數個記憶胞之複數條字線且將一電壓施加至一連接至該接地選擇電晶體之接地選擇線；一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板；且其中該位址解碼器等待一延遲時間且接著回應於該基板之一電壓偏移而使該接地選擇線浮動。
  31. 一種非揮發性記憶體裝置，該非揮發性記憶體裝置包含：一基板；複數個記憶體區塊，該複數個記憶體區塊各自包括複數個記憶體串，每一串包括一串選擇電晶體、複數個記憶胞及一接地選擇電晶體沿著一垂直於該基板之方向堆疊，該複數個記憶體串按列及行配置，其中該複數個記憶體串之行各自藉由該對應串選擇電晶體連接至一對應 位元線，且該複數個記憶體串之列各自藉由該對應串選擇電晶體連接至一對應串選擇線；一位址解碼器，該位址解碼器經組態以選擇該複數個記憶體區塊中之一者來進行抹除，將一字線抹除電壓施加至連接至該選定記憶體區塊之該複數個記憶胞之複數條字線，將一電壓施加至一連接至該選定記憶體區塊之該接地選擇電晶體之接地選擇線且不施加至該等未選定記憶體區塊；及一基板偏壓電路，該基板偏壓電路經組態以將一抹除電壓施加至該基板；其中該位址解碼器等待一延遲時間且接著回應於該基板之一電壓偏移而使該接地選擇線浮動。
  32. 如請求項31之非揮發性記憶體裝置，其中該位址解碼器允許連接至該等未選定記憶體區塊之該等接地選擇電晶體之該等接地選擇線浮動。
  33. 如請求項31之非揮發性記憶體裝置，其中該位址解碼器將一接地電壓施加至連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線。
  34. 如請求項31之非揮發性記憶體裝置，其中該位址解碼器允許連接至該選定記憶體區塊之該接地選擇電晶體之該接地選擇線的該電壓在該抹除電壓達到一臨限電壓之後浮動。
  35. 如請求項31之非揮發性記憶體裝置，該位址解碼器進一步使用於該複數個記憶體區塊中之每一者之該串選擇線 浮動。
  36. 如請求項31之非揮發性記憶體裝置，該位址解碼器進一步包括至少兩個區塊字線驅動器，該至少兩個區塊字線驅動器各自經組態以產生一區塊選擇信號，一串選擇線驅動器，該串選擇線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之一串選擇線，一字線驅動器，該字線驅動器經組態以回應於該區塊選擇信號而驅動該複數個記憶體區塊之字線，一接地選擇線驅動器，該接地選擇線驅動器經組態以驅動該複數個記憶體區塊中之一者之一接地選擇線且接收一時間延遲信號，及一導通電路，該導通電路經組態以回應於該區塊選擇信號而將由該串選擇線驅動器、該字線驅動器及該接地選擇線驅動器驅動之電壓傳送至該複數個記憶體區塊中之該選定一者之該等對應線。
  37. 如請求項36之非揮發性記憶體裝置，其中導通開關包括複數個電晶體，該複數個電晶體中之一者用以控制該等字線中之每一者、該等串選擇線中之每一者，及該等接地選擇線中之每一者。
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