KR20230059909A - 스토리지 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents
스토리지 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법 Download PDFInfo
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Abstract
본 발명의 실시 예에 따르면, 스토리지 장치는 서로 다른 비트 밀도(bit density)를 갖는 복수의 메모리 블록들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 최근 수신된 정해진 수의 논리 주소들을 포함하는 논리 주소 리스트 및 상기 논리 주소 리스트에 포함된 논리 주소들의 핫니스(hotness)를 포함하는 핫니스 테이블을 저장하는 메모리; 및 호스트로부터 라이트 커맨드, 최신 논리 주소 및 데이터를 수신하고, 상기 최신 논리 주소의 핫니스에 상기 최신 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영함으로써 상기 핫니스 테이블에 상기 최신 논리 주소의 핫니스를 업데이트하고, 상기 최신 논리 주소를 상기 논리 주소 리스트에 삽입하며, 상기 최신 논리 주소의 핫니스가 임계값을 넘는지 여부에 따라 상기 데이터를 상기 복수의 메모리 블록들 중 어느 하나에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서를 포함한다.
Description
본 발명은 스토리지 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
컴퓨터 시스템은 다양한 형태의 메모리 시스템을 포함할 수 있고, 메모리 시스템은 메모리와 컨트롤러를 포함한다. 메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 메모리 장치는 상이한 성능을 가진 제1 및 제2 메모리 영역들을 포함할 수 있는데, 이때, 제1 메모리 영역에 대한 기입 속도와 제2 메모리 영역에 대한 기입 속도는 서로 다를 수 있다.
본 발명은 서로 다른 비트 밀도를 갖는 메모리 블록들에 핫 데이터와 콜드 데이터를 구분하여 저장하는 스토리지 장치와 관련되는 구성들 및 동작들을 제공하고자 한다.
본 발명은 호스트로부터 최근 수신된 정해진 수의 논리 주소들에 기초하여 최신 논리 주소의 핫니스(hotness)를 결정할 때, 핫니스를 결정하기 위한 연산량이 감소되는 스토리지 장치를 제공하고자 한다.
본 발명의 실시 예에 따른 스토리지 장치는, 서로 다른 비트 밀도(bit density)를 갖는 복수의 메모리 블록들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 최근 수신된 정해진 수의 논리 주소들을 포함하는 논리 주소 리스트 및 상기 논리 주소 리스트에 포함된 논리 주소들의 핫니스(hotness)를 포함하는 핫니스 테이블을 저장하는 메모리; 및 호스트로부터 라이트 커맨드, 최신 논리 주소 및 데이터를 수신하고, 상기 최신 논리 주소의 핫니스에 상기 최신 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영함으로써 상기 핫니스 테이블에 상기 최신 논리 주소의 핫니스를 업데이트하고, 상기 최신 논리 주소를 상기 논리 주소 리스트에 삽입하며, 상기 최신 논리 주소의 핫니스가 임계값을 넘는지 여부에 따라 상기 데이터를 상기 복수의 메모리 블록들 중 어느 하나에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서를 포함할 수 있다.
본 발명의 실시 예에 따르면, 서로 다른 비트 밀도를 갖는 제1 메모리 블록들 및 제2 메모리 블록들을 포함하는 스토리지 장치의 동작 방법은, 호스트로부터 라이트 커맨드, 최신 논리 주소 및 데이터를 수신하는 단계; 최근 수신된 정해진 수의 논리 주소들을 순서대로 저장하는 논리 주소 리스트에서 가장 오래된 논리 주소의 핫니스에, 상기 가장 오래된 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영하여 상기 가장 오래된 논리 주소의 핫니스를 업데이트하는 단계; 상기 가장 오래된 논리 주소를 상기 논리 주소 리스트에서 제거하는 단계; 상기 최신 논리 주소의 핫니스에, 상기 최신 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영하여 상기 최신 논리 주소의 핫니스를 업데이트하는 단계; 상기 최신 논리 주소를 상기 논리 주소 리스트에 삽입하는 단계; 및 상기 최신 논리 주소의 핫니스가 임계값보다 큰지 여부에 따라 상기 데이터를 상기 제1 메모리 블록 또는 제2 메모리 블록에 선택적으로 저장하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 서로 다른 비트 밀도를 갖는 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러에 있어서, 최근 수신된 정해진 수의 논리 주소들을 순서대로 저장하는 논리 주소 리스트를 저장하는 메모리; 및 호스트로부터 최신 커맨드, 최신 논리 주소 및 데이터를 수신하고, 상기 최신 논리 주소의 핫니스에 상기 최신 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영함으로써 상기 최신 논리 주소의 핫니스를 업데이트하고, 상기 최신 논리 주소를 상기 논리 주소 리스트에 삽입하며, 상기 최신 논리 주소의 핫니스에 따라 상기 서로 다른 비트 밀도를 갖는 메모리 블록들 중 어느 하나에 상기 데이터를 저장하도록 상기 메모리 장치를 제어하는 프로세서를 포함할 수 있다.
본 발명은 서로 다른 비트 밀도를 갖는 메모리 블록들에 핫 데이터와 콜드 데이터를 구분하여 저장하는 스토리지 장치와 관련되는 구성들 및 동작들을 제공할 수 있다.
본 발명은 호스트로부터 최신 논리 주소가 수신될 때마다 최근 수신된 정해진 수의 논리 주소들의 핫니스를 일일이 업데이트하지 않아도 상기 정해진 수의 논리 주소들과의 관계에서 상기 최신 논리 주소의 상대적인 핫니스를 결정할 수 있는 스토리지 장치를 제공할 수 있다.
본 발명은 최신 논리 주소의 핫니스를 결정하기 위한 연산량이 감소되는 스토리지 장치를 제공할 수 있다.
본 발명은 호스트로부터의 데이터를 서로 다른 비트 밀도를 갖는 메모리 블록들에 신속하게 구분하여 저장할 수 있는 스토리지 장치를 제공할 수 있다.
도 1은 본 발명의 예시적인 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
도 2 내지 도 4는 비휘발성 메모리에 포함된 메모리 블록들을 더욱 자세히 설명하기 위한 도면들이다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 논리 주소 리스트를 자세히 설명하기 위한 도면이다.
도 7a 내지 도 9b는 본 발명의 실시 예에 따른 핫니스 업데이트 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치의 라이트 동작을 설명하기 위한 흐름도이다.
도 11은 본 발명의 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 단면도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다.
도 2 내지 도 4는 비휘발성 메모리에 포함된 메모리 블록들을 더욱 자세히 설명하기 위한 도면들이다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 논리 주소 리스트를 자세히 설명하기 위한 도면이다.
도 7a 내지 도 9b는 본 발명의 실시 예에 따른 핫니스 업데이트 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치의 라이트 동작을 설명하기 위한 흐름도이다.
도 11은 본 발명의 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 단면도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 1은 본 발명의 예시적인 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
호스트-스토리지 시스템(10)은 호스트(100) 및 스토리지 장치(200)를 포함할 수 있다. 또한, 스토리지 장치(200)는 스토리지 컨트롤러(210) 및 비휘발성 메모리(NVM)(220)를 포함할 수 있다.
호스트(100)는 전자 장치, 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다. 호스트(100)는 적어도 하나의 운영 체제(OS: operating system)를 포함할 수 있다. 운영 체제는 호스트(100)의 기능 및 동작을 전반적으로 관리 및 제어할 수 있다.
스토리지 장치(200)는 호스트(100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(200)가 SSD인 경우, 스토리지 장치(200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(100)와 스토리지 장치(200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
비휘발성 메모리(220)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 비휘발성 메모리(220)는 프로그램 동작을 통해 호스트(100)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 비휘발성 메모리(220)에 저장된 데이터를 출력할 수 있다. 비휘발성 메모리(220)는 복수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 복수의 페이지들을 포함하며, 상기 페이지들 각각은 워드라인에 연결된 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예에서, 비휘발성 메모리(220)는 플래시 메모리가 될 수 있다.
스토리지 장치(200)의 비휘발성 메모리(220)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(200)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
스토리지 컨트롤러(210)는 호스트 인터페이스(211), 메모리 인터페이스(212) 및 CPU(central processing unit)(213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(210)는 플래시 변환 레이어(Flash Translation Layer; FTL)(214), 패킷 매니저(215), 버퍼 메모리(216), ECC(error correction code)(217) 엔진 및 AES(advanced encryption standard) 엔진(218)을 더 포함할 수 있다. 스토리지 컨트롤러(210)는 플래시 변환 레이어(FTL)(214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(213)가 플래시 변환 레이어(214)를 실행하는 것에 의해 비휘발성 메모리(220)에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.
호스트 인터페이스(211)는 호스트(100)와 패킷(packet)을 송수신할 수 있다. 호스트(100)로부터 호스트 인터페이스(211)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(211)로부터 호스트(100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(220)로부터 독출된 데이터 등을 포함할 수 있다.
메모리 인터페이스(212)는 비휘발성 메모리(220)에 기록될 데이터를 비휘발성 메모리(220)로 송신하거나, 비휘발성 메모리(220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(212)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 레이어(214)는 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(100)로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(215)는 호스트(100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(216)는 비휘발성 메모리(220)에 기록될 데이터 혹은 비휘발성 메모리(220)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(216)는 스토리지 컨트롤러(210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(210)의 외부에 배치되어도 무방하다.
ECC 엔진(217)은 비휘발성 메모리(220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(217)은 비휘발성 메모리(220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(220) 내에 저장될 수 있다. 비휘발성 메모리(220)로부터의 데이터 독출 시, ECC 엔진(217)은 독출 데이터와 함께 비휘발성 메모리(220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(218)은, 스토리지 컨트롤러(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
비휘발성 메모리(220)는 비트 밀도가 상이한 제1 메모리 블록들 및 제2 메모리 블록들을 포함할 수 있다. 메모리 블록의 비트 밀도는, 해당 메모리 블록에 포함된 메모리 셀이 저장할 수 있는 데이터 비트 수를 지칭할 수 있다. 도 1의 예에서, 제1 메모리 블록들은 제2 메모리 블록들에 비해 비트 밀도가 상대적으로 낮은 메모리 블록들일 수 있다. 즉, 제1 메모리 블록들은 제2 메모리 블록들에 비해 하나의 메모리 셀에 저장할 수 있는 비트 수가 상대적으로 적을 수 있다.
비트 밀도가 상이한 제1 메모리 블록들과 제2 메모리 블록들은 상이한 속성을 가질 수 있다. 예를 들어, 제2 메모리 블록들은 제1 메모리 블록들에 비해 동일한 면적에서 큰 저장용량을 제공할 수 있다. 반면에, 제1 메모리 블록들은 제2 메모리 블록들에 비해 액세스 속도가 빠르고, 수명이 더 길 수 있다.
속성이 다른 메모리 블록들에 서로 다른 속성을 갖는 데이터가 구분하여 저장될 수 있다면, 비휘발성 메모리(220)가 효율적으로 사용될 수 있다. 예를 들어, 상대적으로 자주 액세스되는 데이터인 핫 데이터가 제1 메모리 블록들에 저장된다면, 핫 데이터의 액세스 속도가 향상될 수 있으며, 스토리지 장치(200)의 평균적인 성능이 향상될 수 있다. 상대적으로 드물게 액세스되는 데이터인 콜드 데이터가 제2 메모리 블록들에 저장된다면, 제2 메모리 블록에 저장된 데이터가 드물게 업데이트될 수 있으며, 제2 메모리 블록들의 수명 저하가 완화될 수 있다.
어떤 데이터가 핫 데이터인지 또는 콜드 데이터인지는 다른 데이터와의 관계에서 상대적으로 결정될 수 있다. 어떤 데이터가 핫 데이터인지 또는 콜드 데이터인지 결정하기 위해, 단위 데이터별로 자주 액세스되는 정도를 지표화한 수치인 핫니스(hotness)가 결정될 수 있다. 어느 데이터가 호스트(100)에 의해 자주 액세스되는지는, 시간의 흐름에 따라 달라질 수 있다. 즉, 단위 데이터가 자주 액세스되는 정도는 실시간으로 변할 수 있다. 시간의 흐름에 따라 달라지는 액세스 경향을 단위 데이터별 핫니스에 반영하기 위해, 스토리지 장치(200)가 호스트(100)로부터 데이터가 액세스될 때마다 단위 데이터별 핫니스를 일일이 업데이트해야 한다면, 스토리지 장치(200)의 과도한 연산이 요구될 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치(200)는 데이터가 액세스될 때마다 상기 데이터가 얼마나 오래 전에 액세스되었는지를 나타내는 경과지수를 반영하여 데이터의 핫니스를 업데이트할 수 있다. 스토리지 장치(200)는 최신 데이터의 핫니스를 업데이트할 때 상기 핫니스에 시간의 흐름에 따라 달라지는 액세스 경향을 반영할 수 있다. 따라서, 스토리지 장치(200)는 호스트(100)로부터 데이터가 액세스될 때마다 단위 데이터별 핫니스를 일일이 업데이트하지 않고도 단위 데이터별 핫니스를 결정할 수 있다. 본 발명의 실시 예예 따르면, 서로 다른 속성을 갖는 데이터를 구분하기 위한 스토리지 장치(200)의 연산량이 감소될 수 있으므로, 스토리지 장치(200)의 액세스 성능이 향상될 수 있다.
이하에서, 본 발명의 실시 예에 따른 스토리지 장치(200)의 동작을 설명하기에 앞서, 비휘발성 메모리(220)에 포함된 서로 다른 속성을 갖는 메모리 블록들이 더욱 자세히 설명된다.
도 2는 메모리 장치를 나타내는 예시적인 블록도이다. 도 2를 참조하면, 메모리 장치(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼(340), 전압 생성기(350), 및 로우 디코더(360)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 메모리 장치(300)는 도 2에 도시된 메모리 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼부(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼(340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 스토리지 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 스토리지 장치의 비휘발성 메모리가 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리를 구성하는 복수의 메모리 블록 각각은 도 3에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 3에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인들(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
메모리 블록(BLK)에 포함되는 메모리 셀들이 저장하는 비트 수에 따라 메모리 블록(BLK)은 서로 다른 비트 밀도를 가질 수 있다.
도 4는 메모리 셀이 저장하는 비트 수에 따른 문턱전압 분포들을 설명하기 위한 도면이다.
도 4를 참조하면, 각 그래프의 가로 축은 문턱전압의 크기, 세로 축은 메모리 셀들의 개수를 나타낸다.
메모리 셀이 1 비트의 데이터를 저장하는 SLC(Single Level Cell)인 경우, 메모리 셀은 제1 프로그램 상태(P1) 또는 제2 프로그램 상태(P2) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 리드 전압(Va1)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 전압일 수 있다. 제1 프로그램 상태(P1)를 갖는 메모리 셀은 리드 전압(Va1) 보다 낮은 문턱전압을 가지므로 온셀(On Cell)로 리드될 수 있다. 제2 프로그램 상태(P2)를 갖는 메모리 셀은 리드 전압(Va1) 보다 높은 문턱전압을 가지므로 오프셀(Off Cell)로 리드될 수 있다.
메모리 셀이 2비트의 데이터를 저장하는 MLC(Multiple Level Cell)인 경우, 메모리 셀은 제1 프로그램 상태 내지 제4 프로그램 상태들(P1~P4) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 제1 내지 제3 리드 전압들(Vb1~Vb3)은 제1 프로그램 상태 내지 제4 프로그램 상태들(P1~P4) 각각을 구분하기 위한 리드 전압들일 수 있다. 제1 리드 전압(Vb1)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 제2 리드 전압(Vb2)은 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위한 리드 전압일 수 있다. 제3 리드 전압(Vb3)은 제3 프로그램 상태(P3) 및 제4 프로그램 상태(P4)를 구분하기 위한 리드 전압일 수 있다.
메모리 셀이 3비트의 데이터를 저장하는 TLC(Triple Level Cell)인 경우, 메모리 셀은 제1 내지 제8 프로그램 상태들(P1~P8) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 제1 내지 제7 리드 전압들(Vc1~Vc7)은 제1 내지 제8 프로그램 상태들(P1~P8) 각각을 구분하기 위한 리드 전압들일 수 있다. 제1 리드 전압(Vc1)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 제2 리드 전압(Vc2)은 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위한 리드 전압일 수 있다. 마찬가지 방식으로 제7 리드 전압(Vc7)은 제7 프로그램 상태(P7) 및 제8 프로그램 상태(P8)를 구분하기 위한 리드 전압일 수 있다.
메모리 셀이 4비트의 데이터를 저장하는 QLC(Quadruple Level Cell)인 경우, 메모리 셀은 제1 내지 제16 프로그램 상태들(P1~P16) 중 어느 하나의 상태를 가질 수 있다. 제1 내지 제15 리드 전압들(Vd1~Vd15)은 제1 내지 제16 프로그램 상태들(P1~P16)각각을 구분하기 위한 리드 전압들일 수 있다. 제1 리드 전압(Vd1)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 제2 리드 전압(Vd2)은 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위한 리드 전압일 수 있다. 마찬가지 방식으로 제15 리드 전압(Vd15)은 제15 프로그램 상태(P15) 및 제16 프로그램 상태(P16)를 구분하기 위한 리드 전압일 수 있다.
도 4는 SLC, MLC, TLC 및 QLC를 예로 들고 있으나, 메모리 셀은 5비트의 데이터를 저장하는 PLC(Penta Level Cell)이나, 6비트 이상의 데이터를 저장하는 복수 레벨 메모리 셀일 수도 있다.
비트 밀도가 높은 메모리 블록일수록, 해당 메모리 블록의 메모리 셀들에 형성되는 프로그램 상태들의 개수 및 각 프로그램 상태를 구분하기 위한 리드 전압의 개수가 증가할 수 있다. 따라서, 비트 밀도가 높은 메모리 블록일수록, 각 프로그램 상태를 형성하기 위해 프로그램 동작 시간이 길어지고, 각 프로그램 상태를 구분하기 위해 리드 동작 시간이 길어지므로 액세스 속도가 낮아질 수 있다.
메모리 블록에 프로그램 및 이레이즈가 반복되면 메모리 셀이 열화될 수 있다. 메모리 셀이 열화되면 메모리 셀들의 각 프로그램 상태를 정교하게 프로그램하기 어려워질 수 있다. 비트 밀도가 높은 메모리 블록일수록 각 프로그램 상태가 정교하게 프로그램되어야 할 수 있다. 따라서, 비트 밀도가 높은 메모리 블록일수록 더 적은 이레이즈 카운트에서 수명이 다할 수 있다.
스토리지 장치가 데이터의 핫니스에 기초하여 데이터를 서로 다른 비트 밀도를 갖는 메모리 블록들에 구분하여 저장할 수 있다면, 스토리지 장치의 액세스 성능 및 수명이 향상될 수 있다. 본 발명의 실시 예에 따르면, 스토리지 장치(200)가 최근 액세스된 단위 데이터를 비롯한 최소량의 데이터에 대한 핫니스를 업데이트함으로써 단위 데이터별 핫니스를 신속하게 결정할 수 있다. 따라서, 스토리지 장치의 액세스 성능이 더욱 향상될 수 있다.
이하에서, 도 5 내지 도 10을 참조하여 본 발명의 실시 예에 따른 스토리지 장치의 동작이 자세히 설명된다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 5는 도 1을 참조하여 설명된 스토리지 장치(200)의 CPU(213), 버퍼 메모리(216), 제1 메모리 블록들 및 제2 메모리 블록들을 간략히 도시한다.
CPU(213)는 버퍼 메모리(216)에 저장된 정보를 참조하여 호스트(100)로부터 수신된 데이터의 핫니스를 결정하고, 상기 데이터의 핫니스에 따라 상기 데이터가 제1 메모리 블록 또는 제2 메모리 블록에 저장되도록 비휘발성 메모리(220)를 제어할 수 있다. 제1 메모리 블록은 비트 밀도가 상대적으로 낮은 메모리 블록이고, 제2 메모리 블록은 비트 밀도가 상대적으로 높은 메모리 블록일 수 있다. 예를 들어, 제1 메모리 블록은 SLC 메모리 블록일 수 있고, 제2 메모리 블록은 TLC 메모리 블록이나 QLC 메모리 블록일 수 있으나, 이에 제한되지 않는다. 다시 말해, 제1 메모리 블록의 비트 밀도는 제2 메모리 블록의 비트 밀도보다 낮으면 되고, 구체적인 비트 밀도에 제한되지 않는다.
CPU(213)는 분류기(231) 및 어드레스 할당부(232)를 구동할 수 있다. 분류기(231) 및 어드레스 할당부(232)는 워킹 메모리(미도시)에 로드되어 CPU(213)에서 구동될 수 있다. 예를 들어, 분류기(231) 및 어드레스 할당부(232)는 도 1을 참조하여 설명된 플래시 변환 레이어(214)에 포함될 수 있다.
분류기(231)는 호스트(100)로부터 수신된 데이터의 핫니스를 결정하고, 상기 핫니스에 기초하여 상기 데이터가 핫 데이터인지 콜드 데이터인지 판단할 수 있다. 예를 들어, 분류기(231)는 핫니스가 제1 임계값보다 큰 데이터를 핫 데이터로 판단하고, 핫니스가 제1 임계값 이하인 데이터를 콜드 데이터로 판단할 수 있다.
핫니스는 단위 데이터별로 판단될 수 있으며, 각 단위 데이터는 논리 주소에 대응할 수 있다. 호스트(100)는 스토리지 장치(200)로 라이트 커맨드 및 데이터를 제공하면서, 상기 데이터의 논리 주소를 함께 제공할 수 있다. 예를 들어, 상기 논리 주소는 호스트(100)의 파일 시스템에서 사용되는 논리 블록 주소(LBA: Logical Block Address)일 수 있다. 분류기(231)는 호스트(100)로부터 논리 주소들이 수신되는 패턴에 기초하여 상기 논리 주소별 핫니스를 결정할 수 있다. 논리 주소별 핫니스는, 논리 주소에 대응하는 단위 데이터의 핫니스에 해당할 수 있다.
버퍼 메모리(216)는 논리 주소 리스트 및 핫니스 테이블을 저장할 수 있다. 논리 주소 리스트는 최근에 수신된 정해진 수의 논리 주소들을 포함할 수 있다. 즉, 논리 주소 리스트는 논리 주소들이 수신된 패턴을 나타낼 수 있다. 분류기(231)는 논리 주소들이 수신되는 패턴에 기초하여, 최근 수신된 논리 주소의 핫니스를 결정할 수 있다. 핫니스 테이블은 논리 주소 리스트에 포함된 논리 주소들 각각의 핫니스를 포함할 수 있으며, 분류기(231)에 의해 업데이트될 수 있다.
어드레스 할당부(232)는 호스트(100)로부터 수신된 논리 주소를 비휘발성 메모리(220)의 물리 주소에 매핑할 수 있다. 어드레스 할당부(232)는 분류기(231)에서 핫 데이터로 분류된 데이터가, 비트 밀도가 상대적으로 낮은 메모리 블록인 제1 메모리 블록에 저장될 수 있도록 주소 매핑을 수행할 수 있다. 그리고, 어드레스 할당부(232)는 분류기(231)에서 콜드 데이터로 분류된 데이터가, 비트 밀도가 상대적으로 높은 메모리 블록인 제2 메모리 블록에 저장될 수 있도록 주소 매핑을 수행할 수 있다.
도 6은 본 발명의 실시 예에 따른 논리 주소 리스트를 자세히 설명하기 위한 도면이다.
논리 주소 리스트는 정해진 수의 엔트리들을 포함할 수 있다. 분류기는 호스트로부터 커맨드와 함께 수신된 논리 주소들을, 수신된 순서대로 상기 엔트리들에 저장할 수 있다. 도 6의 예에서, 논리 주소 리스트는 10개의 엔트리들을 포함할 수 있다. 논리 주소 리스트의 엔트리들의 내부에 표기된 숫자들 각각은 상기 엔트리들에 저장된 논리 주소 값들을 나타낸다. 엔트리들의 위에 표기된 인덱스(Index)는 호스트로부터 논리 주소가 수신된 순서를 나타낸다. 첫 번째로 수신된 논리 주소는 '11'이고, 열 번째로 수신된 논리 주소는 '5'일 수 있다. 한편, 호스트로부터 가장 마지막으로 수신된 논리 주소는, 열 번째로 수신된 논리 주소인 '5'일 수 있다. 호스트로부터 가장 마지막으로 수신된 논리 주소의 인덱스는 커런트 인덱스(Current Index)로 지칭될 수 있다. 커런트 인덱스는 호스트로부터 논리 주소가 수신될 때마다 증가할 수 있다.
분류기는 논리 주소 리스트에 나타난 논리 주소들의 수신 패턴에 기초하여, 논리 주소 리스트에 포함된 논리 주소들의 핫니스를 결정할 수 있다. 분류기는 논리 주소가 수신되는 빈도(frequency) 및 최근성(recency)에 기초하여 논리 주소의 핫니스를 결정할 수 있다. 예를 들어, 분류기는 어떤 논리 주소가 더 많이 수신될수록, 그리고 더 최근에 수신되었을수록 해당 논리 주소의 핫니스가 높아지도록 핫니스를 결정할 수 있다.
논리 주소의 핫니스에 논리 주소의 최근성을 반영하기 위해, 분류기는 논리 주소의 핫니스에 논리 주소가 수신된 순서에 따라 결정되는 가중치를 반영할 수 있다. 분류기는 논리 주소 리스트에 논리 주소가 새로 삽입될 때마다 새로 삽입된 논리 주소에 가장 높은 가중치를 부여하고, 기존 논리 주소의 가중치를 점차 감소시킬 수 있다. 도 6은 마지막으로 수신된 논리 주소의 가중치가 2.0으로 가장 높고, 논리 주소가 수신될 때마다 가중치가 0.2씩 단조 감소하여 논리 주소가 수신된 순서가 오래될수록 가중치가 낮아지는 경우를 예시한다. 이하에서, 마지막으로 수신된 논리 주소의 가중치는 최대 가중치로 지칭되고, 가중치가 감소하는 간격은 감소 인자(Decaying Factor)로 지칭된다. 일 실시 예에서, 감소 인자는 최대 가중치에서 논리 주소 리스트의 엔트리 개수를 나눈 값으로 결정될 수 있다. 도 6의 예에서, 최대 가중치는 2.0이고, 감소 인자는 0.2일 수 있다.
만약 분류기가 논리 주소 리스트에 논리 주소가 새로 삽입될 때마다 새로 삽입된 논리 주소의 핫니스에 최대 가중치를 더하고, 기존 논리 주소들의 감소된 가중치를 반영하기 위하여 기존의 모든 논리 주소들의 핫니스를 업데이트해야 한다면, CPU의 과도한 연산이 요구될 수 있다. 비휘발성 메모리의 고용량화 추세에 따라 논리 주소들의 핫니스를 결정하기 위해 더 많은 수의 엔트리들을 갖는 논리 주소 리스트가 이용될 수 있다. 논리 주소 리스트가 더 많은 수의 엔트리들을 이용하여 더 많은 수의 논리 주소들에 대하여 핫니스를 결정할수록 CPU의 연산량은 더욱 증가할 수 있다.
본 발명의 실시 예에 따르면, 분류기는 논리 주소 리스트에 새로 삽입된 논리 주소의 핫니스에 경과지수를 더 반영하여 핫니스를 업데이트할 수 있다. 경과지수는 상기 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타낼 수 있다. 예를 들어, 분류기는 최근에 수신된 적이 있는 논리 주소가 다시 수신된 경우에는 상기 논리 주소의 핫니스에 상대적으로 높은 값을 더하고, 오래 전에 수신된 논리 주소가 다시 수신된 경우에는 상기 논리 주소의 핫니스에 상대적으로 낮은 값을 더할 수 있다.
본 발명의 실시 예에 따르면, 분류기는 논리 주소 리스트에 새로 삽입되는 논리 주소의 핫니스에 기존 논리 주소들의 액세스 경향을 반영한 경과지수를 반영할 수 있으므로, 기존 논리 주소들의 핫니스를 일일이 업데이트하지 않더라도 새로 삽입되는 논리 주소와 기존 논리 주소들 간의 상대적인 핫니스를 결정할 수 있다. 스토리지 컨트롤러는 새로 삽입된 논리 주소에 대응하는 데이터가 핫 데이터인지 콜드 데이터인지 신속하게 구분하고, 핫 데이터와 콜드 데이터를 비휘발성 메모리에 구분하여 저장할 수 있다. 따라서, 스토리지 장치의 연산 부담이 감소되고, 액세스 성능이 향상될 수 있다.
이하에서, 도 7a 내지 도 9b를 참조하여 본 발명의 실시 예에 따른 핫니스 업데이트 방법이 자세히 설명된다.
도 7a는 도 6을 참조하여 설명된 논리 주소 리스트에 논리 주소가 새로 삽입된 경우를 예시한다. 구체적으로, 호스트로부터 11번째로 수신된 논리 주소 '24'가 논리 주소 리스트에 삽입되고, 첫번째로 수신된 논리 주소 '11'은 논리 주소 리스트로부터 제거될 수 있다. 도 7a의 예에서, 커런트 인덱스는 '11'로 업데이트될 수 있다.
본 발명의 실시 예에 따르면, 분류기는 논리 주소 리스트에 포함되는 논리 주소들 중, 논리 주소 리스트에 새로 삽입되는 논리 주소 '24' 및 논리 주소 리스트로부터 제거되는 논리 주소 '11'의 핫니스만을 업데이트함으로써 논리 주소들의 핫니스를 신속하게 결정할 수 있다. 이하에서, 논리 주소 리스트에 새로 삽입되는 논리 주소는 최신 논리 주소로 지칭되고, 논리 주소 리스트로부터 제거되는 논리 주소는 가장 오래된 논리 주소로 지칭될 수 있다.
도 7b는 논리 주소 리스트에 포함되는 논리 주소들의 핫니스를 포함하는 핫니스 테이블을 예시한다.
핫니스 테이블은 논리 주소 리스트에 포함된 논리 주소들 각각의 핫니스, 라스트 인덱스 및 카운트를 포함할 수 있다. 라스트 인덱스는 각 논리 주소의 핫니스가 마지막으로 업데이트되었을 때의 인덱스를 나타내고, 카운트는 각 논리 주소가 논리 주소 리스트에 포함된 개수를 나타낼 수 있다. 도 7b는 도 7a의 논리 주소 리스트와 대응할 수 있다.
호스트로부터 최신 논리 주소가 수신되면, 분류기는 상기 최신 논리 주소를 논리 주소 리스트에 삽입하기 전에, 논리 주소 리스트에서 가장 오래된 논리 주소의 핫니스를 업데이트할 수 있다.
단계 S11에서, 분류기는 가장 오래된 논리 주소 '11'의 핫니스에 경과지수를 반영함으로써 핫니스를 업데이트할 수 있다.
가장 오래된 논리 주소의 경과지수는, 상기 가장 오래된 논리 주소와 동일한 값을 갖는 논리 주소가 얼마나 오래 전에 수신되었는지를 나타낼 수 있다. 분류기는 상기 논리 주소의 경과지수가 클수록 상기 논리 주소의 핫니스를 더 크게 감소시킬 수 있다.
도 7a를 참조하면, 가장 오래된 논리 주소 '11'와 동일한 값을 갖는 논리 주소는 호스트로부터 6번째, 9번째에 더 수신되었을 수 있다. 논리 주소 '11'가 마지막으로 수신된 순서, 즉 라스트 인덱스는 '9'로 결정될 수 있다. 분류기는 커런트 인덱스 '11' 및 논리 주소 '11'의 라스트 인덱스 '9'에 기초하여 논리 주소 '11'의 경과지수를 '2'로 결정하고, 결정된 경과지수를 핫니스에 반영하여 핫니스를 감소시킬 수 있다. 구현에 따라, 분류기는 논리 주소 리스트에 가장 오래된 논리 주소와 동일한 값을 갖는 논리 주소들이 많이 저장되어 있을수록 이전 핫니스를 더 크게 감소시킬 수 있다.
예를 들어, 분류기는 하기 수학식 1에 기초하여 가장 오래된 논리 주소의 핫니스를 결정할 수 있다.
[수학식 1]
(핫니스)=(이전 핫니스)-(경과지수)*(감소 인자)*(카운트)
상기 이전 핫니스는 업데이트되기 전의 가장 오래된 논리 주소의 핫니스를 가리킬 수 있다. 상기 경과지수는 위에서 설명된 것과 같이 커런트 인덱스에서 가장 오래된 논리 주소의 라스트 인덱스를 뺀 값으로 결정될 수 있고, 상기 감소 인자는 도 6을 참조하여 설명된 것과 같은 상수일 수 있으며, 상기 카운트는 상기 가장 오래된 논리 주소와 동일한 값을 갖는 논리 주소들의 개수를 가리킬 수 있다. 도 6의 논리 주소 리스트에서 논리 주소 '11'의 이전 핫니스가 '3.8'이었던 경우, 분류기는 최근성 지수 '2', 감소 인자 '0.2', 카운트 '3'을 곱한 '1.2'를 뺀 '2.6'를 새로운 핫니스로서 업데이트할 수 있다.
논리 주소 '11'의 핫니스가 업데이트된 후, 단계 S12에서 분류기는 논리 주소 '11'의 라스트 인덱스를 커런트 인덱스인 '11'로 업데이트할 수 있다.
단계 S13에서, 분류기는 가장 오래된 논리 주소 '11'을 논리 주소 리스트에서 제거하고, 논리 주소 '11'의 카운트를 '3'에서 '2'로 업데이트할 수 있다.
분류기는 가장 오래된 논리 주소가 논리 주소 리스트에서 제거된 후 최신 논리 주소의 핫니스를 업데이트하고, 상기 최신 논리 주소를 논리 주소 리스트에 삽입할 수 있다.
단계 S14에서, 분류기는 최신 논리 주소 '24'의 핫니스에 경과지수를 반영함으로써 핫니스를 업데이트할 수 있다.
최신 논리 주소의 경과지수는, 상기 최신 논리 주소와 동일한 값을 갖는 논리 주소가 얼마나 오래 전에 수신되었는지를 타낼 수 있다. 도 7a를 참조하면, 최신 논리 주소 '24'는 호스트로부터 5번째로도 수신된 적이 있다. 분류기는 논리 주소 '24'의 라스트 인덱스를 '5'로 결정하고, 커런트 인덱스 '11'과 라스트 인덱스 '5'에 기초하여 경과지수를 '6'으로 결정하고, 결정된 경과지수를 핫니스에 반영할 수 있다.
예를 들어, 분류기는 하기 수학식 2에 기초하여 최신 논리 주소의 핫니스를 결정할 수 있다.
[수학식 2]
(핫니스)=(이전 핫니스)-(경과지수)*(감소 인자)*(카운트)+(최대 가중치)
상기 이전 핫니스는 업데이트 되기 전의 최신 논리 주소의 핫니스를 가리킬 수 있다. 상기 경과지수는 위에서 설명된 것과 같이 커런트 인덱스에서 최신 논리 주소의 라스트 인덱스를 뺀 값으로 결정될 수 있다. 상기 감소 인자 및 최대 가중치는 상수일 수 있으며, 도 6을 참조하여 설명된 바와 같이 감소 인자는 최대 가중치를 논리 주소 리스트의 엔트리들의 개수로 나눈 값으로 결정될 수 있다. 그리고, 상기 카운트는 상기 최신 논리 주소와 동일한 값을 갖는 논리 주소들의 개수를 가리킬 수 있다.
수학식 2에 따르면, 최신 논리 주소가 최근에 수신된 적이 있는 논리 주소일수록 이전 핫니스에 더 큰 값이 더해질 수 있다. 도 6의 논리 주소 리스트에서 논리 주소 '24'의 이전 핫니스가 '2'였던 경우, 최근성 지수 '6', 감소 인자 '0.2', 최대 가중치 '2' 및 카운트 '1'을 반영하여 새로운 핫니스 '2.8'을 핫니스 테이블에 업데이트할 수 있다.
단계 S15에서, 분류기는 최신 논리 주소 '24'를 핫니스 테이블에 삽입하고, 라스트 인덱스를 커런트 인덱스인 '11'로 업데이트할 수 있다. 그리고, 단계 S16에서 논리 주소 '24'의 카운트를 '1'에서 '2'로 업데이트할 수 있다.
도 8a는 도 7a를 참조하여 설명된 논리 주소 리스트에 논리 주소가 새로 삽입된 경우를 예시한다.
도 8a를 참조하면, 호스트로부터 12번째로 수신된 논리 주소 '10'이 논리 주소 리스트에 삽입되고, 두번째로 수신된 논리 주소 '30'이 논리 주소 리스트로부터 제거되는 경우를 나타낸다. 커런트 인덱스는 '12'로 업데이트될 수 있다. 도 8a의 예에서, 논리 주소 '10'은 기존 논리 주소 리스트에 삽입되지 않은 논리 주소일 수 있다. 분류기는 논리 주소 '10'의 핫니스를 결정하고, 핫니스 테이블에 논리 주소 '10'의 핫니스를 추가할 수 있다.
도 8b는 도 8a에 대응하는 핫니스 테이블을 예시한다. 도 8b를 참조하여 최신 논리 주소와 가장 오래된 논리 주소의 핫니스를 업데이트하는 방법이 설명된다.
단계 S21에서, 분류기는 가장 오래된 논리 주소 '30'의 핫니스에 경과지수를 반영함으로써 핫니스를 업데이트할 수 있다.
도 8a의 예에서, 논리 주소 '30'은 7번째에 마지막으로 수신되었으며, 논리 주소 '30'의 라스트 인덱스는 '7'일 수 있다. 분류기는 커런트 인덱스 '12' 및 라스트 인덱스 '7'에 기초하여 논리 주소 '30'의 경과지수를 '5'로 결정할 수 있다. 위에서 설명된 수학식 1에 따르면, 분류기는 논리 주소 '30'의 기존 핫니스가 '3'이었던 경우, 경과지수 '5', 감소 인자 '0.2', 카운트 '2'를 곱한 '2'를 뺀 '1'을 새로운 핫니스로서 업데이트할 수 있다.
단계 S22에서, 분류기는 핫니스가 업데이트된 논리 주소 '30'의 라스트 인덱스를 커런트 인덱스인 '12'로 업데이트할 수 있다.
단계 S23에서, 분류기는 가장 오래된 논리 주소 '30'을 논리 주소 리스트에서 제거하고, 핫니스 테이블에서 논리 주소 '30'의 카운트를 '2'에서 '1'로 업데이트할 수 있다.
단계 S24에서, 분류기는 최신 논리 주소 '10'의 핫니스를 결정하고, 논리 주소 '10'을 논리 주소 리스트 및 핫니스 테이블에 삽입할 수 있다.
논리 주소 '10'은 기존 논리 주소 리스트 및 핫니스 테이블에 포함되어 있지 않을 수 있다. 분류기는 핫니스 테이블에 포함되지 않은 논리 주소의 핫니스를 초기값으로 설정할 수 있다. 예를 들어, 초기값은 최대 가중치로 설정될 수 있다. 도 8b의 예에서, 분류기는 논리 주소 '10'의 핫니스를 '2'로 결정할 수 있다. 그리고, 분류기는 논리 주소 '10'의 라스트 인덱스를 '12', 카운트를 '1'로 결정하여 핫니스 테이블에 논리 주소 '10'의 핫니스, 라스트 인덱스 및 카운트를 삽입할 수 있다.
도 9a는 도 8a를 참조하여 설명된 논리 주소 리스트에 논리 주소가 새로 삽입된 경우를 예시한다.
도 9a를 참조하면, 호스트로부터 13번째로 수신된 논리 주소 '30'이 논리 주소 리스트에 삽입되고, 세번째로 수신된 논리 주소 '7'이 논리 주소 리스트로부터 제거되는 경우를 나타낸다. 커런트 인덱스는 '13'으로 업데이트될 수 있다. 도 9a의 예에서, 논리 주소 '7'은 논리 주소 리스트에서 완전히 제거될 수 있다. 분류기는 핫니스 테이블에서 논리 주소 '7'의 핫니스를 제거할 수 있다.
도 9b는 도 9a에 대응하는 핫니스 테이블을 예시한다. 도 9b를 참조하여 최신 논리 주소와 가장 오래된 논리 주소의 핫니스를 업데이트하는 방법이 설명된다.
단계 S31에서, 분류기는 핫니스 테이블에서 가장 오래된 논리 주소 '7' 및 그의 핫니스, 라스트 인덱스 및 카운트를 제거할 수 있다.
단계 S32에서, 분류기는 최신 논리 주소 '30'의 핫니스에 경과지수를 반영함으로써 핫니스를 업데이트할 수 있다.
예를 들어, 분류기는 커런트 인덱스 '13' 및 논리 주소 '30'의 라스트 인덱스 '7'에 기초하여 논리 주소 '30'의 경과지수를 '6'으로 결정할 수 있다. 위에서 설명된 수학식 2에 따르면, 분류기는 논리 주소 '30'의 이전 핫니스가 '1'이었던 경우, 경과지수 '6', 감소 인자 '0.2', 최대 가중치 '2' 및 카운트 '1'을 반영하여 결정된 핫니스 '2.8'을 핫니스 테이블에 업데이트할 수 있다.
단계 S33에서, 분류기는 최신 논리 주소 '30'을 논리 주소 테이블에 삽입하고, 최신 논리 주소 '30'의 라스트 인덱스를 '7'에서 '13'으로 업데이트하고, 카운트를 '1'에서 '2'로 업데이트할 수 있다.
한편, 도 7a 내지 도 9b를 참조하여 설명된 바에 따르면, 분류기는 논리 주소 리스트의 논리 주소들 중 최신 논리 주소와 가장 오래된 논리 주소의 핫니스만을 업데이트하고, 나머지 논리 주소들의 핫니스는 유지할 수 있다. 본 발명의 실시 예에 따르면, 분류기는 최신 논리 주소와 가장 오래된 논리 주소의 핫니스를 업데이트할 때, 해당 논리 주소의 기존 수신 경향을 나타내는 경과지수를 반영할 수 있다. 따라서, 분류기는 나머지 논리 주소들의 핫니스를 업데이트하지 않고도 논리 주소 리스트에 포함된 논리 주소들 간의 상대적인 핫니스를 결정할 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치는 논리 주소 리스트에 포함된 엔트리의 수가 아무리 많아지더라도 최신 논리 주소와 가장 오래된 논리 주소의 핫니스만를 업데이트하면 호스트로부터 수신된 데이터를 핫 데이터 또는 콜드 데이터로 구분할 수 있다. 따라서, 스토리지 장치는 호스트로부터 수신된 데이터의 속성을 신속하게 구분하고 상기 데이터를 비휘발성 메모리에 구분하여 저장할 수 있다. 따라서, 스토리지 장치는 향상된 액세스 성능을 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치의 라이트 동작을 설명하기 위한 흐름도이다.
단계 S41에서, 스토리지 장치는 호스트로부터 라이트 커맨드, 논리 주소 및 데이터를 수신할 수 있다.
단계 S42에서, 스토리지 장치는 논리 주소 리스트에서 가장 오래된 논리 주소의 핫니스에, 상기 논리 주소의 경과지수를 반영하여 상기 핫니스를 업데이트할 수 있다. 도 7a 내지 도 9b를 참조하여 설명된 것과 같이, 경과지수는 상기 논리 주소가 호스트(100)로부터 얼마나 오래 전에 수신되었는지, 즉 상기 논리 주소가 호스트(100)로부터 수신되는 경향을 나타낼 수 있다.
단계 S43에서, 스토리지 장치는 상기 가장 오래된 논리 주소를 논리 주소 리스트에서 제거할 수 있다.
단계 S44에서, 스토리지 장치는 최신 논리 주소의 핫니스에, 상기 최신 논리 주소의 경과지수를 반영하여 상기 핫니스를 업데이트할 수 있다.
단계 S45에서, 스토리지 장치는 상기 최신 논리 주소를 논리 주소 리스트에 삽입할 수 있다.
단계 S46에서, 스토리지 장치는 최신 논리 주소의 상기 업데이트된 핫니스가 임계값을 넘는지 판단할 수 있다. 상기 업데이트된 핫니스가 임계값을 넘는 경우(단계 S46에서, "예"), 단계 S47에서 스토리지 장치는 상기 최신 논리 주소에 대응하는 데이터를 제1 메모리 블록에 저장할 수 있다. 상기 업데이트된 핫니스가 임계값을 넘지 않는 경우(단계 S46에서, "아니오"), 단계 S48에서 스토리지 장치는 상기 최신 논리 주소에 대응하는 데이터를 제2 메모리 블록에 저장할 수 있다.
도 5 내지 도 10을 참조하여, 스토리지 장치가 본 발명의 실시 예에 따른 핫니스 판단에 기초하여 서로 다른 비트 밀도를 갖는 두 종류의 메모리 블록들에 핫 데이터 및 콜드 데이터를 저장하는 경우를 예로 들어 설명되었다. 그러나, 본 발명은 이에 제한되지 않으며, 다양한 핫니스를 갖는 데이터를 구분하여 저장하기 위해 서로 다른 비트 밀도를 갖는 세 종류 이상의 메모리 블록들이 사용되는 경우에도 본 발명이 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 호스트-스토리지 시스템(40)을 나타내는 블록도이다.
호스트-스토리지 시스템(40)은 호스트(400) 및 스토리지 장치(500)를 포함할 수 있다. 또한, 스토리지 장치(500)는 스토리지 컨트롤러(510) 및 비휘발성 메모리(NVM)(520)를 포함할 수 있다.
호스트(400)는 도 1을 참조하여 설명된 호스트(100)와 유사하게, 호스트(400)의 기능 및 동작을 전반적으로 관리 및 제어하는 운영 체제를 포함할 수 있다. 그리고, 스토리지 장치(500)는 도 1을 참조하여 설명된 스토리지 장치(200)와 유사하게, 호스트(400)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다.
스토리지 컨트롤러(510)는 호스트 인터페이스(511), 메모리 인터페이스(512) 및 CPU(513)을 포함할 수 있다. 또한, 스토리지 컨트롤러(510)는 플래시 변환 레이어(514), 패킷 매니저(515), 버퍼 메모리(516), ECC 엔진(517) 및 AES 엔진(518)을 더 포함할 수 있다. 스토리지 컨트롤러(510)에 포함된 구성들은, 도 1을 참조하여 설명된 스토리지 컨트롤러(210)에 포함된 구성들과 유사하게 동작할 수 있다.
비휘발성 메모리(520)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 비휘발성 메모리(520)는 프로그램 동작을 통해 호스트(400)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 비휘발성 메모리(520)에 저장된 데이터를 출력할 수 있다. 비휘발성 메모리(520)는 복수의 메모리 블록을 포함하며, 메모리 블록들 각각은 복수의 페이지들을 포함하며, 상기 페이지들 각각은 워드라인에 연결된 복수의 메모리 셀들을 포함할 수 있다.
비휘발성 메모리(520)는 서로 비트 밀도가 다른 제1 내지 제3 메모리 블록들을 포함할 수 있다. 도 11의 예에서, 제1 메모리 블록들의 비트 밀도가 가장 낮고, 제2 메모리 블록들의 비트 밀도는 중간 정도이고, 제3 메모리 블록들의 비트 밀도가 가장 높을 수 있다. 제1 메모리 블록들은 동일한 면적에서 저장용량이 가장 낮은 대신 액세스 속도가 빠르고 수명이 길 수 있다. 제3 메모리 블록들은 액세스 속도가 느리고 수명이 짧은 대신 동일한 면적에서 저장용량이 가장 높을 수 있다. 제2 메모리 블록들은 중간 정도의 저장용량, 속도 및 수명을 제공할 수 있다.
비휘발성 메모리(520)에 저장되는 데이터를 액세스 빈도에 따라 핫 데이터, 웜(warm) 데이터 및 콜드 데이터로 구분하고, 각각 제1 메모리 블록, 제2 메모리 블록 및 제3 메모리 블록에 구분하여 저장할 수 있다면 비휘발성 메모리(520)가 효율적으로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치(500)의 동작을 설명하기 위한 도면이다.
도 12는 도 11을 참조하여 설명된 스토리지 장치(500)의 CPU(513), 버퍼 메모리(516) 및 제1 내지 제3 메모리 블록들을 간략히 도시한다.
CPU(513)는 호스트(400)로부터 수신된 데이터의 핫니스를 버퍼 메모리(516)에 저장된 정보를 참조하여 결정하고, 상기 데이터의 핫니스에 따라 상기 데이터가 제1 내지 제3 메모리 블록들 중 어느 하나에 저장되도록 비휘발성 메모리(520)를 제어할 수 있다. 제1 메모리 블록들의 비트 밀도가 가장 낮고, 제2 메모리 블록들의 비트 밀도는 중간 정도이고, 제3 메모리 블록들의 비트 밀도가 가장 높을 수 있다. 예를 들어, 제1 메모리 블록은 SLC 메모리 블록일 수 있고, 제2 메모리 블록은 TLC 메모리 블록일 수 있으며, 제3 메모리 블록은 QLC 메모리 블록일 수 있으나, 이에 제한되지 않는다.
CPU(513)는 분류기(531) 및 어드레스 할당부(532)를 구동할 수 있다. 예를 들어, 분류기(531) 및 어드레스 할당부(532)는 워킹 메모리(미도시)에 로드되어 CPU(513)에서 구동될 수 있다.
버퍼 메모리(516)는 논리 주소 리스트 및 핫니스 테이블을 저장할 수 있다. 분류기(531)는 논리 주소 리스트 및 핫니스 테이블을 참조하여 호스트(400)로부터 커맨드와 함께 수신된 최신 논리 주소의 핫니스를 업데이트할 수 있다. 본 발명의 실시 예에 따르면, 분류기(531)는 호스트(400)로부터 논리 주소가 수신될 때마다 최신 논리 주소가 얼마나 오랜만에 액세스되는지를 나타내는 경과지수를 반영하여 상기 최신 논리 주소의 핫니스를 업데이트할 수 있다.
분류기(531)는 최신 논리 주소의 업데이트된 핫니스에 기초하여 상기 최신 논리 주소에 대응하는 데이터가 핫 데이터인지, 웜 데이터인지, 혹은 콜드 데이터인지 판단할 수 있다. 예를 들어, 분류기(531)는 최신 논리 주소의 핫니스가 제1 임계값보다 큰 경우에는 데이터를 핫 데이터로 판단하고, 핫니스가 제1 임계값 이하이며 제2 임계값보다는 큰 경우에는 데이터를 웜 데이터로 판단하고, 핫니스가 제2 임계값 이하인 경우에는 데이터를 콜드 데이터로 판단할 수 있다.
어드레스 할당부(532)는 상기 최신 논리 주소를 비휘발성 메모리(520)의 물리 주소에 매핑할 수 있다. 예를 들어, 어드레스 할당부(532)는 핫 데이터가 제1 메모리 블록에 저장되고, 웜 데이터가 제2 메모리 블록에 저장되고, 콜드 데이터가 제3 메모리 블록에 저장될 수 있도록 논리 주소를 물리 주소에 매핑할 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치(500)는 최신 논리 주소의 핫니스ㄹ 업데이트할 때, 상기 핫니스에 상기 논리 주소의 기존 액세스 경향을 반영할 수 있다. 따라서, 호스트(400)로부터 액세스 요청이 있을 때마다 논리 주소별로 일일이 핫니스를 업데이트하지 않고도 논리 주소별 상대적인 핫니스를 결정할 수 있다. 따라서, 데이터의 속성을 구분하기 위한 스토리지 장치(500)의 연산량이 감소되고, 스토리지 장치(500)의 액세스 성능이 향상될 수 있다.
한편, 도 11 내지 도 12를 참조하여 스토리지 장치(500)가 세 종류의 비트 밀도를 갖는 메모리 블록들을 포함하고, 핫니스에 대한 두 개의 임계값에 기초하여 데이터를 핫 데이터, 웜 데이터 및 콜드 데이터로 구분하여 저장하는 경우를 예로 들어 본 발명의 실시 예가 설명되었다. 그러나, 본 발명은 이에 제한되지 않으며, 스토리지 장치가 핫니스에 대한 N개(N은 자연수)의 임계값에 기초하여 데이터를 N+1개 종류의 비트 밀도를 갖는 메모리 블록들에 구분하여 저장하는 경우에도 적용될 수 있음은 물론이다.
이하에서, 도 13 내지 도 14를 참조하여 본 발명이 적용될 수 있는 메모리 장치의 구조 및 본 발명이 적용될 수 있는 시스템의 예가 설명된다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 단면도이다.
도 13을 참조하면, 메모리 장치(600)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(600)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(710), 층간 절연층(715), 제1 기판(710)에 형성되는 복수의 회로 소자들(720a, 720b, 720c), 복수의 회로 소자들(720a, 720b, 720c) 각각과 연결되는 제1 메탈층(730a, 730b, 730c), 제1 메탈층(730a, 730b, 730c) 상에 형성되는 제2 메탈층(740a, 740b, 740c)을 포함할 수 있다. 일 실시 예에서, 제1 메탈층(730a, 730b, 730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(740a, 740b, 740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(730a, 730b, 730c)과 제2 메탈층(740a, 740b, 740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(740a, 740b, 740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(740a, 740b, 740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(740a, 740b, 740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(715)은 복수의 회로 소자들(720a, 720b, 720c), 제1 메탈층(730a, 730b, 730c), 및 제2 메탈층(740a, 740b, 740c)을 커버하도록 제1 기판(710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(771b, 772b)과 상부 본딩 메탈(871b, 872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(810)과 공통 소스 라인(820)을 포함할 수 있다. 제2 기판(810) 상에는, 제2 기판(810)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(831-838; 830)이 적층될 수 있다. 워드라인들(830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(830)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(810)의 상면에 수직하는 방향으로 연장되어 워드라인들(830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(850c) 및 제2 메탈층(860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(850c)은 비트라인 컨택일 수 있고, 제2 메탈층(860c)은 비트라인일 수 있다. 일 실시 예에서, 비트라인은 제2 기판(810)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 13에 도시한 일 실시 예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(893)를 제공하는 회로 소자들(720c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(871c, 872c)과 연결되며, 상부 본딩 메탈(871c, 872c)은 페이지 버퍼(893)의 회로 소자들(720c)에 연결되는 하부 본딩 메탈(771c, 772c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(841-847; 840)와 연결될 수 있다. 워드라인들(830)과 셀 컨택 플러그들(840)은, 제2 방향(X축 방향)을 따라 워드라인들(830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(830)에 연결되는 셀 컨택 플러그들(840)의 상부에는 제1 메탈층(850b)과 제2 메탈층(860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(840)은 주변 회로 영역(PERI)에서 로우 디코더(894)를 제공하는 회로 소자들(720b)과 전기적으로 연결될 수 있다. 일 실시 예에서, 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압은, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압이 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(880) 상부에는 제1 메탈층(850a)과 제2 메탈층(860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(880), 제1 메탈층(850a), 및 제2 메탈층(860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(705, 805)이 배치될 수 있다. 도 13을 참조하면, 제1 기판(710)의 하부에는 제1 기판(710)의 하면을 덮는 하부 절연막(701) 이 형성될 수 있으며, 하부 절연막(701) 상에 제1 입출력 패드(705)가 형성될 수 있다. 제1 입출력 패드(705)는 제1 입출력 컨택 플러그(703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결되며, 하부 절연막(701)에 의해 제1 기판(710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(703)와 제1 기판(710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(703)와 제1 기판(710)을 전기적으로 분리할 수 있다.
도 13을 참조하면, 제2 기판(810)의 상부에는 제2 기판(810)의 상면을 덮는 상부 절연막(801)이 형성될 수 있으며, 상부 절연막(801) 상에 제2 입출력 패드(805)가 배치될 수 있다. 제2 입출력 패드(805)는 제2 입출력 컨택 플러그(803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결될 수 있다.
실시 예들에 따라, 제2 입출력 컨택 플러그(803)가 배치되는 영역에는 제2 기판(810) 및 공통 소스 라인(820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(805)는 제3 방향(Z축 방향)에서 워드라인들(830)과 오버랩되지 않을 수 있다. 도 13을 참조하면, 제2 입출력 컨택 플러그(803)는 제2 기판(810)의 상면에 평행한 방향에서 제2 기판(810)과 분리되며, 셀 영역(CELL)의 층간 절연층(815)을 관통하여 제2 입출력 패드(805)에 연결될 수 있다.
실시 예들에 따라, 제1 입출력 패드(705)와 제2 입출력 패드(805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(600)는 제1 기판(710)의 상부에 배치되는 제1 입출력 패드(705)만을 포함하거나, 또는 제2 기판(810)의 상부에 배치되는 제2 입출력 패드(805)만을 포함할 수 있다. 또는, 메모리 장치(600)가 제1 입출력 패드(705)와 제2 입출력 패드(805)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(600)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(872a)과 동일한 형태의 하부 메탈 패턴(773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에는 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(752)과 동일한 형태의 상부 메탈 패턴(892)을 형성할 수 있다. 예시적인 실시 예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(892) 상에는 콘택을 형성하지 않을 수 있다.
예시적 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 콘택이 형성되지 않을 수 있다.
메모리 장치(600)는 메모리 셀들이 저장하는 비트 수에 따라 다른 비트 밀도를 갖는 메모리 블록들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 데이터의 핫니스가 신속하게 분류되고, 데이터의 핫니스에 따라 데이터가 서로 다른 비트 밀도를 갖는 메모리 블록들에 나누어 저장될 수 있으므로 메모리 장치(600)의 수명이 향상되고 평균적인 액세스 속도가 향상될 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지(storage) 장치가 적용된 시스템(1000)을 도시한 도면이다. 도 14의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 14의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 14를 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시 예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
본 발명의 실시 예에 따른 스토리지 장치(1300a, 1300b)는 서로 다른 비트 밀도를 갖는 메모리 블록들을 포함할 수 있다. 스토리지 장치(1300a, 1300b)는 호스트로부터 최근 액세스된 데이터가 이전에 얼마나 오래 전에 액세스되었는지를 나타내는 경과지수를 반영하여 최근 액세스된 데이터의 핫니스를 신속하게 업데이트할 수 있다. 스토리지 장치(1300a, 1300b)는 데이터의 핫니스에 따라 데이터를 서로 다른 비트 밀도를 갖는 메모리 블록들에 구분하여 저장함으로써 높은 액세스 성능 및 높은 수명을 제공할 수 있다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000)과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 40: 호스트-스토리지 시스템
100, 400 : 호스트
200, 500 : 스토리지 장치
210, 510: 스토리지 컨트롤러
213, 513: CPU
216, 516: 버퍼 메모리
220, 520: 비휘발성 메모리
100, 400 : 호스트
200, 500 : 스토리지 장치
210, 510: 스토리지 컨트롤러
213, 513: CPU
216, 516: 버퍼 메모리
220, 520: 비휘발성 메모리
Claims (10)
- 서로 다른 비트 밀도(bit density)를 갖는 복수의 메모리 블록들을 포함하는 메모리 장치; 및
상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
상기 컨트롤러는
최근 수신된 정해진 수의 논리 주소들을 포함하는 논리 주소 리스트 및 상기 논리 주소 리스트에 포함된 논리 주소들의 핫니스(hotness)를 포함하는 핫니스 테이블을 저장하는 메모리; 및
호스트로부터 라이트 커맨드, 최신 논리 주소 및 데이터를 수신하고, 상기 최신 논리 주소의 핫니스에 상기 최신 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영함으로써 상기 핫니스 테이블에서 상기 최신 논리 주소의 핫니스를 업데이트하고, 상기 최신 논리 주소를 상기 논리 주소 리스트에 삽입하며, 상기 최신 논리 주소의 핫니스가 임계값을 넘는지 여부에 따라 상기 데이터를 상기 상기 복수의 메모리 블록들 중 어느 하나에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서를 포함하는
스토리지 장치.
- 제1항에 있어서,
상기 프로세서는
상기 논리 주소 리스트에 포함된 논리 주소들 중 가장 오래된 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영함으로써 상기 가장 오래된 논리 주소의 핫니스를 업데이트하고, 상기 논리 주소 리스트에서 가장 오래된 논리 주소를 제거하는
스토리지 장치.
- 제1항에 있어서,
상기 메모리는
상기 핫니스 테이블에서, 상기 논리 주소 리스트에 포함된 논리 주소들 중 상기 최신 논리 주소 및 가장 오래된 논리 주소를 제외한 논리 주소들의 핫니스를 유지하는
스토리지 장치.
- 제2항에 있어서,
상기 프로세서는
하기 수학식 1에 기초하여 상기 가장 오래된 논리 주소의 핫니스를 업데이트하는
스토리지 장치.
[수학식 1]
(핫니스)=(이전 핫니스)-(경과지수)*(감소 인자)*(카운트)
상기 이전 핫니스는 업데이트되기 이전의 가장 오래된 논리 주소의 핫니스이고, 상기 경과지수는 커런트 인덱스에서 상기 가장 오래된 논리 주소의 라스트 인덱스를 뺀 값이며, 상기 카운트는 상기 논리 주소 리스트에서 상기 가장 오래된 논리 주소와 동일한 논리 주소들의 갯수이며, 상기 감소 인자는 상수임.
- 제4항에 있어서,
상기 커런트 인덱스는 상기 최신 논리 주소가 수신된 순서이며, 상기 라스트 인덱스는 상기 가장 오래된 논리 주소와 동일한 논리 주소가 마지막으로 수신된 순서인
스토리지 장치.
- 제1항에 있어서,
상기 프로세서는
하기 수학식 2에 기초하여 상기 최신 논리 주소의 핫니스를 업데이트하는
스토리지 장치.
[수학식 2]
(핫니스)=(이전 핫니스)-(경과지수)*(감소 인자)*(카운트)+(최대 가중치)
상기 이전 핫니스는 업데이트되기 이전의 최신 논리 주소의 핫니스이고, 상기 경과지수는 커런트 인덱스에서 상기 최신 논리 주소의 라스트 인덱스를 뺀 값이며, 상기 감소 인자 및 최대 가중치는 상수임.
- 제6항에 있어서,
상기 감소 인자는 상기 최대 가중치를 상기 논리 주소 리스트의 엔트리들의 수로 나눈 값인
스토리지 장치.
- 제6항에 있어서,
상기 프로세서는
상기 커런트 인덱스는 상기 최신 논리 주소가 수신된 순서이며, 상기 라스트 인덱스는 상기 최신 논리 주소가 수신되기 전에 상기 최신 논리 주소와 동일한 논리 주소가 마지막으로 수신된 순서인
스토리지 장치.
- 제6항에 있어서,
상기 프로세서는
상기 최신 논리 주소가 논리 주소 리스트에 삽입되기 전에 상기 논리 주소 리스트에 상기 최신 논리 주소와 동일한 논리 주소가 포함되어있지 않다면, 상기 최신 논리 주소의 핫니스를 초기값으로 설정하는
스토리지 장치.
- 서로 다른 비트 밀도를 갖는 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러에 있어서,
최근 수신된 정해진 수의 논리 주소들을 포함하는 논리 주소 리스트를 저장하는 메모리; 및
호스트로부터 최신 커맨드, 최신 논리 주소 및 데이터를 수신하고, 상기 최신 논리 주소의 핫니스에 상기 최신 논리 주소와 동일한 논리 주소가 얼마나 오래 전에 수신되었는지를 나타내는 경과지수를 반영함으로써 상기 최신 논리 주소의 핫니스를 업데이트하고, 상기 최신 논리 주소를 상기 논리 주소 리스트에 삽입하며, 상기 최신 논리 주소의 핫니스에 따라 상기 서로 다른 비트 밀도를 갖는 메모리 블록들 중 어느 하나에 상기 데이터를 저장하도록 상기 메모리 장치를 제어하는 프로세서
를 포함하는 컨트롤러.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210143293A KR20230059909A (ko) | 2021-10-26 | 2021-10-26 | 스토리지 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법 |
| US17/837,163 US20230127606A1 (en) | 2021-10-26 | 2022-06-10 | Storage controller, a storage device and a method of operating the storage device |
| CN202211312797.XA CN116028379A (zh) | 2021-10-26 | 2022-10-25 | 控制器、存储设备和操作该存储设备的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210143293A KR20230059909A (ko) | 2021-10-26 | 2021-10-26 | 스토리지 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법 |
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|---|---|
| KR20230059909A true KR20230059909A (ko) | 2023-05-04 |
Family
ID=86057027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210143293A KR20230059909A (ko) | 2021-10-26 | 2021-10-26 | 스토리지 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법 |
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| US9099185B2 (en) * | 2013-12-20 | 2015-08-04 | Seagate Technology Llc | Using different programming modes to store data to a memory cell |
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| US10372342B2 (en) * | 2017-10-02 | 2019-08-06 | Western Digital Technologies, Inc. | Multi-level cell solid state device and method for transferring data between a host and the multi-level cell solid state device |
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| KR20210025344A (ko) * | 2019-08-27 | 2021-03-09 | 에스케이하이닉스 주식회사 | 이종 메모리를 갖는 메인 메모리 장치, 이를 포함하는 컴퓨터 시스템, 그것의 데이터 관리 방법 |
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- 2022-06-10 US US17/837,163 patent/US20230127606A1/en active Pending
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Also Published As
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