KR102461453B1 - 스토리지 장치 - Google Patents

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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 불휘발성 메모리들, 그리고 외부 장치로부터 수신되는 커맨드 및 어드레스에 따라 외부 장치로부터 수신되는 데이터를 상기 내부 RAM에 저장하고, 내부 RAM에 저장된 데이터에 따라 불휘발성 메모리들을 제어하는 장치 제어기로 구성된다. 장치 제어기는 내부 RAM에 저장된 데이터 중 페이즈 비트들이 유효한지 판별하고, 페이즈 비트들이 유효할 때에 내부 RAM에 저장된 데이터를 처리하도록 구성된다.

Description

스토리지 장치{STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리를 포함하는 스토리지 장치에 관한 것이다.
컴퓨팅 장치는 프로세서, 주기억 장치 및 스토리지 장치를 포함한다. 반도체 기술이 발전하면서, 프로세서, 주기억 장치 및 스토리지 장치의 성능이 향상되고 있다. 프로세서, 주기억 장치 및 스토리지 장치의 성능이 향상됨에 따라, 컴퓨팅 장치의 성능 또한 향상되고 있다.
통상적으로, 컴퓨팅 장치의 동작 속도를 저해하는 요인은 스토리지 장치의 성능이었다. 그러나, 플래시 메모리, PRAM (Phase-change Random Access Memory), RRAM (Resistive RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리들이 스토리지 장치에 적용되면서, 스토리지 장치의 성능은 획기적으로 향상되고 있다. 이에 따라, 컴퓨팅 장치의 동작 속도를 저해하는 요인은 스토리지 장치의 성능으로부터 프로세서와 스토리지 장치 사이의 통신 속도로 이동하고 있다.
따라서, 프로세서와 스토리지 장치 사이의 통신 속도를 향상시키기 위한 새로운 장치 및 방법이 요구되고 있다. 또한, 프로세서와 스토리지 장치 사이의 통신 속도를 향상시키는 과정에서 발견되는 문제점들을 해결하기 위한 새로운 장치 및 방법이 요구되고 있다.
본 발명의 목적은 향상된 속도를 갖는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리들; 그리고 외부 장치로부터 수신되는 커맨드 및 어드레스에 따라 상기 외부 장치로부터 수신되는 데이터를 상기 내부 RAM에 저장하고, 상기 내부 RAM에 저장된 데이터에 따라 상기 불휘발성 메모리들을 제어하도록 구성되는 장치 제어기를 포함하고, 상기 장치 제어기는 상기 내부 RAM에 저장된 데이터 중 페이즈 비트들이 유효한지 판별하고, 상기 페이즈 비트들이 유효할 때에 상기 내부 RAM에 저장된 데이터를 처리하도록 구성된다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 불휘발성 메모리들; 그리고 외부 장치로부터 수신되는 커맨드 및 어드레스에 따라 상기 외부 장치로부터 수신되는 데이터를 상기 내부 RAM에 저장하고, 상기 내부 RAM에 저장된 데이터에 따라 상기 불휘발성 메모리들을 제어하도록 구성되는 장치 제어기를 포함하고, 상기 장치 제어기는, 상기 내부 RAM에 저장된 데이터 중 페이즈 비트들을 디스크램블하고, 상기 디스크램블된 페이즈 비트들이 유효한 패턴을 가질 때, 상기 내부 RAM에 저장된 데이터를 디스크램블하도록 구성된다.
불휘발성 메모리들 및 상기 불휘발성 메모리들을 제어하도록 구성되는 장치 제어기를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 장치 제어기가 외부 장치로부터 수신된 데이터 중 페이즈 비트들이 유효한지 체크하는 단계; 상기 페이즈 비트들이 유효하면, 상기 장치 제어기가 상기 외부 장치로부터 수신된 데이터를 디스크램블하는 단계; 그리고 상기 장치 제어기가 상기 디스크램블된 데이터로부터 커맨드 및 어드레스를 검출하여 상기 불휘발성 메모리들로 전달하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 내부 RAM에 저장된 데이터는 페이즈 비트들이 유효한지에 따라 선택적으로 처리된다. 따라서, 유효하지 않은 데이터를 처리하는 것이 방지되며, 향상된 속도를 갖는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 장치 제어기를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법의 제1 예를 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따른 디스크램블 회로 및 페이즈 그룹을 저장하는 RAM을 보여주는 블록도이다.
도 7는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법의 제2 예를 보여주는 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 디스크램블 회로 및 페이즈 그룹을 저장하는 RAM을 보여주는 블록도이다.
도 9는 초기화 모드에서 유효 패턴이 수집되는 방법을 보여주는 순서도이다.
도 10은 페이즈 비트들에 따라 트랜잭션 단위가 변화하는 예를 보여준다.
도 11은 제어기가 재정렬 동작을 수행하는 예를 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따라 프로세서가 스토리지 장치에 데이터를 기입하는 방법을 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따라 프로세서가 스토리지 장치로부터 데이터를 읽는 방법을 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 실장되는 서버 장치의 예를 보여준다.
도 16은 본 발명의 제3 실시 예에 따른 하이브리드 스토리지 장치를 보여주는 블록도이다.
도 17은 본 발명의 제4 실시 예에 따른 하이브리드 스토리지 장치를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리들 중 하나를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 고속 저장 장치(1200), 칩셋(1300), 그래픽 프로세서(1400), 표시 장치(1500), 입출력 장치(1600), 그리고 스토리지 장치(1700)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 운영체제(OS, Operating System) 및 응용들(Applications)을 구동할 수 있다. 프로세서(1100)는 중앙 처리 장치(CPU, Central Processing Unit) 또는 어플리케이션 프로세서(AP, Application Processor)일 수 있다.
고속 저장 장치(1200)는 고속 인터페이스(1230)를 통해 프로세서(1100)와 통신하도록 구성된다. 고속 인터페이스(1200)는 주기억 장치(1210) 및 스토리지 장치(100)를 포함할 수 있다. 주기억 장치(1210)는 프로세서(1100)의 동작 메모리로 사용될 수 있다. 주기억 장치(1210)는 DRAM, 더 상세하게는 DDR (Double Data Rate) SDRAM (Synchronous Dynamic Random Access Memory)을 포함할 수 있다. 주기억 장치(1210)는 DIMM (Dual In-line Memory Module), 더 상세하게는 RDIMM (Registered DIMM) 또는 LRDIMM (Load Reduced DIMM)의 시방서(specification)에 기반하여 동작하도록 구성될 수 있다. 고속 인터페이스(1230)는 DIMM 시방서(specification)에 의해 정해진 DIMM 인터페이스를 포함할 수 있다.
스토리지 장치(100)는 주기억 장치(1210)와 마찬가지로 고속 인터페이스(1230), 예를 들어 DIMM 인터페이스를 통해 프로세서(1100)와 연결될 수 있다. 스토리지 장치(100)는 플래시 메모리, PRAM (Phase-change Random Access Memory), RRAM (Resistive RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리들을 포함할 수 있다. 스토리지 장치(100)는 DIMM, 더 상세하게는 RDIMM 또는 LRDIMM의 시방서(specification)에 기반하여 동작하도록 구성될 수 있다.
칩셋(1300)은 프로세서(1100)의 제어에 따라 프로세서(1100)와 다른 장치들 사이의 연결을 중재하도록 구성된다. 예를 들어, 칩셋(1300)은 사우스 브릿지(south bridge)를 포함할 수 있다. 또한, 칩셋(1300)은 사운드 프로세서(sound processor), 이더넷 어댑터(ethernet adapter) 등과 같은 다양한 장치들을 포함할 수 있다.
그래픽 프로세서(1400)는 이미지 처리(image processing)을 수행하고, 표시 장치(1500)를 통해 이미지를 표시하도록 구성된다. 그래픽 프로세서(1400)는 GPU (Graphic Processing Unit)일 수 있다. 예시적으로, 그래픽 프로세서(1400)는 칩셋(1300)의 내부에 포함될 수 있다.
표시 장치(1500)는 그래픽 프로세서(1400)의 제어에 따라 이미지를 출력하도록 구성된다. 예를 들어, 표시 장치(1500)는 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, 빔 프로젝터(Beam Projector) 등을 포함할 수 있다.
입출력 장치(1600)는 컴퓨팅 장치(1000)의 사용자로부터 신호를 수신하는 입력 장치 및 사용자로 신호를 출력하는 출력 장치를 포함할 수 있다. 예를 들어, 입출력 장치(1600)는 키보드, 마우스, 마이크로폰, 터치패드, 터치패널 등과 같은 입력 장치 및 스피커, 램프, 프린터 등과 같은 출력 장치를 포함할 수 있다.
스토리지 장치(1700)는 칩셋(1300)의 제어에 따라 동작하도록 구성된다. 스토리지 장치(1700)는 SATA (Serial AT Attachment), USB (Universal Serial Bus), UFS (Universal Flash Storage), PCI (Peripheral Component Interconnect), PCIexpress, NVMexpress, SCSI (Small Computer System Interface), SAS (Serial Attached SCSI) 등과 같은 인터페이스에 기반하여 칩셋(1300)과 통신할 수 있다.
고속 인터페이스(1230)를 통해 프로세서(1100)와 직접 연결되는 스토리지 장치(100)의 통신 속도(예를 들어, 프로세서(1100)와의 통신 속도)는 칩셋(1300)에 연결된 스토리지 장치(1700)의 통신 속도(예를 들어, 칩셋(1300)과의 통신 속도)보다 높다. 따라서, 고속 인터페이스(1230)를 통해 프로세서(1100)와 연결되는 스토리지 장치(100)가 제공되면, 컴퓨팅 장치(1000)의 동작 성능이 향상된다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 스토리지 장치(100)는 데이터 버퍼들(110), 장치 제어기(120), 불휘발성 메모리들(130 또는 NVM), 버퍼 메모리(140), 그리고 SPD (150, Serial Presence Detect)를 포함한다.
데이터 버퍼들(110)은 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 데이터 버퍼들(110)은 DDR4 LRDIMM 시방서에 의해 정해진 방식에 따라 구성될 수 있다. 예를 들어, 스토리지 장치(100)에 9개의 데이터 버퍼들(110)이 제공될 수 있다. 데이터 버퍼들(110) 각각은 8개의 데이터 신호들(DQ) 및 2개의 데이터 스트로브 신호들(DQS)을 외부 장치, 예를 들어 프로세서(1100)와 통신할 수 있다. 데이터 버퍼들(110)은 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 장치 제어기(120)와 통신할 수 있다.
장치 제어기(120)는 데이터 버퍼들(110)로부터 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신한다. 장치 제어기(120)는 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 수신할 수 있다.
RAM 커맨드(CMD_R)는 장치 제어기(120)의 내부의 RAM (123)에 대한 액세스를 요청하는 커맨드일 수 있다. RAM 어드레스(ADDR_R)는 RAM (123)의 어드레스 범위에 속한 어드레스일 수 있다. 장치 제어기(120)는 고속 인터페이스(1230)를 통해 수신되는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)에 응답하여, 고속 인터페이스(1230)의 데이터 신호들(DQ)로 수신되는 데이터를 RAM (123)에 기입할 수 있다. 장치 제어기(120)는 고속 인터페이스(1230)를 통해 수신되는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)에 응답하여, RAM (123)에 저장된 데이터를 고속 인터페이스(1230)의 데이터 신호들(DQ)로 출력할 수 있다. 즉, 프로세서(1100)의 물리 계층은 스토리지 장치(100)의 RAM (123)이 고속 인터페이스(1230)에 연결된 것으로 식별할 수 있다. 프로세서(1100)의 물리 계층은 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)를 이용하여 RAM (123)을 액세스할 수 있다.
장치 제어기(120)는 RAM (123)에 저장된 데이터로부터 불휘발성 메모리(130)에 대한 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 검출할 수 있다. 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여, 장치 제어기(120)는 RAM (123)에 저장된 데이터 중 쓰기 데이터(DATA_W)를 불휘발성 메모리들(130)에 기입할 수 있다. 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여, 장치 제어기(120)는 불휘발성 메모리들(130)로부터 데이터를 읽고, 읽힌 데이터(DATA_R)를 RAM (123)에 저장할 수 있다. 즉, 프로세서(1100)의 물리 계층의 상위 계층, 예를 들어 프로세서(1100)의 장치 드라이버는 고속 인터페이스(1230)에 RAM (123)을 통해 불휘발성 메모리들(130)이 연결된 것으로 식별할 수 있다. 프로세서(1100)의 장치 드라이버는 불휘발성 메모리들(130)에 대한 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S) 및 데이터를 고속 인터페이스(1230)의 데이터 신호들(DQ)을 통해 스토리지 장치(100)와 통신할 수 있다.
장치 제어기(120)는 데이터 버퍼들(110)로 버퍼 커맨드(CMD_B)를 전송할 수 있다. 예를 들어, 장치 제어기(120)는 RAM 커맨드(CMD_R) 또는 RAM 어드레스(ADDR_R)에 응답하여, 또는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R) 없이 자체적으로 버퍼 커맨드(CMD_B)를 출력할 수 있다. 버퍼 커맨드(CMD_B)는 데이터 버퍼들(110)에 공통으로 전달될 수 있다.
장치 제어기(120)는 버퍼 메모리(140)를 제어하고, 버퍼 메모리(140)와 통신하도록 구성된다. 버퍼 메모리(140)는 DRAM, SRAM, PRAM, MRAM, RRAM, FeRAM 등과 같은 랜덤 액세스 메모리를 포함할 수 있다. 장치 제어기(140)는 불휘발성 메모리들(130)을 관리하기 위한 메타 데이터를 버퍼 메모리(140)에 로드할 수 있다. 예를 들어, 장치 제어기(120)는 프로세서(1100)에 의해 불휘발성 메모리들(130)에 할당되는 논리 주소들과 불휘발성 메모리들(130)의 물리 주소들 사이의 매핑 정보를 포함하는 매핑 테이블을 버퍼 메모리(140)에 로드할 수 있다. 장치 제어기(120)는 불휘발성 메모리들(130)로부터 매핑 테이블을 읽고, 읽혀진 매핑 테이블을 버퍼 메모리(140)에 로드할 수 있다. 예시적으로, 버퍼 메모리(140)는 장치 제어기(123)의 내부에 구비될 수 있다.
SPD (150)는 고속 인터페이스(1230)의 보조 신호들(SS, Supplemental Signal)을 통해 프로세서(1100)와 통신하도록 구성된다. 또한, SPD (150)는 보조 신호들(SBS)을 통해 장치 제어기(120)와 통신하도록 구성된다. 보조 신호들(SBS)은 SPI (Serial Peripheral Interface) 신호들, I2C (Inter-Integrated Circuit) 신호들, UART (Universal Asynchronous Receiver/Transmitter) 신호들 등을 포함할 수 있다. 예를 들어, SPD (150)는 스토리지 장치(100)의 물리적 특징, 논리적 특징, 구동 상의 특징 등에 대한 정보를 저장할 수 있다. SPD (150)에 저장된 정보는 컴퓨팅 장치(1000)에 전원이 공급될 때, 프로세서(1100)에 의해 고속 인터페이스(1230)의 보조 신호들(SBS)을 통해 읽힐 수 있다.
도 3은 본 발명의 실시 예에 따른 장치 제어기(120)를 보여주는 블록도이다. 도 1, 도 2 및 도 3을 참조하면, 장치 제어기(120)는 물리 계층 회로(121 또는 PHY) 및 제어기(124)를 포함한다.
물리 계층 회로(121)는 고속 인터페이스(1230)의 시방서에 의해 정해진 통신 방법을 지원하도록 구성된다. 예를 들어, 물리 계층 회로(121)는 DIMM, 더 상세하게는 RDIMM 또는 LRDIMM의 시방서에 의해 정해진 통신 방법을 지원하도록 구성된다. 물리 계층 회로(121)는 RAM 제어기(122) 및 RAM (123)을 포함한다.
RAM 제어기(122)는 고속 인터페이스(1230)를 통해 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 수신하도록 구성된다. RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)에 기반하여, RAM 제어기(122)는 RAM (123)을 제어할 수 있다. 예를 들어, RAM 제어기(122)는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)에 기반하여, 프로세서(1100)의 요청을 해석할 수 있다. 해석 결과에 따라, RAM 제어기(122)는 RAM (123)이 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 프로세서(1100)와 통신하도록 제어할 수 있다.
RAM (123)은 RAM 제어기(122)의 제어에 따라, 고속 인터페이스(1230)를 통해 프로세서(1100)와 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통신할 수 있다. 예시적으로, 고속 인터페이스(1230)는 제1 타입의 메모리, 예를 들어 SDRAM에 기반한 신호 체계를 가질 수 있다. RAM (123)은 제2 타입의 메모리, 예를 들어 SRAM에 기반한 신호 체계를 가질 수 있다. 따라서, RAM (123)은 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 직접 수신하지 않고, RAM 제어기(122)의 제어에 따라 프로세서(1100)와 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통신할 수 있다.
예시적으로, RAM (123)의 저장 공간은 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA), 그리고 상태 영역(SA)으로 분할될 수 있다.
프로세서(1100)로부터 데이터 신호들(DQ)로 RAM (123)에 저장되는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 커맨드 영역(CA)에 기입될 수 있다. 프로세서(1100)로부터 데이터 신호들(DQ)로서 RAM (123)에 저장되는 쓰기 데이터(DATA_W)는 쓰기 영역(WA)에 기입될 수 있다. 프로세서(1100)에 의해 데이터 신호들(DQ)로서 RAM (123)으로부터 읽히는 읽기 데이터(DATA_R)는 읽기 영역(RA)으로부터 읽힐 수 있다. 프로세서(1100)에 의해 데이터 신호들(DQ)로서 RAM (123)과 통신되는 상태 정보(STI)는 상태 영역(SA)에서 통신될 수 있다. 상태 정보(STI)는 프로세서(1100) 또는 스토리지 장치(100)의 동작 상태에 대한 정보를 가리킬 수 있다.
제어기(124)는 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)과 통신하고, 제2 인터페이스(126)를 통해 버퍼 메모리(140)와 통신할 수 있다. 예를 들어, 제1 인터페이스(125)는 NAND 플래시 메모리, PRAM, MRAM, RRAM, 또는 FeRAM의 통신 인터페이스를 포함할 수 있다. 제2 인터페이스(126)는 SDRAM의 통신 인터페이스를 포함할 수 있다.
제어기(124)는 디스크램블 회로(DES), 에러 정정 디코더(DEC), 에러 정정 인코더(ENC), 그리고 스크램블 회로(SCR)를 포함한다.
프로세서(1100)는 스크램블 및 에러 정정 인코딩 중 적어도 하나가 수행된 데이터를 고속 인터페이스(1230)를 통해 스토리지 장치(100) 또는 메인 메모리 장치(1210)에 기입하도록 구성된다. 또한, 프로세서(1100)는 스토리지 장치(100) 또는 메인 메모리 장치(1210)로부터 고속 인터페이스(1230)를 통해 수신되는 데이터에 대해 디스크램블 및 에러 정정 디코딩 중 적어도 하나를 수행하도록 구성된다.
메인 메모리 장치(1210)의 경우, 프로세서(1100)의 제어에 따라 쓰기 및 읽기를 수행하므로, 스크램블, 디스크램블, 에러 정정 인코딩 에러 정정 디코딩과 관련된 동작을 수행하지 않는다.
스토리지 장치(100)는 고속 인터페이스(1230)를 통해 수신되는 데이터 신호(DQ)가 스토리지 커맨드(CMD_S)인지, 스토리지 어드레스(ADDR_S)인지, 쓰기 데이터(DATA_W)인지 또는 읽기 데이터(DATA_R)인지 판별하여야 한다. 또한, 스토리지 장치(100)는 스토리지 커맨드(CMD_S)를 디코딩하여야 하며, 스토리지 어드레스(ADDR_S)를 정확하게 식별하여야 한다.
따라서, 스토리지 장치(100)는 고속 인터페이스(1230)를 통해 RAM (123)에 저장된 데이터 신호(DQ)를 디스크램블하는 디스크램블 회로(DES), 그리고 에러 정정 디코딩을 수행하는 에러 정정 디코더(DEC)를 포함한다. 또한, 스토리지 장치(100)는 고속 인터페이스(1230)를 통해 데이터 신호(DQ)로 출력될 정보를 에러 정정 인코딩하는 에러 정정 인코더(ENC), 그리고 스크램블을 수행하는 스크램블 회로(SCR)를 포함한다.
예시적으로, 프로세서(1100)가 비트들의 위치들을 교환하여 전송하는 스위즐(swizzle) 또는 비트 스티어링(bit-steering)을 수행하는 경우, 제어기(124)는 교환된 비트들의 위치들을 복원하여 디스크램블 회로(DES)로 전달하는 디스위즐(deswizzle) 회로 또는 제1 비트-스티어링 회로, 그리고 스크램블 회로(SCR)로부터 출력되는 비트들의 위치들을 교환하는 스위즐 회로 또는 비트-스티어링 회로를 더 포함할 수 있다.
제어기(124)는 RAM (123)의 커맨드 영역(CA)에 저장된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 디스크램블 또는 에러 정정 디코딩하고, 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)로 전송할 수 있다. 제어기(124)는 RAM (123)의 쓰기 영역(WA)에 저장된 쓰기 데이터(DATA_W)를 디스크램블 또는 에러 정정 디코딩하고, 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)로 전송할 수 있다. 제어기(124)는 불휘발성 메모리들(130)로부터 읽힌 데이터(DATA_R)를 스크램블 또는 에러 정정 인코딩하고, RAM (123)의 읽기 영역(RA)에 기입할 수 있다. 제어기(124)는 불휘발성 메모리들(130)에 대한 쓰기 또는 읽기 동작의 처리 정보, 스토리지 장치(100)의 동작 상태에 대한 정보와 같은 다양한 정보들을 스크램블 또는 에러 정정 인코딩하고, RAM (123)의 상태 영역(SA)에 상태 정보(STI)로 기입할 수 있다. 또한, 제어기(124)는 고속 인터페이스(1230)를 통해 RAM (123)의 상태 영역(SA)에 기입된 다양한 상태 정보(STI)를 읽고, 디스크램블 또는 에러 정정 디코딩할 수 있다.
물리 계층 회로(121)는 데이터 버퍼들(110)로 버퍼 커맨드(CMD_B)를 출력하도록 구성될 수 다. 예를 들어, 물리 계층 회로(121)는 RAM 커맨드(CMD_R) 또는 RAM 어드레스(ADDR_R)에 따라 버퍼 커맨드(CMD_B)를 출력하도록 구성될 수 있다.
예시적으로, 제어기(124)는 디스크램블된 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 쓰기 데이터(DATA_W), 그리고 읽기 데이터(DATA_R)를 제1 인터페이스(125)의 입출력 신호들로서 불휘발성 메모리들(130)과 통신할 수 있다. 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 쓰기 데이터(DATA_W), 그리고 읽기 데이터(DATA_R)는 공통의 입출력 라인들을 통해 통신될 수 있다. 제어기(124)는 불휘발성 메모리들(130)을 제어하기 위해 사용되는 제어 신호들을 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)과 더 통신할 수 있다. 제어 신호들은 입출력 라인들과 분리된 제어 라인들을 통해 통신될 수 있다.
예를 들어, 제어기(124)는 불휘발성 메모리들(130) 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 입출력 신호들로 전송되는 신호가 스토리지 커맨드(CMD_S)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 입출력 신호들로 전송되는 신호가 스토리지 어드레스임(ADDR_S)을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 주기적으로 토글되어 쓰기 데이터(DATA_W)의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(130)로 전송할 수 있다. 또한, 제어기(124)는 불휘발성 메모리들(130)이 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리들(130)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 읽기 데이터(DATA_R)의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(130)로부터 수신할 수 있다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 2 내지 도 4를 참조하면, S110 단계에서, 제어기(124)는 RAM (123)에 저장된 페이즈 비트들(PB, Phase Bits)이 유효한지 체크한다. 페이즈 비트들(PB)은 프로세서(1100)로부터 데이터 신호(DQ)로 수신되며, 페이즈 비트들(PB)과 연관된 데이터가 유효한지 또는 무효한지에 대한 정보를 포함할 수 있다. 예를 들어, 페이즈 비트들(PB)은 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 또는 쓰기 데이터(DATA_W)와 함께 고속 인터페이스(1230)를 통해 RAM (123)에 저장될 수 있다.
페이즈 비트들(PB)이 유효를 가리키면(S120 단계), 제어기(124)는 고속 인터페이스(1230)를 통해 RAM (123)에 저장된 데이터 중에서 유효한 페이즈 비트들(PB)과 연관된 데이터에 대해 후속 처리를 수행할 수 있다. 페이즈 비트들(PB)이 무효를 가리키면, 제어기(124)는 RAM (123)에 저장된 데이터 중 무효한 페이즈 비트들(PB)과 연관된 데이터를 무시하고, 후속 처리를 수행하지 않을 수 있다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법의 제1 예를 보여주는 순서도이다. 도 1 내지 도 3 및 도 5를 참조하면, S210 단계에서, 장치 제어기(120)는 고속 인터페이스(1230) 및 데이터 버퍼들(110)을 통해 입력되는 데이터 신호(DQ)를 RAM (123)에 저장할 수 있다.
S220 단계에서, 장치 제어기(120)는 RAM (123)에 페이즈 그룹이 축적되었는지 판별한다. 예를 들어, 장치 제어기(120)는 고속 인터페이스(1230) 및 데이터 버퍼들(110)을 통해 RAM (123)에 저장된 데이터의 사이즈가 페이즈 그룹의 사이즈에 도달했는지 판별할 수 있다. 페이즈 그룹은 페이즈 비트들(PB)과 연관되는 데이터의 단위일 수 있다. 각 페이즈 그룹은 연관된 페이즈 비트들(PB)을 포함할 수 있다. 예를 들어, 제1 페이즈 그룹은 제1 페이즈 비트들(PB)과 함께 프로세서(1100)로부터 입력될 수 있다. 제k 페이즈 그룹은 제k 페이즈 비트들(PB)과 함께 프로세서(1100)로부터 입력될 수 있다. 제k 페이즈 비트들(PB)은 제k 페이즈 그룹의 데이터가 유효한지 또는 무효한지를 가리키는 정보를 포함할 수 있다.
RAM (123)에 페이즈 그룹에 해당하는 데이터가 축적될 때까지, S210 단계 및 S220 단계가 반복될 수 있다. RAM (123)에 페이즈 그룹에 해당하는 데이터가 축적되면, S230 단계가 수행된다.
S230 단계에서, 제어기(124)는 RAM (123)에 축적된 페이즈 그룹의 페이즈 비트들(PB)을 RAM (123)으로부터 읽을 수 있다. S240 단계에서, 제어기(124)는 디스크램블 회로(DES)를 이용하여, RAM (123)으로부터 읽힌 페이즈 비트들(PB)에 대해 디스크램블을 수행할 수 있다. 예를 들어, 제어기(124)는 디스크램블(DES)된 페이즈 비트들(PB)에 대해 에러 정정 디코더(DEC)를 이용하여 에러 정정 디코딩을 더 수행할 수 있다.
S250 단계에서, 제어기(124)는 디스크램블된 페이즈 비트들(PB)이 유효한 값을 갖는지 판별한다. 예를 들어, 디스크램블된 페이즈 비트들(PB)이 유효에 해당하는 패턴을 갖는지 판별될 수 있다. 디스크램블된 페이즈 비트들(PB)이 유효한 값을 갖지 않으면, RAM (123)에 축적된 페이즈 그룹이 무시될 수 있다. 디스크램블된 페이즈 비트들(PB)이 유효한 값을 가지면, S260 단계가 수행될 수 있다.
S260 단계에서, 제어기(124)는 RAM(123)에 축적된 페이즈 그룹을 RAM (123)으로부터 읽을 수 있다. 이후에, S270 단계에서, 제어기(124)는 RAM (123)으로부터 읽힌 페이즈 그룹에 대해 디스크램블을 수행할 수 있다. 예를 들어, 제어기(124)는 디스크램블된 페이즈 그룹에 대해 에러 정정 디코더(DEC)를 이용하여 에러 정정 디코딩을 더 수행할 수 있다.
도 5를 참조하여 설명된 바와 같이, RAM (123)에 페이즈 그룹이 축적되면, 제어기(124)는 페이즈 그룹의 페이즈 비트들(PB)만을 디스크램블하여, 페이즈 그룹이 유효한지 판별할 수 있다. 페이즈 그룹이 유효하면, 제어기(124)는 페이즈 그룹 전체를 디스크램블할 수 있다. 페이즈 그룹이 유효하지 않으면, 제어기(124)는 페이즈 그룹을 디스크램블하지 않고 무시할 수 있다.
예시적으로, 프로세서(1100)는 읽기-수정-쓰기(read-modify-write) 동작을 수행할 수 있다. 읽기-수정-쓰기 동작을 수행할 때에, 프로세서(1100)는 쓰기 단위의 일부(예를 들어, 절반)를 RAM (123)에 기입하는 제1 쓰기를 수행할 수 있다. 이후에, 프로세서(1100)는 RAM (123)에 기입된 데이터를 읽고 수정한 후에, 쓰기 단위의 전체를 RAM (123)에 기입하는 제2 쓰기를 수행할 수 있다. 프로세서(1100)가 제1 쓰기를 수행할 때에, 페이즈 비트들(PB)은 무효한 패턴 또는 값들을 갖도록 설정될 수 있다. 프로세서(1100)가 제2 쓰기를 수행할 때에, 페이즈 비트들(PB)은 유효한 패턴 또는 값들을 갖도록 설정될 수 있다. RAM (123)에 기입되는 데이터에 페이즈 비트들(PB)이 적용되면, RAM (123)에 기입된 무효한 데이터가 디스크램블 및 에러 정정 디코딩되는 것이 방지된다. 스토리지 장치(100)가 불필요한 동작을 수행하는 것이 방지되므로, 스토리지 장치(100)의 속도가 향상된다.
도 6은 본 발명의 실시 예에 따른 디스크램블 회로(DES) 및 페이즈 그룹(PG)을 저장하는 RAM (123)을 보여주는 블록도이다. 도 1 및 도 6을 참조하면, RAM (123)에 저장된 페이즈 그룹(PG)은 페이즈 비트들(PB) 및 데이터 비트들(DB)을 포함한다. 페이즈 비트들(PB) 및 데이터 비트들(DB)은 복수의 입출력 그룹들(DQG)로 분할되어 프로세서(1100)로부터 RAM (123)으로 전송될 수 있다. 복수의 입출력 그룹들(DQG) 각각은 고속 인터페이스(1230)의 입출력 대역폭에 대응할 수 있다. 예를 들어, 복수의 입출력 그룹들(DQG) 각각은 고속 인터페이스(1230)를 통해 한 번에 통신될 수 있는 데이터 신호들(DQ)의 수에 대응할 수 있다.
예를 들어, 고속 인터페이스(1230)의 데이터 신호들(DQ)의 입출력 대역폭이 64-비트 또는 72-비트에 대응할 때, 입출력 그룹들(DQG) 각각은 64-비트 또는 72-비트를 가질 수 있다. 페이즈 비트들(PB)의 수는 하나의 입출력 그룹(DQG)의 비트들의 수보다 적을 수 있으나, 한정되지 않는다. 예를 들어, 페이즈 그룹(PG)의 사이즈는 고속 인터페이스(1230)를 통한 데이터 통신의 버스트 길이(burst length)의 배수에 따라 정해질 수 있다. 예를 들어, 페이즈 그룹(PG)의 사이즈는 64-바이트 또는 128-바이트일 수 있으나, 한정되지 않는다.
디스크램블 회로(DES)는 선택기(SEL), 디스크램블러(DESR), 랜덤 시퀀서(RSR), 시드 생성기(SG), 디멀티플렉서(DMUX), 그리고 판별기(DSCR)를 포함한다.
선택기(SEL)는 제어 신호(EN)에 응답하여, RAM (123)에 저장된 페이즈 그룹(PG) 및 페이즈 그룹(PG)의 페이즈 비트들(PB) 중 하나를 선택할 수 있다. 예를 들어, 제어 신호(EN)가 비활성 상태인 때에, 선택기(SEL)는 페이즈 비트들(PB)을 선택할 수 있다. 선택기(SEL)는 RAM (123)에 저장된 페이즈 그룹(PG) 중에서 페이즈 비트들(PB)만을 읽을 수 있다. 제어 신호(EN)가 활성 상태인 때에, 선택기(SEL)는 페이즈 그룹(PG)을 선택할 수 있다. 선택기(SEL)는 RAM (123)에 저장된 페이즈 그룹(PG) 전체를 읽을 수 있다. 페이즈 비트들(PB) 또는 페이즈 그룹(PG)은 디스크램블러(DESR)로 전달된다.
디스크램블러(DESR)는 랜덤 시퀀서(RSR)로부터 전달되는 랜덤 시퀀스(RS)를 이용하여, 선택기(SEL)로부터 전달되는 페이즈 비트들(PB) 또는 페이즈 그룹(PG)에 대해 디스크램블을 수행할 수 있다. 예를 들어, 선택기(SEL)로부터 페이즈 그룹(PG)이 전달될 때, 디스크램블러(DESR)는 랜덤 시퀀스(RS)의 비트들과 페이즈 그룹(PG)의 비트들에 대해 배타적 논리합(XOR)을 수행할 수 있다. 선택기(SEL)로부터 페이즈 비트들(PB)이 전달될 때, 디스크램블러(DESR)는 페이즈 비트들(PB) 및 랜덤 시퀀스(RS)의 비트들 중에서 페이즈 비트들(PB)의 위치들에 대응하는 비트들에 대해 배타적 논리합(XOR)을 수행할 수 있다. 디스크램블된 페이즈 비트들(PB') 또는 디스크램블된 페이즈 그룹(PG')은 디멀티플렉서(DMUX)로 전달된다.
랜덤 시퀀서(RSR)는 시드 생성기(SG)로부터 전달되는 시드(SEED)를 이용하여 랜덤 시퀀스(RS)를 생성할 수 있다. 예를 들어, 랜덤 시퀀서(RSR)는 시드(SEED)를 순환 시프트함으로써 랜덤 시퀀스(RS)를 생성할 수 있다. 예를 들어, 랜덤 시퀀서(RSR)는 시드(SEED)를 선형 되먹임 시프트 레지스터(LFSR, Linear Feedback Shift Register)를 이용하여 순환함으로써 랜덤 시퀀스(RS)를 생성할 수 있다.
시드 생성기(SG)는 시드(SEED)를 생성하여 랜덤 시퀀서(RSR)로 출력할 수 있다. 예를 들어, 시드 생성기(SG)는 RAM 제어기(122)로부터 RAM 어드레스(ADDR_R)를 수신할 수 있다. 시드 생성기(SG)는 수신된 RAM 어드레스(ADDR_R)를 시드(SEED)로서 출력할 수 있다.
디멀티플렉서(DMUX)는 제어 신호(EN)에 따라 동작한다. 예를 들어, 제어 신호(EN)가 비활성 상태일 때, 디멀티플렉서(DMUX)는 디스크램블러(DESR)의 출력, 즉 디스크램블된 페이즈 비트들(PB')을 판별기(DSCR)로 전달할 수 있다. 제어 신호(EN)가 활성 상태일 때, 디멀티플렉서(DMUX)는 디스크램블러(DESR)의 출력, 즉 디스크램블된 페이즈 그룹(PG')을 에러 정정 디코더(DEC)로 전달할 수 있다.
판별기(DSCR)는 디멀티플렉서(DMUX)로부터 디스크램블된 페이즈 비트들(PB')을 수신할 수 있다. 디스크램블된 페이즈 비트들(PB')이 유효한 패턴 또는 값들에 대응하면, 판별기(DSCR)는 제어 신호(EN)를 활성화할 수 있다. 디스크램블된 페이즈 그룹(PG')이 에러 정정 디코더(DEC)를 통해 출력되면, 판별기(DSCR)는 제어 신호(EN)를 비활성화할 수 있다.
예시적으로, 페이즈 비트들(PB)은 페이즈 그룹(PG) 내의 한 부분에 집중되어 있는 것으로 도시되어 있다. 그러나, 페이즈 비트들(PB)은 페이스 그룹(PG) 내에서 분산되어 위치할 수 있다.
상술된 바와 같이, 디스크램블 회로(DES)는 페이즈 비트들(PB)만을 디스크램블하고, 페이즈 비트들(PB)이 유효한지 판별할 수 있다. 페이즈 비트들(PB)이 유효하면, 디스크램블 회로(DES)는 페이즈 그룹(PG) 전체를 디스크램블할 수 있다.
도 7은 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법의 제2 예를 보여주는 순서도이다. 도 1 내지 도 3 및 도 7을 참조하면, S310 단계에서, 장치 제어기(120)는 고속 인터페이스(1230) 및 데이터 버퍼들(110)을 통해 입력되는 데이터 신호(DQ)를 RAM (123)에 저장할 수 있다.
S320 단계에서, 장치 제어기(120)는 RAM (123)에 페이즈 그룹이 축적되었는지 판별한다. 예를 들어, 장치 제어기(120)는 고속 인터페이스(1230) 및 데이터 버퍼들(110)을 통해 RAM (123)에 저장된 데이터의 사이즈가 페이즈 그룹의 사이즈에 도달했는지 판별할 수 있다. RAM (123)에 페이즈 그룹에 해당하는 데이터가 축적될 때까지, S310 단계 및 S320 단계가 반복될 수 있다. RAM (123)에 페이즈 그룹에 해당하는 데이터가 축적되면, S330 단계가 수행된다.
S230 단계에서, 제어기(124)는 RAM (123)에 축적된 페이즈 그룹의 페이즈 비트들(PB)을 RAM (123)으로부터 읽을 수 있다. S340 단계에서, 제어기(124)는 RAM (123)으로부터 읽힌 페이즈 비트들(PB)을 유효 패턴(PB_V)과 비교할 수 있다. 예를 들어, 유효 패턴(PB_V)은 유효한 패턴 또는 값들을 갖는 페이즈 비트들(PB)이 스크램블된 때에 갖는 패턴일 수 있다. 즉, 페이즈 비트들(PB)이 유효 패턴(PB_V)과 동일한 패턴을 가지면, 스크램블이 수행되기 전의 페이즈 비트들(PB) 또는 디스크램블이 수행된 후의 페이즈 비트들(PB)은 유효한 패턴 또는 값들을 갖는 것으로 판별될 수 있다.
S350 단계에서, 페이즈 비트들(PB)이 유효 패턴(PB_V)과 일치하지 않으면, RAM (123)에 축적된 페이즈 그룹이 무시된다. 페이즈 비트들(PB)이 유효 패턴(PB_V)과 일치하면, S360 단계가 수행된다.
S360 단계에서, S360 단계에서, 제어기(124)는 RAM(123)에 축적된 페이즈 그룹을 RAM (123)으로부터 읽을 수 있다. 이후에, S370 단계에서, 제어기(124)는 RAM (123)으로부터 읽힌 페이즈 그룹에 대해 디스크램블을 수행할 수 있다. 예를 들어, 제어기(124)는 디스크램블된 페이즈 그룹에 대해 에러 정정 디코더(DEC)를 이용하여 에러 정정 디코딩을 더 수행할 수 있다.
도 7을 참조하여 설명된 바와 같이, RAM (123)에 페이즈 그룹이 축적되면, 제어기(124)는 페이즈 그룹의 페이즈 비트들(PB)을 유효 패턴(PB_V)과 비교하여, 페이즈 그룹이 유효한지 판별할 수 있다. 페이즈 그룹이 유효하면, 제어기(124)는 페이즈 그룹 전체를 디스크램블할 수 있다. 페이즈 그룹이 유효하지 않으면, 제어기(124)는 페이즈 그룹을 디스크램블하지 않고 무시할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 디스크램블 회로(DES) 및 페이즈 그룹(PG)을 저장하는 RAM (123)을 보여주는 블록도이다. 도 1 및 도 8을 참조하면, RAM (123)에 저장된 페이즈 그룹(PG)은 페이즈 비트들(PB) 및 데이터 비트들(DB)을 포함한다. 페이즈 비트들(PB) 및 데이터 비트들(DB)은 복수의 입출력 그룹들(DQG)로 분할되어 프로세서(1100)로부터 RAM (123)으로 전송될 수 있다. 복수의 입출력 그룹들(DQG) 각각은 고속 인터페이스(1230)의 입출력 대역폭에 대응할 수 있다.
디스크램블 회로(DES)는 선택기(SEL), 디스크램블러(DESR), 랜덤 시퀀서(RSR), 시드 생성기(SG), 스크램블 테이블(SCT), 그리고 판별기(DSCR)를 포함한다.
선택기(SEL)는 제어 신호(EN)에 응답하여, RAM (123)에 저장된 페이즈 그룹(PG) 및 페이즈 그룹(PG)의 페이즈 비트들(PB) 중 하나를 선택할 수 있다. 예를 들어, 제어 신호(EN)가 비활성 상태인 때에, 선택기(SEL)는 페이즈 비트들(PB)을 선택할 수 있다. 선택기(SEL)는 RAM (123)에 저장된 페이즈 그룹(PG) 중에서 페이즈 비트들(PB)만을 읽어 판별기(DSCR)로 전달할 수 있다. 제어 신호(EN)가 활성 상태인 때에, 선택기(SEL)는 페이즈 그룹(PG)을 선택할 수 있다. 선택기(SEL)는 RAM (123)에 저장된 페이즈 그룹(PG) 전체를 읽어 디스크램블러(DESR)로 전달할 수 있다. 제어 신호(EN)가 초기화 모드를 가리킬 때, 선택기(SEL)는 RAM (123)의 저장 공간 중에서 페이즈 비트들(PB)이 저장되는 위치의 데이터를 읽어 유효 패턴(PB_V)으로 출력할 수 있다. 유효 패턴(PB_V)은 스크램블 테이블(SCT)로 전달된다.
디스크램블러(DESR)는 랜덤 시퀀서(RSR)로부터 전달되는 랜덤 시퀀스(RS)의 비트들과 페이즈 그룹(PG)의 비트들에 대해 배타적 논리합(XOR)을 수행할 수 있다. 디스크램블된 페이즈 그룹(PG')은 디멀티플렉서(DMUX)로 전달된다.
랜덤 시퀀서(RSR)는 시드 생성기(SG)로부터 전달되는 시드(SEED)를 이용하여 랜덤 시퀀스(RS)를 생성할 수 있다. 예를 들어, 랜덤 시퀀서(RSR)는 시드(SEED)를 순환 시프트함으로써 랜덤 시퀀스(RS)를 생성할 수 있다. 예를 들어, 랜덤 시퀀서(RSR)는 시드(SEED)를 선형 되먹임 시프트 레지스터(LFSR, Linear Feedback Shift Register)를 이용하여 순환함으로써 랜덤 시퀀스(RS)를 생성할 수 있다.
시드 생성기(SG)는 시드(SEED)를 생성하여 랜덤 시퀀서(RSR)로 출력할 수 있다. 예를 들어, 시드 생성기(SG)는 RAM 제어기(122)로부터 RAM 어드레스(ADDR_R)를 수신할 수 있다. 시드 생성기(SG)는 수신된 RAM 어드레스(ADDR_R)를 시드(SEED)로서 출력할 수 있다.
정상 모드에서, 스크램블 테이블(SCT)은 유효 패턴(PB_V)을 출력할 수 있다. 예를 들어, 스크램블 테이블(SCT)은 페이즈 비트들(PB)에 대응하는 RAM 어드레스(ADDR_R) 또는 시드(SEED)에 기반하여 유효 패턴(PB_V)을 출력할 수 있다. 초기화 모드에서, 스크램블 테이블(SCT)은 선택기(SEL)로부터 전달되는 유효 패턴(SCT)을 저장할 수 있다. 예를 들어, 스크램블 테이블(SCT)은 유효 패턴(PB_V)에 대응하는 RAM 어드레스(ADDR_R) 또는 시드(SEED)와 유효 패턴(PB_V)을 연관하여 테이블이 형태로 저장할 수 있다.
정상 모드에서, 판별기(DSCR)는 선택기(SEL)로부터 페이즈 비트들(PB)을 수신하고, 스크램블 테이블(SCT)로부터 유효 패턴(PB_V)을 수신할 수 있다. 페이즈 비트들(PB)이 유효 패턴(PB_V)과 일치하면, 판별기(DSCR)는 제어 신호(EN)를 활성화할 수 있다. 디스크램블된 페이즈 그룹(PG')이 에러 정정 디코더(DEC)를 통해 출력되면, 판별기(DSCR)는 제어 신호(EN)를 비활성화할 수 있다. 초기화 모드에서, 판별기(DSCR)는 초기화 모드를 가리키도록 제어 신호(EN)를 설정할 수 있다.
상술된 바와 같이, 디스크램블 회로(DES)는 페이즈 비트들(PB)을 유효 패턴(PB_V)과 비교하고, 페이즈 비트들(PB)이 유효한지 판별할 수 있다. 페이즈 비트들(PB)이 유효한 때에, 디스크램블 회로(DES)는 페이즈 그룹(PG) 전체를 디스크램블할 수 있다. 유효 패턴(PB_V)은 스토리지 장치(100)의 초기화 모드에서 수집될 수 있다.
도 9는 초기화 모드에서 유효 패턴(PB_V)이 수집되는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 8 및 도 9를 참조하면, S410 단계에서, 프로세서(1100)는 유효 패턴(PB_V)을 스토리지 장치(100)로 전송할 수 있다. 예를 들어, 프로세서(1100)는 유효한 패턴 또는 값들을 갖는 페이즈 비트들(PB)을 생성하고, 생성된 페이즈 비트들(PB)을 스크램블할 수 있다. 스크램블된 페이즈 비트들(PB)은 유효 패턴(PB_V)일 수 있다. 유효 패턴(PB_V)은 데이터 신호(DQ)로서 RAM (123)에 기입될 수 있다.
유효 패턴(PB_V)은 페이즈 그룹(PG) 내에서 페이즈 비트들(PB)에 할당된 위치들에 기입될 수 있다. 프로세서(1100)는 RAM (123)의 저장공간 중에서 유효 패턴(PB_V)이 기입될 위치를 가리키는 RAM 어드레스(ADDR_R)를 더 전송할 수 있다. RAM 어드레스(ADDR_R)는 RAM (123)의 저장공간 중에서 페이즈 비트들(PB)이 기입되는 위치들을 가리킬 수 있다.
예를 들어, 프로세서(1100)는 유효 패턴(PB_V)만을 데이터 신호(DQ)로서 RAM (123)에 기입할 수 있다. 다른 예로서, 프로세서(1100)는 유효 패턴(PB_V)을 더미 데이터와 함께 페이즈 그룹(PG)을 형성하여 RAM (123)에 기입할 수 있다.
S420 단계에서, RAM 어드레스(ADDR_R)에 대응하는 RAM (123)의 저장 공간에 유효 패턴(PB_V)이 기입된다. 디스크램블 회로(DES)의 스크램블 테이블(SCT)은 RAM 어드레스(ADDR_R) 및 유효 패턴(PB_V)을 테이블화하여 저장할 수 있다.
마지막 유효 패턴(PB_V) 및 그에 대응하는 마지막 RAM 어드레스(ADDR_R)의 전송이 완료될 때까지, S410 단계 및 S420 단계는 반복될 수 있다(S430 단계). 즉, 프로세서(1100)는 RAM (123)의 저장공간 중에서 페이즈 비트들(PB)이 기입되는 모든 위치들 유효 패턴(PB_V)을 기입할 수 있다. 스크램블 테이블(SCT)은 페이즈 비트들(PB)이 기입되는 RAM (123)의 모든 저장 공간들의 RAM 어드레스(ADDR_R) 및 그에 대응하는 유효 패턴을 저장할 수 있다.
도 6 및 도 8을 참조하여 설명된 바와 같이, 페이즈 비트들(PB)은 RAM 어드레스(ADDR_R)에 기반하여 스크램블될 수 있다. 따라서, 프로세서(1100)가 동일한 패턴 또는 값들을 갖는 페이즈 비트들(PB)을 전송하여도, 페이즈 비트들(PB)이 기입되는 RAM (123)의 RAM 어드레스(ADDR_R)에 따라 페이즈 비트들(PB)은 다른 패턴들 또는 다른 값들로 스크램블된다. 따라서, 초기화 모드에서, 디스크램블 회로(DES)는 페이즈 비트들(PB)이 기입되는 RAM (123)의 모든 저장 공간들의 어드레스들(ADDR_R) 및 그에 대응하는 유효 패턴들(PB_V)을 수집할 수 있다.
예시적으로, RAM (123)의 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA) 및 상태 영역(SA) 각각은 링 버퍼(ring buffer)의 형태로 구현될 수 있다. 프로세서(1100)가 RAM (123)의 링 버퍼 구조의 제k 번째 순환의 기입을 수행할 때, 프로세서(1100)는 유효한 페이즈 비트들(PB)로서 제1 패턴을 생성하고 스크램블할 수 있다. 프로세서(1100)가 RAM (123)의 링 버퍼 구조의 제k+1 번째 순환의 기입을 수행할 때, 프로세서(1100)는 유효한 페이즈 비트들(PB)로서 제2 패턴을 생성할 수 있다. 제1 패턴과 제2 패턴은 서로 상보적일 수 있다. 예를 들어, 제1 패턴이 '101'인 경우, 제2 패턴은 '010'일 수 있다.
즉, 동일한 RAM 어드레스(ADDR_R)에서, 링 버퍼 구조의 몇 번째 순환인지에 따라 유효 패턴(PB_V)이 달라질 수 있다. 따라서, 스크램블 테이블(SCT)은 동일한 RAM 어드레스(ADDR_R)에 대해 둘 이상의 유효 패턴들(PB_V)을 저장할 수 있다.
도 10은 페이즈 비트들(PB)에 따라 트랜잭션 단위가 변화하는 예를 보여준다. 예시적으로, 프로세서(1100)는 RAM (123)에 대한 쓰기 트랜잭션 또는 읽기 트랜잭션 시에, 미리 정해진 사이즈의 데이터를 RAM (123)에 기입하거나 RAM (123)으로부터 읽을 수 있다. 예를 들어, 프로세서(1100)는 4킬로바이트 또는 8킬로바이트의 단위로 고속 인터페이스(1230)를 통해 RAM (123)에 데이터를 기입하거나 RAM (123)으로부터 데이터를 읽을 수 있으나, 한정되지 않는다.
페이즈 비트들(PB)이 사용되지 않는 경우, 트랜잭션 단위는 복수의 입출력 그룹들(DQG)로 분할되어 프로세서(1100)로부터 RAM (123)으로 전송될 수 있다. 도 10의 상단에 도시된 바와 같이, 트랜잭션 단위는 입출력 그룹(DQG)의 배수로 정해져 있다.
페이즈 비트들(PB)이 삽입되는 경우, 도 10의 하단에 도시된 바와 같이, 도 10의 상단에 도시된 트랜잭션 단위의 데이터 비트들(DB)에 더하여 페이즈 비트들(PB)이 프로세서(1100)로부터 RAM (123)으로 전송된다. 각 페이즈 그룹(PG)에 페이즈 비트들(PB)이 추가되는 만큼, 미전송된 데이터 비트들(DB')이 존재한다. 미전송된 데이터 비트들(DB')은 추가적인 페이즈 그룹(PG)을 통해 프로세서(1100)로부터 RAM (123)으로 전달된다. 미전송된 데이터 비트들(DB')의 사이즈가 페이즈 그룹(PG)의 사이즈보다 작은 경우, 미전송된 데이터 비트들(DB')은 더미 비트들(DMB)과 함께 페이즈 그룹(PG)을 형성할 수 있다.
제어기(124)는 트랜잭션 단위에 기반하여 RAM (123)에 저장된 데이터를 처리할 수 있다. 예를 들어, 제어기(124)는 트랜잭션 단위에 기반하여 디스크램블 및 에러 정정 디코딩을 수행할 수 있다. 트랜잭션 단위는 더미 비트들(DMB) 및 페이즈 비트들(PB)을 포함하므로, 제어기(124)는 더미 비트들(DMB) 및 페이즈 비트들(PB)을 제거하고 데이터 처리 단위를 생성하는 재정렬 동작을 수행할 수 있다.
도 11은 제어기(124)가 재정렬 동작을 수행하는 예를 보여주는 순서도이다. 도 1, 도 3, 도 10 및 도 11을 참조하면, S510 단계에서, 제어기(124)는 페이즈 비트들(PB) 및 더미 비트들(DMB)을 제외하고, 데이터 비트들(DB)을 수집할 수 있다. S520 단계에서, 제어기(124)는 수집된 데이터 비트들(DB)을 이용하여 데이터 처리 단위(DPU)를 설정할 수 있다. 예를 들어, 제어기(124)는 도 10의 상단에 도시된 바와 같이 데이터 비트들을 재정렬하여 데이터 처리 단위(DPU)를 설정할 수 있다.
도 12는 본 발명의 실시 예에 따라 프로세서(1100)가 스토리지 장치(100)에 데이터를 기입하는 방법을 보여주는 순서도이다. 예시적으로, 프로세서(1100)가 불휘발성 메모리들(130)에 데이터를 기입하는 방법이 도 12에 도시되어 있다.
도 1, 도 2, 도 3 및 도 12를 참조하면, S610 단계에서, 프로세서(1100)는 쓰기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 커맨드 영역(CA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S620 단계에서, 프로세서(1100)는 쓰기를 요청하는 스토리지 커맨드(CMD_S) 및 불휘발성 메모리들(130)의 저장 공간 중에서 쓰기의 대상을 선택하는 스토리지 어드레스(ADDR_S)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통해 스토리지 장치(100)로 전송한다.
S610 단계 및 S620 단계는 불휘발성 메모리들(130)에 대한 쓰기 커맨드를 스토리지 장치(100)로 전달하는 커맨드 트랜잭션을 형성할 수 있다. S610 단계 및 S620 단계가 수행되면, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 RAM (123)의 커맨드 영역(CA)에 기입된다.
S630 단계에서, 프로세서(1100)는 쓰기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 쓰기 영역(WA)을 선택하는 RAM 어드레스(ADDR_W)를 스토리지 장치(100)로 전송한다. S640 단계에서, 프로세서(1100)는 쓰기 데이터(DATA_W)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통해 스토리지 장치(100)로 전송한다.
S630 단계 및 S640 단계는 불휘발성 메모리들(130)에 대한 쓰기 데이터(DATA_W)를 스토리지 장치(100)로 전달하는 데이터 트랜잭션을 형성할 수 있다. S630 단계 및 S640 단계가 수행되면, 쓰기 데이터(DATA_W)가 RAM (123)의 쓰기 영역(WA)에 기입된다.
스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S) 및 쓰기 데이터(DATA_W)가 RAM (123)에 저장됨에 따라, 제어기(124)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여 쓰기 데이터(DATA_W)의 불휘발성 메모리들(130)에 대한 기입을 시작할 수 있다.
스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S) 및 쓰기 데이터(DATA_W)는 하나 또는 그 이상의 페이즈 그룹들(PG)로서 RAM (123)의 커맨드 영역(CA)에 기입될 수 있다. 제어기(124)는 커맨드 영역(CA)에 기입된 페이즈 그룹들(PG)의 페이즈 비트들(PB)을 체크하고, 페이즈 비트들(PB)이 유효한 경우에 페이즈 그룹들(PG)을 디스크램블할 수 있다.
S650 단계에서, 프로세서(1100)는 읽기를 요청하는 RAM 커맨드(CMD_R) 및 상태 영역(SA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S460 단계에서, 프로세서(1100)는 상태 정보(STI)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 스토리지 장치(100)로부터 읽을 수 있다. S450 단계 및 S460 단계는 쓰기가 처리되었는지 체크하는 체크 트랜잭션을 형성할 수 있다.
스토리지 장치(100)에서 불휘발성 메모리들(130)에 대한 기입이 종료되면 또는 기입이 스케줄(또는 인큐)되면, 스토리지 장치(100)는 기입이 처리되었음을 알리는 상태 정보(STI)를 상태 영역(SA)이 기입할 수 있다(S670 단계). 프로세서(1100)는 기입이 처리되었음을 알리는 상태 정보(STI)가 상태 영역(SA)으로부터 읽힐 때까지, S650 단계 및 S660 단계를 주기적으로 반복할 수 있다. 상태 정보(STI)가 스토리지 장치(100)로부터 읽히면(S680 단계), 프로세서(1100)는 스토리지 장치(100)이 쓰기 동작이 처리된 것으로 식별하고, 스토리지 장치(100)에 대한 다음 액세스를 수행할 수 있다.
도 13은 본 발명의 실시 예에 따라 프로세서(1100)가 스토리지 장치(100)로부터 데이터를 읽는 방법을 보여주는 순서도이다. 예시적으로, 프로세서(1100)가 불휘발성 메모리들(130)로부터 데이터를 읽는 방법이 도 13에 도시되어 있다.
도 1, 도 2, 도 3 및 도 13을 참조하면, S710 단계에서, 프로세서(1100)는 쓰기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 커맨드 영역(CA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S720 단계에서, 프로세서(1100)는 읽기를 요청하는 스토리지 커맨드(CMD_S) 및 불휘발성 메모리들(130)의 저장 공간 중에서 읽기의 대상을 선택하는 스토리지 어드레스(ADDR_S)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통해 스토리지 장치(100)로 전송한다.
S710 단계 및 S720 단계는 불휘발성 메모리들(130)에 대한 읽기 커맨드를 스토리지 장치(100)로 전달하는 커맨드 트랜잭션을 형성할 수 있다. S710 단계 및 S720 단계가 수행되면, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 RAM (123)의 커맨드 영역(CA)에 기입된다.
스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 하나 또는 그 이상의 페이즈 그룹들(PG)로서 RAM (123)의 커맨드 영역(CA)에 기입될 수 있다. 제어기(124)는 커맨드 영역(CA)에 기입된 페이즈 그룹들(PG)의 페이즈 비트들(PB)을 체크하고, 페이즈 비트들(PB)이 유효한 경우에 페이즈 그룹들(PG)을 디스크램블할 수 있다.
스토리지 커맨드(CMD_S)가 디스크램블됨에 따라, 제어기(124)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여 불휘발성 메모리들(130)로부터 읽기 데이터(DATA_R)의 읽기를 시작할 수 있다. 예를 들어, 제어기(124)는 읽기 데이터(DATA_R)를 RAM (123)의 읽기 영역(RA)에 저장할 수 있다.
S730 단계에서, 프로세서(1100)는 읽기를 요청하는 RAM 커맨드(CMD_R) 및 상태 영역(SA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S740 단계에서, 프로세서(1100)는 상태 정보(STI)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 스토리지 장치(100)로부터 읽을 수 있다. S730 단계 및 S740 단계는 읽기가 완료되었는지 체크하는 체크 트랜잭션을 형성할 수 있다.
스토리지 장치(100)에서 불휘발성 메모리들(130)로부터의 읽기가 완료되면, 스토리지 장치(100)는 읽기가 완료되었음을 알리는 상태 정보(STI)를 상태 영역(SA)이 기입할 수 있다(S750 단계). 프로세서(1100)는 읽기가 완료되었음을 알리는 상태 정보(STI)가 상태 영역(SA)으로부터 읽힐 때까지, S730 단계 및 S740 단계를 주기적으로 반복할 수 있다.
상태 정보(STI)가 스토리지 장치(100)로부터 읽히면, 프로세서(1100)는 스토리지 장치(100)의 읽기 동작이 완료된 것으로 식별할 수 있다(S760 단계). S770 단계에서, 프로세서(1100)는 읽기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 읽기 영역(WA)을 선택하는 RAM 어드레스(ADDR_W)를 스토리지 장치(100)로 전송한다. S780 단계에서, 프로세서(1100)는 읽기 데이터(DATA_R)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 스토리지 장치(100)로부터 수신할 수 있다. S770 단계 및 S780 단계는 불휘발성 메모리들(130)로부터 읽힌 데이터(DATA_R)를 전송하는 데이터 트랜잭션을 형성할 수 있다.
상술된 바와 같이, 프로세서(1100)는 RAM (123)이 고속 인터페이스(1230)에 연결된 메모리인 것으로 식별하고, 고속 인터페이스(1230)의 시방서에 따라 RAM (123)에 대한 쓰기 및 읽기를 수행할 수 있다. RAM (123)에 기입되는 또는 RAM (123)으로부터 읽히는 데이터는 불휘발성 메모리들(130)의 액세스를 요청하는 스토리지 커맨드(CMD_S), 스토리지 어드레스(CMD_S), 그리고 불휘발성 메모리들(130)과 통신되는 쓰기 데이터(DATA_W) 및 읽기 데이터(DATA_R)를 포함한다.
스토리지 장치(100)는 고속 인터페이스(1230)의 시방서에 따라 RAM (123)과 프로세서(1100) 사이의 통신을 지원할 수 있다. 스토리지 장치(100)는 RAM (123)에 저장된 데이터로부터 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 추출할 수 있다. 또한, 스토리지 장치(100)는 RAM (123)에 저장된 쓰기 데이터(DATA_W)를 불휘발성 메모리들(130)에 기입하고, 불휘발성 메모리들(130)로부터 읽힌 데이터(DATA_R)를 RAM (123)에 저장할 수 있다.
프로세서(1100) 및 스토리지 장치(100) 사이의 통신은 고속 인터페이스(1230)의 시방서에 따라 수행되며, 고속 인터페이스(1230)의 시방서에 따라 통신되는 데이터는 불휘발성 메모리들(130)을 액세스하기 위한 프로토콜에 따라 조직화될 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치(100)가 실장되는 서버 장치(2000)의 예를 보여준다. 도 14를 참조하면, 서버 장치(2000)는 둘 이상의 랙들(2010, racks)을 포함할 수 있다. 랙들(2010) 각각에 둘 이상의 스토리지 장치들(100)이 실장될 수 있다.
예시적으로, 랙들(2010) 각각은 본 발명의 실시 예에 따른 스토리지 장치들(100), 메인 메모리 장치들(1210, 도 1 참조), 적어도 하나의 프로세서(1100), 적어도 하나의 칩셋(1300), 그리고 적어도 하나의 스토리지 장치(1700)를 실장할 수 있다. 입출력 장치(1600), 그래픽 프로세서(1400), 그리고 표시 장치(1500)는 서버 장치(2000)에 제공될 수 있다.
도 15는 본 발명의 제2 실시 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 15를 참조하면, 스토리지 장치(200)는 장치 제어기(220), 불휘발성 메모리들(230), 버퍼 메모리(240), 그리고 SPD (250)를 포함한다. 장치 제어기(220)는 RAM (223)을 포함한다. 스토리지 장치(200)는 고속 인터페이스(1230)를 통해 프로세서(1100, 도 1 참조)와 데이터 신호(DQ), 데이터 스트로브 신호(DQS) 및 보조 신호(SS)를 통신하고, 프로세서(1100)로부터 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 수신할 수 있다. 장치 제어기(220)는 고속 인터페이스(1230)를 통해 수신되는 데이터 신호(DQ)로부터 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(CMD_R)를 추출할 수 있다. 장치 제어기(220)는 데이터 신호(DQ)로 수신되는 쓰기 데이터(DATA_W)를 불휘발성 메모리들(230)에 기입할 수 있다. 장치 제어기(220)는 불휘발성 메모리들(230)로부터 읽힌 데이터(DATA_R)를 데이터 신호(DQ)로서 고속 인터페이스(1230)를 통해 출력할 수 있다.
도 2의 스토리지 장치(100)와 비교하면, 스토리지 장치(200)에 데이터 버퍼들(110)이 제공되지 않는다. 데이터 신호(DQ) 및 데이터 스트로브 신호(DQ)는 고속 인터페이스(1230)를 통해 장치 제어기(220)로 직접 전달될 수 있다. 예시적으로, 고속 인터페이스(1230)는 RDIMM의 시방서에 따라 동작할 수 있다. 장치 제어기(220)는 RDIMM의 시방서에 따라 고속 인터페이스(1230)를 통해 프로세서(1100)와 통신할 수 있다.
RDIMM시방서에 따라 동작하는 것을 제외하면, 스토리지 장치(200)는 도 3 내지 도 13을 참조하여 설명된 바에 따라 동작할 수 있다. 장치 제어기(220)는 페이즈 비트들(PB)을 포함하는 페이즈 그룹(PG)을 고속 인터페이스(1230)를 통해 데이터 신호(DQ)로서 수신할 수 있다. 장치 제어기(220)는 페이즈 비트들(PB)을 디스크램블하거나 또는 유효 패턴(PB_V)과 비교함으로써, 페이즈 비트들(PB)의 유효성을 체크할 수 있다. 페이즈 비트들(PB)이 유효한 경우, 장치 제어기(220)는 페이즈 그룹(PG)을 디스크램블할 수 있다. 또한, 장치 제어기(220)는 트랜잭션 단위에 속한 페이즈 그룹들(PG)의 페이즈 비트들(PB) 및 더미 비트들(DMB)을 제거하고, 데이터 비트들(DB)을 이용하여 데이터 처리 단위(DPU)를 설정할 수 있다.
도 16은 본 발명의 제3 실시 예에 따른 하이브리드 스토리지 장치(300)를 보여주는 블록도이다. 도 1 및 도 16을 참조하면, 하이브리드 스토리지 장치(300)는 데이터 버퍼들(310), 장치 제어기(320), 불휘발성 메모리들(330), 버퍼 메모리(340), SPD (350), 그리고 랜덤 액세스 메모리들(360)을 포함한다. 하이브리드 스토리지 장치(300)는 고속 인터페이스(1230), 예를 들어 DIMM, RDIMM 또는 LRDIMM 인터페이스를 통해 프로세서(1100)와 연결될 수 있다.
하이브리드 스토리지 장치(300)의 불휘발성 메모리들(330) 및 랜덤 액세스 메모리들(360)은 프로세서(1100)의 물리 계층에서 식별될 수 있다. 프로세서(1100)가 불휘발성 메모리들(330)을 액세스하는 경우, 프로세서(1100)는 불휘발성 메모리들(330)에 대한 커맨드(CMD), 그리고 불휘발성 메모리들(330)의 저장 공간을 가리키는 어드레스(ADDR)를 고속 인터페이스(1230)를 통해 장치 제어기(320)로 직접 전송할 수 있다. 프로세서(1100)는 불휘발성 메모리들(330)에 기입될 데이터 또는 불휘발성 메모리들(330)로부터 읽힌 데이터를 데이터 신호(DQ)로서 데이터 버퍼들(310)과 통신할 수 있다.
프로세서(1100)가 랜덤 액세스 메모리들(360)을 액세스하는 경우, 프로세서(1100)는 랜덤 액세스 메모리들(360)에 대한 커맨드(CMD), 그리고 랜덤 액세스 메모리들(360)의 저장 공간을 가리키는 어드레스(ADDR)를 고속 인터페이스(1230)를 통해 장치 제어기(320)로 직접 전송할 수 있다. 프로세서(1100)는 랜덤 액세스 메모리들(360)에 기입될 데이터 또는 랜덤 액세스 메모리들(360)로부터 읽힌 데이터를 데이터 신호(DQ)로서 데이터 버퍼들(310)과 통신할 수 있다.
데이터 버퍼들(310)은 버퍼 커맨드(CMD_B)에 응답하여 동작한다. 데이터 버퍼들(310)은 고속 인터페이스(1230)를 통해 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통신할 수 있다. 데이터 버퍼들(310)은 프로세서(1100)로부터 수신되는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 장치 제어기(320) 또는 랜덤 액세스 메모리들(360)로 출력할 수 있다. 데이터 버퍼들(310)은 장치 제어기(320) 또는 랜덤 액세스 메모리들(360)로부터 수신되는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 고속 인터페이스(1230)를 통해 프로세서(1100)로 전달할 수 있다.
데이터 버퍼들(310)은 장치 제어기(320)의 제어에 따라, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통신할 대상을 선택할 수 있다. 예를 들어, 데이터 버퍼들(310)은 장치 제어기(320)의 제어에 따라 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 장치 제어기(320)와 통신할 수 있다. 다른 예로서, 데이터 버퍼들(310)은 장치 제어기(320)의 제어에 따라 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 랜덤 액세스 메모리들(360)과 통신할 수 있다.
장치 제어기(320)는 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 수신할 수 있다. 장치 제어기(320)는 버퍼 커맨드(CMD_B)를 통해 데이터 버퍼들(310)을 제어하도록 구성된다.
커맨드(CMD), 어드레스(ADDR), 또는 고속 인터페이스(1230)를 통해 수신되는 제어 신호에 응답하여, 장치 제어기(320)는 프로세서(1100)가 액세스하는 대상이 불휘발성 메모리들(330)인지 랜덤 액세스 메모리들(360)인지 판별할 수 있다.
액세스 대상이 불휘발성 메모리들(330)인 경우, 장치 제어기(320)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 장치 제어기(320)와 통신하도록 데이터 버퍼들(310)을 제어할 수 있다. 장치 제어기(320)는 고속 인터페이스(1230)를 통해 수신된 커맨드(CMD) 및 어드레스(ADDR)를 불휘발성 메모리들(330)로 출력할 수 있다. 장치 제어기(320)는 데이터 버퍼들(310)로부터 수신되는 데이터 신호들(DQ)을 불휘발성 메모리들(330)로 전달할 수 있다. 예시적으로, 장치 제어기(320)는 불휘발성 메모리들(330)로 전송될 데이터 신호들(DQ)의 데이터 또는 불휘발성 메모리들(330)로부터 읽히는 데이터 신호들(DQ)의 데이터를 버퍼링하는 내부 버퍼를 포함할 수 있다. 다른 예로서, 장치 제어기(320)는 불휘발성 메모리들(330)로 전송될 데이터 신호들(DQ)의 데이터 또는 불휘발성 메모리들(330)로부터 읽히는 데이터 신호들(DQ)의 데이터를 버퍼 메모리(340)에 버퍼링할 수 있다.
스토리지 장치(300)는 도 3 내지 도 13을 참조하여 설명된 바에 따라 동작할 수 있다. 장치 제어기(320)는 내부 버퍼 또는 버퍼 메모리(340)에 저장된 페이즈 그룹(PG)의 페이즈 비트들(PB)을 디스크램블하거나 또는 유효 패턴(PB_V)과 비교함으로써, 페이즈 비트들(PB)의 유효성을 체크할 수 있다. 페이즈 비트들(PB)이 유효한 경우, 장치 제어기(320)는 페이즈 그룹(PG)을 디스크램블할 수 있다. 또한, 장치 제어기(320)는 트랜잭션 단위에 속한 페이즈 그룹들(PG)의 페이즈 비트들(PB) 및 더미 비트들(DMB)을 제거하고, 데이터 비트들(DB)을 이용하여 데이터 처리 단위(DPU)를 설정할 수 있다.
액세스 대상이 랜덤 액세스 메모리들(360)인 경우, 장치 제어기(320)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 랜덤 액세스 메모리들(360)과 통신하도록 데이터 버퍼들(310)을 제어할 수 있다. 장치 제어기(320)는 고속 인터페이스(1230)를 통해 수신된 커맨드(CMD), 어드레스(ADDR), 그리고 클럭(CK)을 랜덤 액세스 메모리들(360)로 출력할 수 있다.
불휘발성 메모리들(330)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 데이터 신호(DQ)로서 전달되는 데이터를 기입할 수 있다. 불휘발성 메모리들(330)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 데이터를 읽고, 읽힌 데이터를 데이터 신호(DQ)로서 출력할 수 있다.
버퍼 메모리(340)는 도 2의 버퍼 메모리(140)에 대응할 수 있다. 버퍼 메모리(340)는 불휘발성 메모리들(330)을 관리하기 위한 메타 데이터를 로드할 수 있다.
SPD (350)는 도 2의 SPD (150)에 대응한다. SPD (350)는 고속 인터페이스(1230)를 통해 보조 신호(SS)를 통신할 수 있다.
랜덤 액세스 메모리들(360)은 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)에 응답하여, 데이터 신호(DQ)로서 전달되는 데이터를 기입할 수 있다. 랜덤 액세스 메모리들(360)은 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)에 응답하여 데이터를 읽고, 읽힌 데이터를 데이터 신호(DQ)로서 출력할 수 있다.
예시적으로, 장치 제어기(320)는 커맨드(CMD), 어드레스(ADDR), 및 데이터 신호(DQ)를 입출력 신호들로서 불휘발성 메모리들(330)과 통신할 수 있다. 예를 들어, 커맨드(CMD), 어드레스(ADDR), 및 데이터 신호(DQ)는 공통의 입출력 라인들을 통해 통신될 수 있다. 장치 제어기(320)는 불휘발성 메모리들(330)을 제어하기 위해 사용되는 제어 신호들을 불휘발성 메모리들(330)과 더 통신할 수 있다. 제어 신호들은 입출력 라인들과 분리된 제어 라인들을 통해 통신될 수 있다.
예를 들어, 장치 제어기(320)는 불휘발성 메모리들(330) 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 입출력 신호들로 전송되는 신호가 스토리지 커맨드(CMD_S)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 입출력 신호들로 전송되는 신호가 스토리지 어드레스임(ADDR_S)을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 주기적으로 토글되어 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(330)로 전송할 수 있다. 또한, 장치 제어기(320)는 불휘발성 메모리들(330)이 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리들(330)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(330)로부터 수신할 수 있다.
예시적으로, 하이브리드 장치(300)는 LRDIMM의 시방서에 따라 동작할 수 있다.
도 17은 본 발명의 제4 실시 예에 따른 하이브리드 스토리지 장치(400)를 보여주는 블록도이다. 도 1 및 도 17을 참조하면, 하이브리드 스토리지 장치(400)는 장치 제어기(420), 불휘발성 메모리들(430), 버퍼 메모리(440), SPD (450), 그리고 랜덤 액세스 메모리들(460)을 포함한다. 하이브리드 스토리지 장치(400)는 고속 인터페이스(1230)를 통해 프로세서(1100, 도 1 참조)와 데이터 신호(DQ), 데이터 스트로브 신호(DQS) 및 보조 신호(SS)를 통신하고, 프로세서(1100)로부터 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 수신할 수 있다.
장치 제어기(420)는 고속 인터페이스(1230)를 통해 수신되는 커맨드(CMD), 어드레스(ADDR) 또는 다른 신호에 따라, 불휘발성 메모리들(430) 및 랜덤 액세스 메모리들(460) 중 액세스 대상을 식별할 수 있다. 액세스 대상이 불휘발성 메모리들(430)일 때, 장치 제어기(420)는 고속 인터페이스(1230)를 통해 수신되는 데이터 신호(DQS) 및 데이터 스트로브 신호(DQ)가 장치 제어기(420)로 수신되도록 제어할 수 있다. 액세스 대상이 랜덤 액세스 메모리들(460)일 때, 장치 제어기(420)는 고속 인터페이스(1230)를 통해 수신되는 데이터 신호(DQS) 및 데이터 스트로브 신호(DQ)가 랜덤 액세스 메모리들(460)로 전달되도록 제어할 수 있다. 예를 들어, 하이브리드 스토리지 장치(400)는 데이터 신호(DQS) 및 데이터 스트로브 신호(DQS)의 경로를 제어하는 스위치를 더 포함할 수 있다.
액세스 대상이 불휘발성 메모리들(430)인 경우, 장치 제어기(420)는 고속 인터페이스(1230)를 통해 수신되는 커맨드(CMD) 및 어드레스(ADDR)를 불휘발성 메모리들(430)로 전달할 수 있다. 장치 제어기(420)는 고속 인터페이스(1230)를 통해 수신되는 데이터 신호(DQ)를 불휘발성 메모리들(430)로 전달하고, 불휘발성 메모리들(430)로부터 전송되는 데이터 신호(DQ)를 고속 인터페이스(1230)를 통해 출력할 수 있다.
액세스 대상이 랜덤 액세스 메모리들(460)인 경우, 장치 제어기(420)는 고속 인터페이스(1230)를 통해 수신되는 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 랜덤 액세스 메모리들(460)로 전달할 수 있다.
도 16의 하이브리드 스토리지 장치(300)와 비교하면, 하이브리드 스토리지 장치(400)에 데이터 버퍼들(310)이 제공되지 않는다. 데이터 신호(DQ) 및 데이터 스트로브 신호(DQ)는 고속 인터페이스(1230)를 통해 장치 제어기(420) 또는 랜덤 액세스 메모리들(460)로 직접 전달될 수 있다. 예시적으로, 고속 인터페이스(1230)는 RDIMM의 시방서에 따라 동작할 수 있다. 장치 제어기(420)는 RDIMM의 시방서에 따라 고속 인터페이스(1230)를 통해 프로세서(1100)와 통신할 수 있다.
RDIMM시방서에 따라 동작하는 것을 제외하면, 하이브리드 스토리지 장치(400)는 도 3 내지 도 13을 참조하여 설명된 바에 따라 동작할 수 있다. 장치 제어기(420)는 페이즈 비트들(PB)을 포함하는 페이즈 그룹(PG)을 고속 인터페이스(1230)를 통해 데이터 신호(DQ)로서 수신할 수 있다. 장치 제어기(420)는 페이즈 비트들(PB)을 디스크램블하거나 또는 유효 패턴(PB_V)과 비교함으로써, 페이즈 비트들(PB)의 유효성을 체크할 수 있다. 페이즈 비트들(PB)이 유효한 경우, 장치 제어기(420)는 페이즈 그룹(PG)을 디스크램블할 수 있다. 또한, 장치 제어기(420)는 트랜잭션 단위에 속한 페이즈 그룹들(PG)의 페이즈 비트들(PB) 및 더미 비트들(DMB)을 제거하고, 데이터 비트들(DB)을 이용하여 데이터 처리 단위(DPU)를 설정할 수 있다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리들(130) 중 하나를 보여주는 블록도이다. 도 2 및 도 18을 참조하면, 불휘발성 메모리(130)는 메모리 셀 어레이(131), 행 디코더 회로(133), 페이지 버퍼 회로(135), 데이터 입출력 회로(137), 그리고 제어 로직 회로(139)를 포함한다.
메모리 셀 어레이(131)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(133)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(135)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(131)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(133)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(131)에 연결된다. 행 디코더 회로(133)는 제어 로직 회로(139)의 제어에 따라 동작한다. 행 디코더 회로(133)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(133)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(133)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(133)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(135)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(131)에 연결된다. 페이지 버퍼 회로(135)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(137)와 연결된다. 페이지 버퍼 회로(135)는 제어 로직 회로(139)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(135)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(135)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(135)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(135)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(135)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(137)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(135)와 연결된다. 데이터 입출력 회로(137)는 페이지 버퍼 회로(135)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(135)로 전달할 수 있다.
제어 로직 회로(139)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(139)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(133)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(137)로 라우팅할 수 있다. 제어 로직 회로(139)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(130)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(139)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(139)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 19를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 19에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 19에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 컴퓨팅 장치 1100; 프로세서
1210; 주기억 장치 100; 스토리지 장치
1230; 고속 인터페이스 1300; 칩셋
1400; 그래픽 프로세서 1500; 표시 장치
1600; 입출력 장치 1700; 스토리지 장치
100; 스토리지 장치 110; 데이터 버퍼들
120; 장치 제어기 121; 물리 계층 회로
122; RAM 제어기 123; RAM
124; 제어기 125; 제1 인터페이스
126; 제2 인터페이스 130; 불휘발성 메모리들
140; 버퍼 메모리 150; Serial Presence Detect
DES: 디스크램블 회로 DEC: 에러 정정 디코더
SCR: 스크램블 회로 ENC: 에러 정정 인코더
SEL; 선택기 DESR: 디스크램블러
RSR: 랜덤 시퀀서 SG: 시드 생성기
DSCR; 판별기 DMUX: 디멀티플렉서
SCR; 스크램블 테이블

Claims (10)

  1. 불휘발성 메모리들; 그리고
    외부 장치로부터 수신되는 커맨드 및 어드레스에 따라 상기 외부 장치로부터 수신되는 데이터를 내부 RAM에 저장하고, 상기 내부 RAM에 저장된 데이터에 따라 상기 불휘발성 메모리들을 제어하도록 구성되는 장치 제어기를 포함하고,
    상기 내부 RAM에 저장된 데이터는 페이즈 비트들을 포함하고,
    상기 장치 제어기는 상기 내부 RAM에 저장된 데이터 중 페이즈 비트들이 유효한지 판별하고, 상기 페이즈 비트들이 유효할 때에 상기 내부 RAM에 저장된 데이터를 처리하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    제1 항에 있어서,
    상기 내부 RAM에 저장된 데이터는 복수의 페이즈 그룹들을 포함하고,
    상기 복수의 페이즈 그룹들의 각각은 데이터 비트들 및 페이즈 비트들을 포함하고,
    상기 장치 제어기는, 상기 내부 RAM에 저장된 데이터 중에서 하나의 페이즈 그룹에 속한 페이즈 비트들이 유효할 때에, 상기 유효한 페이즈 비트들이 속한 상기 하나의 페이즈 그룹의 데이터를 처리하도록 구성되는 스토리지 장치.
  3. 제2 항에 있어서,
    상기 페이즈 그룹의 사이즈는, 상기 외부 장치가 상기 스토리지 장치로 데이터를 전송하는 각 전송 트랜잭션의 사이즈보다 작은 스토리지 장치.
  4. 제3 항에 있어서,
    상기 장치 제어기는, 각 전송 트랜잭션을 통해 전송되는 페이즈 그룹들 중 상기 페이즈 비트들을 제외한 상기 데이터 비트들에 기반하여 데이터 처리 단위들을 설정하는 스토리지 장치.
  5. 제4 항에 있어서,
    상기 장치 제어기는, 상기 데이터 처리 단위들의 설정 이전에 상기 페이즈 그룹의 단위로 상기 내부 RAM에 저장된 데이터를 처리하고, 상기 데이터 처리 단위들의 설정 이후에 각 데이터 처리 단위에 따라 데이터를 처리하고,
    각 전송 트랜잭션으로부터 생성되는 데이터 처리 단위들의 수는 각 전송 트랜잭션의 페이즈 그룹들의 수보다 적은 스토리지 장치.
  6. 제1 항에 있어서,
    상기 장치 제어기는 상기 페이즈 비트들을 디스크램블하고, 디스크램블된 페이즈 비트들이 유효한지 판별하도록 구성되는 스토리지 장치.
  7. 제1 항에 있어서,
    상기 페이즈 비트들이 유효할 때, 상기 장치 제어기는 상기 내부 RAM에 저장된 데이터를 디스크램블하도록 구성되는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 장치 제어기는 상기 페이즈 비트들을 스크램블 테이블의 유효 패턴과 비교함으로써 상기 페이즈 비트들이 유효한지 판별하도록 구성되는 스토리지 장치.
  9. 제8 항에 있어서,
    상기 장치 제어기는 초기화 동작 시에 상기 외부 장치로부터 수신되는 어드레스 및 데이터를 상기 스크램블 테이블로서 저장하도록 구성되고,
    상기 장치 제어기는 초기화 동작 이후에 상기 외부 장치로부터 수신되는 어드레스에 따라 상기 스크램블 테이블로부터 상기 유효 패턴을 선택하도록 구성되는 스토리지 장치.
  10. 불휘발성 메모리들; 그리고
    외부 장치로부터 수신되는 커맨드 및 어드레스에 따라 상기 외부 장치로부터 수신되는 데이터를 내부 RAM에 저장하고, 상기 내부 RAM에 저장된 데이터에 따라 상기 불휘발성 메모리들을 제어하도록 구성되는 장치 제어기를 포함하고,
    상기 내부 RAM에 저장된 데이터는 페이즈 비트들을 포함하고,
    상기 장치 제어기는, 상기 내부 RAM에 저장된 데이터 중 페이즈 비트들을 디스크램블하고, 상기 디스크램블된 페이즈 비트들이 유효한 패턴을 가질 때, 상기 내부 RAM에 저장된 데이터를 디스크램블하도록 구성되는 스토리지 장치.
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