KR20160050138A - 복수의 불휘발성 메모리 칩들을 포함하는 스토리지 장치 - Google Patents

복수의 불휘발성 메모리 칩들을 포함하는 스토리지 장치 Download PDF

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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 제1 불휘발성 메모리 그룹, 제2 불휘발성 메모리 그룹, 복수의 입출력 라인들을 및 적어도 하나의 제어 라인을 통해 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹과 공통으로 연결되는 메모리 컨트롤러, 그리고 적어도 하나의 제어 라인 및 복수의 칩 인에이블 라인들을 통해 메모리 컨트롤러와 연결되고 복수의 제1 칩 인에이블 라인들을 통해 제1 불휘발성 메모리 그룹과 연결되고 그리고 복수의 제2 칩 인에이블 라인들을 통해 제2 불휘발성 메모리 그룹과 연결되는 그룹 선택 회로고 구성된다.

Description

복수의 불휘발성 메모리 칩들을 포함하는 스토리지 장치{STORAGE DEVICE INCLUDING A PLURALITY OF NONVOLATILE MEMORY CHIPS}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 복수의 불휘발성 메모리 칩들을 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 컴퓨터, 스마트폰, 스마트패드와 같은 컴퓨팅 장치들이 폭 넓게 사용되고 있다. 컴퓨팅 장치들의 기능이 고도화되면서, 컴퓨팅 장치들에서 구동되는 응용 프로그램들 및 컴퓨팅 장치에서 사용되는 콘텐츠의 용량이 급격하게 증가하고 있다. 응용 프로그램들 및 콘텐츠의 고용량화를 커버하기 위하여, 스토리지 장치의 고용량화가 요구되고 있다. 그러나, 스토리지 장치의 고용량화를 저해하는 다양한 문제점들이 존재하며, 특히 물리적 한계에 의해 스토리지 장치의 고용량화가 어려운 경우가 존재한다.
본 발명의 목적은, 낮은 제조 비용, 낮은 복잡도 및 적은 사이즈를 갖는 고용량 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 제1 불휘발성 메모리 칩들을 포함하는 제1 불휘발성 메모리 그룹; 복수의 제2 불휘발성 메모리 칩들을 포함하는 제2 불휘발성 메모리 그룹; 복수의 입출력 라인들을 및 적어도 하나의 제어 라인을 통해 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹과 공통으로 연결되는 메모리 컨트롤러; 그리고 상기 적어도 하나의 제어 라인 및 복수의 칩 인에이블 라인들을 통해 상기 메모리 컨트롤러와 연결되고, 복수의 제1 칩 인에이블 라인들을 통해 상기 제1 불휘발성 메모리 그룹과 연결되고, 그리고 복수의 제2 칩 인에이블 라인들을 통해 상기 제2 불휘발성 메모리 그룹과 연결되는 그룹 선택 회로를 포함하고, 상기 그룹 선택 회로는 상기 적어도 하나의 제어 라인을 통해 수신되는 제어 신호에 응답하여, 상기 복수의 칩 인에이블 라인들을 통해 전송되는 칩 인에이블 신호들을 상기 복수의 제1 칩 인에이블 라인들 및 상기 복수의 제2 칩 인에이블 라인들 중 선택된 라인들을 통해 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 선택된 그룹에 전달한다.
실시 예로서, 상기 메모리 컨트롤러가 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹을 액세스할 때, 상기 메모리 컨트롤러는 제1 패턴에 따라 상기 적어도 하나의 제어 라인을 구동하고, 상기 메모리 컨트롤러가 상기 그룹 선택 회로를 제어할 때, 상기 메모리 컨트롤러는 상기 제1 패턴과 다른 제2 패턴에 따라 상기 적어도 하나의 제어 라인을 구동한다.
실시 예로서, 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹은 상기 적어도 하나의 제어 라인이 상기 제2 패턴에 따라 구동될 때, 상기 적어도 하나의 제어 라인의 신호를 무시한다.
실시 예로서, 상기 적어도 하나의 제어 라인은 커맨드 래치 인에이블 신호가 전송되는 커맨드 래치 인에이블 라인 및 어드레스 래치 인에이블 신호가 전송되는 어드레스 래치 인에이블 라인을 포함한다.
실시 예로서, 상기 메모리 컨트롤러가 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹을 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호 중 하나의 신호만을 활성화한다.
실시 예로서, 상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호 모두를 활성화한다.
실시 예로서, 상기 적어도 하나의 제어 라인은 쓰기 인에이블 신호가 전송되는 쓰기 인에이블 라인을 더 포함하고, 상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 모두 활성 상태로 구동하고, 상기 쓰기 인에이블 신호에 동기되어 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키는 정보를 상기 복수의 칩 인에이블 라인들을 통해 출력한다.
실시 예로서, 상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 모두 활성 상태로 구동하고, 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 동시에 활성화되는 것에 동기되어 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키는 정보를 상기 복수의 칩 인에이블 라인들을 통해 출력한다.
실시 예로서, 상기 적어도 하나의 제어 라인은 클럭 신호가 전송되는 클럭 라인을 더 포함하고, 상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 상기 클럭 신호의 하나의 사이클 내에서 모두 활성 상태로 구동하고, 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키도록 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 상기 하나의 사이클 내에서 활성화되는 듀티비(duty ratio)를 조절한다.
실시 예로서, 상기 적어도 하나의 제어 라인은 클럭 신호가 전송되는 클럭 라인을 더 포함하고, 상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 상기 클럭 신호의 하나의 사이클 내에서 모두 활성 상태로 구동하고, 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키도록 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 상기 하나의 사이클 내에서 활성화되는 타이밍을 조절한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹을 액세스할 때마다, 상기 그룹 선택 회로가 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 액세스 대상인 그룹을 선택하도록 상기 그룹 선택 회로를 제어한다.
실시 예로서, 상기 메모리 컨트롤러는, 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 상기 그룹 선택 회로에 의해 선택된 그룹이 액세스 대상과 다를 때에, 상기 그룹 선택 회로가 상기 액세스 대상인 그룹을 선택하도록 상기 그룹 선택 회로를 제어한다.
실시 예로서, 복수의 제3 불휘발성 메모리 칩들을 포함하는 제3 불휘발성 메모리 그룹을 더 포함하고, 상기 메모리 컨트롤러는 상기 복수의 입출력 라인들 및 상기 적어도 하나의 제어 라인을 통해 상기 제3 불휘발성 메모리 그룹에 더 연결되고, 상기 그룹 선택 회로는 복수의 제3 칩 인에이블 라인들을 통해 상기 제3 불휘발성 메모리 그룹에 더 연결되고, 상기 복수의 칩 인에이블 신호들을 상기 복수의 제1 칩 인에이블 라인들, 상기 복수의 제2 칩 인에이블 라인들, 그리고 상기 복수의 제3 칩 인에이블 라인들 중 선택된 라인들에 연결한다.
실시 예로서, 복수의 제3 불휘발성 메모리 칩들을 포함하는 제3 불휘발성 메모리 그룹; 복수의 제4 불휘발성 메모리 칩들을 포함하는 제4 불휘발성 메모리 그룹; 그리고 적어도 하나의 제2 제어 라인 및 복수의 제3 칩 인에이블 라인들을 통해 상기 메모리 컨트롤러와 연결되고, 복수의 제4 칩 인에이블 라인들을 통해 상기 제3 불휘발성 메모리 그룹과 연결되고, 그리고 복수의 제5 칩 인에이블 라인들을 통해 상기 제4 불휘발성 메모리 그룹과 연결되는 제2 그룹 선택 회로를 더 포함하고, 상기 메모리 컨트롤러는 복수의 제2 입출력 라인들을 및 상기 적어도 하나의 제2 제어 라인을 통해 상기 제3 불휘발성 메모리 그룹 및 상기 제4 불휘발성 메모리 그룹과 공통으로 연결되고, 상기 제2 그룹 선택 회로는 상기 적어도 하나의 제2 제어 라인을 통해 수신되는 제2 제어 신호에 응답하여, 상기 복수의 제3 칩 인에이블 라인들을 통해 전송되는 제2 칩 인에이블 신호들을 상기 복수의 제4 칩 인에이블 라인들 및 상기 복수의 제5 칩 인에이블 라인들 중 선택된 라인들을 통해 상기 제3 불휘발성 메모리 그룹 및 상기 제4 불휘발성 메모리 그룹 중 선택된 그룹에 전달된다.
실시 예로서, 상기 복수의 칩 인에이블 신호들은, 상기 선택된 그룹의 불휘발성 메모리 칩들 중 하나의 칩을 선택한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 입출력 라인들을 통해 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹과 데이터를 교환한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 입출력 라인들을 통해 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹으로 커맨드 및 어드레스를 전송한다.
실시 예로서, 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 각각은 기판 위에서 행들 및 열들을 따라 배치된 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판 위에서 상기 기판과 수직한 방향으로 순차적으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 스트링 선택 트랜지스터를 포함한다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 복수의 제1 불휘발성 메모리 칩들; 복수의 제2 불휘발성 메모리 칩들; 복수의 입출력 라인들을 통해 상기 제1 불휘발성 메모리 칩들 및 상기 제2 불휘발성 메모리 칩들과 공통으로 연결되는 메모리 컨트롤러; 그리고 복수의 칩 인에이블 라인들을 통해 상기 메모리 컨트롤러와 연결되는 그룹 선택 회로를 포함하고, 상기 메모리 컨트롤러의 제어에 따라, 상기 그룹 선택 회로는 상기 복수의 칩 인에이블 라인들을 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중 선택된 메모리 칩들에 전기적으로 연결하고, 상기 메모리 컨트롤러는 상기 복수의 입출력 라인들을 통해 상기 선택된 메모리 칩들과 통신한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 메모리 컨트롤러, 상기 그룹 선택 회로, 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들에 공통으로 연결되는 적어도 하나의 제어 라인을 통해 상기 그룹 선택 회로를 제어한다.
본 발명의 실시 예들에 따르면, 메모리 컨트롤러로부터 출력되는 칩 인에이블 신호들은 그룹 선택 회로에 의해 복수의 불휘발성 메모리 그룹들 중 하나의 그룹으로 전달된다. 따라서, 메모리 컨트롤러의 설계 변경 및 사이즈 증가 없이, 메모리 컨트롤러가 액세스하는 불휘발성 메모리 칩들의 수가 증가된다. 즉, 낮은 제조 비용, 낮은 복잡도 및 적은 사이즈의 고용량 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 메모리 컨트롤러가 불휘발성 메모리 칩과 통신할 때에 전송되는 신호들을 보여주는 타이밍도이다.
도 4는 그룹 선택 회로의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제1 예를 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제2 예를 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제3 예를 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제4 예를 보여주는 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제5 예를 보여주는 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제6 예를 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법의 다른 예를 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 13은 본 발명의 제2 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 16은 본 발명의 시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 17은 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K), 메모리 컨트롤러(120), RAM (130), 그리고 제1 내지 제K 그룹 선택 회로들(140_1~140_K)을 포함한다.
불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K) 각각은 복수의 메모리 칩들(또는 복수의 메모리 다이들)을 포함한다. 예를 들어, 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K) 각각은 N 개(N은 1보다 큰 양의 정수)의 불휘발성 메모리 칩들을 포함할 수 있다. 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K) 각각의 메모리 칩들은 동일한 구조들을 가질 수 있다. 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)은 동일한 구조들을 가질 수 있다. 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)은 플래시 메모리, PRAM (Phase Change RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM), RRAM (Resistive RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)와 통신할 수 있다. 메모리 컨트롤러(120)는 RAM (130)과 통신할 수 있다. 메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 데이터를 수신하고, 수신된 데이터를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 데이터를 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)로부터 데이터를 읽고, 읽어진 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 데이터로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)에 기입할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)을 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
메모리 컨트롤러(120)는 제1 내지 제K 채널들(CH_1~CH_K)을 통해, 제1 내지 제K 그룹 선택 회로들(140_1~140_K) 및 불휘발성 메모리 그룹들(110_1a~110_1K, 110_2a~110_2K)과 통신할 수 있다. 각 채널에서, 메모리 컨트롤러(120)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 통신되는 제1 내지 제N 칩 인에이블 라인들, 제1 제어 신호들(CTRL1)이 전송되는 제1 제어 라인들, 제2 제어 신호들(CTRL2)이 전송되는 제2 제어 라인들, 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])이 전송되는 제1 내지 제M 입출력 라인들에 연결된다.
각 채널(CH)에서, 제1 내지 제N 칩 인에이블 라인들은 메모리 컨트롤러(120)와 그룹 선택 회로(140) 사이에 제공될 수 있다. 제1 내지 제N 칩 인에이블 라인들 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])의 수(예를 들어, N)는, 각 불휘발성 메모리 그룹에 제공되는 불휘발성 메모리 칩들의 수와 동일할 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1])은 각 불휘발성 메모리 그룹의 불휘발성 메모리 칩들 중 액세스 대상인 하나의 불휘발성 메모리 칩을 가리킬 수 있다.
각 채널(CH)에서, 제1 내지 제M 입출력 라인들은 메모리 컨트롤러(120) 및 불휘발성 메모리 그룹들(110_a, 110_b) 사이에 제공될 수 있다. 제1 내지 제M 입출력 라인들은 각 채널에 속한 불휘발성 메모리 그룹들(110_a, 110_b)에 공통으로 연결될 수 있다. 각 채널(CH)에서, 제1 내지 제M 입출력 신호들(DQ[M:1])로서, 메모리 컨트롤러(120)는 불휘발성 메모리 그룹들(110_a, 110_b)로 커맨드 및 어드레스를 전송할 수 있다. 각 채널(CH)에서, 제1 내지 제M 입출력 신호들(DQ[M:1])로서, 메모리 컨트롤러(120)는 불휘발성 메모리 그룹들(110_a, 110_b)과 데이터를 교환할 수 있다.
각 채널(CH)에서 메모리 컨트롤러(120)는, 제1 내지 제M 입출력 라인들을 통해 전송되는 제1 내지 제M 입출력 신호들(DQ[M:1])이 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 제1 내지 제M 입출력 신호들(DQ[M:1])이 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되며 커맨드 또는 어드레스를 래치하는 타이밍을 가리키는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 데이터의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS), 불휘발성 메모리 칩이 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 읽기 시에 불휘발성 메모리 칩에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 제1 제어 신호(CTRL1) 및 제2 제어 신호(CTRL2)로 통신할 수 있다.
커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 데이터 스트로브 신호(DQS), 레디 및 비지 신호(R/nB)는 각각 커맨드 래치 인에이블 라인, 어드레스 래치 인에이블 라인, 읽기 인에이블 라인, 쓰기 인에이블 라인, 쓰기 방지 라인, 데이터 스트로브 라인, 레디 및 비지 라인을 통해 전송될 수 있다.
예를 들어, 각 채널(CH)에서, 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 데이터 스트로브 신호(DQS), 레디 및 비지 신호(R/nB) 중 일부는 제1 제어 신호들(CTRL1)로 사용되고, 나머지 일부는 제2 제어 신호들(CTRL2)로 사용될 수 있다. 예를 들어, 메모리 컨트롤러(120)로부터 출력되는 신호들이 제1 제어 신호들(CTRL2)로 사용될 수 있다.
각 채널(CH)에서, 제1 제어 신호(CTRL1)로 사용되는 신호들의 라인들은 메모리 컨트롤러(120), 그룹 선택 회로(140) 및 불휘발성 메모리 그룹들(110_a, 110_b)에 연결될 수 있다. 각 채널(CH)에서, 제1 제어 신호(CTRL1)로 사용되는 신호들의 라인들은 불휘발성 메모리 그룹들(110_a, 110_b)에 공통으로 연결될 수 있다.
각 채널(CH)에서, 제2 제어 신호(CTRL2)로 사용되는 신호들의 라인들은 메모리 컨트롤러(120) 및 불휘발성 메모리 그룹들(110_a, 110_b) 사이에 제공될 수 있다. 각 채널(CH)에서, 제2 제어 신호(CTRL2)로 사용되는 신호들의 라인들은 불휘발성 메모리 그룹들(110_a, 110_b)에 공통으로 연결될 수 있다.
각 채널(CH)에서, 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 제1 내지 제N 칩 인에이블 라인들을 통해 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 수신한다. 각 채널(CH)에서, 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 제1 제어 라인들을 통해 제1 제어 신호들(CTRL1)을 수신한다. 각 채널(CH)에서, 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 응답하여, 그룹 선택 회로(140)는 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹을 선택할 수 있다.
각 채널(CH)에서, 그룹 선택 회로(140)는 제1 내지 제N 칩 인에이블 신호들(CE1[N:1])이 전송되는 제1 내지 제N 칩 인에이블 라인들을 통해 불휘발성 메모리 그룹(110_a)과 연결되고, 제1 내지 제N 칩 인에이블 신호들(CE2[N:1])이 전송되는 제1 내지 제N 칩 인에이블 라인들을 통해 불휘발성 메모리 그룹(110_b)과 연결된다. 메모리 컨트롤러(120)로부터 전송되는 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 응답하여, 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 전송되는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹(110_a)의 제1 내지 제N 칩 인에이블 라인들 또는 불휘발성 메모리 그룹(110_b)의 제1 내지 제N 칩 인에이블 라인들로 전달한다. 예를 들어, 각 채널(CH)에서, 메모리 컨트롤러(120)로부터 전송되는 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 응답하여, 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 전송되는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 선택된 불휘발성 메모리 그룹의 메모리 칩들로 전달한다.
요약하면, 특정한 채널에 속한 특정한 불휘발성 메모리 칩을 액세스할 때, 메모리 컨트롤러(120)는 복수의 채널들(CH_1~CH_K) 중 액세스 대상인 채널을 선택할 수 있다. 선택된 채널에서, 메모리 컨트롤러(120)는 그룹 선택 회로(140)를 제어하여, 복수의 불휘발성 메모리 그룹들 중 액세스 대상인 불휘발성 메모리 그룹을 선택할 수 있다. 메모리 컨트롤러(120)는 선택된 채널을 통해 제1 내지 제N 칩 인에이블 신호들(CE[N:1]), 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 통신할 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1])은 선택된 채널의 선택된 불휘발성 메모리 그룹으로 전달된다. 선택된 채널의 선택된 불휘발성 메모리 그룹에서, 복수의 불휘발성 메모리 칩들 중 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 가리키는 불휘발성 메모리 칩이 활성화된다.
예를 들어, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])은 선택된 불휘발성 메모리 그룹의 불휘발성 메모리 칩들에 각각 전달될 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 활성화된 칩 인에이블 신호를 수신한 불휘발성 메모리 칩이 활성화될 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 비활성화된 칩 인에이블 신호들을 수신한 불휘발성 메모리 칩들은 비활성 상태를 유지할 수 있다.
활성화된 불휘발성 메모리 칩은 선택된 채널을 통해 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 통신한다. 즉, 메모리 컨트롤러(120)는 복수의 채널들(CH_1~CH_K)의 복수의 불휘발성 메모리 그룹들(110_1a~110_Ka, 110_1b~110_Kb)의 복수의 불휘발성 메모리 칩들 중 선택된 채널의 선택된 불휘발성 메모리 그룹의 선택된 불휘발성 메모리 칩과 통신할 수 있다.
종래의 경우, 메모리 컨트롤러(120)는 복수의 불휘발성 메모리 칩들에 칩 인에이블 신호들을 직접 전달하도록 구성되었다. 그러나, 메모리 컨트롤러(120)의 사이즈의 제한, 그리고 메모리 컨트롤러(120)와 연결되는 배선들의 제한으로 인해, 메모리 컨트롤러(120)에 연결되는 칩 인에이블 라인들의 수는 한정되어 있다. 본 발명의 실시 예에 따르면, 메모리 컨트롤러(120)로부터 출력되는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])은 그룹 선택 회로(140)에 의해 라우팅되어, 선택된 불휘발성 메모리 그룹으로 전달된다. 따라서, 메모리 컨트롤러(120)에 칩 인에이블 라인들을 추가로 배치하지 않아도, 메모리 컨트롤러(120)와 통신하는 불휘발성 메모리 칩들의 수가 증가된다. 따라서, 메모리 컨트롤러(120)의 설계 변경 및 사이즈 증가 없이, 메모리 컨트롤러(120)가 액세스하는 불휘발성 메모리 칩들의 수가 증가되므로, 낮은 제조 비용, 낮은 복잡도 및 적은 사이즈의 고용량 스토리지 장치(100)가 제공된다
예시적으로, 각 불휘발성 메모리 그룹(110)은 하나의 불휘발성 메모리 패키지로 형성될 수 있다. 메모리 컨트롤러(120)는 메모리 컨트롤러 패키지로 형성되고, RAM (130)은 RAM 패키지로 형성될 수 있다. 각 그룹 선택 회로(140)는 그룹 선택 패키지로 형성될 수 있다. 예를 들어, 각 그룹 선택 회로(140)는 CPLD (Complex Programmable Logic Device), FPGA (Field Programmable Gate Array)와 같은 프로그램 가능한 범용 패키지로 제공될 수 있다. 각 그룹 선택 회로(140)는 ASIC (Application Specific Integrated Circuit)과 같은 주문형 패키지로 제공될 수 있다. 다른 예로서, 각 그룹 선택 회로(140)는 인쇄 회로 기판(PCB)에 배치 가능한 개별 부품들(discrete components)의 조합으로 제공될 수 있다.
다른 예로서, 하나의 채널(CH)에 속한 불휘발성 메모리 그룹들(110_a, 110_b)은 그룹 선택 회로(140)와 함께 하나의 패키지로 형성될 수 있다. 그룹 선택 회로(140)는 반도체 칩으로 제공될 수 있다.
도 1에서, 스토리지 장치(100)의 채널들의 수, 각 채널의 불휘발성 메모리 그룹들의 수, 그리고 각 불휘발성 메모리 그룹의 불휘발성 메모리 칩들의 수는 예시적인 것이며, 본 발명을 한정하지 않는다. 예를 들어, 스토리지 장치(100)의 채널들의 수, 각 채널의 불휘발성 메모리 그룹들의 수, 그리고 각 불휘발성 메모리 그룹의 불휘발성 메모리 칩들의 수는 다양하게 응용 및 변경될 수 있다.
또한, 도 1에서, 하나의 채널에 하나의 그룹 선택 회로가 구비되는 것으로 도시되어 있으나, 본 발명은 한정되지 않는다. 예를 들어, 두 개의 채널들에 하나의 그룹 선택 회로가 제공될 수 있고, 또는 네 개의 채널들에 하나의 그룹 선택 회로가 제공될 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 스토리지 장치(100)는 복수의 불휘발성 메모리 그룹들 중에서 칩 인에이블 신호들(CE[N:1])을 전송할 불휘발성 메모리 그룹을 선택한다. 예를 들어, 메모리 컨트롤러(120)는 액세스 대상인 채널(CH)을 선택할 수 있다. 선택된 채널(CH)에서, 메모리 컨트롤러(120)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 또는 제1 제어 신호들(CTRL1)을 이용하여 그룹 선택 회로(140)를 제어하여, 선택된 채널(CH)의 불휘발성 메모리 그룹들(110_a, 110_b) 중 액세스 대상인 불휘발성 메모리 그룹을 선택할 수 있다.
S120 단계에서, 스토리지 장치(100)는 비선택된 불휘발성 메모리 그룹을 제외하고, 선택된 불휘발성 메모리 그룹으로 칩 인에이블 신호들(CE[N:1])을 전송한다. 메모리 컨트롤러(120)는 선택된 채널(CH)의 제1 내지 제N 칩 인에이블 라인들을 통해 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 출력할 수 있다. 선택된 채널(CH)의 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 출력된 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 비선택된 불휘발성 메모리 그룹에 전달하지 않고, 선택된 불휘발성 메모리 그룹에만 전달할 수 있다. 선택된 불휘발성 메모리 그룹의 불휘발성 메모리 칩들 중 제1 내지 제N 칩 인에이블 신호(CE[N:1])가 가리키는 불휘발성 메모리 칩은 활성화되고, 나머지 불휘발성 메모리 칩들, 즉 선택된 불휘발성 메모리 그룹에서 제1 내지 제N 칩 인에이블 신호(CE[N:1])가 가리키지 않는 불휘발성 메모리 칩들 및 비선택된 불휘발성 메모리 그룹의 불휘발성 메모리 칩들은 활성화되지 않는다.
S130 단계에서, 스토리지 장치(100)는 커맨드(CMD)를 전송한다. 메모리 컨트롤러(120)는 선택된 채널(CH)의 제1 제어 라인들, 제2 제어 라인들, 그리고 제1 내지 제M 입출력 라인들을 통해, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 전송할 수 있다. 선택된 채널(CH)에서, 선택된 불휘발성 메모리 그룹의 활성화된 불휘발성 메모리 칩은 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])에 따라 커맨드(CMD)를 수신할 수 있다. 선택된 채널(CH)에서, 활성화되지 않은 불휘발성 메모리 칩들은 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 무시할 수 있다.
도 3은 메모리 컨트롤러(120)가 불휘발성 메모리 칩과 통신할 때에 전송되는 신호들을 보여주는 타이밍도이다. 예시적으로, 복수의 채널들(CH_1~CH_K) 중 선택된 채널에서 전송되는 신호들의 예가 도 3에 도시된다.
도 3을 참조하면, 메모리 컨트롤러(120)는 그룹 선택 페이즈, 커맨드 입력 페이즈, 어드레스 입력 페이즈, 그리고 데이터 통신 페이즈에 따라 신호들을 제어할 수 있다.
그룹 선택 페이즈에서, 메모리 컨트롤러(120)는 복수의 불휘발성 메모리 그룹들(110_a, 110_b) 중 액세스 대상인 불휘발성 메모리 그룹이 선택되도록, 제1 제어 신호(CTRL1) 및 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 구동한다. 그룹 선택 페이즈가 선택되면, 선택된 채널의 불휘발성 메모리 그룹들(110_a, 110_b) 중 메모리 컨트롤러(120)와 통신하는 불휘발성 메모리 그룹이 선택된다.
불휘발성 메모리 그룹이 선택되면, 메모리 컨트롤러(120)는 선택된 불휘발성 메모리 그룹의 불휘발성 메모리 칩들 중 액세스 대상인 불휘발성 메모리 칩이 활성화되도록 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 구동한다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1])은 그룹 선택 회로(140)를 통해 선택된 불휘발성 메모리 그룹으로 전달된다.
커맨드 입력 페이즈에서, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩으로 전달될 커맨드(CMD)에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 제어한다. 예시적으로, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩의 표준 또는 스펙(specification)에 의해 정의된 패턴 또는 방법에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 제어할 수 있다. 활성화된 불휘발성 메모리 칩은 표준 또는 스펙에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])로부터 커맨드(CMD)를 추출할 수 있다. 예를 들어, 커맨드 입력 페이즈에서, 활성화된 불휘발성 메모리 칩의 표준 또는 스펙에 정의된 다양한 커맨드들(예를 들어, 읽기, 쓰기, 소거 커맨드 등)이 전송될 수 있다.
어드레스 입력 페이즈에서, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩으로 전달될 어드레스(ADDR)에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 제어한다. 예시적으로, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩의 표준 또는 스펙에 의해 정의된 패턴 또는 방법에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 제어할 수 있다. 활성화된 불휘발성 메모리 칩은 표준 또는 스펙에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])로부터 어드레스(ADDR)를 추출할 수 있다.
데이터 통신 페이즈에서, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩으로 전달된 데이터(DATA)에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 제어한다. 예시적으로, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩의 표준 또는 스펙에 의해 정의된 패턴 또는 방법에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 제어할 수 있다. 메모리 컨트롤러(120) 및 활성화된 불휘발성 메모리 칩은 표준 또는 스펙에 따라, 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 이용하여 데이터(DATA)를 통신할 수 있다.
도 3을 참조하여 설명된 바와 같이, 불휘발성 메모리 칩에 커맨드(CMD)를 입력할 때에 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 제어하는 패턴 또는 방법은 표준 또는 스펙에 의해 정의된다. 불휘발성 메모리 칩에 어드레스(ADDR)를 입력할 때에 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 제어하는 패턴 또는 방법은 표준 또는 스펙에 의해 정의된다. 또한, 불휘발성 메모리 칩과 데이터(DATA)를 교환할 때에 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 제어하는 패턴 또는 방법은 표준 또는 스펙에 의해 정의된다. 활성화된 불휘발성 메모리 칩과의 통신에 연관된 표준 또는 스펙에 정의되지 않은 패턴 또는 방법으로 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 구동될 때에, 활성화된 불휘발성 메모리 칩은 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 무시하도록 구성된다.
그룹 선택 페이즈에서, 메모리 컨트롤러(120)는 활성화된 불휘발성 메모리 칩과의 통신에 연관된 표준 또는 스펙에 정의되지 않은 패턴 또는 방법으로 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 구동할 수 있다. 그룹 선택 회로(140)는 활성화된 불휘발성 메모리 칩과의 통신에 연관된 표준 또는 스펙에 정의되지 않은 패턴 또는 방법으로 구동되는 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 응답하여, 불휘발성 메모리 그룹들(110_a, 110_b) 중 액세스 대상인 불휘발성 메모리 그룹을 선택하도록 구성될 수 있다. 그룹 선택 회로(140)는 활성화된 불휘발성 메모리 칩과의 통신에 연관된 표준 또는 스펙에 정의된 패턴 또는 방법으로 구동되는 제1 제어 신호들(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 무시하도록 구성될 수 있다. 상술된 바와 같이 메모리 컨트롤러(120) 및 그룹 선택 회로(140)가 동작하면, 불휘발성 메모리 칩들에 영향을 주지 않고 그룹 선택 페이즈가 수행될 수 있다.
도 4는 그룹 선택 회로(140)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 4를 참조하면, S210 단계에서, 그룹 선택 회로(140)는 제1 제어 신호(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 수신한다.
S220 단계에서, 그룹 선택 회로(140)는 수신된 제1 제어 신호(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 미리 정해진 패턴에 대응하는지 판별한다. 예를 들어, 미리 정해진 패턴은 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 불휘발성 메모리 그룹을 선택하도록 정해진 패턴일 수 있다.
수신된 제1 제어 신호(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 미리 정해진 패턴에 대응하지 않으면, 수신된 제1 제어 신호(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])은 무시된다. 수신된 제1 제어 신호(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 미리 정해진 패턴에 대응하면, S230 단계에서, 그룹 선택 회로(140)는 불휘발성 메모리 그룹들(110_a, 110_b) 중 제1 제어 신호(CTRL1) 또는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 의해 지정된 불휘발성 메모리 그룹을 선택할 수 있다. 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 수신되는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 선택된 불휘발성 메모리 그룹으로 라우트되도록, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])의 경로들을 설정할 수 있다.
도 5는 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제1 예를 보여주는 타이밍도이다. 도 1 및 도 5를 참조하면, 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 그리고 쓰기 인에이블 신호(nWE)가 제1 제어 신호들(CTRL1)로 사용될 수 있다.
커맨드 래치 인에이블 신호(CLE)는 커맨드 입력 페이즈에서 활성화되고, 어드레스 래치 인에이블 신호(ALE)는 어드레스 입력 페이즈에서 활성화된다. 커맨드 입력 페이즈, 어드레스 입력 페이즈, 데이터 통신 페이즈와 같이, 불휘발성 메모리 칩의 표준 또는 스펙에서, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 동시에 활성화되는 상황은 정의되지 않는다. 즉, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 동시에 활성화될 때, 불휘발성 메모리 칩은 입력되는 신호들을 무시할 수 있다.
커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 동시에 활성화된 상태에서, 쓰기 인에이블 신호(nWE)가 천이할 때, 그룹 선택 회로(140)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 참조할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)의 상승 에지(edge)에 동기되어, 그룹 선택 회로(140)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])로부터 선택 정보(SI)를 추출할 수 있다. 반대로, 그룹 선택 회로(140)를 통해 불휘발성 메모리 그룹을 선택할 때, 메모리 컨트롤러(120)는 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 모두 활성화시킨 상태에서, 쓰기 인에이블 신호(nWE)를 토글할 수 있다. 메모리 컨트롤러(120)는 쓰기 인에이블 신호(nWE)의 토글 타이밍에 따라, 선택 정보(S1)를 제1 내지 제N 칩 인에이블 신호(CE[N:1])를 통해 출력할 수 있다.
제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 따라, 그룹 선택 회로(140)는 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹을 선택할 수 있다. 예를 들어, 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 수신되는 제1 내지 제N 칩 인에이블 라인들을 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹으로 라우팅, 예를 들어, 전기적으로 연결할 수 있다.
예를 들어, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 모두 비활성 상태(또는 활성 상태)일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 적어도 하나의 신호가 활성 상태(또는 비활성 상태)일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_b)을 선택할 수 있다.
다른 예로서, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])의 패턴에 따라, 그룹 선택 회로(140)는 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹을 선택할 수 있다. 예를 들어, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 제1 신호들이 활성 상태이고 제2 신호들이 비활성 상태일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 제3 신호들이 활성 상태이고 제4 신호들이 비활성 상태일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_b)을 선택할 수 있다.
도 6은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제2 예를 보여주는 타이밍도이다. 도 1 및 도 6을 참조하면, 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 그리고 쓰기 인에이블 신호(nWE)가 제1 제어 신호들(CTRL1)로 사용될 수 있다.
도 5의 예와 비교하면, 선택 정보(SI)가 두 차례에 걸쳐 메모리 컨트롤러(120)로부터 그룹 선택 회로(140)로 전달된다. 예를 들어, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 첫 번째로 활성화되고, 쓰기 인에이블 신호(nWE)가 첫 번째로 토글될 때, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 통해 선택 정보(SI)가 첫 번째로 전달될 수 있다. 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 두 번째로 활성화되고, 쓰기 인에이블 신호(nWE)가 두 번째로 토글될 때, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 통해 선택 정보(SI)가 두 번째로 전달될 수 있다.
예시적으로, 하나의 채널에 연결된 불휘발성 메모리 그룹들의 수가 증가할 때, 도 6에 도시된 방법에 따라 선택 정보(SI)가 확장될 수 있다.
도 6에서, 쓰기 인에이블 신호(nWE)가 두 번 토글되는 동안, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE) 또한 활성화와 비활성화를 반복하는 것으로 도시되어 있다. 그러나, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 활성화된 상태를 유지하는 동안, 쓰기 인에이블 신호(nWE)가 두 번 토글될 수 있다.
도 7은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제3 예를 보여주는 타이밍도이다. 도 1 및 도 7을 참조하면, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 제1 제어 신호들(CTRL1)로 사용될 수 있다.
커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 동시에 활성화되는 타이밍에, 그룹 선택 회로(140)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 참조할 수 있다. 예를 들어, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)의 상승 에지(edge)에 동기되어, 그룹 선택 회로(140)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])로부터 선택 정보(SI)를 추출할 수 있다. 반대로, 그룹 선택 회로(140)를 통해 불휘발성 메모리 그룹을 선택할 때, 메모리 컨트롤러(120)는 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 모두 활성화시키는 타이밍에 따라, 선택 정보(S1)를 제1 내지 제N 칩 인에이블 신호(CE[N:1])를 통해 출력할 수 있다.
제1 내지 제N 칩 인에이블 신호들(CE[N:1])에 기반하여, 그룹 선택 회로(140)는 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹을 선택할 수 있다. 예를 들어, 그룹 선택 회로(140)는 메모리 컨트롤러(120)로부터 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 수신되는 제1 내지 제N 칩 인에이블 라인들을 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹으로 라우팅, 예를 들어, 전기적으로 연결할 수 있다.
예를 들어, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])이 모두 비활성 상태(또는 활성 상태)일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 적어도 하나의 신호가 활성 상태(또는 비활성 상태)일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_b)을 선택할 수 있다.
다른 예로서, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])의 패턴에 따라, 그룹 선택 회로(140)는 불휘발성 메모리 그룹들(110_a, 110_b) 중 하나의 그룹을 선택할 수 있다. 예를 들어, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 제1 신호들이 활성 상태이고 제2 신호들이 비활성 상태일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다. 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 제3 신호들이 활성 상태이고 제4 신호들이 비활성 상태일 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_b)을 선택할 수 있다.
도 8은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제4 예를 보여주는 타이밍도이다. 도 1 및 도 8을 참조하면, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 제1 제어 신호들(CTRL1)로 사용될 수 있다.
도 7의 예와 비교하면, 선택 정보(SI)가 두 차례에 걸쳐 메모리 컨트롤러(120)로부터 그룹 선택 회로(140)로 전달된다. 예를 들어, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 첫 번째로 동시에 활성화될 때, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 통해 선택 정보(SI)가 첫 번째로 전달될 수 있다. 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 두 번째로 동시에 활성화될 때, 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 통해 선택 정보(SI)가 두 번째로 전달될 수 있다.
예시적으로, 하나의 채널에 연결된 불휘발성 메모리 그룹들의 수가 증가할 때, 도 8에 도시된 방법에 따라 선택 정보(SI)가 확장될 수 있다.
도 9는 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제5 예를 보여주는 타이밍도이다. 도 1 및 도 9를 참조하면, 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 그리고 클럭(CLK)이 제1 제어 신호들(CTRL1)로 사용될 수 있다.
예를 들어, 메모리 컨트롤러(120) 및 불휘발성 메모리 칩들은 데이터 스트로브 신호(DQS) 대신에 클럭(CLK)을 교환하도록 구성될 수 있다. 이 경우, 메모리 컨트롤러(120)는 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 그리고 클럭(CLK)을 제1 제어 신호들(CTRL1)로 제공할 수 있다.
클럭(CLK)의 하나의 사이클 내에서 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 동시에 활성화되고 비활성화될 때, 그룹 선택 회로(140)는 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)에 기반하여 불휘발성 메모리 그룹을 선택할 수 있다. 즉, 그룹 선택 회로(140)는 클럭(CLK)의 하나의 사이클 동안에 활성화 및 비활성화되는 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)로부터 선택 정보(SI)를 추출할 수 있다. 메모리 컨트롤러(120)는 클럭(CLK)의 하나의 사이클 동안에 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 활성화 및 비활성화함으로써 선택 정보(SI)를 전송할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)의 듀티비(duty ratio)가 제1 값을 가질 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다. 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)의 듀티비(duty ratio)가 제2 값을 가질 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_b)을 선택할 수 있다.
다른 예로서, 클럭(CLK)의 하나의 사이클 내에서 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 활성화되는 타이밍이 제1 값만큼 지연될 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다. 클럭(CLK)의 하나의 사이클 내에서 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 활성화되는 타이밍이 제2 값만큼 지연될 때, 그룹 선택 회로(140)는 불휘발성 메모리 그룹(110_a)을 선택할 수 있다.
그룹 선택 회로(140)는 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 선택된 불휘발성 메모리 그룹으로 전달할 수 있다.
도 10은 본 발명의 실시 예에 따른 그룹 선택 페이즈의 제6 예를 보여주는 타이밍도이다. 도 1 및 도 10을 참조하면, 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 그리고 클럭(CLK)이 제1 제어 신호들(CTRL1)로 사용될 수 있다.
도 9의 예와 비교하면, 선택 정보(SI)가 두 차례에 걸쳐 메모리 컨트롤러(120)로부터 그룹 선택 회로(140)로 전달된다. 예를 들어, 클럭(CLK)의 첫 번째 사이클 동안에 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 첫 번째로 동시에 활성화되고 비활성화된다. 클럭(CLK)의 두 번째 사이클 동안에 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 두 번째로 동시에 활성화되고 비활성화된다.
예시적으로, 하나의 채널에 연결된 불휘발성 메모리 그룹들의 수가 증가할 때, 도 10에 도시된 방법에 따라 선택 정보(SI)가 확장될 수 있다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법의 다른 예를 보여주는 순서도이다. 도 1 및 도 11을 참조하면, S310 단계에서, 커맨드(CMD)가 생성된다. 예를 들어, 메모리 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 또는 내부적으로 정해진 스케줄에 따라, 목표 불휘발성 메모리 칩으로 전송될 커맨드(CMD)를 생성할 수 있다.
S320 단계에서, 스토리지 장치(100)는 이전에 선택된 불휘발성 메모리 그룹이 커맨드(CMD)가 전송될 목표 불휘발성 메모리 칩에 해당하는지 판별할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 복수의 채널들(CH_1~CH_K) 중에서 목표 불휘발성 메모리 칩이 속한 채널을 선택할 수 있다. 선택된 채널(CH)에서, 메모리 컨트롤러(120)는 그룹 선택 회로(140)가 목표 불휘발성 메모리 칩이 속한 불휘발성 메모리 그룹을 가리키는지 판별할 수 있다.
이전에 선택된 불휘발성 메모리 그룹이 커맨드(CMD)에 대응하면, S340 단계에서, 불휘발성 메모리 그룹이 다시 선택되지 않고 커맨드(CMD)가 전송된다. 이전에 선택된 불휘발성 메모리 그룹이 커맨드(CMD)에 대응하지 않으면, S330 단계에서 목표 불휘발성 메모리 칩이 속한 불휘발성 메모리 그룹이 다시 선택된다. 이후에, S340 단계에서, 커맨드(CMD)가 전송된다.
예시적으로, 제1 채널(CH_1)에서 제1 커맨드가 전송될 때, 그룹 선택 회로(140)에 의해 불휘발성 메모리 그룹(100_1a)이 선택될 수 있다. 초기화되거나 또는 다른 불휘발성 메모리 그룹을 선택하도록 제어될 때까지, 그룹 선택 회로(140)는 메모리 컨트롤러(120)의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹(100_1a)으로 라우팅할 수 있다.
제1 커맨드에 후속하여 제2 커맨드가 전송될 수 있다. 제2 커맨드의 목표 불휘발성 메모리 칩이 제1 커맨드가 전송될 때 선택된 불휘발성 메모리 그룹(100_1a)에 속할 때, 불휘발성 메모리 그룹이 다시 선택될 필요성이 존재하지 않는다. 따라서, 메모리 컨트롤러(120)는 그룹 선택 페이즈를 생략하고, 커맨드 입력 페이즈로 진입할 수 있다. 제2 커맨드의 목표 불휘발성 메모리 칩이 제1 커맨드가 전송될 때 선택된 불휘발성 메모리 그룹(100_1a)에 속하지 않을 때, 목표 불휘발성 메모리 칩이 속한 불휘발성 메모리 그룹(100_1b)이 다시 선택되어야 한다. 따라서, 메모리 컨트롤러(120)는 그룹 선택 페이즈를 수행한 후에 커맨드 입력 페이즈로 진입할 수 있다.
도 11을 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 이전에 선택된 불휘발성 메모리 그룹이 목표 불휘발성 메모리 칩에 대응하지 않을 때에만 그룹 선택 페이즈를 수행하도록 구성될 수 있다. 다른 예로서, 이전에 선택된 불휘발성 메모리 그룹에 관계 없이, 메모리 컨트롤러(120)는 커맨드를 전송할 때마다 그룹 선택 페이즈를 수행하도록 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 12를 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 호스트 커맨드 또는 호스트 어드레스를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 호스트 커맨드 또는 호스트 어드레스에 따라 메모리 커맨드 및 메모리 어드레스를 생성하고, 생성된 메모리 커맨드 및 메모리 어드레스를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 데이터를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 데이터를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 호스트 인터페이스(125)를 통해 출력하거나 또는 메모리 인터페이스(127)를 통해 출력할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 컨트롤러(120)가 불휘발성 메모리 그룹들(110_1a~110_Ka, 110_1b~110_Kb) 채널들(CH_1~CH_K) 마다 각각 제공될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 호스트 커맨드 및 호스트 어드레스를 수신하고, 외부 호스트 장치와 데이터를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 복수의 채널들(CH_1~CH_K)을 통해 불휘발성 메모리 그룹들(110_1a~110_Ka, 110_1b~110_Kb)과 통신하도록 구성된다. 메모리 인터페이스(127)는 복수의 채널들(CH_1~CH_K)에 각각 대응하는 복수의 메모리 매니저들(MM_1~MM_K)을 포함한다. 각 메모리 매니저(MM)는 할당된 채널(CH)을 통해 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 제1 내지 제N 칩 인에이블 신호들(CE[N:1]), 그리고 제1 내지 제M 입출력 신호들(DQ[M:1])을 통신하도록 구성된다. 각 메모리 매니저(MM)는 할당된 채널(CH)의 그룹 선택 회로(140)를 제어할 수 있다. 각 메모리 매니저(MM)는, 도 3을 참조하여 설명된 바와 같이, 그룹 선택 페이즈, 커맨드 입력 페이즈, 어드레스 입력 페이즈, 그리고 데이터 통신 페이즈에 따라 통신하도록 구성된다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 13은 본 발명의 제2 실시 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 13을 참조하면, 스토리지 장치(200)는 불휘발성 메모리 그룹들(210_1a~210_1b, 210_2a~210_2b, 210_3a~210_3b, 210_4a~210_4b), 메모리 컨트롤러(220), RAM (230), 그리고 그룹 선택 회로들(GSC1, GSC2)을 포함한다.
도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(200)의 각 그룹 선택 회로(GSC)는 메모리 컨트롤러(220)의 두 개의 채널들과 연결될 수 있다. 예를 들어, 메모리 컨트롤러(220)의 제1 및 제2 채널들(CH1, CH2)이 제1 그룹 선택 회로(GSC1)에 연결되고, 제3 및 제4 채널들(CH3, CH4)이 제2 그룹 선택 회로(GSC2)에 연결될 수 있다.
더 상세하게는, 제1 채널(CH1)에서, 제1 내지 제M 입출력 신호들(DQ[M:1]), 제1 제어 신호들(CTRL1, CTRL2), 및 제2 제어 신호들(CTRL2)은 불휘발성 메모리 그룹들(210_1a, 210_1b)에 전달되고, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)은 제1 그룹 선택 회로(GSC1)로 전달된다.
제2 채널(CH2)에서, 제1 내지 제M 입출력 신호들(DQ[M:1]), 제1 제어 신호들(CTRL1, CTRL2), 및 제2 제어 신호들(CTRL2)은 불휘발성 메모리 그룹들(210_2a, 210_2b)에 전달되고, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)은 제1 그룹 선택 회로(GSC1)로 전달된다.
제1 그룹 선택 회로(GSC1)는, 제1 채널(CH1)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)에 응답하여, 제1 채널(CH1)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹들(210_1a, 210_1b) 중 하나의 불휘발성 메모리 그룹에 전달할 수 있다.
또한, 제1 그룹 선택 회로(GSC1)는, 제2 채널(CH2)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)에 응답하여, 제2 채널(CH2)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹들(210_2a, 210_2b) 중 하나의 불휘발성 메모리 그룹에 전달할 수 있다.
제3 및 제4 채널들(CH3, CH4)의 제2 그룹 선택 회로(GSC2)는 제1 그룹 선택 회로(GSC1)와 유사하게 동작하며, 따라서 상세한 설명은 생략된다.
본 발명의 실시 예에 따르면, 두 개의 채널들(CH)에 하나의 그룹 선택 회로(GSC)가 구비된다. 따라서, 그룹 선택 회로(GSC)의 제조 비용이 감소되고, 그룹 선택 회로(GSC)가 차지하는 면적이 감소된다. 즉, 스토리지 장치(200)의 제조 비용이 감소되며, 스토리지 장치(200)의 면적이 감소된다.
도 14는 본 발명의 제3 실시 예에 따른 스토리지 장치(300)를 보여주는 블록도이다. 도 14를 참조하면, 스토리지 장치(300)는 불휘발성 메모리 그룹들(310_1a~310_1b, 310_2a~310_2b, 310_3a~310_3b, 310_4a~310_4b), 메모리 컨트롤러(320), RAM (330), 그리고 그룹 선택 회로(GSC)를 포함한다.
도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(300)의 각 그룹 선택 회로(GSC)는 메모리 컨트롤러(320)의 네 개의 채널들과 연결될 수 있다. 예를 들어, 메모리 컨트롤러(320)의 제1 내지 제4 채널들(CH1~CH4)이 하나의 그룹 선택 회로(GSC)에 연결될 수 있다.
더 상세하게는, 제1 채널(CH1)에서, 제1 내지 제M 입출력 신호들(DQ[M:1]), 제1 제어 신호들(CTRL1, CTRL2), 및 제2 제어 신호들(CTRL2)은 불휘발성 메모리 그룹들(310_1a, 310_1b)에 전달되고, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)은 그룹 선택 회로(GSC)로 전달된다.
제2 채널(CH2)에서, 제1 내지 제M 입출력 신호들(DQ[M:1]), 제1 제어 신호들(CTRL1, CTRL2), 및 제2 제어 신호들(CTRL2)은 불휘발성 메모리 그룹들(310_2a, 310_2b)에 전달되고, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)은 그룹 선택 회로(GSC)로 전달된다.
제3 채널(CH3)에서, 제1 내지 제M 입출력 신호들(DQ[M:1]), 제1 제어 신호들(CTRL1, CTRL2), 및 제2 제어 신호들(CTRL2)은 불휘발성 메모리 그룹들(310_3a, 310_3b)에 전달되고, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)은 그룹 선택 회로(GSC)로 전달된다.
제4 채널(CH4)에서, 제1 내지 제M 입출력 신호들(DQ[M:1]), 제1 제어 신호들(CTRL1, CTRL2), 및 제2 제어 신호들(CTRL2)은 불휘발성 메모리 그룹들(310_4a, 310_4b)에 전달되고, 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)은 그룹 선택 회로(GSC)로 전달된다.
그룹 선택 회로(GSC)는, 제1 채널(CH1)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)에 응답하여, 제1 채널(CH1)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹들(310_1a, 310_1b) 중 하나의 불휘발성 메모리 그룹에 전달할 수 있다.
또한, 그룹 선택 회로(GSC)는, 제2 채널(CH2)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)에 응답하여, 제2 채널(CH2)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹들(310_2a, 310_2b) 중 하나의 불휘발성 메모리 그룹에 전달할 수 있다.
그룹 선택 회로(GSC)는, 제3 채널(CH3)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)에 응답하여, 제3 채널(CH3)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹들(310_3a, 310_3b) 중 하나의 불휘발성 메모리 그룹에 전달할 수 있다.
그룹 선택 회로(GSC)는, 제4 채널(CH4)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 및 제1 제어 신호들(CTRL1)에 응답하여, 제4 채널(CH4)로부터의 제1 내지 제N 칩 인에이블 신호들(CE[N:1])을 불휘발성 메모리 그룹들(310_4a, 310_4b) 중 하나의 불휘발성 메모리 그룹에 전달할 수 있다.
본 발명의 실시 예들에서, 그룹 선택 회로(GSC)는 메모리 컨트롤러(120)의 하나의 채널, 두 개의 채널들 또는 네 개의 채널들과 통신하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 그룹 선택 회로(GSC)와 통신하는 메모리 컨트롤러(120)의 채널들의 수는 한정되지 않는다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 예시적으로, 도 1, 도 13 또는 도 14의 불휘발성 메모리 그룹의 복수의 불휘발성 메모리 칩들 중 하나의 불휘발성 메모리 칩이 도 15에 도시된다.
도 1 및 도 15를 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 입력 페이즈에, 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 내지 제M 입출력 신호(DQ[M:1])로서 어드레스를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 어드레스가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 어드레스가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 어드레스가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 통신 페이즈에, 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 내지 제M 입출력 신호들(DQ[M:1])로서 데이터를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 데이터를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 제어 신호들(CTRL1), 제2 제어 신호들(CTRL2), 그리고 칩 인에이블 신호(CE)를 수신한다. 커맨드 입력 페이즈에, 제어 로직 회로(119)는 메모리 컨트롤러(120)로부터 제1 내지 제M 입출력 신호(DQ[M:1])로서 커맨드를 수신할 수 있다.
제어 로직 회로(119)는 불휘발성 메모리 장치(110)가 속한 불휘발성 메모리 그룹에 전달되는 제1 내지 제N 칩 인에이블 신호들(CE[N:1]) 중 하나의 칩 인에이블 신호를 수신할 수 있다. 칩 인에이블 신호(CE[N:1])가 활성화되면, 제어 로직 회로(119)는 제1 제어 신호들(CTRL1) 및 제2 제어 신호들(CTRL2)에 따라, 제어 로직 회로(119)는 커맨드 입력 페이즈, 어드레스 입력 페이즈, 또는 데이터 통신 페이즈를 판별될 수 있다.
제1 제어 신호들(CTRL1) 및 제2 제어 신호들(CTRL2)이 커맨드 입력 페이즈를 가리키는 것으로 판별되면, 제어 로직(119)은 제1 내지 제M 입출력 신호들(DQ[M:1])을 수신하고, 수신된 제1 내지 제M 입출력 신호들(DQ[M:1])을 디코딩하여 커맨드를 추출할 수 있다.
제1 제어 신호들(CTRL1) 및 제2 제어 신호들(CTRL2)이 어드레스 입력 페이즈를 가리키는 것으로 판별되면, 제어 로직(119)은 제1 내지 제M 입출력 신호들(DQ[M:1])이 어드레스 디코더 회로(113)로 전달되도록 제어할 수 있다.
제1 제어 신호들(CTRL1) 및 제2 제어 신호들(CTRL2)이 데이터 통신 페이즈를 가리키는 것으로 판별되면, 제어 로직(119)은 제1 내지 제M 입출력 신호들(DQ[M:1])이 데이터 입출력 회로(117)로 전달되도록 제어할 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 16을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BKLa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 16에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 16에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 17을 참조하면, 메모리 블록(BKLb)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 블록(BLKb)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKb)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 18을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예들에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치
110_1a~110_1K, 110_2a~110_2K; 불휘발성 메모리 그룹들
120; 메모리 컨트롤러
130; RAM
140_1~140_K; 그룹 선택 회로들
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 컨트롤 회로
127; 메모리 인터페이스
1000; 컴퓨팅 장치
1100; 프로세서
1200; 랜덤 액세스 메모리
1300; 스토리지 장치
1400; 모뎀
1500; 사용자 인터페이스

Claims (10)

  1. 복수의 제1 불휘발성 메모리 칩들을 포함하는 제1 불휘발성 메모리 그룹;
    복수의 제2 불휘발성 메모리 칩들을 포함하는 제2 불휘발성 메모리 그룹;
    복수의 입출력 라인들 및 적어도 하나의 제어 라인을 통해 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹과 공통으로 연결되는 메모리 컨트롤러; 그리고
    상기 적어도 하나의 제어 라인 및 복수의 칩 인에이블 라인들을 통해 상기 메모리 컨트롤러와 연결되고, 복수의 제1 칩 인에이블 라인들을 통해 상기 제1 불휘발성 메모리 그룹과 연결되고, 그리고 복수의 제2 칩 인에이블 라인들을 통해 상기 제2 불휘발성 메모리 그룹과 연결되는 그룹 선택 회로를 포함하고,
    상기 그룹 선택 회로는 상기 적어도 하나의 제어 라인을 통해 수신되는 제어 신호에 응답하여, 상기 복수의 칩 인에이블 라인들을 통해 전송되는 칩 인에이블 신호들을 상기 복수의 제1 칩 인에이블 라인들 및 상기 복수의 제2 칩 인에이블 라인들 중 선택된 라인들을 통해 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 선택된 그룹에 전달하는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 메모리 컨트롤러가 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹을 액세스할 때, 상기 메모리 컨트롤러는 제1 패턴에 따라 상기 적어도 하나의 제어 라인을 구동하고,
    상기 메모리 컨트롤러가 상기 그룹 선택 회로를 제어할 때, 상기 메모리 컨트롤러는 상기 제1 패턴과 다른 제2 패턴에 따라 상기 적어도 하나의 제어 라인을 구동하는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 적어도 하나의 제어 라인은 커맨드 래치 인에이블 신호가 전송되는 커맨드 래치 인에이블 라인 및 어드레스 래치 인에이블 신호가 전송되는 어드레스 래치 인에이블 라인을 포함하는 스토리지 장치.
  4. 제3 항에 있어서,
    상기 적어도 하나의 제어 라인은 쓰기 인에이블 신호가 전송되는 쓰기 인에이블 라인을 더 포함하고,
    상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 모두 활성 상태로 구동하고, 상기 쓰기 인에이블 신호에 동기되어 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키는 정보를 상기 복수의 칩 인에이블 라인들을 통해 출력하는 스토리지 장치.
  5. 제3 항에 있어서,
    상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 모두 활성 상태로 구동하고, 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 동시에 활성화되는 것에 동기되어 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키는 정보를 상기 복수의 칩 인에이블 라인들을 통해 출력하는 스토리지 장치.
  6. 제3 항에 있어서,
    상기 적어도 하나의 제어 라인은 클럭 신호가 전송되는 클럭 라인을 더 포함하고,
    상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 상기 클럭 신호의 하나의 사이클 내에서 모두 활성 상태로 구동하고, 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키도록 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 상기 하나의 사이클 내에서 활성화되는 듀티비(duty ratio)를 조절하는 스토리지 장치.
  7. 제3 항에 있어서,
    상기 적어도 하나의 제어 라인은 클럭 신호가 전송되는 클럭 라인을 더 포함하고,
    상기 메모리 컨트롤러가 상기 그룹 선택 회로를 액세스할 때, 상기 메모리 컨트롤러는 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 상기 클럭 신호의 하나의 사이클 내에서 모두 활성 상태로 구동하고, 상기 제1 불휘발성 메모리 그룹 및 상기 제2 불휘발성 메모리 그룹 중 하나의 그룹을 가리키도록 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 상기 하나의 사이클 내에서 활성화되는 타이밍을 조절하는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 입출력 라인들을 통해 상기 제1 불휘발성 메모리 그룹 또는 상기 제2 불휘발성 메모리 그룹으로 커맨드 및 어드레스를 전송하는 스토리지 장치.
  9. 복수의 제1 불휘발성 메모리 칩들;
    복수의 제2 불휘발성 메모리 칩들;
    복수의 입출력 라인들을 통해 상기 제1 불휘발성 메모리 칩들 및 상기 제2 불휘발성 메모리 칩들과 공통으로 연결되는 메모리 컨트롤러; 그리고
    복수의 칩 인에이블 라인들을 통해 상기 메모리 컨트롤러와 연결되는 그룹 선택 회로를 포함하고,
    상기 메모리 컨트롤러의 제어에 따라, 상기 그룹 선택 회로는 상기 복수의 칩 인에이블 라인들을 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중 선택된 메모리 칩들에 전기적으로 연결하고,
    상기 메모리 컨트롤러는 상기 복수의 입출력 라인들을 통해 상기 선택된 메모리 칩들과 통신하는 스토리지 장치.
  10. 제9 항에 있어서,
    상기 메모리 컨트롤러는 상기 메모리 컨트롤러, 상기 그룹 선택 회로, 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들에 공통으로 연결되는 적어도 하나의 제어 라인을 통해 상기 그룹 선택 회로를 제어하는 스토리지 장치.
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